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TWI751371B - 在fet元件的奈米通道結構中納入單擴散中斷之方法和裝置 - Google Patents

在fet元件的奈米通道結構中納入單擴散中斷之方法和裝置 Download PDF

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TWI751371B
TWI751371B TW107128577A TW107128577A TWI751371B TW I751371 B TWI751371 B TW I751371B TW 107128577 A TW107128577 A TW 107128577A TW 107128577 A TW107128577 A TW 107128577A TW I751371 B TWI751371 B TW I751371B
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nanochannel
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Inventor
傑佛瑞 史密斯
安東 Ｊ 德維利耶
Original Assignee
日商東京威力科創股份有限公司
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Abstract

形成半導體元件的方法包含設置起始結構，該起始結構包含其上具有與複數源極/汲極（S/D）區域交替配置之複數閘極區域的基板，其中閘極區域之各者包含奈米通道結構，該奈米通道結構具有由替換閘極圍繞的中間部分、及由個別閘極間隔件圍繞的相對端部分，使得奈米通道結構延伸穿過閘極區域的替換閘極和閘極間隔件。S/D區域的各者包含延伸穿過S/D區域的S/D結構，以連接分別設置在S/D區域之相對側上之第一和第二毗鄰閘極區域的奈米通道結構。將第一毗鄰閘極區域轉變成包含假性閘極結構的單擴散中斷，及將第二毗鄰閘極區域轉變成主動閘極，該主動閘極包含配置成在第二毗鄰閘極區域的奈米通道結構之內產生電流通道的主動閘極結構。

Description

在FET元件的奈米通道結構中納入單擴散中斷之方法和裝置
本揭示內容關於製造半導體元件。更特別地，本揭示內容關於形成及切斷諸如鰭部及奈米線的結構。 [相關申請案]
本揭示內容主張於2017年8月16日申請之美國臨時申請案第62/546,549號的權利，其全部內容於此藉由參照納入本案揭示內容。
電晶體（諸如場效電晶體（FET））係微電子和積體電路的基本元件。一直存在將電晶體及其他半導體元件尺寸減小或縮小的持續驅動力，以使密度增加並改善處理效能。歷史上，微影製程中使線寬縮小的方法已涉及使用更大NA（數值孔徑）的光學元件、更短的曝光波長、或除了空氣以外的介面媒體（例如水浸（water immersion））。隨著習知微影製程的解析度已接近理論極限，製造者已開始轉向雙重圖案化（DP）方法及其他圖案化技術以克服光學極限而製作越來越小的特徵部。
本發明的實施態樣包含半導體元件及用於形成如此半導體元件的方法。第一實施態樣提供形成半導體元件的方法。該方法包含設置起始結構，該起始結構包含其上具有與複數源極/汲極（S/D）區域交替配置之複數閘極區域的基板，其中閘極區域之各者包含奈米通道結構，該奈米通道結構具有由替換閘極圍繞的中間部分、及由個別閘極間隔件圍繞的相對端部分，使得奈米通道結構延伸穿過閘極區域的替換閘極和閘極間隔件，且其中S/D區域的各者包含延伸穿過S/D區域的S/D結構，以連接分別設置在S/D區域之相對側上之第一和第二毗鄰閘極區域的奈米通道結構。進一步包含將第一毗鄰閘極區域轉變成包含假性閘極結構之單擴散中斷的步驟。亦包含將第二毗鄰閘極區域轉變成主動閘極的步驟，該主動閘極包含配置成在第二毗鄰閘極區域的奈米通道結構之內產生電流通道的主動閘極結構。
另一實施態樣包含製造半導體元件的方法。該方法包含設置具有工作表面的基板；在基板上形成複數閘極區域，各閘極區域包含奈米通道結構；及沿工作表面形成與複數閘極區域交替配置的複數源極/汲極（S/D）區域，使得各S/D區域的側面接觸閘極區域的側面。此實施態樣的方法更包含在複數閘極區域的第一閘極區域內形成主動閘極，該主動閘極接觸第一閘極區域的奈米通道結構以形成主動奈米通道結構，其延伸穿過第一閘極區域至複數S/D區域之毗鄰S/D區域的第一側。在複數閘極區域的第二閘極區域內形成假性閘極，該假性閘極接觸第二閘極區域的奈米通道結構以形成假性通道結構，該假性通道結構延伸穿過第二閘極區域的至少一部分至毗鄰S/D區域的第二側，其係與毗鄰S/D區域的第一側為相反側。在毗鄰S/D區域內形成S/D結構，使得S/D結構自主動奈米通道結構經過毗鄰S/D區域延伸至假性通道結構。
進一步實施態樣包含製造半導體元件的方法，其包含設置具有連續多層FIN結構的基板，該連續多層FIN結構在基板上形成且沿基板的工作表面延伸，其中連續多層FIN結構包含沿多層FIN結構延伸的連續奈米通道結構。在連續多層FIN結構中形成至少一單擴散中斷切口，以提供由個別單擴散中斷切口隔開的複數主動FIN結構，各主動FIN結構包含主動奈米通道結構。在個別主動FIN結構中形成複數閘極切口，以自各主動FIN結構提供複數主動閘極區域，該複數主動閘極區域係由複數閘極切口的個別者隔開且各主動閘極區域包含延伸穿過主動閘極區域的個別主動奈米通道。在單擴散中斷切口中形成單擴散中斷結構，該單擴散中斷結構包含由介電質圍繞的假性奈米通道結構。該方法亦包含在複數閘極切口之各者中形成源極/汲極（S/D）區域，各S/D區域包含橫跨個別閘極切口延伸的S/D結構，其中至少一S/D結構將假性奈米通道結構連接至個別主動閘極結構的主動奈米通道，及在個別主動閘極區域內的複數主動奈米通道周圍形成複數主動閘極結構。
另一實施態樣包含具有基板的半導體元件，該基板具有工作表面及設置在基板上之沿工作表面之共同平面中的複數場效電晶體（FET）元件。各FET元件包含：主動奈米通道結構，其具有相對的端表面及在相對的端表面之間延伸的側壁表面；主動閘極結構，其圍繞主動奈米通道結構之與側壁表面接觸的中間部分；第一和第二閘極間隔件，各自圍繞主動奈米通道結構之與側壁表面接觸的個別端部分；及第一和第二源極/汲極（S/D）結構，其分別接觸主動奈米通道結構之相對的端表面。單擴散中斷設置在第一和第二FET元件之間，該單擴散中斷包含連接至第一FET元件之S/D結構及第二FET元件之S/D結構的假性奈米通道結構。
當然，如本文描述之不同步驟的討論順序已為了清楚起見而呈現。通常，這些步驟可以任何適當的順序執行。此外，雖然本文各個不同的特徵、技術、配置等可在本揭示內容的不同地方討論，但吾人欲使各概念可彼此獨立或彼此結合而實行。因此，本發明可以許多不同的方式體現及審視。
注意此發明內容章節未明確指出本揭示內容或所請發明的所有實施例及/或增加的新穎實施態樣。取而代之的是，此發明內容僅提供不同實施例的初步討論、及優於習知技術的新穎性對應點。對於本發明及實施例的額外細節及/或可能的看法，讀者可參照下方進一步討論的實施方式章節及本揭示內容之相對應的圖式。
以下揭示內容提供用於實施所提供之標的之不同特徵的許多不同實施例或示例。元件及配置的特定示例係於以下描述以簡化本揭示內容。當然，這些僅為示例且非意圖為限制性的。例如：在隨後的描述中，第二特徵部上方或之上之第一特徵部的形成可包含第一及第二特徵部直接接觸而形成的實施例，且亦可包含額外特徵部可在第一及第二特徵部之間形成使得第一及第二特徵部可不直接接觸的實施例。此外，本揭示內容在諸多示例中可重複參考符號及/或字母。此重複係為了簡單及清楚之目的，且其本身並未規定所討論的諸多實施例及/或配置之間的關係。
此外，為了易於描述，本文可使用諸如「在…下方」、「在…下面」、「下面的」、「在…上面」、「上面的」等空間上相對的術語，以描述與如圖中描繪之別的元件或特徵部之一元件或特徵部的關係。除了圖中描繪的定向之外，空間上相對的術語意圖涵蓋使用或操作中之裝置的不同定向。設備可以其他方式定向（旋轉90度或在其他定向），且本文使用之空間上相對的描述詞同樣地可相應地解釋。
本文技術關於在習知FET元件中、或在NMOS電極和PMOS電極堆疊在彼此頂部上以利用改善的元件選路及區域縮放的互補FET元件中，利用奈米通道結構（諸如奈米線或奈米片）之隨機及非隨機邏輯的元件製造。
在納入FINFET架構的標準單元設計中，主動區域內的中斷通常藉由物理性地切斷主動FIN並將主動FIN的末端藏入物理性閘極結構的低k間隔件下面或在已被打開並以介電材料填充的假性或切斷閘極之一部分的下面而完成。用於標準FINFET的此FIN藏入技術之目的係確保源極和汲極（S/D）磊晶生長是一致的，而不由於在連續FIN結構與具有對應於FIN中斷之端部片段者間之形態差異而導致切面化（faceted）。FIN上之磊晶生長之形態中的任何變化皆導致邏輯單元的主動區域內加諸於該FIN上之應變中的變化，且因此導致通過元件之寄生電流和驅動電流中的差異。
給定邊緣置放容差，FIN或主動中斷通常跨諸多閘極節距而完成；其中FIN中斷開始及結束的所得閘極將成為無作用的且整合為其中沒有閘極金屬沉積至閘極中且開放的結構以介電質填充的假性閘極或物理性「切斷」閘極。藉由將擴散中斷延伸橫跨諸多閘極節距，在標準單元設計中，顯著區域被佔據以容納這些擴散中斷。舉例而言，據估計，對於東西定向中的簡單標準單元而言，多達20%的單元區域被擴散中斷佔據。因此，在轉移至其中僅需單閘極結構以提供擴散中斷的單擴散中斷方面付出很多努力。
本申請案發明人的美國專利第9,721,793號描述形成FIN FET之單擴散中斷的方法；此文件的全部內容於此藉由參照納入本案揭示內容。在所揭示的方法中，不切斷FIN並使其在所有閘極結構保持為連續的。在特定設計中需要單擴散中斷的區域中，對指定製作擴散中斷的相應區域露出替換閘極。隨後，使FIN結構凹陷至淺溝槽隔離（STI）下方的位置、或替代地凹陷入主體矽中。替換閘極周圍的低k間隔件使FIN中斷與低k間隔件自對準。因此，其餘FIN上的所有磊晶生長在所有S/D區域係一致的，且沒有源自S/D之切面化或源自其FIN內之應變之相應影響之寄生或驅動電流問題的驅動因素。一旦FIN凹陷入期望的切斷區域中，藉由使用諸如SiO或SiN的介電質簡單地填充擴散中斷區域中之閘極的一部分而將替換閘極轉變成「切斷閘極」。此技術被稱作「在聚合物下方切斷」，作為該製程如何針對FINFET運作的描述。
然而，本發明人已察知對於奈米通道（諸如奈米線或奈米片）應用的情況而言，不一致的應變對實際奈米線及奈米片的影響更明顯。就此而言，針對奈米線及奈米片之單擴散中斷的典型方法不像其用於FINFET般直接。對於FINFET而言，矽或SiGe FIN在所有S/D區域為連續的，而對於奈米線及奈米片處理而言，通常沒有實體矽導線穿過任何S/D區域。
在邏輯單元中製作中斷的一選項係切斷初始Si/SiGe FIN結構並執行典型的奈米線或奈米片處理而無任何進一步的改變。然而，在正規的奈米線/奈米片處理中，實際上沒有導線穿過S/D區域的其中任一者，因此落入S/D區域內之FIN切口的任何殘餘物將被有效地移除。雖然此方法對任何低k閘極間隔件提供其自有之自對準方法，但由於FINCUT亦必須在閘極結構內完成，所以該方法在假性閘極的低k間隔件內不留下殘餘的矽或SiGe導線。因此，來自主動閘極之S/D磊晶的任何生長將不具有與來自任何毗鄰假性閘極者合併的任何S/D磊晶。
圖6係在兩側剖切之半導體元件的立體圖以顯示元件的內部結構。此圖顯示針對奈米線或奈米片元件執行簡單FINCUT的結構。如圖所示，結構600大致由基板601構成，基板601具有與諸多源極/汲極（之後稱為S/D）區域630交替配置之諸多閘極區域620於其上。各閘極區域620包含奈米通道結構621、閘極結構623、介電覆蓋物627、及閘極間隔件629。在所示的元件中，各奈米通道結構621對相應FET元件提供多通道結構。舉例而言，奈米通道結構621可為奈米線或奈米片。雖然針對各奈米通道結構621顯示兩奈米片，但可使用單奈米片、或可使用多奈米片以實施多通道結構。閘極結構623係以環繞式閘極（GAA）配置圍繞奈米通道結構621之高k介電質和閘極金屬的多層結構。介電覆蓋物627保護閘極區域免於經受基板之其他區域上執行的處理。閘極間隔件629係將閘極區域620的導電部分與S/D區域630的導電部分隔開的介電材料。對於此揭示內容的目的而言，閘極間隔件629被視為閘極區域620的一部分。
各S/D區域630包含S/D結構631、S/D接點金屬633、介電分隔物635、及介電覆蓋物637。S/D結構631自各奈米通道結構621的相對側延伸以針對通過運作中之FET元件之通道的電流提供源極和汲極。因此，如圖所示，結構600包含諸多FET元件。具體而言，結構600包含由具有假性閘極651於其中之單擴散中斷650隔開的單元610。各單元610包含諸多FET，其中六者顯示於圖6的橫剖面中。從剖切的FET亦可見，單元610包含在單元之下層603上的三個FET及上層605上的三個FET。圖6的單元610提供互補FET（CFET）架構，其中下層元件係nFET而上層元件係p-FET。
亦在圖6中可見，S/D磊晶生長在單元610內並非一致。具體而言，單元之端部處的FET元件具有設置在毗鄰之FET元件間的端部S/D結構631’，其具有與S/D結構631不同的特性。本發明人發現單元610內如此不一致的S/D結構631、631’可能有問題。舉例而言，不一致的S/D磊晶生長將影響加諸於穿過主動閘極之Si或SiGe奈米結構（例如導線）的應變。此外，S/D磊晶之形態中的任何變形將導致接點金屬化之可用體積的差異。因此，自兩個主動閘極生長的S/D結構631將留下有限的體積以供隨後的接點金屬化。在擴散中斷的情況下，自主動閘極延伸的S/D結構631’將無法與自假性閘極生長的任何磊晶合併，因為將沒有來自假性閘極651的磊晶生長。就此而言，在接點或S/D條630的金屬化期間，填充毗鄰假性閘極651之S/D區域630中之接點之金屬633的體積將具有顯著更多的金屬。就此S/D接點與任何毗鄰的主動閘極間的電容而言，接點區域中的額外金屬將具有顯著的影響。
此外，納入驅動奈米線或奈米片元件之單擴散中斷的FINCUT方法具有邊緣置放疑慮的負面副作用，因為某些類型的假性閘極需要在如圖7A、7B、及7C所示之單擴散中斷的位置。在簡單的FINCUT方法中，如圖7A所示，切口710必須製作入Si/SiGe FIN 720中作為中切（cut-middle）或後切（cut-last），因為這是基於奈米片元件。如圖7B的示例中所示，FIN切口710的邊緣置放誤差（EPE）置放需要＜S/D條之寬度的1/4，其產生可能的問題：假性閘極730必須容納於FIN切口710之內。也就是說，懸掛於閘極間的FIN將被切斷並與低k間隔件自對準，且從蝕刻加載的角度來看，蝕刻Si/SiGe FIN 720間的替換閘極將為有問題的。最後，如圖7C所示，COR蝕刻亦需能夠適合於假性替換閘極730與Si/SiGe FIN 720之間。COR係可具有極高選擇性的氣相蝕刻製程，且以氣相蝕刻而言係非常等向性的並能夠在複雜的形貌之內蝕刻。執行此的TEL蝕刻工具係稱為CERTAS。
因此，如圖7A-7C所示，使用簡單的FINCUT方法：（1）假性替換閘極必須仍在FINCUT的相對緊密區域中形成；（2）必須在此假性替換閘極周圍橫向地沉積低k間隔件；（3）必須在FINCUT中執行Si或SiGe選擇性凹陷的「正規」方法，以保持互補材料導線或片「延伸」超出所欲低k間隔件；及（4）必須執行突出的導線或片周圍之低k閘極間隔件的後續再形成。藉由在此區域中具有單一FINCUT，許多相依性被放在微影的對準精度上。此亦導致蝕刻之圖案相依性上的強調，其中必須沉積顯著的材料高度並使用非常小的「開口」移除，如圖7A-7C所示。
本文揭示的技術包含將單擴散中斷延伸至奈米通道元件（諸如用於隨機及非隨機邏輯及用於互補FET（CFET）元件的奈米線及奈米片元件）中的方法，其中NMOS及PMOS導線或片係直接在彼此的頂部之上。術語「奈米通道」、「奈米線」、及「奈米片」在本文可互換地使用，以描述用以提供FET元件之電流通道的奈米級結構。
本文的技術包含諸多方法。一方法包含透過允許奈米通道（奈米線或奈米片）連續地穿過所欲擴散中斷區域、並藉由移除多晶矽替換閘極材料將替換閘極轉變成局部「切斷閘極」，而製作單擴散中斷。執行「正規」奈米線FIN襯墊打開及釋放蝕刻，並使用介電材料填充替換閘極。因為導線連續穿過切斷閘極，所以可能有穿過切斷閘極之低k間隔件的矽或SiGe，該切斷閘極將為自穿過切斷閘極之導線外延地生長S/D材料的來源。因此，S/D磊晶生長在所有S/D將為一致的，且在主動與切斷閘極之間沒有起因於具有切面化或不「完全」S/D磊晶生長之區域的應變削減（strain penalty）。圖1顯示一示例。
圖1顯示根據本揭示內容之一實施例進入假性閘極中之納入奈米線之介電填充物的單擴散中斷。如圖所示，結構100包含藉由單擴散中斷150彼此隔離的單元，類似於上述圖6的配置。然而，奈米片151被允許穿過假性閘極以允許一致的S/D磊晶131在整個單元生長。具體而言，在主動閘極金屬化之前，在相應的閘極區域120處打開假性閘極並填充介電材料。該過程涉及打開獨立於主動閘極的假性閘極、移除熱氧化物FIN襯墊、拉除SiGe、並使用低k介電質153再次填充圍繞奈米片151的假性閘極部分以形成單擴散中斷150。
圖1的方法及元件留下矽或SiGe奈米線或奈米片151在切斷閘極區域120內「浮置」以形成SDB 150，其可能造成寄生風險。替代的方法可在S/D磊晶已自浮置的導線生長之後自假性或切斷閘極移除浮置的導線，從而提供沿Si或SiGe導線的一致應變。此過程在裝置內不留下浮置的奈米線以確保沒有寄生問題。藉由在S/D磊晶生長完成之後切斷浮置的導線，導線及/或片切口透過對低k間隔件的蝕刻選擇性加以自對準，留下矽或SiGe「短柱」以錨定自假性或切斷閘極所生長的S/D磊晶。
圖2顯示根據所揭示實施例之用於奈米線/CFET之自對準單擴散中斷的示例結構。在此技術中，自假性閘極區域移除浮置的導線，但S/D磊晶輪廓仍良好地保持為仍嵌入於低k閘極間隔件229中的矽「短柱」251。藉由切斷在被指定為提供單擴散中斷250之假性閘極內的導線（蝕刻）而完成單擴散中斷。此方法可能被認為比使矽導線穿過介電質填充之「切斷閘極」的方法更複雜。然而，此製程因為自打開的替換閘極移除Si/SiGe及相對於低k間隔件229選擇性完成矽基團蝕刻而大幅度地自對準。
此外，由於S/D磊晶231生長是一致的，因此S/D接點的任何後續金屬化將不具有不相等的體積填充，且將抵銷關聯於毗鄰閘極結構之過度接點金屬化之電容驅使之失效或效能問題的任何可能性。這是確定的，因為接點金屬化的可用體積佔據S/D磊晶231，且由於有來自假性或「切斷」閘極的一致性磊晶生長，因此將沒有對於額外接點金屬化的驅使因素。
圖3顯示將單擴散中斷納入奈米線或奈米片元件中的一般性製程流程。在步驟310中，提供起始結構。起始結構係基於奈米線或奈米片之積體電路之製程中的中間結構，其中單元包含橫向間隔及垂直堆疊的場效電晶體（FET）元件。中間結構在源極/汲極（S/D）區域的磊晶生長及S/D金屬化之後、但在毗鄰單元由擴散中斷隔離之前包含下FET及上FET。
在步驟320中，將起始結構的至少一閘極區域轉變為單擴散中斷區域，同時保留該區域內之奈米線或奈米片材料的至少一部分。在一實施例中，保留S/D磊晶區域間的連續奈米線材料，導致圖1中描述的浮置奈米通道結構。在另一實施例中，保留毗鄰S/D區域的矽短柱，如圖2所述。製程接著在步驟330中繼續，其中移除主動閘極區域中的替換閘極材料、釋放主動閘極奈米線、及形成GAA結構。
圖4A-4F顯示根據本揭示內容的一實施例之用於圖2之元件的示例圖案化整合製程。這些圖式涉及利用奈米片之CFET元件的元件整合，其中PMOS片橫向堆疊在NMOS片的頂部之上。注意此處解釋為方便起見而聚焦於CFET，但本文技術可同樣地用於習知FET、奈米線、及奈米片元件。此外，本文技術可納入與習知FET元件相比可能看起來不同的埋入式電源軌。然而，這些圖式中使用埋入式電源軌的事實與針對奈米線納入單擴散中斷的製程無關。
圖4A顯示單擴散中斷製程的起始結構。如圖所示，結構400包含與源極/汲極區域430交替的閘極區域420、及設置成分離這些區域的閘極間隔件429。各閘極區域420包含矽材料的奈米通道結構421，其延伸穿過圍繞奈米通道結構421的替換閘極460材料。各源極/汲極區域430包含源極/汲極431磊晶半導體材料和源極-汲極金屬接點材料433。源極/汲極431磊晶材料設置在奈米通道結構421的相對端上以形成單獨FET元件。如圖所示，各源極/汲極431磊晶與相鄰FET元件的源極/汲極431磊晶合併，以在製程中此時間點形成FET元件的連續串。由於示例結構400將用以產生CFET元件，FET元件的下層係NMOS元件，而FET元件的上層係PMOS元件。
起始結構400可藉由獲得預製結構或藉由任何合適的製程而提供。在提供起始結構400的一示例製程中，形成連續的Si/SiGe FIN且將電源軌埋在FIN之任一側上的區域中。對於互補FET（CFET）元件而言，VDD軌配置在FIN的一側上而VSS軌配置在相反側上。對於其中NMOS及PMOS仍具有其個別主動區域的典型奈米線或奈米片元件而言，埋入式軌可僅位在FIN的一側上而STI存在於FIN的另一側上。
接著將標準替換閘極460界定並圖案化成具有介電覆蓋物427及替換閘極460結構周圍之圍繞式低k間隔件429的多晶矽。在此步驟中，Si/SiGe FIN是連續的且尚未經過任何物理性切斷。在此時間點的替換閘極460（通常為多晶矽）具有給定之諸如SiN的介電覆蓋物427及諸如SiCO(N)的低k間隔件。FIN將同樣地具有特定的襯墊（諸如熱氧化物），以對多晶矽替換閘極拉除製程提供保護而不自FIN結構本身移除任何磊晶矽或SiGe。
接著，打開FIN襯墊，且在替換閘極和低k間隔件429上相對於介電覆蓋物427選擇性地非等向性蝕刻FIN。如此技術實質上直接將奈米線/奈米片421與替換閘極460和低k閘極間隔件429內的區域自對準。
在電流通道為矽的示例中，FIN區域內的SiGe相對於矽奈米線/奈米片選擇性地橫向凹陷。製作該凹槽以使矽奈米片延伸超過替換閘極460並穿過將在凹陷的SiGe內被改造的低k間隔件429。一些實施例可使用習知CFET單元，其中若希望具有由矽之外的材料（諸如SiGe或Ge）製成的PMOS通道，則上及下通道可由不同材料構成。
源極/汲極431結構自穿過低k閘極間隔件429突出的奈米通道結構421生長。對於圖4A顯示之互補FET的情況而言，S/D製程將不同於NMOS及PMOS位在標準單元之單獨區域中之習知奈米線的情況。對於CFET的情況而言，PMOS和NMOS S/D 431的配置將直接在彼此的頂部之上。對於此處示例而言，單擴散中斷可應用於習知奈米線或CFET奈米線。為方便起見，將CFET示例用於描述單擴散中斷。
對於CFET的情況而言，藉由序列式方法形成S/D條，其中上奈米線結構421在低k間隔件429之內略為凹陷並使用將不提供磊晶生長晶種的材料覆蓋。接著自最底部的一組奈米線/奈米片421完成S/D 431磊晶生長。接著將底部電極「圖案」記憶成填充於S/D條區域中的矽氧化物或其他材料。接著將內部通孔在此底部電極圖案內圖案化且轉移以接觸埋入式電源軌407。接著將底部S/D 431金屬化以形成下層金屬接點433（在此情況下，此將為NMOS電極）。此金屬化製程亦將填充將電源軌連接至底部接點的內部通孔。
接著進行形成下層與上層間之介電質分離部的方法。由於電容的原因，可使用針對此製程進行金屬上介電質（dielectric-on-metal）選擇性沉積的方法；然而，從形態的角度來看，運行簡單的填充CVD沉積、後接CMP及凹槽蝕刻係同樣有效。接著相對於低k間隔件429選擇性地移除上奈米通道結構421上方的覆蓋物427。S/D 431磊晶接著自上奈米通道結構421生長並金屬化。接著將上電極圖案記憶在S/D條內的氧化物或其他材料之內。接著將內部通孔圖案化至既有的上電極圖案中以與相應的埋入式電源軌407電連接。使用金屬433將上電極和相應的內部通孔金屬化。S/D條的其餘部分接著使用介電質材料填充並施以CMP，俾與替換閘極的頂部橫向對齊以根據本揭示內容的實施例提供圖4A中顯示之用於單擴散中斷製程的起始結構。
如提供通過S/D條之橫剖面以顯示S/D 431結構之形狀的圖4A所示，在將下電極和上電極金屬化時，顯然S/D 431磊晶的一致形狀有效地實現使金屬化的電極433最小化。電極的尺寸和形狀依設計而有所變化（針對各接點需要多少至局部互連或上至BEOL的接入點）。特別是對於CFET而言，期望使用於電極和向下至埋入式電源軌407之相應的內部通孔連接件兩者之金屬的總體積最小化，以減少接點與毗鄰金屬閘極間的總電容。
藉由在替換或金屬閘極中的閘極切斷而完成用於奈米線或奈米片製程的單擴散中斷。然而，為了易於表示，對於圖4A-4F的此示例製程而言，在替換閘極460內完成單擴散中斷450。
單擴散中斷（SDB）製程係與單替換閘極自對準，以藉由對低k間隔件429及對S/D條之頂部處存在之介電質膜的蝕刻選擇性而「切斷」。如此處理利用Tokyo Electron Ltd.之Vigus tX平台上的蝕刻能力提供非常高的選擇性（超過20：1）。此替換閘極蝕刻因其為非等向性蝕刻而受益，而大多數其他替換閘極蝕刻具有成為等向性的彈性。對於在此情況下非等向性蝕刻的需求係由於以下事實：這不是習知「替換閘極打開」蝕刻，而是在單替換閘極結構內置放單擴散中斷的蝕刻。
如圖4B所示，圖案化遮罩材料470設置在起始結構400上，且接著蝕刻包含替換閘極460的多晶矽以形成凹槽471。此蝕刻凹槽471曝露由FIN襯墊材料保護的Si/SiGe FIN，該FIN襯墊材料通常由可在任何類型的蝕刻中對多晶矽展現高選擇性的熱氧化物或其他類型的材料構成。
接著移除保護Si/SiGe FIN的襯墊且非等向性地蝕刻曝露的FIN，以在所欲物理性閘極結構下方形成凹槽473，如圖4C所示。在此情況下可選用性地使用等向性蝕刻，只要替換閘極460材料係由非矽基材料、或對Si及SiGe具有良好選擇性且對於在S/D上進行的摻雜劑活化為熱穩定性的材料所構成。
由於切口係與低k閘極間隔件429自對準，因此在低k間隔件429內留下殘餘通道「短柱」451，其將針對已生長的S/D 431結構提供穩定的錨定點。因此，沒有任何S/D 431磊晶直接曝露於任何蝕刻，且因此沒有針對毗鄰任何單擴散中斷450之S/D 431磊晶之切面化或變形的機構。此外，由於此方法提供被留在低k間隔件429內的殘餘通道材料短柱451，因此沒有針對在主動與假性或切斷閘極間之S/D之變形的其他手段。示例結果描繪於圖4C中。
若期望閘極「切斷」，則接著使用介電材料453填充單擴散中斷450，或者，使用暫時性材料填充單擴散中斷450，使得奈米線或奈米片可在毗鄰標準單元間南北定向上之切斷或假性閘極之實際的CFET運行用物理性閘極中顯露。對於此示例的情況而言，我們將單擴散中斷視為涉及使用介電材料453填充的物理性切斷閘極。
對於CFET而言，一挑戰是大多數閘極結構在NMOS與PMOS間是「共同的」，且閘極藉由金屬化製程「分離」成上PMOS及下NMOS（或反之亦然）。對於針對其中一通道需要成為單擴散中斷而另一通道不需要之非常複雜的標準單元之單擴散中斷450的情況而言，對於SRAM而言上述者將存在，且因此NMOS及PMOS閘極可為實際上分開的。如此技術可納入標準隨機邏輯元件中，以具有僅針對NMOS或PMOS通道存在的單擴散中斷。示例結果描繪於圖4D中。
一旦製造SDB「切口」並使用介電材料453或所欲假性或切斷閘極內使用之任何類型的替換材料填充，便處理所欲主動閘極。替換閘極460中的多晶矽在其餘的閘極區域420內被拉除，其將在這些所欲主動閘極內留下主動Si/SiGe FIN結構。接著移除SiGe以釋放主動閘極區域420內的矽奈米線/奈米片421。若期望使PMOS與NMOS相比為不同通道材料，則磊晶材料的3路選擇性矩陣可在FIN結構中構成，諸如Si：Si:B：SiGe：Ge，使得非常高的選擇性可用以保留所欲通道材料，同時移除FIN結構內的暫時性材料。示例結果描繪於圖4E中，其顯示具有懸浮在凹入溝槽480內之釋放的奈米通道結構421的所欲主動閘極區域420。
主動閘極（以及假性閘極，只要在閘極的任何金屬化之前移除蝕刻選擇性替換材料）係以使得NMOS和PMOS閘極被包含在相同的共同物理性閘極內或藉由Tokyo Electron, Ltd.針對SRAM單元設計開發之雙閘極方法的方式加以金屬化。
在此示例中，使用共同閘極490且此共同閘極具有設置在PMOS閘極下方的NMOS閘極。這是藉由以下者完成：在上和下閘極兩者周圍沉積高k膜；在上和下閘極兩者周圍沉積閘極金屬；及沉積NMOS和PMOS功函數（WF）金屬，使得暫時性填充材料可用以選擇性地覆蓋一通道而曝露另一者。取決於所使用的整合方案，可執行此方法以支援單通道沉積或單通道蝕刻。接著完成在整個NMOS和PMOS之閘極金屬的沉積。舉例而言，使用諸如鎢、鈷、釕、鋁、或其合金的金屬執行最終閘極金屬沉積。示例結果描繪於圖4F中，其係與具有穿過GAA結構而非S/D條之橫剖面的圖2相同的結構。
在整合中的此步驟之後，所有處理遵循用於習知邏輯者：將局部連接件製作至閘極和至S/D接點；且接著將連接件製作至BEOL佈線軌道以形成終端元件。
形成圖1之結構的製程係類似於圖4A-4F的製程，除了奈米片/奈米線421保留在假性閘極區域420內以在相對的S/D 431磊晶結構之間橋接。具體而言，在FIN襯墊的移除之後，移除替換閘極460材料以釋放奈米線/奈米片421材料，且在主動閘極區域的閘極金屬化之前，使用介電材料453填充此區域。
在用於整合的又另一技術中，起初切斷Si/SiGe FIN但立即使用介電質填充，以提供用於奈米線或奈米片處理之單擴散中斷的另一方法。示例結果描繪於圖5中。如圖所示，結構500類似於圖2的結構，因為S/D磊晶輪廓仍良好地保持為嵌入低k閘極間隔件559中的矽「短柱」551。此外，S/D磊晶531生長在整個單元是一致的。結構500包含使用CUT-BEYOND-LAST對於奈米線的FINFET單擴散中斷。奈米線/奈米片形成為連續延伸的Si/SiGe FIN（在FIN通過Si/SiGe堆疊轉移之後製作切口）。在第一STI氧化物沉積/CMP之後，CUT遮罩用以打開連續的FIN，且非等向性地蝕刻來自切口的Si/SiGe。接著使用介電質553填充Si/SiGe鰭部中的切口。此方法亦保留導線的短柱551，以允許一致的S/D磊晶531在整個主動和假性閘極兩者生長。因此，這是在替換閘極內切斷導線/片的替代方案。
針對如圖5的結構500中顯示的奈米線結構，圖5A、5B、5C、及5D描繪用於提供單擴散中斷的製程流程。圖5A-5D顯示自起始結構之不同角度的單擴散中斷製程。如圖5A所示，起始結構包含設置在基板501上的連續多層鰭部結構503。接著使用填充材料505填充鰭部結構503間的區域，且在如圖5B顯示的結構上設置單擴散中斷圖案化遮罩507。在圖5C中，接著將閘極切口509非等向性地蝕刻至鰭部結構503中。接著在切口509中提供介電質填充物以形成如圖5D顯示的單擴散中斷550。
在此技術中，可能難以將FIN切口與將自稍後給定製程中的SADP或SAQP（多重圖案化）製作的所欲假性閘極區域自對準。此技術亦需要切口小於金屬閘極尺寸，因此邊緣置放誤差（EPE）容差不延伸至將阻止矽短柱形成的區域中，以確保主動與假性區域間的一致性S/D磊晶生長。
由於SDB將缺乏與物理性閘極結構之任何類型的自對準，且將取決於用以形成閘極結構之方法（SADP或甚至SAQP）的對準能力，所以此方法被認為稍微較複雜。
因此，本文揭示用於提供單擴散中斷（SDB）的諸多技術。在一技術中，用於奈米線/奈米片製程的SDB係在替換閘極模組中完成而不是切斷初始FIN形成模組中的矽/SiGe超晶格FIN。完成用於奈米線/奈米片的單擴散中斷，使得可在所欲擴散中斷之毗鄰接點兩者上完成源極和汲極區域內的完全磊晶生長。在單擴散中斷區域之兩側上的完全磊晶生長將確保在通過毗鄰主動閘極的通道上達到一致性的應變。
源極和汲極接點的磊晶生長可在單擴散中斷的形成之前或之後完成。對於在所欲替換閘極中的單擴散中斷之後形成源極和汲極之情況的一實施例而言，必須將通道材料保留在低k或閘極側壁間隔件之內；此將實現源極和汲極磊晶生長仍自擴散中斷區域達成，以製作類似於兩主動閘極間所形成者的一致性源極和汲極接點。對於在單擴散中斷之前完成源極和汲極形成的示例情況而言，藉由接點區域內之介電質填充或配置在接點區域頂部之上的介電覆蓋物所提供的蝕刻選擇性，保護源極和汲極接點免於受到打開的替換閘極內之矽/SiGe超晶格的任何蝕刻。源極和汲極接點亦可在替換閘極模組中的單擴散中斷之前金屬化，只要使用諸如釕的金屬，其具有超過任何臨界高k金屬閘極（HKMG）處理（諸如通常在超過700℃的溫度下完成的高k膜退火）之溫度的熱極限。
在一些實施例中，在其中將製作擴散中斷之替換閘極的打開之前，完成低k或閘極側壁間隔件的形成。用於奈米線/奈米片元件的如此方法通常在業界被稱為「內間隔件」。
對於所欲通道為矽的實施例而言，可在諸如Tokyo Electron CERTAS氣相蝕刻之等向性的高選擇性蝕刻中處理矽/SiGe超晶格，其中SiGe可循環性地凹陷以在堆疊的矽通道之間形成所需量的空間。接著可沉積並非等向性地蝕刻低k或閘極間隔件材料，使得只有低k或閘極間隔件材料留在堆疊的矽通道導線或片之間。當接著在所欲單擴散中斷區域內打開替換閘極並在所欲擴散中斷區域內移除矽/SiGe超晶格FIN時，低k或閘極側壁間隔件能夠對堆疊的奈米線或奈米片提供保護。對於首先製作單擴散中斷的情況而言，包含在替換閘極的低k或閘極間隔件內的殘餘通道材料可用於源極和汲極磊晶生長的生長；或對於已完成接點之源極和汲極磊晶生長的情況而言，在殘餘的低k或閘極側壁間隔件內包含通道將防止所形成之源極和汲極接點的任何變形。
可打開多晶矽或非晶矽替換閘極，以顯露對低k或閘極側壁間隔件內保留之通道、及對包含在所填充介電膜之內的磊晶源極和汲極接點具選擇性的矽/SiGe超晶格FIN。若源極和汲極接點已金屬化，則接點金屬可為凹陷的，以置放對低k或閘極側壁間隔件及對多晶矽或非晶矽替換閘極具蝕刻選擇性的介電質。
一旦打開所需替換閘極以形成所欲單擴散中斷，可移除替換閘極內的矽/SiGe超晶格，或在使用經變更之蝕刻配方的情況下，可同時移除多晶矽或非晶態的替換閘極和矽/SiGe超晶格FIN。在此實施例中，由於將有包含在所欲單擴散中斷之低k或閘極側壁間隔件內的通道材料，因此具有被移除之矽/SiGe超晶格FIN之打開的替換閘極將需使用某些類型的介電材料加以填充。在用此奈米線/奈米片元件的情況下，無法製作HKMG膜仍沉積在所欲單擴散中斷內之傳統的「假性閘極」，因為通道材料將連接至「假性閘極」。
在先前的描述中已說明具體細節，諸如處理系統的特殊幾何結構及其中使用的諸多元件與製程的描述。然而應理解，本文技術可在背離這些具體細節的其他實施例中實行，且此等細節係以解釋而非限制為目的。本文揭示的實施例已參考隨附圖式描述。同樣地，為了解釋的目的，已說明特定的數字、材料、及配置以提供完整的理解。僅管如此，實施例可在無如此具體細節的情況下實施。具有實質上相同功能性結構的元件以類似的參考符號表示，且因此可省略任何冗餘的描述。
為了有助於理解諸多實施例，將諸多技術以多個分立操作描述。不應將所述之順序理解成暗示該等操作必定為順序相依。尤其，該等操作不需以敘述的順序執行。所述之操作可以不同於所述實施例的順序執行。在額外的實施例中，可執行諸多額外操作及/或可省略所述之操作。
如本文使用的「基板」或「目標基板」泛指根據本發明所處理的物件。基板可包含元件（尤其是半導體或其他電子元件）的任何材料部分或結構，且例如可為基底基板結構，諸如半導體晶圓、倍縮光罩、或基底基板結構之上或覆蓋基底基板結構的一層（諸如薄膜）。因此，基板不限於任何特定的基底結構、下方層或上方層、圖案化或未圖案化，而是設想為包含任何如此的層或基底結構、及層及/或基底結構的任何組合。此描述可能論及特定類型的基板，但此僅用於說明之目的。
精於本項技術之人士亦將理解對於以上所述技術的操作，可做出許多變化，且仍達到本發明的相同目標。如此變化意圖由本揭示內容的範圍所包含。因此，本發明之實施例的先前描述非意圖為限制性的。更準確地說，本發明之實施例的任何限制係呈現於以下申請專利範圍中。
100‧‧‧結構120‧‧‧閘極區域131‧‧‧S/D磊晶150‧‧‧單擴散中斷（SDB）151‧‧‧奈米片153‧‧‧低k介電質229‧‧‧間隔件231‧‧‧S/D磊晶250‧‧‧單擴散中斷251‧‧‧短柱310‧‧‧步驟320‧‧‧步驟330‧‧‧步驟400‧‧‧結構407‧‧‧埋入式電源軌420‧‧‧閘極區域421‧‧‧奈米通道結構（奈米線/奈米片）（奈米線結構）427‧‧‧覆蓋物429‧‧‧間隔件430‧‧‧源極/汲極區域431‧‧‧源極/汲極（S/D）433‧‧‧金屬接點材料（金屬接點）（金屬）（金屬化的電極）450‧‧‧單擴散中斷451‧‧‧短柱453‧‧‧介電材料460‧‧‧替換閘極470‧‧‧圖案化遮罩材料471‧‧‧凹槽473‧‧‧凹槽480‧‧‧凹入溝槽490‧‧‧共同閘極500‧‧‧結構501‧‧‧基板503‧‧‧鰭部結構505‧‧‧填充材料507‧‧‧圖案化遮罩509‧‧‧切口531‧‧‧S/D磊晶550‧‧‧單擴散中斷551‧‧‧短柱553‧‧‧介電質559‧‧‧低k閘極間隔件600‧‧‧結構601‧‧‧基板603‧‧‧下層605‧‧‧上層610‧‧‧單元620‧‧‧閘極區域621‧‧‧奈米通道結構623‧‧‧閘極結構627‧‧‧介電覆蓋物629‧‧‧閘極間隔件630‧‧‧源極/汲極區域（S/D區域）（S/D條）631‧‧‧S/D結構631’‧‧‧S/D結構633‧‧‧金屬635‧‧‧介電分隔物637‧‧‧介電覆蓋物650‧‧‧單擴散中斷651‧‧‧假性閘極710‧‧‧切口720‧‧‧Si/SiGe FIN730‧‧‧假性閘極（假性替換閘極）
當與附圖一起閱讀時，本揭示內容的實施態樣係從以下詳細敘述最佳地被理解。注意根據工業中的標準實務，諸多特徵部未按比例繪製。實際上，為了清楚討論，可任意地增加或減少諸多特徵部的尺寸。
圖1係根據本揭示內容之實施例之納入單擴散中斷之元件的立體橫剖面圖；
圖2係根據本揭示內容之實施例之納入單擴散中斷之另一元件的立體橫剖面圖；
圖3顯示根據此揭示內容的實施例將單擴散中斷納入奈米結構元件中的一般性製程流程；
圖4A、4B、4C、4D、4E、及4F顯示根據本揭示內容的一實施例之用於圖2的元件之圖案化整合製程的示例結構；
圖5描繪根據本揭示內容的另一實施例之納入奈米結構元件用之單擴散中斷的元件；
圖5A、5B、5C、及5D顯示根據本揭示內容的一實施例之針對圖5的元件之用於圖案化整合製程的示例結構；
圖6係在兩側剖切之半導體元件的立體圖以顯示元件的內部結構；及
圖7A、7B、及7C描繪簡單FINCUT方法中的製程流程步驟以形成單擴散中斷。
310‧‧‧步驟
320‧‧‧步驟
330‧‧‧步驟

Claims (32)

  1. 一種形成半導體元件的方法，包含：設置起始結構，該起始結構包含其上具有與複數源極/汲極(S/D)區域交替配置之複數閘極區域的基板，其中該等閘極區域之各者包含奈米通道結構，該奈米通道結構具有由替換閘極圍繞的中間部分、及由個別閘極間隔件圍繞的相對端部分，使得該奈米通道結構延伸穿過該閘極區域的該替換閘極和該閘極間隔件，且其中該等S/D區域的各者包含延伸穿過該S/D區域的S/D結構以連接分別設置在該S/D區域之相對側上之第一和第二毗鄰閘極區域的奈米通道結構；藉由等向性地蝕刻該第一毗鄰閘極區域內的替換閘極而同時保留該第一毗鄰閘極區域內之奈米通道結構的中間部分以自該第一毗鄰閘極區域內的奈米通道結構的中間部分移除該替換閘極、並使用介電材料圍繞該第一毗鄰閘極區域內的奈米通道結構的中間部分以形成假性閘極結構，而將該第一毗鄰閘極區域轉變成包含該假性閘極結構的單擴散中斷；及將該第二毗鄰閘極區域轉變成主動閘極，該主動閘極包含配置成在該第二毗鄰閘極區域的奈米通道結構之內產生電流通道的主動閘極結構。
  2. 如申請專利範圍第1項之形成半導體元件的方法，其中等向性地蝕刻包含相對於奈米通道結構的材料及相對於閘極間隔件的材料選擇性地蝕刻替換閘極的材料。
  3. 如申請專利範圍第2項之形成半導體元件的方法，其中等向性地蝕刻係與該第二毗鄰閘極區域之相對的閘極間隔件自對準。
  4. 如申請專利範圍第1項之形成半導體元件的方法，其中使該第二毗鄰閘極區域轉變的步驟包含：自該第二毗鄰閘極區域內的奈米通道結構的中間部分移除該替換閘極；及使用多層結構圍繞該第二毗鄰閘極區域內的奈米通道結構的中間部分以形成該主動閘極結構。
  5. 如申請專利範圍第4項之形成半導體元件的方法，其中該圍繞步驟包含：在該奈米通道結構的中間部分上形成高k材料層；及在該高k材料層上形成至少一導電材料層。
  6. 一種製造半導體元件的方法，包含：設置具有工作表面的基板；在該基板上形成複數閘極區域，各閘極區域包含奈米通道結構；沿該工作表面形成與該複數閘極區域交替配置的複數源極/汲極(S/D)區域，使得各S/D區域的側面接觸該等閘極區域的側面；在該複數閘極區域的第一閘極區域內形成主動閘極，該主動閘極接觸該第一閘極區域的奈米通道結構以形成主動奈米通道結構，其延伸穿過該第一閘極區域至該複數S/D區域之毗鄰S/D區域的第一側；在該複數閘極區域的第二閘極區域內形成假性閘極，該假性閘極接觸該第二閘極區域的奈米通道結構以形成假性通道結構，該假性通道結構延伸穿 過該第二閘極區域的至少一部分至該毗鄰S/D區域的第二側，其係與該毗鄰S/D區域的第一側為相反側；及在該毗鄰S/D區域內形成S/D結構，使得該S/D結構自該主動奈米通道結構經過該毗鄰S/D區域延伸至該假性通道結構，其中形成複數閘極區域更包含：在該閘極區域中形成圍繞該奈米通道結構之中間部分的替換閘極；及形成圍繞該奈米通道結構之相對端部分之各者的閘極間隔件，使得該等閘極間隔件形成該閘極區域的相對側壁，其中該替換閘極設置在該等相對側壁之間，且該奈米通道結構延伸穿過各閘極間隔件，形成主動閘極更包含：藉由等向性地蝕刻該第一閘極區域內的替換閘極而同時保留該第一閘極區域內之奈米通道結構的中間部分以自該第一閘極區域移除該替換閘極；及使用多層主動閘極結構圍繞該第一閘極區域內之奈米通道結構的中間部分。
  7. 如申請專利範圍第6項之製造半導體元件的方法，其中圍繞中間部分包含：形成接觸該奈米通道結構之中間部分的高k介電層；及形成接觸該高k介電層的閘極金屬。
  8. 如申請專利範圍第6項之製造半導體元件的方法，其中形成假性閘極包含：自該第二閘極區域移除該替換閘極；及使用假性閘極結構圍繞該奈米通道結構的中間部分。
  9. 如申請專利範圍第8項之製造半導體元件的方法，其中圍繞該中間部分包含使用介電材料填充該等閘極間隔件之間的區域，使得該奈米通道結構延伸穿過介電材料和該第二閘極區域內的閘極間隔件。
  10. 一種製造半導體元件的方法，包含：設置具有連續多層FIN結構的基板，該連續多層FIN結構在該基板上形成且沿該基板的工作表面延伸，其中連續多層FIN結構包含沿多層FIN結構延伸的連續奈米通道結構；在該連續多層FIN結構中形成至少一單擴散中斷切口，以提供由個別單擴散中斷切口隔開的複數主動FIN結構，各主動FIN結構包含主動奈米通道結構；在該等主動FIN結構之各者中形成複數閘極切口，以自各主動FIN結構提供複數主動閘極區域，該複數主動閘極區域係由該複數閘極切口的個別者隔開，且各主動閘極區域包含延伸穿過主動閘極區域的個別主動奈米通道；在該單擴散中斷切口中形成單擴散中斷結構，該單擴散中斷結構包含由介電質圍繞的假性奈米通道結構；在該複數閘極切口之各者中形成源極/汲極(S/D)區域，各S/D區域包含橫跨個別閘極切口延伸的S/D結構，其中至少一S/D結構將該假性奈米通道結構連接至個別主動閘極結構的主動奈米通道；及在個別主動閘極區域內的複數主動奈米通道周圍形成複數主動閘極結構。
  11. 如申請專利範圍第10項之製造半導體元件的方法，其中形成單擴散中斷結構包含在擴散中斷區域中形成奈米通道材料的短柱。
  12. 如申請專利範圍第11項之製造半導體元件的方法，其中形成S/D結構包含藉由自該短柱外延地生長S/D材料及自該主動奈米通道外延地生長S/D材料而形成該至少一S/D結構。
  13. 一種半導體元件，包含：基板，其具有工作表面；複數場效電晶體(FET)元件，其設置在該基板上之沿該工作表面的共同平面中，各FET元件包含：主動奈米通道結構，其具有相對的端表面及在該等相對的端表面之間延伸的側壁表面，主動閘極結構，其圍繞該主動奈米通道結構之與該側壁表面接觸的中間部分，第一和第二閘極間隔件，各自圍繞該主動奈米通道結構之與該側壁表面接觸的個別端部分，及第一和第二源極/汲極(S/D)結構，其分別接觸該主動奈米通道結構之該等相對的端表面；及單擴散中斷，其設置在第一和第二FET元件之間，該單擴散中斷包含連接至該第一FET元件之S/D結構及該第二FET元件之S/D結構的假性奈米通道結構。
  14. 如申請專利範圍第13項之半導體元件，其中該主動奈米通道結構包含奈米線及奈米片的其中至少一者。
  15. 如申請專利範圍第13項之半導體元件，其中該單擴散中斷包含延伸穿過該單擴散中斷的連續假性奈米通道結構。
  16. 如申請專利範圍第15項之半導體元件，其中該連續假性奈米通道結構包含相對的假性奈米通道端表面、及延伸於該等相對的假性奈米通道端表面之間的假性奈米通道側壁表面。
  17. 如申請專利範圍第16項之半導體元件，其中該單擴散中斷更包含圍繞接觸該等假性奈米通道側壁表面中之該連續假性奈米通道結構的介電材料。
  18. 如申請專利範圍第16項之半導體元件，其中該等假性奈米通道端表面的其中第一者係與該第一FET元件的S/D區域接觸，且該等假性奈米通道端表面的其中第二者係與該第二FET元件的S/D區域接觸。
  19. 如申請專利範圍第16項之半導體元件，其中該第一FET元件的S/D結構包含自該等相對的假性奈米通道端表面的其中第一者外延地生長之材料，且其中該第二FET元件的S/D結構包含自該等相對的假性奈米通道端表面的其中第二者外延地生長之材料。
  20. 如申請專利範圍第13項之半導體元件，其中該單擴散中斷包含設置在該單擴散中斷內之經分割的假性奈米通道結構。
  21. 如申請專利範圍第20項之半導體元件，其中該經分割的假性奈米通道結構係自奈米線的一部分或奈米片的一部片形成。
  22. 如申請專利範圍第20項之半導體元件，其中該經分割的假性奈米通道結構包含奈米通道材料的第一及第二短柱。
  23. 如申請專利範圍第22項之半導體元件，其中該第一短柱設置在毗鄰該第一FET元件的S/D區域之該單擴散中斷的一部分內，且該第二短柱設置在毗鄰該第二FET元件的S/D區域之該單擴散中斷的一部分內。
  24. 如申請專利範圍第23項之半導體元件，其中該第一短柱接觸該第一FET元件的S/D結構，且該第二短柱接觸該第二FET元件的S/D結構。
  25. 如申請專利範圍第23項之半導體元件，其中該單擴散中斷更包含圍繞該經分割的假性奈米通道結構的介電材料，該經分割的假性奈米通道結構接觸不連接至該第一和第二FET元件之S/D結構之該第一及第二短柱的一部分。
  26. 如申請專利範圍第23項之半導體元件，其中該第一FET元件的S/D結構包含自該第一短柱外延地生長的材料，且其中該第二FET元件的S/D結構包含自該第二短柱外延地生長的材料。
  27. 如申請專利範圍第13項之半導體元件，其中該等S/D結構的各者包含自第一奈米通道結構外延地生長的第一材料及自第二奈米通道結構外延地生長的第二材料，該第一及第二材料合併以形成個別的S/D結構。
  28. 如申請專利範圍第27項之半導體元件，其中該等S/D結構的其中至少一者包含自該主動奈米通道結構外延地生長的第一材料、及自該假性奈米通道結構外延地生長的第二材料。
  29. 如申請專利範圍第13項之半導體元件，其中該複數場效電晶體(FET)元件為設置在該基板上沿該工作表面之共同下平面中的下FET元件，該半導體元件更包含複數上FET元件，其設置在該基板上垂直堆疊在該FET元件之該共同下平面上的共同上平面中。
  30. 如申請專利範圍第29項之半導體元件，其中該下FET元件係nFET元件且該上FET元件係nFET元件。
  31. 如申請專利範圍第29項之半導體元件，其中該下FET元件係以互補FET(CFET)配置連接至該上FET元件。
  32. 如申請專利範圍第29項之半導體元件，其中該下FET元件及該上FET元件具有相同的極性類型。
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