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TWI750695B - 用於記憶體裝置之分割柱架構 - Google Patents

用於記憶體裝置之分割柱架構 Download PDF

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法比歐 佩里茲
羅倫佐 弗拉汀
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Abstract

本發明描述用於記憶體裝置之分割柱架構之方法、系統及裝置。一記憶體裝置可包含經配置有呈一圖案之導電接點之一基板及穿過導電及絕緣材料之交替層之開口，此可減小該等開口之間的間距，同時維持一介電厚度以使電壓持續被施加於陣列。在蝕刻材料之後，可將一絕緣材料沈積於一溝渠中。可移除該絕緣材料的部分，以形成其中沈積單元材料的開口。導電柱可垂直於該導電材料之平面及該基板延伸，且耦合至導電接點。該等導電柱可被劃分以形成第一柱及第二柱。

Description

用於記憶體裝置之分割柱架構
本技術領域係關於用於記憶體裝置之分割柱架構。
下文大體上係關於一種包含至少一記憶體裝置之系統，且更具體而言，下文係關於用於記憶體裝置之分割柱架構。
記憶體裝置廣泛用於儲存各種電子裝置(諸如電腦、無線通信裝置、攝影機、數位顯示器及其類似者)中之資訊。藉由程式化一記憶體裝置之不同狀態來儲存資訊。例如，二進位裝置最常儲存兩個狀態之一者，通常由一邏輯1或一邏輯0表示。在其他裝置中，可儲存兩個以上狀態。為存取儲存資訊，裝置之一組件可讀取或感測記憶體裝置中之至少一儲存狀態。為儲存資訊，裝置之一組件可寫入或程式化記憶體裝置中之狀態。
存在各種類型之記憶體裝置，其包含硬磁碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態RAM (DRAM)、同步動態RAM (SDRAM)、鐵電RAM (FeRAM)、磁性RAM (MRAM)、電阻式RAM (RRAM)、快閃記憶體、相變記憶體(PCM)、其他基於硫屬化物之記憶體等等。記憶體裝置可為揮發性或非揮發性的。
改良記憶體裝置一般可包含提高記憶體單元密度、提高讀取/寫入速度、提高可靠性、增加資料保持、降低功耗或降低製造成本及其他度量。可期望使用三維垂直架構來節省記憶體陣列中之空間、提高記憶體單元密度或減小記憶體陣列之總功率使用量的解決方案。
本專利申請案主張Fantini等人於2019年7月2日申請之名稱為「SPLIT PILLAR ARCHITECTURES FOR MEMORY DEVICES」之美國專利申請案第16/460,875號之優先權，該案讓與本案受讓人且其全文以引用的方式明確併入本文中。
本發明係關於用於記憶體裝置之分割柱架構及其處理方法。記憶體裝置可包含導電接點及穿過導電材料及絕緣材料之交替層之開口之一配置，此可減小記憶體單元之間的間距，同時維持一介電厚度以使電壓持續施加於記憶體裝置之一記憶體陣列。
在一些實例中，一記憶體裝置可包含具有以一圖案(例如一幾何圖案)配置之一組接點的一基板及形成於該基板上之一第一絕緣材料(例如一介電材料)。一導電材料之一組平面可藉由一第二絕緣材料(例如一介電材料)來彼此分離且形成於該基板材料上。即，該導電材料及該絕緣材料之交替層可形成於該基板上。導電材料之該等平面可為字線之實例。
在製造該記憶體裝置期間，可藉由蝕刻該導電材料及該絕緣材料之該等交替平面來形成一或多個溝渠。該等溝渠可彼此平行延伸且暴露該基板。在一些實例中，該導電材料及該等介電材料之該等平面可形成該溝渠之側壁。可依使得介電材料及該等導電材料之該等平面形成一組凹槽之一方式蝕刻該導電材料之該等平面，其中各凹槽可經組態以接收一儲存元件材料(例如硫屬化物材料)。可將一犧牲層(例如一保形材料)沈積於該溝渠中且在一些情況中，該犧牲層填充該等凹槽。可將一絕緣材料沈積於該犧牲層之頂部上之該溝渠中。
可移除該犧牲層及該絕緣材料之部分以形成第一開口。該等第一開口可暴露該基板之部分、至少一些該組導電接點及導電材料之該等平面及介電材料之該等平面之部分。可將一儲存元件材料(例如該硫屬化物材料)沈積於該等第一開口中。該儲存元件材料可填充由介電材料之該等平面及導電材料之該等平面形成之該等凹槽。可自該等第一開口部分移除該儲存元件材料，使得該等凹槽中之該等儲存元件材料保留。定位於一凹槽中之該儲存元件材料可為一儲存元件組件(例如硫屬化物組件)。
可在包含該等凹槽中之該等儲存組件的該等第一開口中形成導電柱。該等導電柱可經配置以延伸穿過該導電材料之該等平面(例如實質上垂直於該導電材料之該等平面)且接觸該基板。各導電柱可接觸兩個儲存元件組件，該兩個儲存元件組件繼而各接觸導電材料之一相同平面。各導電柱可進一步與一或兩個導電接點耦合。在一些情況中，該等柱由一障壁材料及一導電材料形成。
可移除該等導電柱之部分以形成第二開口。該等第二開口可將各柱分成一第一柱及一第二柱。該第一柱及該第二柱可為數位線之實例。該第一柱可與耦合至導電材料之一平面的一第一儲存元件組件接觸，且該第二柱可與耦合至導電材料之該平面的一第二儲存元件組件接觸。在一些情況中，該等第一柱及該等第二柱之各者可與該基板上之一不同導電接點耦合。在一些其他情況中，該等第一柱之各者可與該基板上之一不同導電接點耦合，且該等第二柱之各者可與形成於該第一基板上方之一第二基板上之一不同導電接點耦合。
一記憶體陣列及製造方法之此等組態可允許相對於先前解決方案提高一記憶體單元密度。各記憶體單元(例如儲存組件)可凹進於一第一柱或一第二柱內部以確保單元隔離。此一組態可允許相對於一些先前解決方案更嚴格控制單元厚度及尺寸。與導電柱相交之導電材料之各平面可形成由一字線板(例如對應於導電材料之平面)及第一記憶體單元之一第一數位線(例如對應於一第一柱)及第二記憶體單元之一第二數位線(例如對應於一第二柱)定址之兩個記憶體單元。各柱可由定位於記憶體陣列之底部或頂部之一電晶體解碼。電晶體可為形成為一規則矩陣之一數位線選擇器之一實例。
首先在參考圖1所描述之一記憶體陣列之背景中描述本發明之特徵。在參考圖2A至圖8B所描述之處理步驟期間之實例性記憶體陣列之不同視圖之背景中描述本發明之特徵。藉由參考圖9至圖11所描述之與用於記憶體裝置之分割柱架構相關之流程圖來進一步繪示及參考該等流程圖描述本發明之此等及其他特徵。
圖1繪示根據本文中所揭示之實例之支援用於記憶體裝置之分割柱架構之一記憶體陣列100 (例如三維(3D)記憶體陣列)之一實例。記憶體陣列100可包含定位於一基板104上方之記憶體單元之一第一陣列或層板105及第一陣列或層板105之頂部上之記憶體單元之一第二陣列或層板108。
記憶體陣列100可包含字線110及數位線115。第一層板105及第二層板108之記憶體單元各可具有一或多個自選擇記憶體單元。儘管使用一數字指示符來標記圖1中所包含之一些元件，未標記其他對應元件，但其等係相同的或應被理解為類似的。
一記憶體單元堆疊可包含一第一介電材料120、一儲存元件材料125 (例如硫屬化物材料)、一第二介電材料130、一儲存元件材料135 (例如硫屬化物材料)及一第三介電材料140。在一些實例中，第一層板105及第二層板108之自選擇記憶體單元可具有共同導線，使得各層板105及108之對應自選擇記憶體單元可共用數位線115或字線110。
在一些實例中，可藉由提供一電脈衝至一記憶體單元來程式化單元，記憶體單元可包含一記憶體儲存元件。可經由一第一存取線(例如字線110)或一第二存取線(例如數位線115)或其等之一組合來提供脈衝。在一些情況中，在提供脈衝之後，離子可在記憶體儲存元件內遷移，其取決於記憶體單元之極性。因此，相對於記憶體儲存元件之第一側或第二側之一離子濃度可至少部分基於第一存取線與第二存取線之間的一電壓之一極性。在一些情況中，不對稱塑形之記憶體儲存元件可引起離子更聚集於具有更大面積之一元件之部分處。記憶體儲存元件之特定部分可具有一較高電阻率且因此可引起高於記憶體儲存元件之其他部分的一臨限電壓。此離子遷移描述表示用於達成本文中所描述之結果之自選擇記憶體單元之一機構之一實例。一機構之此實例不應被視為限制。本發明亦包含用於達成本文中所描述之結果之自選擇記憶體單元之機構之其他實例。
在一些情況中，記憶體陣列100之架構可指稱一交叉點架構，其中一記憶體單元形成於一字線110與一數位線115之間的一拓撲交叉點處。此一交叉點架構可以比其他記憶體架構低之生產成本提供相對較高密度資料儲存。例如，交叉點架構可包含具有比其他架構減小之面積且因此比其他架構提高之記憶體單元密度之記憶體單元。
儘管圖1之實例展示兩個記憶體層板105及108，但其他組態係可行的。在一些實例中，自選擇記憶體單元之一單一記憶體層板可建構於一基板104上方，其可指稱二維記憶體。在一些實例中，記憶體單元之三個或四個記憶體層板可依一類似方式組態成三維交叉點架構。
記憶體陣列100可包含具有配置成一柵格或交錯圖案之一組接點的一基板104。在一些情況中，接點組可延伸穿過基板104而與記憶體陣列100之一存取線耦合。記憶體陣列100可包含一額外基板104 (例如定位於兩個層板105及108上方)。額外基板104可具有一組接點(例如延伸穿過基板104)且與記憶體陣列100之一存取線耦合。
記憶體陣列100可包含藉由形成於基板材料上之第一絕緣材料上之一第二絕緣材料來彼此分離之一導電材料之一組平面。導電材料之平面組之各者可包含形成於其內之一組凹槽。可由一替換程序藉由在一堆疊沈積處理步驟期間使用一犧牲層(例如一保形層)用於蝕刻、在單元界定之後移除保形層及由一更導電材料替換保形層來獲得平面組，例如對應於一相同層板(例如記憶體層板105、記憶體層板108)上之一或多個字線110之字線板。
一組導電柱可形成於開口中以實質上垂直於導電材料之平面組及基板104延伸。導電柱組可分成一組柱對。柱對中之各柱可耦合至導電接點之一不同者。在一些情況中，柱對中之各柱可耦合至基板104上之一導電接點。另外或替代地，各柱對之一柱可耦合至基板104上之一導電接點，且各柱對之另一柱可耦合至一不同基板104 (例如定位於記憶體層板105及108上方)上之一導電接點。
在一些實例中，記憶體層板105及108可包含經組態以儲存邏輯狀態之硫屬化物材料。例如，記憶體層板105及108之記憶體單元可為自選擇記憶體單元之實例。硫屬化物材料可形成於凹槽組中，使得凹槽組之每一各自者中之硫屬化物材料至少部分與柱對組之一柱接觸。
圖2A至圖2F繪示根據本文中所揭示之實例之可經執行以形成一堆疊記憶體裝置之一系列步驟或程序期間之實例性記憶體陣列200-a、200-b、200-c及200-d之各種視圖。具體而言，圖2A至圖2F中展示形成字線平面、沈積一犧牲層及一絕緣材料之一程序。
圖2A繪示一實例性記憶體陣列200-a之一側視圖。圖2B繪示圖2A中所繪示之程序步驟之後的一程序步驟期間之沿圖2A之一截面線A-A'之一實例性記憶體陣列200-b之一俯視圖。圖2C繪示沿圖2B之一截面線B-B'取得之記憶體陣列200-b (例如圖2B中所展示)之一橫截面圖。圖2D繪示圖2B及圖2C中所繪示之程序步驟之後的一程序步驟期間之沿圖2B之截面線B-B'取得之記憶體陣列200-c之一橫截面圖。圖2E繪示圖2D中所繪示之程序步驟之後的一程序步驟期間之沿圖2B之截面線B-B'取得之記憶體陣列200-d之一橫截面圖。圖2F繪示沿圖2E之一截面線A-A'之一實例性記憶體陣列200-d (例如圖2D中所展示)之一俯視圖。
圖2A繪示根據本文中所揭示之實例之一實例性記憶體陣列200-a之一側視圖。記憶體陣列200-a可包含延伸穿過基板104-a或104-b之一組導電接點235。記憶體陣列200-a可進一步包含材料240及絕緣材料245 (例如一絕緣材料層、一介電層)之交替層。在一些情況中，材料240可為一導電材料(例如用於形成一導電層)。在其他情況中，材料240可為一犧牲絕緣材料(例如不同於絕緣材料245)。
基板104可為一介電材料，諸如一介電膜。導電接點235組之一單一導電接點可經組態以耦合任何單一垂直柱(例如一數位線)與一電晶體(例如一數位線選擇器)。
在一些實例中，導電接點235可形成於基板104-a及104-b兩者中。例如，導電接點235-a可將一柱對之一第一柱(例如對應於一數位線)耦合至一電晶體。導電接點235-c可將柱對之一第二柱耦合至一電晶體。導電接點235-b及導電接點235-d可各將一第二柱對之一柱耦合至電晶體。另外或替代地，導電接點235之各者可延伸穿過基板104-b (例如，導電接點235-c及235-d可經形成穿過基板104-b)。例如，導電接點235-a可將一柱對之一第一柱耦合至一電晶體，且接點235-b可將柱對之一第二柱耦合至一電晶體。
導電接點235組可配置成一柵格圖案。在一些實例中，導電接點235組之一各自者可由高達八個其他導電接點235包圍。另外或替代地，導電接點235組可配置成一交錯圖案或六邊形圖案。例如，導電接點235組之一各自者可由高達六個其他導電接點235包圍。
記憶體陣列200-a亦可包含絕緣材料245之一組堆疊平面及一材料240之一組堆疊平面(例如字線平面或字線板)，其中材料240可為一導電材料或一絕緣材料(例如將在圖2A中所繪示之程序步驟之後的一程序步驟期間由一導電材料替換)。材料240之堆疊平面可藉由絕緣材料245之平面組來沿一z方向彼此分離(例如垂直分離)。例如，第二絕緣材料245之一第一平面(例如一底面)可形成(例如沈積)於基板104-b之平面上，接著，材料240之一平面可形成於第二絕緣材料245之第一平面上。在一些實例中，第一絕緣材料245之一層可沈積於基板104-b上。在一些實例中，材料240可為一導電碳層或與活性材料相容之其他導電層。在一些實例中，材料240可包含由穿過一保護障壁之活性材料分離之導電層。材料240之各層可經組態以充當至少一字線板。在一些實例中，材料240及絕緣材料245形成一組層，諸如交替層。
替代地，材料240可為一犧牲絕緣材料。在此，記憶體陣列200-a可包含犧牲絕緣材料240之一組堆疊平面及絕緣材料245之一組堆疊平面。犧牲絕緣材料240可為不同於絕緣材料245之一材料(例如分別為氧化物材料及氮化物材料)。在圖2A中所繪示之程序步驟之後的一程序步驟期間，犧牲絕緣材料240可被移除且由一導電材料(例如一導電碳層或與活性材料相容之其他導電層)替換。
可依一交替方式在材料240上形成第二絕緣材料245之額外平面，如圖2A中所繪示。第二絕緣材料245可為一介電材料，諸如一介電膜或層。在一些實例中，第二絕緣材料245及基板104-a可為相同類型之絕緣材料。本文中所揭示之絕緣材料之實例包含(但不限於)介電材料，諸如氧化矽。
材料240之平面組之每一各自者可處於(例如形成)記憶體陣列200-a之一不同層級。形成記憶體單元之材料之個別平面可指稱3D記憶體陣列200-a之一層板。材料240 (例如一導電材料)可包括一金屬(或半金屬)材料或一半導體材料(諸如一摻雜多晶矽材料等等)(例如由該金屬(或半金屬)材料或該半導體材料形成)。在一些實例中，材料240可為一導電碳平面。
圖2A中展示材料240之六個平面及第二絕緣材料245之七個平面。第二絕緣材料245之第七平面可為記憶體陣列200-a之一最上層。材料240及第二絕緣材料245之平面之數量不限於圖2A中所繪示之數量。材料240及第二絕緣材料245可配置成多於六個層板或少於六個層板。
圖2B繪示沿圖2A之截面線A-A'之一記憶體陣列200-b之一俯視圖。圖2B展示穿過記憶體陣列200-b之材料240 (例如一導電材料、一絕緣材料)及第二絕緣材料245之交替層形成溝渠250。溝渠250可在溝渠250之底部處暴露基板104及導電接點235 (如先前圖2A中所展示)。溝渠250可自上而下蝕刻且以一線性形狀蝕刻。在一些情況中，可由垂直及水平蝕刻程序之一組合形成溝渠250以形成溝渠250內之凹槽。參考圖2C來展示及描述關於蝕刻程序及凹槽之額外細節。溝渠250可在材料240之各平面(例如字線平面、導電層)上形成沿一實質上平行方向延伸之一組開口。
圖2C繪示沿圖2B之線B-B'取得之記憶體陣列200-b之一側視圖。記憶體陣列200-b繪示在記憶體陣列200-b之各平面中之材料240 (例如一導電材料、一絕緣材料)中形成一組凹槽215。例如，可執行一選擇性蝕刻操作以依一各向同性方式在溝渠250之側壁290及291中形成凹槽215組。在一些實例中，溝渠250包含與一第二側壁291間隔開之一第一側壁290，其中由第一絕緣材料245形成之第一側壁290之一第一部分292與由第一絕緣材料245形成之第二側壁291之一第一部分293間隔開一第一距離。由第一材料240形成之第一側壁290之一第二部分294可與由第一材料240形成之第二側壁291之一第二部分295間隔開大於第一距離之一第二距離。在一些實例中，由第一材料240形成之溝渠250之側壁290及291之部分相對於由第一絕緣材料245形成之溝渠250之側壁290及291之部分凹進。
蝕刻操作可包含一或多個垂直蝕刻程序(例如一各向異性蝕刻程序或一乾式蝕刻程序或其等之一組合)或水平蝕刻程序(例如一各向同性蝕刻程序)或其等之組合。例如，可執行一垂直蝕刻程序以垂直蝕刻溝渠250而暴露基板104-b及一或多個導電接點235，且可使用一水平蝕刻程序來形成至少一材料240中之至少一凹槽215。蝕刻參數可經選擇使得材料240 (例如)比第二絕緣材料245更快被蝕刻。
圖2D繪示沿圖2B之線B-B'取得之記憶體陣列200-b之一側視圖。記憶體陣列200-c繪示形成一保形材料220 (例如一犧牲材料或犧牲層)。可將保形材料220沈積至記憶體陣列200-c之溝渠250中。可藉由保形沈積保形材料220來使保形材料220形成於圖2C所展示之凹槽215中。保形材料220接觸各溝渠250之一第一側壁290、一第二側壁291及一底壁295 (例如與基板104-b及接點235接觸)。儘管圖2D展示形成於溝渠250之側壁上(例如在深入面向溝渠250之不同層中之第二絕緣材料245及材料240之表面上)之保形材料220，但實例不受限於此。例如，在一些情況中，保形材料220可侷限於不同層中之材料240 (例如導電材料、絕緣材料)中之凹槽215組。在一些情況中，保形材料220可指稱一保形層或一犧牲層。
在一些情況中，可在形成保形材料220之後執行一蝕刻操作。在蝕刻操作中，可蝕刻保形材料220以形成一開口或溝渠250。蝕刻操作可導致保形材料220之表面(例如面向溝渠250之表面)與第二絕緣材料245之表面(例如深入面向溝渠250之表面)間隔開。在一些情況中，蝕刻操作可導致保形材料220之表面(例如面向溝渠250之表面)與第二絕緣材料245之表面(例如深入面向溝渠250之表面)大致共面且藉此形成溝渠之一連續側壁。蝕刻操作可進一步導致基板104-b及接點235暴露(例如自溝渠250之底壁295移除保形材料220)。本文中所描述之蝕刻操作可為垂直蝕刻程序(例如一各向異性蝕刻程序或一乾式蝕刻程序或其等之一組合)或水平蝕刻程序(例如一各向同性蝕刻程序)。例如，可執行一垂直蝕刻程序以垂直蝕刻溝渠250，且可使用一水平蝕刻程序來形成第一材料240 (例如第一導電材料240、一犧牲絕緣材料240)中之至少一凹槽。
圖2E繪示沿圖2B之線B-B'取得之記憶體陣列200-b之一側視圖。記憶體陣列200-d繪示將一介電材料218沈積於記憶體陣列200-d之保形材料220之頂部上之溝渠250中。介電材料218可接觸保形材料220。介電材料218可進一步接觸一或多個接點235。介電材料218及保形材料220可一起填充溝渠250。在一些情況中，介電材料218可為一絕緣材料之一實例。在一些實例中，可選擇性回蝕保形材料220以形成與介電材料218共面之一表面。可根據一所要厚度來界定凹進之深度。
圖2F繪示沿圖2E之截面線A-A'之實例性記憶體陣列200-d之一俯視圖。圖2F繪示將介電材料218沈積至一組溝渠250中之後的記憶體陣列200-d。記憶體陣列200-d之溝渠250之各者內襯有保形材料220且由介電材料218填充。溝渠250可延伸穿過材料240 (例如導電材料240、犧牲絕緣材料240)之各層，如圖2E中所展示。
圖3A至圖3H繪示根據本文中所揭示之實例之可經執行以形成一堆疊記憶體裝置之一系列步驟或程序期間之實例性記憶體陣列200-e、200-f、200-g及200-h之各種視圖。具體而言，圖3A至圖3H中展示形成記憶體陣列200-d (例如圖2D及圖2E中所繪示)中之記憶體單元之一程序。
圖3A繪示圖2F中所繪示之程序步驟之後的一程序步驟期間之一實例性記憶體陣列200-e之俯視圖之圖2F之一截面C-C'。圖3B繪示沿圖3A之截面線B-B'之實例性記憶體陣列200-e之一橫截面圖。圖3C及圖3D繪示圖3A及圖3B中所繪示之程序步驟之後的一程序步驟期間之一實例性記憶體陣列200-f。圖3C繪示實例性記憶體陣列200-f之俯視圖之一截面C-C' (如圖2F中所繪示)，且圖3D繪示沿圖3C之截面線B-B'之實例性記憶體陣列200-f之一橫截面圖。圖3E、圖3F及圖3G繪示圖3C及圖3D中所繪示之程序步驟之後的一程序步驟期間之一實例性記憶體陣列200-g。圖3E繪示實例性記憶體陣列200-g之俯視圖之一截面C-C' (如圖2F中所繪示)(例如沿圖3D之截面線A-A')。圖3F繪示實例性記憶體陣列200-g之俯視圖，且圖3G繪示沿圖3E之截面線B-B'之實例性記憶體陣列200-g之一截面圖。圖3H繪示圖3E、圖3F及圖3G中所繪示之程序步驟之後的一程序步驟期間之一實例性記憶體陣列200-h之俯視圖之圖3F之一截面C-C'。
圖3A繪示一實例性記憶體陣列200-e之俯視圖之圖2F之一截面C-C'。實例性記憶體陣列200-e可展示圖2E及圖2F中所繪示之程序步驟之後之一程序步驟期間之圖2F中所展示之實例性記憶體陣列200-d的截面C-C'。可藉由蝕除介電材料218及/或保形材料220之一部分來在一溝渠250中形成開口360。開口360可係定位於接點235之一或多者上，使得形成開口360暴露接點235之一者的至少一部分。參考圖3B來展示及描述關於開口360與接點235之間之關係的額外細節。在一些情況中，實例性記憶體陣列200-e可包含一組開口360。例如，一組開口可係沿溝渠250之各者間隔形成。一溝渠250內之開口360的各者與溝渠250中的其他開口可係由介電材料218分離。用於形成開口360之蝕刻程序可為一垂直蝕刻程序。在一些實例中，蝕刻操作可不蝕除保形材料320之所有部分，例如在未形成開口360之位置。
圖3B繪示沿圖3A之線B-B'取得之記憶體陣列200-e之一側視圖。如圖3B中所展示，一組凹槽215可係形成於各平面中之材料240中。可在形成開口360 (例如參考圖3A所討論)期間形成凹槽215組。例如，可執行一選擇性蝕刻操作以依一完全或部分各向同性方式形成凹槽215組。蝕刻化學物可經選擇以選擇性到達一材料240。可藉由在溝渠250中形成開口360來暴露接點235。
圖3C繪示根據本文中所揭示之實例之一實例性記憶體陣列200-f之圖2F中所繪示之截面C-C'之一俯視圖。俯視圖可為沿圖3B之截面線A-A'取得之一視圖。可在圖3A及圖3B中所繪示的處理步驟之後，由實例性記憶體陣列200-e形成實例性記憶體陣列200-f。如圖3C中所展示，可在開口360中形成一儲存元件材料365。在一些情況中，儲存元件材料365可延伸以接觸材料240之各側壁。儲存元件材料365可進一步接觸保形材料220及介電材料218。在開口360中形成儲存元件材料365 (例如藉由將儲存元件材料365沈積於開口360中)可減小開口360之大小。
儲存元件材料365可為可充當一自選擇儲存元件材料(例如可充當一選擇裝置及一儲存元件兩者之一材料)之硫屬化物材料(諸如硫屬化物合金及/或玻璃)之一實例。例如，儲存元件材料365可回應於一施加電壓，諸如一程式化脈衝。針對小於一臨限電壓之一施加電壓，儲存元件材料365可保持一非導電狀態(例如一「切斷」狀態)。替代地，回應於大於臨限電壓之一施加電壓，儲存元件材料365可進入一導電狀態(例如一「接通」狀態)。
圖3D繪示沿圖3C之線B-B'取得之記憶體陣列200-f之一側視圖。可藉由將一儲存元件材料365保形沈積至溝渠250中來在凹槽215組中形成儲存元件材料365。儲存元件材料365可經沈積以接觸藉由蝕刻保形材料320所暴露之溝渠250之側壁290及291及一底壁295。當儲存元件材料365接觸溝渠250之底壁295時，儲存元件材料365覆蓋暴露接點235。儲存元件材料365可包含一頂層366。
圖3E繪示實例性記憶體陣列200-g之俯視圖之一截面C-C' (如圖2F中所繪示)(例如沿截面線A-A')。可對圖3C及圖3D中所繪示之實例性記憶體陣列200-f執行一蝕刻操作以產生實例性記憶體陣列200-g。蝕刻操作可移除儲存元件材料365之部分以產生儲存元件組件(例如包含儲存元件材料365)。儲存元件材料365之儲存元件組件之各者可與材料240 (例如一導電材料240)之一層接觸。在一些實例中，保形材料220之部分可定位於儲存元件材料365之儲存元件組件之兩側上。蝕刻儲存元件材料365可使儲存元件材料365之儲存元件組件由開口360分離。儲存元件組件可使記憶體陣列200-g (及由記憶體陣列200-g之後的處理步驟形成之記憶體陣列200)能夠儲存資料。即，儲存元件組件可包含儲存元件材料365且可經組態以儲存一邏輯狀態(例如一邏輯值「0」或邏輯值「1」)。
可藉由施加滿足一程式化臨限值之一脈衝(例如一程式化脈衝)來將儲存元件組件程式化至一目標狀態。程式化脈衝之振幅、形狀或其他特性可經組態以引起儲存元件材料365展現目標狀態。例如，在施加程式化脈衝之後，儲存元件組件之離子可在整個儲存元件中重分佈以藉此更改施加一讀取脈衝時所偵測之記憶體單元之一電阻。在一些情況中，儲存元件組件之臨限電壓可基於施加程式化脈衝來變動。
可藉由將讀取脈衝施加於儲存元件組件來感測、偵測或讀取由儲存元件組件儲存之狀態。讀取脈衝之振幅、形狀或其他特性可經組態以允許一感測組件判定什麼狀態儲存於儲存元件組件上。例如，在一些情況中，讀取脈衝之振幅經組態以處於使儲存元件組件將針對一第一狀態呈一「接通」狀態(例如，電流傳導通過材料)但將針對一第二狀態呈一「切斷」狀態(例如，幾乎無電流傳導通過材料)之一位準。
在一些情況中，施加於儲存元件組件之脈衝(無論程式化或讀取)之極性會影響執行操作之結果。例如，若儲存元件組件儲存一第一狀態，則一第一極性之一讀取脈衝可導致儲存元件組件展現一「接通」狀態，而一第二極性之一讀取脈衝可導致儲存元件組件展現一「切斷」狀態。此可由在儲存元件組件儲存一狀態時儲存元件組件中之離子或其他材料不對稱分佈所致。類似原理適用於程式化脈衝及其他脈衝或電壓。
可充當儲存元件組件之硫屬化物材料之實例包含銦(In)-銻(Sb)-碲(Te)(IST)材料(諸如In2 Sb2 Te5 、In1 Sb2 Te4 、In1 Sb4 Te7 等等)及鍺(Ge)-銻(Sb)-碲(Te)(GST)材料(諸如Ge8 Sb5 Te8 、Ge2Sb2 Te5 、Ge1 Sb2 Te4 、Ge1 Sb4 Te7 、Ge4 Sb4 Te7 等等)及其他硫屬化物材料(包含(例如)在操作期間不相變之合金(例如硒基硫屬化物合金))。此外，硫屬化物材料可包含低濃度之其他摻雜劑材料。硫屬化物材料之其他實例可包含碲-砷(As)-鍺(OTS)材料、Ge、Sb、Te、矽(Si)、鎳(Ni)、鎵(Ga)、As、銀(Ag)、錫(Sn)、金(Au)、鉛(Pb)、鉍(Bi)、銦(In)、硒(Se)、氧(O)、硫(S)、氮(N)、碳(C)、釔(Y)及鈧(Sc)材料及其等之組合。本文中所使用之帶有連字符之化學組合物符號指示包含於一特定混合物或化合物中之元素，且意欲表示涉及指示元素之所有化學計量。在一些實例中，硫屬化物材料可為硫屬化物玻璃或非晶硫屬化物材料。在一些實例中，主要具有硒(Se)、砷(As)及鍺(Ge)之硫屬化物材料可指稱SAG合金。在一些實例中，SAG合金可包含矽(Si)且此硫屬化物材料可指稱SiSAG合金。在一些實例中，硫屬化物玻璃可包含各呈原子或分子形式之額外元素，諸如氫(H)、氧(O)、氮(N)、氯(Cl)或氟(F)。在一些實例中，可透過使用各種化學物種摻雜來控制導電性。例如，摻雜可包含將一3族元素(例如硼(B)、鎵(Ga)、銦(In)、鋁(Al)等等)或4族元素(例如錫(Sn)、碳(C)、矽(Si)等等)併入至組合物中。
圖3F繪示沿圖3D之截面線A-A'之實例性記憶體陣列200-g之一俯視圖。圖3F包含圖3E中所繪示之截面C-C'。實例性記憶體陣列200-g展示一組溝渠250。溝渠250之各者包含儲存元件材料365之一組儲存元件組件。儲存元件組件組可與其他儲存元件組件由開口360及介電材料218分離。儲存元件組件可與保形材料220接觸。
圖3G繪示沿圖3F之線B-B'取得之記憶體陣列200-g之一側視圖。可在形成儲存元件材料365 (例如參考圖3C及圖3D所討論)之後執行蝕刻操作，使得儲存元件材料365之表面(例如深入面向溝渠250之表面)與絕緣材料245之層之表面(例如深入面向溝渠250之表面)大致共面。蝕刻儲存元件材料365可形成一連續側壁且移除圖3D中所展示之儲存元件材料365之頂層366。蝕刻儲存元件材料365亦可暴露基板104-b中之接點235。
定位於凹槽中之儲存元件材料365之部分可對應於儲存元件組件。在各凹槽中，儲存元件材料365之各儲存元件組件可接觸一單一導電材料240 (例如定位成相鄰於儲存元件材料365之單元的一單一導電材料240)及至少兩個介電層(例如定位於儲存元件材料365之儲存元件組件之頂部上之一頂部絕緣材料245及定位於儲存元件材料365之儲存元件組件之底部上之一底部絕緣材料245)。在一些情況中，儲存元件材料365之各儲存元件組件可接觸一單一材料240。在此，材料240可隨後(例如在圖3G中所繪示之程序步驟之後的一程序步驟期間)被移除且由一導電材料替換。蝕刻儲存元件材料365可移除儲存元件材料365之儲存元件組件。蝕刻儲存元件材料365亦可暴露基板104-b中之接點235。
圖3H繪示圖3E、圖3F及圖3G中所繪示之程序步驟之後的一程序步驟期間之一實例性記憶體陣列200-h之俯視圖之一截面C-C' (如圖3F中所繪示)。如圖3H中所展示，將一導電材料370沈積至開口360中。導電材料370可形成自一第一基板(例如參考圖2C所繪示之基板104-a)延伸至一第二基板(例如基板104-b)之一導電柱。在一些實施方案中，導電材料370接觸絕緣材料245及儲存元件材料365之層之至少一部分，如圖3G中所展示。在一些實例中，導電材料370與一活性材料相容。導電材料370可為一均勻導電材料(例如一保形導電材料)或具有一內部材料之一障壁層(例如其中障壁層包圍導電材料)。
在導電材料370包含一障壁層及一內部材料之一情況中，可將一障壁材料沈積至開口360中。在一些實施方案中，障壁材料可接觸絕緣材料245及儲存元件材料365之至少一部分，如圖3G中所展示。在一些實例中，障壁材料可與一活性材料相容。障壁材料可為一導電材料(例如一保形導電材料)或具有一導電材料之一障壁層。例如，障壁材料可包括氧化鋁。可將內部材料沈積於開口360中(例如用於接觸障壁材料)以形成一導電柱。內部材料可為金屬(或半金屬)材料或一半導體材料，諸如一摻雜多晶矽材料等等。然而，可使用其他金屬、半金屬或半導體材料(一金屬材料或一介電材料)。
導電材料370可接觸由儲存元件材料365形成之一第一儲存元件組件及一第二儲存元件組件。形成於開口360組之每一各自者中之柱(例如導電材料370之柱)可經配置以實質上正交於材料240及絕緣材料245之交替平面延伸。形成於開口360組之每一各自者中之儲存元件材料365及導電柱可形成為一實質上正方形形狀。本發明之實例不受限於確切或準確切正方形形狀。例如，儲存元件材料365及導電柱可形成為包含圓形或橢圓形形狀之任何形狀。
圖4A及圖4B繪示根據本文中所揭示之實例之可經執行以形成一堆疊記憶體裝置之一系列步驟或程序期間之實例性記憶體陣列200-i及200-j。具體而言，圖4A及圖4B繪示用於劃分導電柱以形成圖3H中所繪示之記憶體陣列200-h中之數位線之程序。
圖4A繪示根據本文中所揭示之實例之一實例性記憶體陣列200-i之一俯視圖。可藉由蝕除導電材料370之一部分來形成溝渠250中之一第二開口405。蝕刻程序可進一步包含蝕除其他材料之一部分。例如，蝕刻程序可蝕刻一些(或所有)介電材料218。蝕刻程序可包含實質上正交於材料240及絕緣材料245之交替平面發生之一垂直蝕刻程序。例如，蝕刻程序可包含用於產生實例性記憶體陣列200-i之卵形第二開口的一單閘極垂直通道3D非AND (SGVC)技術。第二開口405可延伸至底部基板(例如104-b)以暴露一或多個接點235。
第二開口405可將柱分成包含一第一柱及一第二柱之一對柱。柱對之各柱可對應於一數位線。在一些情況中，溝渠250可延伸且包含一組第二開口(例如由介電材料218分離)，其中各開口將柱分成柱對。柱對之各柱之一大小(例如一橫截面積)不會影響記憶體陣列200-i之一操作。即，柱對之各柱之一高度(例如自一第一基板(諸如基板104-a)延伸至一第二基板(諸如一基板104-b))可相對較低(例如小於2微米)。
圖4B繪示根據本文中所揭示之實例之一實例性記憶體陣列200-j之一俯視圖。可在將一絕緣材料410沈積至參考圖4A所描述之記憶體陣列200-i中所展示之開口405中之後形成記憶體陣列200-j。絕緣材料410可為一介電材料。在一些情況中，絕緣材料410可為相同於介電材料218之一材料。絕緣材料410可接觸由導電材料370形成之柱。絕緣材料410可自一頂部基板(例如圖2A中所展示之基板104-a)延伸至底部基板(例如圖2A中所展示之基板104-b)以因此隔離一柱對之各柱。絕緣材料410可進一步延伸以接觸絕緣材料218。在此，一絕緣材料(例如絕緣材料410與絕緣材料218之組合)可延伸溝渠250之一長度。
絕緣材料410可使一柱對內之柱彼此隔離。此可在一第一儲存元件組件及一第二儲存元件組件定位於一相同凹槽中時減小存取第一儲存元件組件對第二儲存元件組件之影響。絕緣材料410可分離溝渠250之兩側上之儲存元件材料365。即，絕緣材料410可隔離(例如電隔離)接觸溝渠250之一第一側壁的記憶體單元(例如由儲存元件材料365形成)與接觸溝渠250之一第二側壁的記憶體單元。
圖5A及圖5B繪示根據本文中所揭示之實例之可經執行以形成一堆疊記憶體裝置之一系列步驟或程序期間之實例性記憶體陣列200-k及200-l。具體而言，圖5A及圖5B繪示用於劃分導電柱以形成圖3H中所繪示之記憶體陣列200-h中之數位線之其他程序。
圖5A繪示根據本文中所揭示之實例之一實例性記憶體陣列200-k之一俯視圖。圖5A可繪示不同於圖4A中所繪示之一實施例之一實施例。在一些其他情況中，可使用圖4A及圖5A之一組合。可藉由蝕除導電材料370之一部分來形成溝渠250中之一第二開口505。蝕刻程序可進一步包含蝕除其他材料之一部分。例如，蝕刻程序可蝕刻一些(或所有)介電材料218。蝕刻程序可包含實質上正交於材料240及絕緣材料245之交替平面發生之一垂直蝕刻程序。蝕刻程序可產生一狗骨形第二開口505。在一些情況中，用於產生第二開口505之蝕刻程序可不同於用於產生一不同類型之開口(例如參考圖4A所討論之開口405)之一蝕刻程序。
第二開口505可將柱分成包含一第一柱及一第二柱之一對柱。柱對之各柱可對應於一數位線。在一些情況中，溝渠250可延伸且包含一組第二開口(例如由介電材料218分離)，其中各開口將柱分成柱對。柱對之各柱之一大小(例如一橫截面積)不會影響記憶體陣列200-k之一操作。即，柱對之各柱之一高度(例如自一第一基板(諸如基板104-a)延伸至一第二基板(諸如一基板104-b))可相對較低(例如小於2微米)。
圖5B繪示根據本文中所揭示之實例之一實例性記憶體陣列200-l之一俯視圖。可在將一絕緣材料510沈積至參考圖5A所描述之記憶體陣列200-k中所展示之開口505中之後形成記憶體陣列200-l。絕緣材料510可為一介電材料。在一些情況中，絕緣材料510可為相同於介電材料218之一材料。絕緣材料510可接觸由導電材料370形成之柱。絕緣材料510可自一頂部基板(例如圖2A中所展示之基板104-a)延伸至底部基板(例如圖2A中所展示之基板104-b)以因此隔離一柱對之各柱。絕緣材料510可進一步延伸以接觸絕緣材料218。在此，一絕緣材料(例如絕緣材料510與絕緣材料218之組合)可延伸溝渠250之一長度。
絕緣材料510可使一柱對內之柱彼此隔離。此可在一第一儲存元件組件及一第二儲存元件組件定位於一相同凹槽中時減小存取第一儲存元件組件對第二儲存元件組件之影響。絕緣材料510可分離溝渠250之兩側上之儲存元件材料365。即，絕緣材料510可隔離(例如電隔離)接觸溝渠250之一第一側壁的記憶體單元(例如由儲存元件材料365形成)與接觸溝渠250之一第二側壁的記憶體單元。
圖6A及圖6B繪示根據本文中所揭示之實例之可經執行以形成一堆疊記憶體裝置之一系列步驟或程序期間之實例性記憶體陣列200-m及200-n。具體而言，圖6A及圖6B繪示用於劃分導電柱以形成圖3H中所繪示之記憶體陣列200-h中之數位線之其他程序。
圖6A繪示根據本文中所揭示之實例之一實例性記憶體陣列200-m之一俯視圖。圖6A可繪示不同於圖4A至圖5B中所繪示之實施例之一實施例。在一些其他情況中，可使用圖4A至圖5B之一組合。可藉由蝕除導電材料370及介電材料218之一部分來形成溝渠250中之一第二開口605。蝕刻程序可包含實質上正交於材料240及絕緣材料245之交替平面發生之一垂直蝕刻程序。蝕刻程序可產生延伸溝渠250之一長度的一第二開口605。例如，溝渠250可包含由介電材料218分離之一組導電材料370。可藉由穿過導電材料370組及介電材料218蝕刻一連續開口來形成第二開口。第二開口605可延伸至底部基板(例如圖2A中所展示之基板104-b)以暴露一或多個接點235。在一些情況中，用於產生第二開口605之蝕刻程序可不同於用於產生一不同類型之開口(例如參考圖4A所討論之開口405、參考圖5A所討論之開口505)之一蝕刻程序。
第二開口605可將柱分成包含一第一柱及一第二柱之一對柱。柱對之各柱可對應於一數位線。在一些情況中，溝渠250可延伸且包含一組第二開口(例如由介電材料218分離)，其中各開口將柱分成柱對。柱對之各柱之一大小(例如一橫截面積)不會影響記憶體陣列200-m之一操作。即，柱對之各柱之一高度(例如自一第一基板(諸如基板104-a)延伸至一第二基板(諸如一基板104-b))可相對較低(例如小於2微米)。
圖6B繪示根據本文中所揭示之實例之一實例性記憶體陣列200-n之一俯視圖。可在將一絕緣材料610沈積至參考圖6A所描述之記憶體陣列200-m中所展示之開口605中之後形成記憶體陣列200-n。絕緣材料610可為一介電材料。在一些情況中，絕緣材料610可為相同於介電材料218之一材料。絕緣材料610可接觸由導電材料370形成之柱。絕緣材料610可自一頂部基板(例如圖2A中所展示之基板104-a)延伸至底部基板(例如圖2A中所展示之基板104-b)以因此隔離一柱對之各柱。絕緣材料610可進一步延伸以接觸絕緣材料218。在此，一絕緣材料(例如絕緣材料610與絕緣材料218之組合)可延伸溝渠250之一長度。
絕緣材料610可使一柱對內之柱彼此隔離。此可在一第一儲存元件組件及一第二儲存元件組件定位於一相同凹槽中時減小存取第一儲存元件組件對第二儲存元件組件之影響。絕緣材料610可分離溝渠250之兩側上之儲存元件材料365。即，絕緣材料610可隔離(例如電隔離)接觸溝渠250之一第一側壁的記憶體單元(例如由儲存元件材料365形成)與接觸溝渠250之一第二側壁的記憶體單元。
圖7A及圖7B繪示根據本文中所揭示之實例之可經執行以形成一堆疊記憶體裝置之一系列步驟或程序期間之實例性記憶體陣列200-o及200-p。具體而言，圖7A及圖7B繪示用於劃分導電柱以形成圖3E、圖3F及圖3G中所繪示之記憶體陣列200-g中之數位線之其他程序。
圖7A繪示根據本文中所揭示之實例之一實例性記憶體陣列200-o之一俯視圖。圖7A可繪示不同於圖3H至圖5B中所繪示之實施例之一實施例。另外或替代地，可使用圖3H至圖5B中所繪示之記憶體陣列200之一組合。圖7A可繪示可在圖3G之後執行之一系列步驟或程序期間之實例性記憶體陣列200-o。
可將一導電材料370沈積至開口360中以形成一導電柱。在一些情況中，柱可由導電材料370部分填充且隨後由一介電材料705填充。在一些情況中，介電材料705可相同於介電材料218。柱可自一第一基板(例如基板104-a)延伸至一第二基板(例如基板104-b)。
導電材料370可接觸由儲存元件材料365形成之一第一儲存元件組件及一第二儲存元件組件。形成於開口360組之每一各自者中之柱(例如導電材料370及介電材料705之柱)可經配置以實質上正交於材料240及絕緣材料245之交替平面延伸。
圖7B繪示根據本文中所揭示之實例之一實例性記憶體陣列200-p之一俯視圖。可在形成一第二開口且隨後由絕緣材料710填充第二開口之後形成記憶體陣列200-p。在一些情況中，介電材料705及絕緣材料710係相同材料之實例。可根據參考圖4A、圖5A及/或圖6A所討論之方法來形成第二開口。第二開口可將柱(例如包括一導電材料370及介電材料705)分成包含一第一柱及一第二柱之一對柱。柱對之各柱可對應於一數位線。柱對之各柱之一大小(例如一橫截面積)不會影響記憶體陣列200-p之一操作。即，柱對之各柱之一高度(例如自一第一基板(諸如基板104-a)延伸至一第二基板(諸如一基板104-b))可相對較低(例如小於2微米)。
在一些情況中，溝渠250可延伸且包含一組第二開口(例如由介電材料218分離)，其中各開口將柱分成柱對。絕緣材料710可為一介電材料。在一些情況中，絕緣材料710可為相同於介電材料218之一材料。絕緣材料710可接觸由導電材料370形成之柱。絕緣材料710可自一頂部基板(例如圖2A中所展示之基板104-a)延伸至底部基板(例如圖2A中所展示之基板104-b)以因此隔離一對柱之各柱。絕緣材料710可進一步延伸以接觸絕緣材料218。在此，一絕緣材料(例如絕緣材料710與絕緣材料218之組合)可延伸溝渠250之一長度。
絕緣材料710可使一柱對內之柱彼此隔離。此可在一第一儲存元件組件及一第二儲存元件組件定位於一相同凹槽中時減小存取第一儲存元件組件對第二儲存元件組件之影響。絕緣材料710可分離溝渠250之兩側上之儲存元件材料365。即，絕緣材料710可隔離(例如電隔離)接觸溝渠250之一第一側壁的記憶體單元(例如由儲存元件材料365形成)與接觸溝渠250之一第二側壁的記憶體單元。
圖8A及圖8B繪示根據本文中所揭示之實例之支援用於記憶體裝置之分割柱架構之實例性記憶體陣列200-q及200-r。具體而言，圖8A及圖8B繪示用於將一數位線耦合至一數位線選擇器之各種組態。
圖8A繪示一記憶體陣列200-q之一橫截面圖。橫截面圖可沿圖4B、圖5B、圖6B及圖7B之任何者中所展示之截面線B-B'。圖8A繪示一記憶體裝置之一組態，其中導電材料370之各柱(例如一對柱之各柱)接觸一相同基板104上之一接點235。基板104-b展示為定位於導電材料370之柱下方，但在一些其他情況中，接點235可經形成穿過定位於導電材料370之柱上方之一基板104-a。
記憶體陣列200-q可包含與基板104-b之接點235-a接觸之由導電材料370-a形成之一第一柱。接點235-a可將由導電材料370-a形成之柱耦合至其他電路系統，諸如感測組件、解碼器或其他電路系統。例如，接點235-a可將柱(例如數位線)耦合至電晶體805-a。電晶體805-a可為形成為一規則矩陣之一數位線選擇器之一實例。電晶體805-a可經定位以在存取操作(例如一讀取操作、一寫入操作、一再新操作)期間之各種時間選擇性耦合或隔離柱(例如數位線)。啟動電晶體805-a可引發由儲存元件材料365形成之儲存元件組件之一者之一存取操作。例如，啟動電晶體805-a及將一電壓施加於材料240-a (例如由一字線驅動器將一電壓施加於一導電材料)可存取由儲存元件材料365-a形成之儲存元件組件。材料240-a可為一導電材料240之一實例。在一些情況中，材料240-a可能已作為一導電材料沈積至一堆疊上(例如在圖2A之前所繪示之一程序步驟期間)。在一些其他情況中，材料240-a可能已作為一犧牲絕緣材料沈積至堆疊上。在一後續程序步驟期間，材料240-a可能已被移除且由一導電材料240-a替換。
記憶體陣列200-q可進一步包含由與基板104-b之接點235-b接觸之導電材料370-b形成之一第二柱。由導電材料370-a形成之柱及由導電材料370-b形成之柱可為一對柱。即，可在由一蝕刻程序劃分一導電柱時形成由導電材料370-a形成之柱及由導電材料370-b形成之柱。接點235-b可將由導電材料370-b形成之第二柱耦合至電晶體805-b，電晶體805-b可為形成為一規則矩陣之一數位線選擇器之一實例。在一些情況中，電晶體805-b可處於相同於電晶體805-a之一位準(例如一相同矩陣之部分)。在一些其他情況中，電晶體805-b可自電晶體805-a偏移。例如，電晶體805-b可定位於電晶體805-a下方。
圖8B繪示一記憶體陣列200-r之一橫截面圖。橫截面圖可沿圖4B、圖5B、圖6B及圖7B之任何者中所展示之截面線B-B'。圖8B繪示一記憶體裝置之一組態，其中導電材料370之一第一柱(例如一對柱之一第一柱)接觸一第一基板104上之一接點235且導電材料370之一第二柱(例如一對柱之一第二柱)接觸不同於第一基板104之一第二基板104上之一接點235。基板104-b展示為定位於導電材料370之柱下方，但在一些其他情況中，接點235可經形成穿過定位於導電材料370之柱上方之一基板104-a。
記憶體陣列200-r可包含由與基板104-b之接點235-c接觸之導電材料370-a形成之一第一柱。接點235-c可將由導電材料370-a形成之柱耦合至其他電路系統，諸如感測組件、解碼器或其他電路系統。例如，接點235-c可將柱(例如數位線)耦合至電晶體805-c。電晶體805-c可為形成為一規則矩陣之一數位線選擇器之一實例。電晶體805-c可經定位以在存取操作(例如一讀取操作、一寫入操作、一再新操作)期間之各種時間選擇性耦合或隔離柱(例如數位線)。啟動電晶體805-c可引發由儲存元件材料365形成之儲存元件組件之一者之一存取操作。例如，啟動電晶體805-c及將一電壓施加於材料240-a (例如由一字線驅動器將一電壓施加於一導電材料)可存取由儲存元件材料365-a形成之儲存元件組件。材料240-a可為一導電材料240-a之一實例。在一些情況中，材料240-a可能已作為一導電材料沈積至一堆疊上(例如在圖2A之前所繪示之一程序步驟期間)。在一些其他情況中，材料240-a可能已作為一犧牲絕緣材料沈積至堆疊上。在一後續程序步驟期間，材料240-a可已被移除且由一導電材料240-a替換。
記憶體陣列200-r可進一步包含由與基板104-a之接點235-d接觸之導電材料370-b形成之一第二柱。由導電材料370-a形成之柱及由導電材料370-b形成之柱可為一對柱。即，可在由一蝕刻程序劃分一導電柱時，形成由導電材料370-a形成之柱及由導電材料370-b形成之柱。接點235-d可將由導電材料370-b形成之第二柱耦合至電晶體805-d，電晶體805-d可為經形成為一規則矩陣之一數位線選擇器之一實例。
圖9展示繪示根據本文中所揭示之實例之支援用於記憶體裝置之分割柱架構之一或若干方法900之一流程圖。方法900之操作可係由一製造系統或與一製造系統相關聯的一或多個控制器實施。在一些實例中，一或多個控制器可執行一組指令以控制製造系統之一或多個功能元件執行所描述的功能。另外或替代地，一或多個控制器可使用專用硬體來執行所描述之功能的部分。
在905中，方法900可包含形成穿過一絕緣材料之一第一開口，以暴露一第一介電層、一導電層及一第二介電層。可根據本文中所描述之方法來執行操作905。
在910中，方法900可包含在第一開口中形成一第一硫屬化物組件及與第一硫屬化物組件分離之一第二硫屬化物組件，第一硫屬化物組件及第二硫屬化物組件兩者接觸導電層、第一介電層及第二介電層。可根據本文中所描述之方法來執行操作910。
在915中，方法900可包含將用於形成與第一硫屬化物組件及第二硫屬化物組件接觸之一柱之一導電材料沈積至第一開口中。可根據本文中所描述之方法來執行操作915。
在920中，方法900可包含藉由蝕刻導電材料來形成一第二開口，以將柱分成接觸第一硫屬化物組件之一第一柱及接觸第二硫屬化物組件之一第二柱。可根據本文中所描述之方法來執行操作920。
在一些實例中，本文中所描述之一設備可執行一或若干方法，諸如方法900。設備可包含用於以下之特徵、構件或指令(例如儲存可由一處理器執行之指令之一非暫時性電腦可讀媒體)：形成穿過一絕緣材料之一第一開口以暴露一第一介電層、一導電層及一第二介電層；及在第一開口中形成一第一硫屬化物組件及與第一硫屬化物組件分離之一第二硫屬化物組件，第一硫屬化物組件及第二硫屬化物組件兩者接觸導電層、第一介電層及第二介電層。設備可進一步包含用於以下之構件、特徵或指令：將用於形成與第一硫屬化物組件及第二硫屬化物組件接觸之一柱之一導電材料沈積至第一開口中；及藉由蝕刻導電材料來形成一第二開口以將柱分成接觸第一硫屬化物組件之一第一柱及接觸第二硫屬化物組件之一第二柱。
本文中所描述之方法900及設備之一些實例可進一步包含用於以下之操作、特徵、構件或指令：將接觸絕緣材料、第一柱及第二柱之一第二絕緣材料沈積至第二開口中。在本文中所描述之方法900及設備之一些情況中，形成第一硫屬化物組件及第二硫屬化物組件可包含用於以下之操作、特徵、構件或指令：將硫屬化物材料沈積至第一開口中，硫屬化物材料接觸絕緣材料；及蝕刻硫屬化物材料以形成第一硫屬化物組件及第二硫屬化物組件。
本文中所描述之方法900及設備之一些例項可進一步包含用於以下之操作、特徵、構件或指令：形成延伸穿過與導電層接觸之一基板之一組接點，接點組與一組數位線相關聯，其中形成穿過絕緣材料之第一開口暴露接點組之一第一接點。在本文中所描述之方法900及設備之一些實例中，第一柱可形成於接點組之一者上，且第二柱可形成於接點組之一第二接點上。
本文中所描述之方法900及設備之一些情況可進一步包含用於以下之操作、特徵、構件或指令：將一第二基板沈積於第二介電層上，第二基板與第一柱及第二柱接觸。第二基板可包含延伸穿過第二基板且與第二柱接觸之一第二接點，且第一柱可與基板之接點組之第一接點接觸。在本文中所描述之方法900及設備之一些例項中，沈積導電材料以形成柱可進一步包含用於以下之操作、特徵、構件或指令：使用導電材料來填充第一開口。
在本文中所描述之方法900及設備之一些實例中，沈積導電材料以形成柱可進一步包含用於以下之操作、特徵、構件或指令：使用導電材料之一保形層來部分填充第一開口。本文中所描述之方法900及設備之一些情況可進一步包含用於以下之操作、特徵、構件或指令：形成穿過第一介電層、導電層及第二介電層之一溝渠；及沈積接觸溝渠之一第一側壁及一第二側壁之一保形層。第一硫屬化物組件及第二硫屬化物組件兩者可接觸保形層。
本文中所描述之方法900及設備之一些例項可進一步包含用於以下之操作、特徵、構件或指令：將與保形層、第一介電層及第二介電層接觸之絕緣材料沈積至溝渠中。形成穿過絕緣材料之第一開口可基於沈積絕緣材料。在本文中所描述之方法900及設備之一些實例中，形成穿過第一介電層、導電層及第二介電層之溝渠可包含用於以下之操作、特徵、構件或指令：執行一垂直蝕刻程序以垂直蝕刻溝渠；及在垂直蝕刻程序之後執行一水平蝕刻程序以在導電層中形成至少一凹槽。
本文中所描述之方法900及設備之一些情況可進一步包含用於以下之操作、特徵、構件或指令：使由導電層形成之溝渠之側壁之部分可相對於由第一介電層形成之溝渠之側壁之部分凹進。本文中所描述之方法900及設備之一些例項可進一步包含用於以下之操作、特徵、構件或指令：形成延伸穿過一基板之一組接點，接點組與一組數位線相關聯；在基板上形成第一介電層；在第一介電層上形成導電層，導電層組態為一字線板；及在導電層上形成第二介電層。形成第一開口可基於形成第二介電層。
在本文中所描述之方法900及設備之一些實例中，第一硫屬化物組件包含用於一自選擇記憶體單元之一第一儲存元件，且第二硫屬化物組件包含用於一自選擇記憶體單元之一第二儲存元件。本文中所描述之方法900及設備之一些情況可進一步包含用於以下之操作、特徵、構件或指令：在第二介電層上形成一第二導電層，第二導電層組態為一字線板；及在第二導電層上形成一第三導電層，其中形成第一開口可基於形成第三導電層。在本文中所描述之方法900及設備之一些例項中，與導電層及第二導電層相關聯之一記憶體單元陣列包含三維記憶體單元陣列。
圖10展示繪示根據本文中所揭示之實例之支援用於記憶體裝置之分割柱架構之一或若干方法1000的一流程圖。方法1000之操作可由一製造系統或與一製造系統相關聯之一或多個控制器實施。在一些實例中，一或多個控制器可執行一組指令以控制製造系統之一或多個功能元件執行所描述之功能。另外或替代地，一或多個控制器可使用專用硬體來執行所描述之功能之部分。
在1005中，方法1000可包含形成穿過一絕緣材料之一第一開口以暴露一第一介電層、一導電層及一第二介電層。可根據本文中所描述之方法來執行操作1005。
在1010中，方法1000可包含在第一開口中形成一第一硫屬化物組件及與第一硫屬化物組件分離之一第二硫屬化物組件，第一硫屬化物組件及第二硫屬化物組件兩者接觸導電層、第一介電層及第二介電層。可根據本文中所描述之方法來執行操作1010。
在1015中，方法1000可包含將用於形成與第一硫屬化物組件及第二硫屬化物組件接觸之一柱之一導電材料沈積至第一開口中。可根據本文中所描述之方法來執行操作1015。
在1020中，方法1000可包含藉由蝕刻導電材料來形成一第二開口以將柱分成接觸第一硫屬化物組件之一第一柱及接觸第二硫屬化物組件之一第二柱。可根據本文中所描述之方法來執行操作1020。
在1025中，方法1000可包含將接觸絕緣材料、第一柱及第二柱之一第二絕緣材料沈積至第二開口中。可根據本文中所描述之方法來執行操作1025。
圖11展示繪示根據本文中所揭示之實例之支援用於記憶體裝置之分割柱架構之一或若干方法1100的一流程圖。方法1100之操作可由一製造系統或與一製造系統相關聯之一或多個控制器實施。在一些實例中，一或多個控制器可執行一組指令以控制製造系統之一或多個功能元件執行所描述之功能。另外或替代地，一或多個控制器可使用專用硬體來執行所描述之功能之部分。
在1105中，方法1100可包含沈積一第一基板。可根據本文中所描述之方法來執行操作1105。
在1110中，方法1100可包含形成定位於第一基板中之一第一組接點。可根據本文中所描述之方法來執行操作1110。
在1115中，方法1100可包含形成與第一基板、一第一硫屬化物組件及一第二硫屬化物組件接觸之一柱。可根據本文中所描述之方法來執行操作1115。
在1120中，方法1100可包含將柱分成接觸第一硫屬化物組件之一第一柱及接觸第二硫屬化物組件之一第二柱。可根據本文中所描述之方法來執行操作1120。
在1125中，方法1100可包含將一第二基板沈積於第一柱及第二柱上方。可根據本文中所描述之方法來執行操作1125。
在1130中，方法1100可包含形成定位於第二基板中之一第二組接點，其中第一柱與第一組接點之一第一接點耦合且第二柱與第二組接點之一第二接點耦合。可根據本文中所描述之方法來執行操作1130。
在一些實例中，本文中所描述之一設備可執行一或若干方法，諸如方法1100。設備可包含用於以下之特徵、構件或指令(例如儲存可由一處理器執行之指令之一非暫時性電腦可讀媒體)：沈積一第一基板；形成定位於第一基板中之一第一組接點；形成與第一基板、一第一硫屬化物組件及一第二硫屬化物組件接觸之一柱；將柱分成接觸第一硫屬化物組件之一第一柱及接觸第二硫屬化物組件之一第二柱；將一第二基板沈積於第一柱及第二柱上方；及形成定位於第二基板中之一第二組接點，其中第一柱與第一組接點之一第一接點耦合且第二柱與第二組接點之一第二接點耦合。
本文中所描述之方法1100及設備之一些情況可進一步包含用於以下之操作、特徵、構件或指令：將一絕緣材料沈積於第一柱與第二柱之間，絕緣材料接觸第一基板及第二基板，其中沈積第二基板可基於沈積絕緣材料。
應注意，上述方法描述可行實施方案，且可重新配置或依其他方式修改操作及步驟，且其他實施方案係可行的。此外，可組合來自兩種或更多種方法之部分。
描述一種設備。該設備可包含一字線板、一組儲存元件對，該組儲存元件對之各對包含接觸該字線板之一第一壁的一第一儲存元件及接觸該字線板之一第二壁的一第二儲存元件。該設備可進一步包含組態為數位線以與該字線板互動之一組柱對，該組柱對之各對包含與該第一儲存元件接觸之一第一柱及與該第二儲存元件接觸之一第二柱。該設備可進一步包含延伸於該組柱對之各柱對之間且與該組柱對之各柱接觸之一介電材料。
該設備之一些實例可包含與一組數位線相關聯且延伸穿過一基板之一組接點，其中該組柱對之各第一柱可與該組接點之一者接觸。在一些情況中，該組柱對之各第二柱可與該組接點之一者接觸。該設備之一些例項可包含與一第二組數位線相關聯且延伸穿過一第二基板之一第二組接點，其中該組柱對之各第二柱可與該第二組接點之一者接觸。在一些情況中，該組接點可配置成一柵格。
該設備之一些實例可包含接觸該字線板且延伸於一第一儲存元件對之一第一儲存元件與一第二儲存元件對之一第一儲存元件之間的一保形材料。一些情況可進一步包含該組儲存元件對之儲存元件可定位於由該字線板及該柱對之一柱形成之凹槽中。
該設備之一些例項可包含定位於該字線板上方且與該組儲存元件對及該組柱對接觸之一介電層，其中該組柱對延伸穿過該介電層。該設備之一些實例可包含：一第二字線板，其定位於該介電層上方，其中該組柱對延伸穿過該第二字線板；及一第二組儲存元件對，其中該第二組儲存元件對之各對包含一第三儲存元件及一第四儲存元件。
該設備之一些情況可包含定位於該字線板下方之一基板，其中該組柱對及該介電材料接觸該基板。在一些例項中，該字線板包含一導電材料。一些實例可進一步包含該組儲存元件對之儲存元件包含硫屬化物材料。
描述一種設備。該設備可包含：一基板；一組接點，其延伸穿過該基板且經組態以耦合數位線與電路系統；一字線板，其定位於該基板上方；及一組儲存元件對。該組儲存元件對之各對可包含接觸該字線板之一第一壁的一第一儲存元件及與該第一儲存元件對置之接觸該字線板之一第二壁的一第二儲存元件。該設備可進一步包含與該組接點耦合且組態為該等數位線之一組柱對，該組柱對之各對包含與該第一儲存元件及該組接點之一第一接點接觸之一第一柱且包含與該第二儲存元件及該組接點之一第二接點接觸之一第二柱。該設備可進一步包含與該組柱對之各柱對接觸且延伸於該組柱對之各柱對之間的一介電材料，該介電材料與該基板接觸。
該設備之一些實例可包含接觸該字線板且延伸於一第一儲存元件對之一第一儲存元件與一第二儲存元件對之一第一儲存元件之間的一保形材料。
描述一種設備。該設備可包含：一第一基板及一第二基板；定位於該第一基板中之一第一組接點及定位於該第二基板中之一第二組接點；及一字線板，其定位於該第一基板與該第二基板之間。該設備可進一步包含定位於該第一基板與該第二基板之間的一組儲存元件對，該組儲存元件對之各對包含接觸該字線板之一第一壁的一第一儲存元件及接觸該字線板之一第二壁的一第二儲存元件。該設備可進一步包含定位於該第一基板與該第二基板之間且組態為數位線之一組柱對。該組柱對之各對可包含與該第一儲存元件及定位於該第一基板中之該第一組接點之一第一接點接觸之一第一柱且包含與該第二儲存元件及定位於該第二基板中之該第二組接點之一第二接點接觸之一第二柱。
該設備之一些實例可包含延伸於該組柱對之各柱對之間的一介電材料，該介電材料與該第一基板、該第二基板及該組柱對之各柱接觸。
可使用各種不同科技及技術之任何者來表示本文中所描述之資訊及信號。例如，可在以上描述中提及之資料、指令、命令、資訊、信號、位元、符號及晶片可由電壓、電流、電磁波、磁場或磁粒子、光場或光粒子或其等之任何組合表示。一些圖式可將信號繪示為一單一信號；然而，一般技術者應瞭解，信號可表示信號之一匯流排，其中匯流排可具有各種位元寬度。
如本文中所使用，術語「虛擬接地」係指使一電壓保持為約零伏特(0 V)但不與接地直接耦合之一電路之一節點。因此，一虛擬接地之電壓可暫時波動且在穩定狀態中恢復至約0 V。可使用各種電子電路元件(諸如由運算放大器及電阻器組成之一分壓器)來實施一虛擬接地。其他實施方案亦係可行的。「虛擬接地」或「虛擬地接地」意謂連接至約0 V。
術語「電子通信」、「導電接觸」、「連接」及「耦合」可係指支援信號在組件之間流動之組件之間的一關係。若組件之間存在可在任何時間支援信號在組件之間流動之任何導電路徑，則組件被視為彼此電子通信(或彼此導電接觸或連接或耦合)。在任何給定時間，彼此電子通信(或彼此導電接觸或連接或耦合)之組件之間的導電路徑可基於包含連接組件之裝置之操作而為一開路或一閉路。連接組件之間的導電路徑可為組件之間的一直接導電路徑或連接組件之間的導電路徑可為可包含中間組件(諸如開關、電晶體或其他組件)之一間接導電路徑。在一些情況中，可在一時間內(例如)使用一或多個中間組件(諸如開關或電晶體)來中斷連接組件之間的信號流動。
術語「耦合」係指自其中信號當前無法透過一導電路徑來傳送於組件之間的組件之間的一開路關係移動至其中信號能夠透過導電路徑來傳送於組件之間的組件之間的一閉路關係的一狀況。當一組件(諸如一控制器)使其他組件耦合在一起時，組件引發允許信號透過先前不容許信號流動之一導電路徑來流動於其他組件之間的一改變。
術語「隔離」係指其中信號當前無法在組件之間流動之組件之間的一關係。若組件之間存在一開路，則組件彼此隔離。例如，由定位於組件之間的一開關分離之兩個組件在開關打開時彼此隔離。當一控制器隔離兩個組件時，控制器使用先前容許信號流動之一導電路徑來影響防止信號流動於組件之間的一改變。
本文中所使用之術語「層」係指一幾何結構之一階層或一薄片。各層可具有三個維度(例如高度、寬度及深度)且可覆蓋一表面之至少一部分。例如，一層可為三維結構，其中兩個維度大於一第三維度，例如一薄膜。層可包含不同元件、組件及/或材料。在一些情況中，一層可由兩個或更多個子層組成。在一些附圖中，為了說明而描繪三維層之兩個維度。
如本文中所使用，術語「實質上」意謂修飾特性(例如由術語「實質上」修飾之一動詞或形容詞)無需為絕對的，而是足夠接近達成特性之優點。
如本文中所使用，術語「電極」可係指一電導體且在一些情況中，可用作至一記憶體陣列之一記憶體單元或其他組件之一電接點。一電極可包含提供記憶體陣列之元件或組件之間的一導電路徑之一跡線、電線、導線、導電層或其類似者。
本文中所討論之裝置(其包含一記憶體陣列)可形成於一半導體基板(諸如矽、鍺、矽鍺合金、砷化鎵、氮化鎵等等)上。在一些情況中，基板係一半導體晶圓。在其他情況中，基板可為一絕緣體上矽(SOI)基板(諸如玻璃上矽(SOG)或藍寶石上矽(SOP))或另一基板上半導體材料之磊晶層。可透過使用各種化學物種(其包含(但不限於)磷、硼或砷)摻雜來控制基板或基板之子區域之導電性。可在基板之初始形成或生長期間藉由離子植入或任何其他摻雜方法來執行摻雜。
本文中所討論之一切換組件或一電晶體可表示一場效電晶體(FET)且包括具有源極、汲極及閘極之三端子裝置。端子可透過導電材料(例如金屬)來連接至其他電子元件。源極及汲極可導電且可包括一重度摻雜(例如簡併)半導體區域。源極及汲極可由一輕度摻雜半導體區域或通道分離。若通道係n型(即，多數載子係信號)，則FET可指稱一n型FET。若通道係p型(即，多數載子係電洞)，則FET可指稱一p型FET。通道可由一絕緣閘極氧化物罩蓋。可藉由將一電壓施加於閘極來控制通道導電性。例如，將一正電壓或負電壓分別施加於一n型FET或一p型FET可導致通道變成導電的。可在將大於或等於一電晶體之臨限電壓的一電壓施加於電晶體閘極時「接通」或「啟動」電晶體。可在將小於電晶體之臨限電壓的一電壓施加於電晶體閘極時「切斷」或「撤銷啟動」電晶體。
本文中所闡述之描述結合附圖來描述實例性組態且不表示可實施或在申請專利範圍之範疇內之所有實例。本文中所使用之術語「例示性」意謂「充當一實例、例項或說明」而非「較佳的」或「優於其他實例」。[實施方式]包含用於提供描述技術之一理解之特定細節。然而，可在無此等特定細節之情況下實踐此等技術。在一些例項中，依方塊圖形式展示熟知結構及裝置以免使描述實例之概念不清楚。
在附圖中，類似組件或特徵可具有相同元件符號。此外，可藉由使元件符號後接一短劃線及區分類似組件之一第二符號來區分相同類型之各種組件。若說明書中僅使用第一元件符號，則不管第二元件符號為何，描述適用於具有相同第一元件符號之類似組件之任何者。
可使用經設計以執行本文中所描述之功能的一通用處理器、一數位信號處理器(DSP)、一專用積體電路(ASIC)、一場可程式化閘陣列(FPGA)或其他可程式化邏輯裝置、離散閘或電晶體邏輯、離散硬體組件或其等之任何組合來實施或執行結合本發明所描述之各種說明性區塊及模組。一通用處理器可為一微處理器，但替代地，處理器可為任何處理器、控制器、微控制器或狀態機。一處理器亦可實施為運算裝置之一組合(例如一DSP及一微處理器之一組合、多個微處理器、結合一DSP核心之一或多個微處理器或任何其他此組態)。
本文中所描述之功能可實施於硬體、由一處理器執行之軟體、韌體或其等之任何組合中。若實施於由一處理器執行之軟體中，則功能可作為一或多個指令或程式碼儲存於一電腦可讀媒體上或透過一電腦可讀媒體來傳輸。其他實例及實施方案係在揭示內容及隨附申請專利範圍之範疇內。例如，歸因於軟體之性質，可使用由一處理器執行之軟體、硬體、韌體、硬接線或此等之任何者之組合來實施上述功能。實施功能之特徵亦可實體定位於各種位置處，其包含經分佈使得部分功能實施於不同實體位置處。此外，如本文中(其包含在申請專利範圍中)所使用，一項目列表(例如以諸如「…之至少一者」或「…之一或多者」之一片語開頭之一項目列表)中所使用之「或」指示一包含性列表，使得(例如) A、B或C之至少一者之一列表意謂A或B或C或AB或AC或BC或ABC (即，A及B及C)。此外，如本文中所使用，片語「基於...」不應被解釋為涉及一組封閉條件。例如，描述為「基於條件A」之一例示性步驟可在不背離本發明之範疇的情況下基於一條件A及一條件B兩者。換言之，如本文中所使用，應依相同於片語「至少部分基於...」之方式解釋片語「基於...」。
提供[實施方式]以使熟習技術者能夠製造或使用本發明。熟習技術者將明白本發明之各種修改，且可在不背離本發明之範疇的情況下將本文中所界定之一般原理應用於其他變體。因此，本發明不受限於本文中所描述之實例及設計，而是應被給予與本文中所揭示之原理及新穎特徵一致之最廣範疇。
100:記憶體陣列 104:基板 104-a:基板 104-b:基板 105:第一陣列或層板 108:第二陣列或層板 110:字線 115:數位線 120:第一介電材料 125:儲存元件材料 130:第二介電材料 135:儲存元件材料 140:第三介電材料 200:記憶體陣列 200-a:記憶體陣列 200-b:記憶體陣列 200-c:記憶體陣列 200-d:記憶體陣列 200-e:記憶體陣列 200-f:記憶體陣列 200-g:記憶體陣列 200-h:記憶體陣列 200-i:記憶體陣列 200-j:記憶體陣列 200-k:記憶體陣列 200-l:記憶體陣列 200-m:記憶體陣列 200-n:記憶體陣列 200-o:記憶體陣列 200-p:記憶體陣列 200-q:記憶體陣列 200-r:記憶體陣列 215:凹槽 218:介電材料/絕緣材料 220:保形材料 235:接點 235-a:接點 235-b:接點 235-c:接點 235-d:接點 240:材料 240-a:材料 245:絕緣材料 250:溝渠 290:第一側壁 291:第二側壁 292:第一部分 293:第一部分 294:第二部分 295:底壁 360:開口 365:儲存元件材料 365-a:儲存元件材料 366:頂層 370:導電材料 370-a:導電材料 370-b:導電材料 405:第二開口 410:絕緣材料 505:第二開口 510:絕緣材料 605:第二開口 610:絕緣材料 705:介電材料 710:絕緣材料 805-a:電晶體 805-b:電晶體 805-c:電晶體 805-d:電晶體 900:方法 905:操作 910:操作 915:操作 920:操作 1000:方法 1005:操作 1010:操作 1015:操作 1020:操作 1025:操作 1100:方法 1105:操作 1110:操作 1115:操作 1120:操作 1125:操作 1130:操作
圖1繪示根據本文中所揭示之實例之支援用於記憶體裝置之分割柱架構之一系統之一實例。
圖2A至圖2F繪示根據本文中所揭示之實例之支援用於記憶體裝置之分割柱架構之實例性記憶體陣列之各種視圖。
圖3A至圖3H繪示根據本文中所揭示之實例之支援用於記憶體裝置之分割柱架構之實例性記憶體陣列之各種視圖。
圖4A及圖4B繪示根據本文中所揭示之實例之支援用於記憶體裝置之分割柱架構之實例性記憶體陣列之各種視圖。
圖5A及圖5B繪示根據本文中所揭示之實例之支援用於記憶體裝置之分割柱架構之實例性記憶體陣列之各種視圖。
圖6A及圖6B繪示根據本文中所揭示之實例之支援用於記憶體裝置之分割柱架構之實例性記憶體陣列之各種視圖。
圖7A及圖7B繪示根據本文中所揭示之實例之支援用於記憶體裝置之分割柱架構之實例性記憶體陣列之各種視圖。
圖8A及圖8B繪示根據本文中所揭示之實例之支援用於記憶體裝置之分割柱架構之實例性記憶體陣列之各種視圖。
圖9至圖11展示繪示根據本文中所揭示之實例之支援用於記憶體裝置之分割柱架構之一或若干方法的流程圖。
200-j:記憶體陣列
218:介電材料/絕緣材料
250:溝渠
365:儲存元件材料
370:導電材料
410:絕緣材料

Claims (34)

  1. 一種用於半導體製造之方法，其包括：形成穿過一絕緣材料之一第一開口，以暴露一第一介電層、一導電層及一第二介電層；在該第一開口中形成一第一硫屬化物組件及與該第一硫屬化物組件分離之一第二硫屬化物組件，該第一硫屬化物組件及該第二硫屬化物組件兩者接觸該導電層、該第一介電層及該第二介電層；將用於形成與該第一硫屬化物組件及該第二硫屬化物組件接觸之一柱之一導電材料沈積至該第一開口中；及藉由蝕刻該導電材料來形成一第二開口，以將該柱分成接觸經組態以儲存邏輯狀態之該第一硫屬化物組件之一第一柱及接觸經組態以儲存邏輯狀態之該第二硫屬化物組件之一第二柱。
  2. 如請求項1之方法，進一步包括：將接觸該絕緣材料、該第一柱及該第二柱之一第二絕緣材料沈積至該第二開口中。
  3. 如請求項1之方法，其中形成該第一硫屬化物組件及該第二硫屬化物組件包括：將硫屬化物材料沈積至該第一開口中，該硫屬化物材料接觸該絕緣材料；及蝕刻該硫屬化物材料，以形成該第一硫屬化物組件及該第二硫屬化 物組件。
  4. 如請求項1之方法，進一步包括：形成延伸穿過與該導電層接觸之一基板之複數個接點，該複數個接點係與複數個數位線相關聯，其中形成穿過該絕緣材料之該第一開口暴露該複數個接點之一第一接點。
  5. 如請求項4之方法，其中：該第一柱係形成於該複數個接點之該一者上；且該第二柱係形成於該複數個接點之一第二接點上。
  6. 如請求項4之方法，進一步包括：將一第二基板沈積於該第二介電層上，該第二基板係與該第一柱及該第二柱接觸，其中該第二基板包括延伸穿過該第二基板且與該第二柱接觸之一第二接點，其中該第一柱係與該基板之該複數個接點之該第一接點接觸。
  7. 如請求項1之方法，其中沈積該導電材料以形成該柱進一步包括：使用該導電材料來填充該第一開口。
  8. 如請求項1之方法，其中沈積該導電材料以形成該柱進一步包括：使用該導電材料之一保形層來部分填充該第一開口。
  9. 如請求項1之方法，進一步包括：形成穿過該第一介電層、該導電層及該第二介電層之一溝渠；及沈積接觸該溝渠之一第一側壁及一第二側壁之一保形層，其中該第一硫屬化物組件及該第二硫屬化物組件兩者接觸該保形層。
  10. 如請求項9之方法，進一步包括：將與該保形層、該第一介電層及該第二介電層接觸之該絕緣材料沈積至該溝渠中，其中形成穿過該絕緣材料之該第一開口係至少部分基於沈積該絕緣材料。
  11. 如請求項9之方法，其中形成穿過該第一介電層、該導電層及該第二介電層之該溝渠包括：執行一垂直蝕刻程序以垂直蝕刻該溝渠；及在該垂直蝕刻程序之後，執行一水平蝕刻程序以在該導電層中形成至少一凹槽。
  12. 如請求項9之方法，其中：由該導電層形成之該溝渠之側壁的部分係相對於由該第一介電層形成之該溝渠之該等側壁的部分凹進。
  13. 如請求項1之方法，進一步包括：形成延伸穿過一基板之複數個接點，該複數個接點係與複數個數位線相關聯； 在該基板上形成該第一介電層；在該第一介電層上形成該導電層，該導電層經組態為一字線板；及在該導電層上形成該第二介電層，其中形成該第一開口係至少部分基於形成該第二介電層。
  14. 如請求項1之方法，其中該第一硫屬化物組件包括用於一第一自選擇記憶體單元之一第一儲存元件，且該第二硫屬化物組件包含用於一第二自選擇記憶體單元之一第二儲存元件。
  15. 如請求項1之方法，進一步包括：在該第二介電層上形成一第二導電層，該第二導電層經組態為一字線板；及在該第二導電層上形成一第三導電層，其中形成該第一開口係至少部分基於形成該第三導電層。
  16. 如請求項15之方法，其中與該導電層及該第二導電層相關聯之一記憶體單元陣列包括三維記憶體單元陣列。
  17. 一種半導體設備，其包括：一字線板；複數個硫屬化物儲存元件對，該複數個硫屬化物儲存元件對之各對包括：一第一硫屬化物儲存元件，其經組態以儲存邏輯狀態並接觸該字線板之一第一壁；及一第二硫屬化物儲存元件，其經組態以儲存邏輯狀態並 接觸該字線板之一第二壁；複數個柱對，其等經組態為數位線以與該字線板互動，該複數個柱對之各對包括與該第一硫屬化物儲存元件接觸之一第一柱及與該第二硫屬化物儲存元件接觸之一第二柱；及一介電材料，其延伸於該複數個柱對之各柱對之間且與該複數個柱對之各柱接觸。
  18. 如請求項17之設備，進一步包括：複數個接點，其等係與複數個數位線相關聯且延伸穿過一基板，其中該複數個柱對之各第一柱係與該複數個接點之一者接觸。
  19. 如請求項18之設備，其中該複數個柱對之各第二柱係與該複數個接點之一者接觸。
  20. 如請求項18之設備，進一步包括：第二複數個接點，其等係與第二複數個數位線相關聯且延伸穿過一第二基板，其中該複數個柱對之各第二柱係與該第二複數個接點之一者接觸。
  21. 如請求項18之設備，其中該複數個接點經配置成一柵格。
  22. 如請求項17之設備，進一步包括：一保形材料，其接觸該字線板，且延伸於一第一儲存元件對之一第 一硫屬化物儲存元件與一第二儲存元件對之一第一硫屬化物儲存元件之間。
  23. 如請求項17之設備，其中：該複數個硫屬化物儲存元件對之硫屬化物儲存元件係定位於由該字線板及該柱對之一柱形成的凹槽中。
  24. 如請求項17之設備，進一步包括：一介電層，其經定位於該字線板上方，且係與該複數個硫屬化物儲存元件對及該複數個柱對接觸，其中該複數個柱對延伸穿過該介電層。
  25. 如請求項24之設備，進一步包括：一第二字線板，其經定位於該介電層上方，其中該複數個柱對延伸穿過該第二字線板；第二複數個硫屬化物儲存元件對，該第二複數個硫屬化物儲存元件對之各對包括一第三硫屬化物儲存元件及一第四硫屬化物儲存元件，其中：該第二複數個硫屬化物儲存元件對之各對之該第三硫屬化物儲存元件接觸該第二字線板之一第三壁及該第一柱；且該第二複數個硫屬化物儲存元件之各對之該第四硫屬化物儲存元件接觸該第二字線板之一第四壁及該第二柱。
  26. 如請求項17之設備，進一步包括： 一基板，其經定位於該字線板下方，其中該複數個柱對及該介電材料接觸該基板。
  27. 如請求項17之設備，其中該字線板包括一導電材料。
  28. 如請求項17之設備，其中：該複數個硫屬化物儲存元件對之硫屬化物儲存元件包括硫屬化物材料。
  29. 一種半導體設備，其包括：一基板；複數個接點，其等延伸穿過該基板，且經組態以耦合數位線與電路系統；一字線板，其經定位於該基板上方；複數個硫屬化物儲存元件對，該複數個硫屬化物儲存元件對之各對包括：一第一硫屬化物儲存元件，其經組態以儲存邏輯狀態並接觸該字線板之一第一壁；及與該第一硫屬化物儲存元件對置之一第二硫屬化物儲存元件，其經組態以儲存邏輯狀態並接觸該字線板之一第二壁；複數個柱對，其等與該複數個接點耦合且經組態為該等數位線，該複數個柱對之各對包括與該第一硫屬化物儲存元件及該複數個接點之一第一接點接觸之一第一柱，且包括與該第二硫屬化物儲存元件及該複數個接點之一第二接點接觸之一第二柱；及一介電材料，其係與該複數個柱對之各柱對接觸，且延伸於該複數 個柱對之各柱對之間，該介電材料係與該基板接觸。
  30. 如請求項29之設備，進一步包括：一保形材料，其接觸該字線板，且延伸於一第一硫屬化物儲存元件對之一第一硫屬化物儲存元件與一第二硫屬化物儲存元件對之一第一硫屬化物儲存元件之間。
  31. 一種半導體設備，其包括：一第一基板及一第二基板；經定位於該第一基板中之第一複數個接點，及經定位於該第二基板中之第二複數個接點；一字線板，其經定位於該第一基板與該第二基板之間；複數個硫屬化物儲存元件對，其等經定位於該第一基板與該第二基板之間，該複數個硫屬化物儲存元件對之各對包括：一第一硫屬化物儲存元件，其經組態以儲存邏輯狀態並接觸該字線板之一第一壁；及一第二硫屬化物儲存元件，其經組態以儲存邏輯狀態並接觸該字線板之一第二壁；及複數個柱對，其等經定位於該第一基板與該第二基板之間且經組態為數位線，該複數個柱對之各對包括與該第一硫屬化物儲存元件及經定位於該第一基板中之該第一複數個接點之一第一接點接觸之一第一柱，且包括與該第二硫屬化物儲存元件及經定位於該第二基板中之該第二複數個接點之一第二接點接觸之一第二柱。
  32. 如請求項31之設備，進一步包括：一介電材料，其延伸於該複數個柱對之各柱對之間，該介電材料係與該第一基板、該第二基板及該複數個柱對之各柱接觸。
  33. 一種用於半導體製造之方法，其包括：沈積一第一基板；形成經定位於該第一基板中之第一複數個接點；形成與該第一基板、一第一硫屬化物組件及一第二硫屬化物組件接觸之一柱；將該柱分成接觸經組態以儲存邏輯狀態之該第一硫屬化物組件之一第一柱及接觸經組態以儲存邏輯狀態之該第二硫屬化物組件之一第二柱；將一第二基板沈積於該第一柱及該第二柱上方；及形成經定位於該第二基板中之第二複數個接點，其中該第一柱係與該第一複數個接點之一第一接點耦合，且該第二柱係與該第二複數個接點之一第二接點耦合。
  34. 如請求項33之方法，進一步包括：將一絕緣材料沈積於該第一柱與該第二柱之間，該絕緣材料接觸該第一基板及該第二基板，其中沈積該第二基板係至少部分基於沈積該絕緣材料。
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