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TWI749727B - 動態隨機存取記憶體及其形成方法 - Google Patents

動態隨機存取記憶體及其形成方法 Download PDF

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TWI749727B
TWI749727B TW109128793A TW109128793A TWI749727B TW I749727 B TWI749727 B TW I749727B TW 109128793 A TW109128793 A TW 109128793A TW 109128793 A TW109128793 A TW 109128793A TW I749727 B TWI749727 B TW I749727B
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Abstract

一種動態隨機存取記憶體包括：基底、多個字元線組、多個位元線結構、多個電容器、多個電容器接觸窗以及多個空氣間隙。基底具有多個主動區。字元線組沿著Y方向延伸並配置在基底中。位元線結構沿著X方向延伸並配置在基底上，且橫越多個字元線組。電容器分別配置在多個主動區的兩端點上。電容器接觸窗分別配置在電容器與主動區之間。空氣間隙分別配置在由位元線結構與電容器接觸窗所包圍的多個空間中。另提供一種動態隨機存取記憶體的形成方法。

Description

動態隨機存取記憶體及其形成方法
本發明是有關於一種記憶元件及其形成方法，且特別是有關於一種動態隨機存取記憶體及其形成方法。
動態隨機存取記憶體屬於一種揮發性記憶體，其是由多個記憶胞所構成。詳細地說，每一個記憶胞主要是由一個電晶體與一個由電晶體所操控的電容器所構成，且每一個記憶胞藉由字元線與位元線彼此電性連接。為提升動態隨機存取記憶體的積集度以加快元件的操作速度，並符合消費者對於小型化電子裝置的需求，近年來發展出埋入式字元線動態隨機存取記憶體（buried word line DRAM），以滿足上述種種需求。
隨著科技的進步，各類電子產品皆朝向輕薄短小的趨勢發展。然而，在這趨勢之下，DRAM的臨界尺寸亦逐漸縮小，其導致DRAM的製程將面臨許多挑戰。舉例來說，在DRAM的積集度不斷提升的情況下，記憶胞之間的串擾（crosstalk），也就是位元線耦合（bit line coupling）的情況變得愈來愈嚴重，進而影響DRAM的操作。
本發明提供一種動態隨機存取記憶體及其形成方法，其可降低相鄰位元線結構之間的寄生電容，以改善相鄰位元線結構之間的耦合干擾，進而提升動態隨機存取記憶體的可靠度。
本發明提供一種記憶元件包括：基底、多個字元線組、多個位元線結構、多個電容器、多個電容器接觸窗以及多個空氣間隙。基底具有多個主動區。字元線組沿著Y方向延伸並配置在基底中。位元線結構沿著X方向延伸並配置在基底上，且橫越多個字元線組。電容器分別配置在多個主動區的兩端點上。電容器接觸窗分別配置在電容器與多個主動區之間。空氣間隙分別配置在由多個位元線結構與多個電容器接觸窗所包圍的多個空間中。
在本發明的一實施例中，每一個字元線組包括兩個埋入式字元線。
在本發明的一實施例中，每一個空氣間隙的寬度位於相應的字元線組的寬度內。
在本發明的一實施例中，每一個電容器包括：下電極，呈杯狀；上電極，配置在下電極上；以及電容介電層，配置在下電極與上電極之間。
在本發明的一實施例中，相鄰兩個電容器共享同一個上電極。
本發明提供一種記憶元件的製造方法，包括：提供具有多個主動區的基底；在基底上形成多個位元線結構；在多個位元線結構之間形成犧牲層；在犧牲層上形成第一介電層；在第一介電層中形成多個溝渠，以暴露出犧牲層；進行第一蝕刻製程，移除犧牲層，以於多個位元線結構之間的第一介電層的下方形成多個空氣間隙；在多個溝渠的側壁上形成間隙壁，以密封多個空氣間隙；在多個主動區的兩端點上分別形成多個電容器接觸窗；以及在多個電容器接觸窗上分別形成多個電容器。
在本發明的一實施例中，形成上述的間隙壁包括：在多個溝渠中填入第二介電層；以及進行第二蝕刻製程，移除部分第二介電層，以暴露出基底的頂面，其中間隙壁覆蓋多個溝渠的側壁並延伸至第一介電層的下方。
在本發明的一實施例中，在形成多個位元線結構之前，更包括：在基底中形成多個字元線組，其中每一個字元線組包括兩個埋入式字元線。
在本發明的一實施例中，在形成多個字元線組之前，更包括：在基底中形成多個隔離結構，以將基底分隔成多個主動區，其中多個主動區被配置成帶狀且排列成一陣列。
在本發明的一實施例中，在形成上述的電容器接觸窗包括：在多個溝渠中形成多個導體層，其中多個導體層的頂面低於第一介電層的頂面；形成第三介電層，以共形覆蓋第一介電層與多個導體層，其中第三介電層為連續凹凸結構；進行第三蝕刻製程，以形成暴露出多個隔離結構的多個開口，其中多個開口將多個導體層分隔為多個電容器接觸窗；以及在多個開口中形成多個介電結構，以與多個隔離結構連接。
基於上述，本發明實施例將空氣間隙形成在位元線結構之間，以有效降低位元線結構之間的寄生電容，進而改善位元線結構之間的耦合干擾，並提升動態隨機存取記憶體的可靠度。
參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之標號表示相同或相似之元件，以下段落將不再一一贅述。
圖1A至圖1N是依照本發明一實施例的一種記憶元件的製造流程的上視示意圖。圖2A至圖2N分別是依照圖1A至圖1N的切線I-I的剖面示意圖。圖3A至圖3N分別是依照圖1A至圖1N的切線II-II的剖面示意圖。圖4A至圖4N分別是依照圖1A至圖1N的切線III-III的剖面示意圖。
請參照圖1A、圖2A、圖3A以及圖4A，首先，提供一初始結構，包括：基底100、多個隔離結構101、多個主動區AA、多個位元線結構102以及多個字元線組202。
具體來說，如圖1A所示，基底100包括多個第一區R1與多個第二區R2。第一區R1與第二區R2沿著X方向交替排列。隔離結構101配置在基底100中，以將基底100定義出多個主動區（active areas）AA。換言之，相鄰兩個主動區AA之間具有隔離結構101。在一實施例中，一個主動區AA上形成有一個記憶單元，且各記憶單元由隔離結構101分隔，以有效減少記憶單元之間的干擾問題。主動區AA被配置為帶狀且排列成一陣列。在本實施例中，主動區AA排列成2個主動區行（active area columns）AC1、AC2，且相鄰兩個主動區行AC1、AC2呈鏡像配置。
字元線組202配置在第一區R1的基底100中。字元線組202沿著Y方向延伸，且沿著X方向相互排列。在一實施例中，X方向與Y方向實質上互相垂直。每一字元線組202具有兩個埋入式字元線202a、202b。如圖2A所示，每一埋入式字元線202a包括閘極204a以及閘介電層206a。閘介電層206a圍繞閘極204a，以電性隔離閘極204a與基底100。在一實施例中，閘極204a的材料包括導體材料，所述導體材料可以是金屬材料（例如鎢）、阻障金屬材料（例如TiN）或其組合。閘介電層206a的材料可例如是氧化矽、氮化矽、氮氧化矽或其組合。閘介電層206a可以是單層結構、雙層結構或是多層結構。相似地，另一埋入式字元線202b亦包括閘極204b以及閘介電層206b。閘介電層206b圍繞閘極204b，以電性隔離閘極204b與基底100。另外，所述初始結構更包括氧化矽層207與氮化矽層208。詳細地說，氮化矽層208配置在埋入式字元線202a、202b上，以密封埋入式字元線202a、202b。氧化矽層207則配置在氮化矽層208旁，且覆蓋基底100的頂面與隔離結構101的頂面。
位元線結構102沿著X方向延伸，且沿著Y方向相互排列。如圖1A所示，位元線結構102橫越第一區R1與第二區R2。如圖4A所示，位元線結構102配置在基底100上。每一位元線結構102包括導體層104與位於導體層104上的頂蓋層106。在一實施例中，導體層104的材料可以是金屬材料，例如是鎢。頂蓋層106的材料可以是氮化矽。在本實施例中，導體層104可視為位元線。如圖3A所示，位元線104藉由氧化矽層207與基底100電性隔離，並藉由氮化矽層208與字元線組202電性隔離。另外，位元線結構102可藉由位元線接觸窗BC來電性連接主動區AA（例如，基底100中的源極/汲極摻雜區）。如圖1A所示，位元線接觸窗BC位於主動區AA與位元線結構102的交疊處，且位於兩個埋入式字元線202a、202b之間。在一實施例中，位元線接觸窗BC的材料可以是金屬材料（例如鎢）、半導體材料（例如磊晶矽或SiGe）或其組合。
請參照圖1B、圖2B、圖3B以及圖4B，在定義出位元線結構102之後，在位元線結構102的兩側形成間隙壁108，以使相鄰位元線結構102之間的距離D1（圖4A）縮小至距離D2（圖4B）。在一實施例中，間隙壁108的材料包括介電材料，例如是氧化矽、氮化矽、氮氧化矽或其組合。雖然圖4B僅繪示出單層的間隙壁108，但本發明不以此為限。在其他實施例中，間隙壁108可以是雙層結構或是多層結構，以調整相鄰位元線結構102之間的距離D2。
請參照圖1C、圖2C、圖3C以及圖4C，在基底100上形成犧牲層110。如圖4C所示，犧牲層110填入位元線結構102之間的空隙。犧牲層110的頂面可低於位元線結構102的頂面，且犧牲層110的頂面可高於導體層104的頂面。在一實施例中，犧牲層110的材料包括多晶矽。但本發明不以此為限，在其他實施例中，只要相對於氧化矽及氮化矽具有高的蝕刻選擇比且可使用濕式蝕刻法移除的材料即為本發明之犧牲層110的材料範疇。另外，為了圖面清楚起見，在上視圖中省略繪出犧牲層110。
請參照圖1D、圖2D、圖3D以及圖4D，在犧牲層110上形成介電層112（亦可稱為第一介電層）。如圖4D所示，介電層112填滿位元線結構102之間的空隙，並延伸覆蓋位元線結構102的頂面以及間隙壁108的頂面。在一實施例中，介電層112的材料包括絕緣材料，例如是氧化矽、氮化矽、氮氧化矽或其組合。
請參照圖1E、圖2E、圖3E以及圖4E，在第二區R2的介電層112中形成多個溝渠12。如圖1E所示，溝渠12沿著Y方向延伸，並暴露出第二區R2的犧牲層110的頂面。在一實施例中，形成多個溝渠12的步驟包括：在第二區R2的介電層112上形成光阻圖案；以所述光阻圖案為罩幕移除部分介電層112；以及移除所述光阻圖案。
請參照圖1F、圖2F、圖3F以及圖4F，進行第一蝕刻製程，以移除犧牲層110。在此情況下，如圖1F與圖2F所示，第一區R1中的犧牲層110被掏空，以在相鄰位元線結構102之間形成通道14。從另一角度來看，通道14位於第一區R1中的字元線組202與介電層112之間。在一實施例中，所述第一蝕刻製程包括濕式蝕刻製程。具體來說，所述第一蝕刻製程所使用的蝕刻溶液可沿著溝渠12接觸犧牲層110，並掏空介電層112下方的犧牲層110。在本實施例中，犧牲層110與介電層112具有高的蝕刻選擇比。也就是說，所述第一蝕刻製程所使用的蝕刻溶液可完全移除犧牲層110，而不會移除或少量移除介電層112。
請參照圖1G、圖2G、圖3G以及圖4G，以介電層112為罩幕，移除溝渠12下方的氧化矽層207，以暴露出基底100的頂面與隔離結構101的頂面。在此情況下，如圖2G所示，溝渠12向下延伸，以形成深度更深的溝渠16。
請參照圖1H、圖2H、圖3H以及圖4H，在形成溝渠16之後，在基底100上形成介電層114（亦可稱為第二介電層）。具體來說，如圖2H所示，介電層114填滿溝渠16並延伸覆蓋介電層112的頂面。另外，部分介電層114更延伸至介電層112下方的通道14中，以封住通道14，進而在相鄰位元線結構102之間形成空氣間隙AG，如圖1H所示。但本發明不以此為限，在其他實施例中，介電層114亦可不延伸至通道14（或空氣間隙AG）中。在一實施例中，介電層114的材料包括氧化矽、氮化矽、氮氧化矽或其組合。
請參照圖1I、圖2I、圖3I以及圖4I，進行第二蝕刻製程，移除部分介電層114，以暴露出第二區R2的基底100的頂面。在此情況下，如圖2I所示，剩餘的介電層214以間隙壁的形式覆蓋溝渠16的側壁。因此，以下將稱介電層214為間隙壁214。此時，間隙壁214仍密封住空氣間隙AG的兩側。在一實施例中，所述第二蝕刻製程包括乾式蝕刻製程或是非等向性蝕刻製程，例如反應性離子蝕刻（RIE）製程。
請參照圖1J、圖2J、圖3J以及圖4J，在溝渠16中形成導體層210。在一實施例中，形成導體層210的步驟包括：在溝渠16中形成導體材料；以及回蝕刻所述導體材料，以使導體層210的頂面低於介電層112的頂面。在本實施例中，所述導體材料包括多晶矽。另外，為了圖面清楚起見，在上視圖中省略繪出導體層210。
請參照圖1K、圖2K、圖3K以及圖4K，在基底100上形成介電層212（亦可稱為第三介電層）。介電層212共形地形成在導體層210與介電層112上。由於導體層210的頂面與介電層112的頂面之間具有高度差，因此，介電層212的頂面可例如是一連續凹凸結構。位於介電層112上的介電層212為凸部；而位於導體層210上的介電層212為凹部。如圖2K所示，第二區R2的基底100上的介電層212上具有凹部開口212r，凹部開口212r對應基底100中的隔離結構101。在一實施例中，介電層212的材料可包括氧化矽、氮化矽、氮氧化矽或其組合。
請參照圖1L、圖2L、圖3L以及圖4L，進行第三蝕刻製程，移除部分介電層212與部分導體層210，以於第二區R2的導體柱210a與介電柱212a中形成開口18。開口18暴露第二區R2的隔離結構101的表面。另外，在進行第三蝕刻製程時，亦包括移除第一區R1的介電層212，以暴露介電層112的頂面。另一方面來看，開口18將一個導體層210（圖2K）分隔成兩個導體柱210a。在一實施例中，由於開口18不需要利用微影製程便可對準第二區R2的隔離結構101，因此，此開口18可視為自對準開口。在一實施例中，第三蝕刻製程包括乾式蝕刻製程，例如是RIE製程。
請參照圖1M、圖2M、圖3M以及圖4M，在基底100上形成介電材料216。介電材料216填入開口18中，並覆蓋介電柱212a的頂面與介電層112的頂面。在一實施例中，介電材料216包括氧化矽、氮化矽、氮氧化矽或其組合。
請參照圖1N、圖2N、圖3N以及圖4N，進行平坦化製程，移除部分介電材料216、部分介電層112、部分間隙壁214以及介電柱212a，以暴露出導體柱210a的頂面。在一實施例中，所述平坦化製程可以是化學機械研磨（CMP）製程。在此情況下，如圖2N所示，剩餘的介電材料（亦可稱為介電結構）216a對準下方的隔離結構101，以形成一自對準隔離結構。此自對準隔離結構分隔兩個導體柱210a，以使兩個導體柱210a分別配置在主動區AA的兩端。在本實施例中，相鄰兩個導體柱210a可視為電容器接觸窗CC1、CC2。如圖1N所示，電容器接觸窗CC1配置在主動區AA的一端，以電性連接主動區AA與後續形成的電容器230（如圖5所示）。電容器接觸窗CC2配置在主動區AA的另一端，以電性連接主動區AA與後續形成的另一電容器230（如圖5所示）。
值得注意的是，隨著動態隨機存取記憶體的積集度不斷提升，位元線結構102之間的的耦合干擾也會隨之增加。為了解決上述問題，如圖4N所示，本實施例可藉由上述形成方法在位元線結構102之間形成空氣間隙AG（其介電常數k=1）。此空氣間隙AG的頂面可高於或等於位元線結構102中的位元線104的頂面，以有效降低位元線結構102之間的寄生電容，進而改善位元線結構102之間的耦合干擾，並提升動態隨機存取記憶體的可靠度。由圖1N所示，空氣間隙AG可配置在由位元線結構102與電容器接觸窗CC1、CC2所包圍的空間中。在本實施例中，每一個空氣間隙AG的寬度位於相應的字元線組202的寬度內。也就是說，空氣間隙AG不會超出字元線組202的範圍。另外，空氣間隙AG亦不會超出相鄰位元線結構102的範圍。
圖5是依照本發明另一實施例的一種記憶元件的剖面示意圖。
請參照圖5，接續上述圖2N的結構，在形成電容器接觸窗CC1、CC2之後，在基底100上形成介電層220。之後，在介電層220中形成多個電容器開口20，並將多個電容器230分別形成在電容器開口20中。電容器230藉由電容器接觸窗CC1、CC2分別與主動區AA電性連接。具體來說，每一電容器230包括下電極232、上電極236及電容介電層234。下電極232呈杯狀，且分別與電容器接觸窗CC1、CC2電性連接。電容介電層234配置在下電極232與上電極236之間，且沿著下電極232的內表面共形延伸。在一實施例中，電容介電層234的頂面高於下電極232的頂面，以電性分隔下電極232與上電極236。上電極236自電容器開口20延伸覆蓋介電層220的頂面。也就是說，相鄰兩個電容器230共享同一個上電極236。在一實施例中，下電極232的材料包括導體材料，例如是Ti、TiN或其組合。電容介電層234可包括高介電常數材料層（即介電常數高於4的介電材料），其材料例如是下述元素的氧化物，如：鉿、鋯、鋁、鈦、鑭、釔、釓或鉭，又或是氮化鋁，或是上述任意組合。上電極236的材料包括導體材料，例如是多晶矽。介電層220的材料可包括氧化矽、氮化矽、氮氧化矽或其組合。
在形成電容器230之後，更包括在上電極236上形成導體層238；在導體層238上形成介電層240；在介電層240中形成金屬插塞242；以及在金屬插塞242上形成導體層244。在一實施例中，導體層238的材料包括金屬材料，例如是鎢。介電層240的材料可包括氧化矽。金屬插塞242的材料可包括金屬材料，例如是鎢。導體層244的材料可包括金屬材料，例如是鋁、銅、鋁銅或其組合。在本實施例中，導體層244可視為第一金屬層（Metal 1），其藉由金屬插塞242與導體層238電性連接至上電極236。
綜上所述，本發明實施例將空氣間隙形成在位元線結構之間，以有效降低位元線結構之間的寄生電容，進而改善位元線結構之間的耦合干擾，並提升動態隨機存取記憶體的可靠度。
12、16:溝渠 14:通道 18:開口 20:電容器開口 100:基底 101:隔離結構 102:位元線結構 104、210、238、244:導體層 106:頂蓋層 108、214:間隙壁 110:犧牲層 112、114、212、220、240:介電層 202:字元線組 202a、202b:埋入式字元線 204a、204b:閘極 206a、206b:閘介電層 207:氧化矽層 208:氮化矽層 210a:導體柱 212r:凹部開口 216:介電材料 216a:介電結構 230:電容器 232:下電極 234:電容介電層 236:上電極 242:金屬插塞 AA:主動區 AC1、AC2:主動區行 AG:空氣間隙 BC:位元線接觸窗 CC1、CC2:電容器接觸窗 D1、D2:距離 R1:第一區 R2:第二區 X、Y:方向
圖1A至圖1N是依照本發明一實施例的一種記憶元件的製造流程的上視示意圖。 圖2A至圖2N分別是依照圖1A至圖1N的切線I-I的剖面示意圖。 圖3A至圖3N分別是依照圖1A至圖1N的切線II-II的剖面示意圖。 圖4A至圖4N分別是依照圖1A至圖1N的切線III-III的剖面示意圖。 圖5是依照本發明另一實施例的一種記憶元件的剖面示意圖。
20:電容器開口
100:基底
101:隔離結構
214:間隙壁
112、220、240:介電層
202:字元線組
202a、202b:埋入式字元線
204a、204b:閘極
206a、206b:閘介電層
207:氧化矽層
208:氮化矽層
216a:介電結構
230:電容器
232:下電極
234:電容介電層
236:上電極
238、244:導體層
242:金屬插塞
AA:主動區
AG:空氣間隙
CC1、CC2:電容器接觸窗
R1:第一區
R2:第二區

Claims (10)

  1. 一種動態隨機存取記憶體，包括： 基底，具有多個主動區； 多個字元線組，沿著Y方向延伸並配置在所述基底中； 多個位元線結構，沿著X方向延伸並配置在所述基底上，且橫越所述多個字元線組； 多個電容器，分別配置在所述多個主動區的兩端點上； 多個電容器接觸窗，分別配置在所述電容器與所述多個主動區之間；以及 多個空氣間隙，分別配置在由所述多個位元線結構與所述多個電容器接觸窗所包圍的多個空間中。
  2. 如請求項1所述的動態隨機存取記憶體，其中每一個字元線組包括兩個埋入式字元線。
  3. 如請求項1所述的動態隨機存取記憶體，其中每一個空氣間隙的寬度位於相應的字元線組的寬度內。
  4. 如請求項1所述的動態隨機存取記憶體，其中每一個電容器包括： 下電極，呈杯狀； 上電極，配置在所述下電極上；以及 電容介電層，配置在所述下電極與所述上電極之間。
  5. 如請求項4所述的動態隨機存取記憶體，其中相鄰兩個電容器共享同一個上電極。
  6. 一種動態隨機存取記憶體的形成方法，包括： 提供具有多個主動區的基底； 在所述基底上形成多個位元線結構； 在所述多個位元線結構之間形成犧牲層； 在所述犧牲層上形成第一介電層； 在所述第一介電層中形成多個溝渠，以暴露出所述犧牲層； 進行第一蝕刻製程，移除犧牲層，以於所述多個位元線結構之間的所述第一介電層的下方形成多個空氣間隙； 在所述多個溝渠的側壁上形成間隙壁，以密封所述多個空氣間隙； 在所述多個主動區的兩端點上分別形成多個電容器接觸窗；以及 在所述多個電容器接觸窗上分別形成多個電容器。
  7. 如請求項6所述的動態隨機存取記憶體的形成方法，其中形成所述間隙壁包括： 在所述多個溝渠中填入第二介電層；以及 進行第二蝕刻製程，移除部分所述第二介電層，以暴露出所述基底的頂面，其中所述間隙壁覆蓋所述多個溝渠的所述側壁並延伸至所述第一介電層的下方。
  8. 如請求項6所述的動態隨機存取記憶體的形成方法，在形成所述多個位元線結構之前，更包括：在所述基底中形成多個字元線組，其中每一個字元線組包括兩個埋入式字元線。
  9. 如請求項8所述的動態隨機存取記憶體的形成方法，在形成所述多個字元線組之前，更包括：在所述基底中形成多個隔離結構，以將所述基底分隔成所述多個主動區，其中所述多個主動區被配置成帶狀且排列成一陣列。
  10. 如請求項9所述的動態隨機存取記憶體的形成方法，其中在形成所述多個電容器接觸窗包括： 在所述多個溝渠中形成多個導體層，其中所述多個導體層的頂面低於所述第一介電層的頂面； 形成第三介電層，以共形覆蓋所述第一介電層與所述多個導體層，其中所述第三介電層為連續凹凸結構； 進行第三蝕刻製程，以形成暴露出所述多個隔離結構的多個開口，其中所述多個開口將所述多個導體層分隔為所述多個電容器接觸窗；以及 在所述多個開口中形成多個介電結構，以與所述多個隔離結構連接。
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