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TWI749645B - 半導體裝置以及金氧半電容器結構 - Google Patents

半導體裝置以及金氧半電容器結構 Download PDF

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TWI749645B TW109124319A TW109124319A TWI749645B TW I749645 B TWI749645 B TW I749645B TW 109124319 A TW109124319 A TW 109124319A TW 109124319 A TW109124319 A TW 109124319A TW I749645 B TWI749645 B TW I749645B
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Abstract

一種半導體裝置設置於一電感器之下。半導體裝置包含一金氧半電容器結構以及一圖案化屏蔽結構。金氧半電容器結構包含一多晶矽層、一氧化定義層以及一第一金屬層。第一金屬層連接多晶矽層以及氧化定義層。圖案化屏蔽結構設置於金氧半電容器結構之上且包含一第二金屬層。

Description

半導體裝置以及金氧半電容器結構
本揭示中所述實施例內容是有關於一種半導體技術，特別關於一種金氧半電容器結構以及包含金氧半電容器結構的半導體裝置。
隨著半導體技術的發展，金氧半電容器結構已應用於許多電路系統。然而，一些相關技術中的金氧半電容器結構存在有許多缺點，導致半導體裝置的品質因數值(quality factor，Q value)不佳。
本揭示之一些實施方式是關於一種半導體裝置。半導體裝置設置於一電感器之下。半導體裝置包含一金氧半電容器結構以及一圖案化屏蔽結構。金氧半電容器結構包含一多晶矽層、一氧化定義層以及一第一金屬層。第一金屬層連接多晶矽層以及氧化定義層。圖案化屏蔽結構設置於金氧半電容器結構之上且包含一第二金屬層。
本揭示之一些實施方式是關於一種金氧半電容器結構。金氧半電容器結構設置於一圖案化屏蔽結構之下。金氧半電容器結構包含一多晶矽層、一氧化定義層以及一第一金屬層。第一金屬層透過一第一連接通孔連接多晶矽層，且透過一第二連接通孔連接氧化定義層。圖案化屏蔽結構包含一第二金屬層，且第一金屬層透過一第三連接通孔連接第二金屬層。
綜上所述，本揭示的半導體裝置可利用兩金屬層實現金氧半電容器結構以及圖案化屏蔽結構，且可提高品質因數值。
下文係舉實施例配合所附圖式作詳細說明，但所提供之實施例並非用以限制本揭示所涵蓋的範圍，而結構運作之描述非用以限制其執行之順序，任何由元件重新組合之結構，所產生具有均等功效的裝置，皆為本揭示所涵蓋的範圍。另外，圖式僅以說明為目的，並未依照原尺寸作圖。為使便於理解，下述說明中相同元件或相似元件將以相同之符號標示來說明。
在本文中，使用第一、第二與第三等等之詞彙，是用於描述各種元件、組件、區域、層與/或區塊是可以被理解的。但是這些元件、組件、區域、層與/或區塊不應該被這些術語所限制。這些詞彙只限於用來辨別單一元件、組件、區域、層與/或區塊。因此，在下文中的一第一元件、組件、區域、層與/或區塊也可被稱為第二元件、組件、區域、層與/或區塊，而不脫離本案的本意。
參考第1圖。第1圖是依照本揭示一些實施例所繪示的電感器110以及半導體裝置120的示意圖。以第1圖示例而言，半導體裝置120設置於電感器110的下方。
參考第2圖、第3圖以及第4圖。第2圖是依照本揭示一些實施例所繪示的半導體裝置120A的示意圖。第3圖是依照本揭示一些實施例所繪示的第2圖中剖面線AA’的剖面圖。第4圖是依照本揭示一些實施例所繪示的第2圖中剖面線BB’的剖面圖。在一些實施例中，第2圖的半導體裝置120A用以實現第1圖中的半導體裝置120。
半導體裝置120A包含金氧半電容器結構(metal-oxide-semiconductor capacitor，MOSCAP)122以及圖案化屏蔽結構124。圖案化屏蔽結構124設置於金氧半電容器結構122的上方。
詳細而言，金氧半電容器結構122包含多晶矽層1221、氧化定義(oxide definition；OD)層1222、第一金屬層1223(例如：M1層，後述以第一金屬層M1稱之)、複數連接通孔(via)V1以及複數連接通孔V2。多晶矽層1221設置於氧化定義層1222的上方。第一金屬層1223設置於多晶矽層1221的上方。
圖案化屏蔽結構124設置於第一金屬層1223的上方。圖案化屏蔽結構124可由第二金屬層(例如：M2層，後述以第二金屬層M2稱之)實現。
在一些相關技術中，位於上方的電感器運作時所產生的磁場會造成下方的半導體裝置產生渦電流。而渦電流會影響到上方電感器的品質因數值(quality factor，Q value)。
相較於上述相關技術，本揭示中的半導體裝置120A中包含有圖案化屏蔽結構124。在一些實施例中，圖案化屏蔽結構124可接地。圖案化屏蔽結構124可降低電感器110中的互感，以避免半導體裝置120A產生上述的渦電流，進而有效地維持電感器110的品質因數值。
另外，在一些其他的相關技術中，金氧半電容器結構需利用至少三層金屬層實現。
相較於上述其他的相關技術，本揭示中的金氧半電容器結構122僅利用兩層金屬層(第一金屬層M1以及第二金屬層M2)來實現。據此，本揭示的金氧半電容器結構122具有低成本以及結構簡單的優點。
再次參考第3圖。第一金屬層M1包含第一導電部件M11以及至少一第二導電部件M12。在第3圖的例子中，第一金屬層M1包含兩個第二導電部件M12。第一導電部件M11用以接收第一電壓。第二金屬層M2用以接收第二電壓。第二電壓相異於第一電壓。舉例而言，第一電壓可大於第二電壓。在一些實施例中，第一電壓為正電壓，且第二電壓為地電壓。
再次參考第4圖。第一導電部件M11透過第一連接通孔V1連接多晶矽層1221。再次參考第3圖。氧化定義層1222透過第二連接通孔V2連接第一金屬層M1的第二導電部件M12。第一金屬層M1的導電部件M12透過第三連接通孔V3連接第二金屬層M2。由於氧化定義層1222連接第一金屬層M1的第二導電部件M12以及第二金屬層M2，因此氧化定義層1222、第一金屬層M1的第二導電部件M12以及第二金屬層M2的電壓位準會相同。
再次參考第2圖。第一金屬層M1的第一導電部件M11於方向X與方向Y所形成的平面上的投影範圍位於第二金屬層M2於方向X與方向Y所形成的平面上的投影範圍內。換句話說，第一金屬層M1的第一導電部件M11於方向X與方向Y所形成的平面上的投影範圍的面積小於第二金屬層M2於方向X與方向Y所形成的平面上的投影範圍的面積。方向X以及方向Y平行於方向Z。
第二導電部件M12大約呈H狀。詳細而言，第二導電部件M12包含第一導電段C1、第二導電段C2以及第三導電段C3。第一導電段C1透過第二連接通孔V2連接氧化定義層1222。第二導電段C2透過該第三連接通孔V3連接第二金屬層M2。第三導電段C3連接第一導電段C1以及第二導電段C2。第三導電段C3垂直於第一導電段C1以及第二導電段C2設置。第一導電段C1平行於第二導電段C2設置。第一導電段C1以及第二導電段C2沿方向X延伸。第三導電段C3沿方向Y延伸。
在一些相關技術中，金氧半電容器結構會有電容值較大以及較多迴路(loop)的缺點，這些都不利於金氧半電容器結構的品質因數值。
相較於上述的相關技術，在第2圖的實施例中，由於第二導電部件M12是由多個導電段形成，且第二導電部件M12於方向X與方向Y所形成的平面上的投影範圍與多晶矽層1221於方向X與方向Y所形成的平面上的投影範圍重疊的較少(僅第二導電段C2以及第三導電段C3與多晶矽層1221重疊)，因此可降低電容值(例如：寄生電容值)且減少迴路的形成，以提高品質因數值。
在第2圖的例子中，第一導電段C1的長度大於第二導電段C2的長度。在一些其他的實施例中，第一導電段C1的長度可等於或小於第二導電段C2的長度。
以第2圖示例而言，圖面左方的該些第一連接通孔V1的連線方向即為方向Y，圖面上方的該些第二連接通孔V2的連線方向即為方向X。方向Y垂直於方向X。也就是說，圖面左方的該些第一連接通孔V1的連線方向垂直於圖面上方的該些第二連接通孔V2的連線方向。圖面上方的該些第二連接通孔V2以及圖面下方的該些第二連接通孔V2分別設置於多晶矽層1221的兩側。
以第2圖示例而言，圖面左方的該些第一連接通孔V1的連線方向即為方向Y，圖面上方的該些第三連接通孔V3的連線方向即為方向X。方向Y垂直於方向X。也就是說，圖面左方的該些第一連接通孔V1的連線方向垂直於圖面上方的該些第三連接通孔V3的連線方向。
需特別注意的是，第2圖中該些第一連接通孔V1的數量、該些第二連接通孔V2的數量以及該些第三連接通孔V3的數量僅用以示例，各種適用的數量皆在本揭示的範圍中。
在一些實施例中，第2圖的半導體裝置120A可沿一方向重覆設置且連接。舉例而言，第2圖的半導體裝置120A可沿方向X重覆設置且連接，以形成較大的半導體裝置且可用於需要較大尺寸的應用中。
參考第5圖。第5圖是依照本揭示一些實施例所繪示的半導體裝置120B的示意圖。第5圖的半導體裝置120B與第2圖的半導體裝置120A之間的主要差異為，第5圖的半導體裝置120B的第一金屬層M1的該些第二導電部件M12呈長方狀。在第5圖的例子中，由於半導體裝置120B呈長方狀，且第二導電部件M12於方向X與方向Y所形成的平面上的投影範圍與多晶矽層1221於方向X與方向Y所形成的平面上的投影範圍重疊的較多，因此其電容值較大。另外，第一導電部件M11與第二導電部件M12之間的電容值也會較大。據此，第5圖的半導體裝置120B可用於需要較大電容值的應用中。
在一些實施例中，第5圖的半導體裝置120B可沿一方向重覆設置且連接。舉例而言，第5圖的半導體裝置120B可沿方向X重覆設置且連接，以形成較大的半導體裝置且可用於需要較大尺寸的應用中。
參考第6圖。第6圖是依照本揭示一些實施例所繪示的半導體裝置120C的示意圖。第6圖的半導體裝置120C與第2圖的半導體裝置120A之間的其中一個主要差異為，半導體裝置120C僅包含圖面左方的該些第一連接通孔V1而不包含第2圖圖面右方的該些第一連接通孔V1。另外，第6圖的半導體裝置120C與第2圖的半導體裝置120A之間的另一個主要差異為，圖面下方的第二導電部件M12僅包含第一導電段C1而不包含第2圖圖面下方的第二導電段C2、第三導電段C3以及第三連接通孔V3。
在第6圖的實施例中，由於第二導電部件M12於方向X與方向Y所形成的平面上的投影範圍與多晶矽層1221於方向X與方向Y所形成的平面上的投影範圍重疊的較少(少了第2圖圖面下方的第二導電段C2以及第三導電段C3與多晶矽層1221重疊的部分)，因此可更加有效地降低電容值(例如：寄生電容值)且減少迴路的形成，以提高品質因數值。
在一些實施例中，第6圖的半導體裝置120C可沿一方向重覆設置且連接。舉例而言，第6圖的半導體裝置120C可沿方向X重覆設置且連接，以形成較大的半導體裝置且可用於需要較大尺寸的應用中。
綜上所述，本揭示的半導體裝置可利用兩金屬層實現金氧半電容器結構以及圖案化屏蔽結構，且可提高品質因數值。
雖然本揭示已以實施方式揭示如上，然其並非用以限定本揭示，任何本領域具通常知識者，在不脫離本揭示之精神和範圍內，當可作各種之更動與潤飾，因此本揭示之保護範圍當視後附之申請專利範圍所界定者為準。
110:電感器 120:半導體裝置 120A:半導體裝置 120B:半導體裝置 120C:半導體裝置 122:金氧半電容器結構 1221:多晶矽層 1222:氧化定義層 1223,M1:第一金屬層 124:圖案化屏蔽結構 AA’:剖面線 BB’:剖面線 M11:第一導電部件 M12:第二導電部件 M2:第二金屬層 V1:第一連接通孔 V2:第二連接通孔 V3:第三連接通孔 X:方向 Y:方向 Z:方向 C1:第一導電段 C2:第二導電段 C3:第三導電段
為讓本揭示之上述和其他目的、特徵、優點與實施例能夠更明顯易懂，所附圖式之說明如下： 第1圖是依照本揭示一些實施例所繪示的一電感器以及一半導體裝置的示意圖； 第2圖是依照本揭示一些實施例所繪示的一半導體裝置的示意圖； 第3圖是依照本揭示一些實施例所繪示的第2圖中一剖面線的剖面圖； 第4圖是依照本揭示一些實施例所繪示的第2圖中一剖面線的剖面圖； 第5圖是依照本揭示一些實施例所繪示的一半導體裝置的示意圖；以及 第6圖是依照本揭示一些實施例所繪示的一半導體裝置的示意圖。
120A:半導體裝置
122:金氧半電容器結構
1221:多晶矽層
1222:氧化定義層
1223,M1:第一金屬層
124:圖案化屏蔽結構
AA’:剖面線
BB’:剖面線
M11:第一導電部件
M12:第二導電部件
M2:第二金屬層
V1:第一連接通孔
V2:第二連接通孔
V3:第三連接通孔
X:方向
Y:方向
C1:第一導電段
C2:第二導電段
C3:第三導電段

Claims (10)

  1. 一種半導體裝置，設置於一電感器之下，其中該半導體裝置包含：一金氧半電容器結構，包含：一多晶矽層；一氧化定義層；以及一第一金屬層，連接該多晶矽層以及該氧化定義層；以及一圖案化屏蔽結構，設置於該金氧半電容器結構之上且包含一第二金屬層。
  2. 如請求項1所述的半導體裝置，其中該第一金屬層包含一第一導電部件以及至少一第二導電部件，其中該第一導電部件透過一第一連接通孔(via)連接該多晶矽層，且該至少一第二導電部件透過一第二連接通孔連接該氧化定義層。
  3. 如請求項2所述的半導體裝置，其中該至少一第二導電部件呈H狀。
  4. 如請求項2所述的半導體裝置，其中該第一導電部件於一平面上的一第一投影範圍位於該第二金屬層於該平面上的一第二投影範圍內。
  5. 如請求項2所述的半導體裝置，其中該至少一第二導電部件透過一第三連接通孔連接該第二金屬層。
  6. 如請求項5所述的半導體裝置，其中該至少一第二導電部件包含：一第一導電段，透過該第二連接通孔連接該氧化定義層；一第二導電段，透過該第三連接通孔連接該第二金屬層；以及一第三導電段，連接該第一導電段以及該第二導電段，其中該第一導電段平行於該第二導電段設置。
  7. 如請求項5所述的半導體裝置，其中複數個該第一連接通孔的一第一連線方向垂直於複數個該第二連接通孔的一第二連線方向。
  8. 如請求項2所述的半導體裝置，其中該第一導電部件用以接收一第一電壓，且該第二金屬層用以接收一第二電壓。
  9. 如請求項2所述的半導體裝置，其中該至少一第二導電部件呈長方狀。
  10. 一種金氧半電容器結構，設置於一圖案化屏 蔽結構之下，其中該金氧半電容器結構包含：一多晶矽層；一氧化定義層；以及一第一金屬層，透過一第一連接通孔連接該多晶矽層，且透過一第二連接通孔連接該氧化定義層，其中該圖案化屏蔽結構包含一第二金屬層，且該第一金屬層透過一第三連接通孔連接該第二金屬層，其中該圖案化屏蔽結構設置於一電感器之下。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11626366B2 (en) * 2021-06-22 2023-04-11 Silicon Laboratories Inc. Shielding using layers with staggered trenches

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW473824B (en) * 1999-11-18 2002-01-21 Infineon Technologies Corp Optimized decoupling capacitor using lithographic dummy filler
TW503439B (en) * 2000-01-21 2002-09-21 United Microelectronics Corp Combination structure of passive element and logic circuit on silicon on insulator wafer
CN105449007A (zh) * 2014-09-02 2016-03-30 无锡华润上华半导体有限公司 一种叠加电容及其制作方法
TW201628032A (zh) * 2015-01-27 2016-08-01 瑞昱半導體股份有限公司 積體電感結構及其製造方法
US10673326B2 (en) * 2017-11-27 2020-06-02 Lapis Semiconductor Co., Ltd. Semiconductor device including boosting circuit with plural pump circuits

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI228295B (en) * 2003-11-10 2005-02-21 Shih-Hsien Tseng IC structure and a manufacturing method
US7154734B2 (en) * 2004-09-20 2006-12-26 Lsi Logic Corporation Fully shielded capacitor cell structure
US7510928B2 (en) * 2006-05-05 2009-03-31 Tru-Si Technologies, Inc. Dielectric trenches, nickel/tantalum oxide structures, and chemical mechanical polishing techniques
CN100483235C (zh) * 2006-12-04 2009-04-29 中芯国际集成电路制造(上海)有限公司 硅基液晶显示器单元及其形成方法
US20140117501A1 (en) * 2012-10-25 2014-05-01 Taiwan Semiconductor Manufacturing Co., Ltd. Differential moscap device
TWI692787B (zh) 2019-09-20 2020-05-01 瑞昱半導體股份有限公司 電容器結構

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW473824B (en) * 1999-11-18 2002-01-21 Infineon Technologies Corp Optimized decoupling capacitor using lithographic dummy filler
TW503439B (en) * 2000-01-21 2002-09-21 United Microelectronics Corp Combination structure of passive element and logic circuit on silicon on insulator wafer
CN105449007A (zh) * 2014-09-02 2016-03-30 无锡华润上华半导体有限公司 一种叠加电容及其制作方法
TW201628032A (zh) * 2015-01-27 2016-08-01 瑞昱半導體股份有限公司 積體電感結構及其製造方法
US10673326B2 (en) * 2017-11-27 2020-06-02 Lapis Semiconductor Co., Ltd. Semiconductor device including boosting circuit with plural pump circuits

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