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TWI748359B - 動態隨機存取記憶體元件及其製造方法 - Google Patents

動態隨機存取記憶體元件及其製造方法 Download PDF

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TWI748359B
TWI748359B TW109106537A TW109106537A TWI748359B TW I748359 B TWI748359 B TW I748359B TW 109106537 A TW109106537 A TW 109106537A TW 109106537 A TW109106537 A TW 109106537A TW I748359 B TWI748359 B TW I748359B
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王振志
何立瑋
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王振志
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Abstract

一種動態隨機存取記憶體元件包含形成於半導體基材上之複數條位元線、複數條第一隔離帶、複數條第二隔離帶、形成於該等第一隔離帶與該等第二隔離帶之間之複數個電晶體、複數條字元線以及形成於該等第一隔離帶與該等第二隔離帶上方之複數個電容器。半導體基材定義縱向方向、橫向方向、複數個沿該縱向方向的列以及複數個沿橫向方向的行。該等第一隔離帶與該等第二隔離帶沿縱向方向延伸。每一個電晶體對應該等列中之一個列與該等行中之一個行。位在每一條第一隔離帶之一側之該等電晶體與位在該條第一隔離帶之另一側之該等電晶體係交錯排列。

Description

動態隨機存取記憶體元件及其製造方法
本發明關於一種動態隨機存取記憶體(dynamic random access memory,DRAM)元件及製造該動態隨機存取記憶體元件之方法，並且特別是關於一種包含複數個垂直電流型態扇形場效電晶體(fan-shaped field effect transistor,FanFET)的動態隨機存取記憶體元件及製造該動態隨機存取記憶體之方法。
請參閱圖1及圖2，該等圖式示意地描繪由美國專利案公開號第2019123060A1號所揭露的垂直電流型態扇形場效電晶體1。圖1係垂直電流型態扇形場效電晶體1的外觀視圖。圖2係圖1中垂直電流型態扇形場效電晶體1沿A-A線的剖面視圖。
如圖1及圖2所示，先前技術的垂直電流型態扇形場效電晶體1的包含由半導體材料形成的柱體10、閘極介電層12以及閘極導體14。由半導體材料形成的柱體10係沿半導體基材(未繪示於圖1及圖2中)的橫向方向T延伸。半導體基材並且定義如圖1所示的法向方向N以及縱向方向L。
由半導體材料形成的柱體10具有垂直半導體基材的橫向方向T的基礎側面100、與基礎側面相對的錐形側面101、平行橫向方向T的頂面102、與頂面102相對的底面103、相鄰基礎側面100與錐形側面101的前側面104以及與前側 面104相對的後側面105。於由半導體材料形成的柱體10中，第一細長部份106夾在基礎側面100、前側面104、頂面102以及後側面105之間係形成源極區域。第二細長部份107夾在基礎側面100、前側面104、後側面105以及底面103之間係形成汲極區域。板狀部份108位於基礎側面100上，並且位於第一細長部份106與第二細長部份107之間係形成通道區域。由半導體材料形成的柱體10的其他部份係形成本體區域。閘極介電層12係形成以被覆由半導體材料形成的柱體10的基礎側面100。閘極導體14係形成以被覆閘極介電層12。
顯見地，於垂直電流型態扇形場效電晶體1中，由半導體材料形成的柱體10係沿半導體基材的橫向方向T延伸，並且形成源極區域的第一細長部份106與形成汲極區域的第二細長部份107係相對地排列於由半導體材料形成的柱體10內的上部與下部。
為了實現較小的尺寸，先前技術的動態隨機存取記憶體元件利用各種垂直電晶體。以此種方式，藉由使用堆疊在單元電容器下方或上方的垂直晶體管，動態隨機存取記憶體元件可以具有4F2的單元尺寸，其中F表示製程特徵尺寸(亦即，最小微影特徵尺寸)。然而，4F2的單元尺寸已經是這些先前技術的動態隨機存取記憶體元件的極限。
因此，本發明所欲解決之一技術問題在於提供一種包含複數個垂直電流型態扇形場效電晶體的動態隨機存取記憶體元件及製造該動態隨機存取記憶體之方法。特別地，根據本發明之動態隨機存取記憶體元件可以具有小於4F2的單元尺寸。
根據本發明之一較佳實施例之動態隨機存取記憶體元件包含半導體基材、複數條位元線、複數條第一隔離 帶、複數條第二隔離帶、複數條堆疊帶、複數個電晶體、複數條字元線、第二絕緣層、複數個轉接通孔接觸、第三絕緣層以及複數個電容器。半導體基材定義縱向方向、橫向方向、法向方向、複數個沿半導體基材的縱向方向的列以及複數個沿半導體基材的橫向方向的行。複數條位元線係形成於半導體基材上。每一條位元線對應複數個行中之一個行，並且沿對應的行延伸。複數條第一隔離帶係形成於複數條位元線上，並且沿半導體基材的縱向方向延伸。每一條第一隔離帶具有各自的(respective)第一縱向邊緣以及各自的第二縱向邊緣。複數條第二隔離帶係形成於複數條位元線上，並且沿半導體基材的縱向方向延伸。每一條第二隔離帶具有各自的第三縱向邊緣以及各自的第四縱向邊緣。複數條第一隔離帶以及複數條第二隔離帶係交替排列。複數條堆疊帶係由形成於複數條位元線上之第一半導體層、形成於第一半導體層上之第一絕緣層以及形成於第一絕緣層上之第二半導體層所構成。每一條堆疊帶對應複數條第一隔離帶中之一條第一隔離帶與複數條第二隔離帶中之一條第二隔離帶，並且係位於對應的第一隔離帶與對應的第二隔離帶之間。每一條堆疊帶具有複數個凹陷。複數個凹陷係形成於第一絕緣層處，並且面向其對應的第二隔離帶之第三縱向邊緣或第四縱向邊緣。位在每一條第一隔離帶之一側之該等凹陷與位在該條第一隔離帶之另一側之該等凹陷係交錯排列。每一個凹陷對應複數個列中之一個列與複數個行中之一個行。
每一個電晶體對應該等凹陷中之一個凹陷，並且包含由半導體材料形成之柱體。每一個柱體係配合對應的凹陷，並且沿半導體基材的橫向方向延伸。每一個柱體具有各自的平行半導體基材的法向方向之基礎側面、各自的與基礎側面相對之錐形側面、各自的垂直半導體基材的法向方向之第一頂面、各自的與第一頂面相對之底面、各自的相鄰基礎側面與錐形側面之前側面以及各自的與前側面相對之後側 面。在每一個由半導體材料形成之柱體中，各自的第一細長部份夾在第一頂面、基礎側面、前側面以及後側面之間係形成各自的源極區域。各自的第二細長部份夾在底面、基礎側面、前側面以及後側面之間係形成各自的汲極區域。各自的板狀部份位於基礎側面上且位於第一細長部份與第二細長部份之間係形成各自的通道區域。該個柱體之其他部份係形成各自的本體區域。每一個電晶體並且包含各自的被覆對應的由半導體材料形成之柱體之基礎側面之閘極氧化物/介電多層結構、各自的被覆閘極氧化物/介電多層結構之閘極導體、各自的第一子位元線以及各自的第二子位元線。該各自的第一子位元線係形成於第一半導體層處且連接於汲極區域與對應該個電晶體之位元線之間。該各自的第二子位元線係形成於第二半導體層處且連接源極區域。每一條字元線對應複數個列中之一個列，並且連接沿著對應的列排列之該等閘極導體。第二絕緣層係形成於第二半導體層、複數條第一隔離帶以及複數條第二隔離帶上。每一個轉接通孔接觸對應複數個第二子位元線中之一個第二子位元線，並且係形成以貫穿第二絕緣層進而連接對應的第二子位元線。第三絕緣層係形成於第二絕緣層以及複數個轉接通孔接觸上。每一個電容器對應複數個轉接通孔接觸中之一個轉接通孔接觸，並且係形成以貫穿第三絕緣層進而連接對應的轉接通孔接觸。
於一具體實施例中，由半導體材料形成的柱體的基礎側面可以是平面、凸面或凹面等。
於一具體實施例中，於每一個電晶體中，由半導體材料形成的柱體的第一頂面、閘極氧化物/介電多層結構的第二頂面以及閘極導體的第三頂面所組成的組合面可以呈現半橢圓形、半圓形、三角形、拇指形或梯形等形狀。
理論上，根據本發明之動態隨機存取記憶體元件之單元尺寸係等於製程特徵尺寸平方的3.5倍。
進一步，根據本發明之動態隨機存取記憶體元件還包含第四絕緣層以及複數條連接線。第四絕緣層係形成以被覆半導體基材以及複數條位元線。每一條連接線對應複數條第一子位元線中之一條第一子位元線以及複數條位元線中之一條位元線，並且係形成以貫穿第四絕緣層進而連接於對應的第一子位元線與對應的位元線之間。
根據本發明之一較佳實施例之製造動態隨機存取記憶體元件的方法，首先，係於半導體基材上，形成複數條位元線。半導體基材定義縱向方向、橫向方向、法向方向、複數個沿縱向方向的列以及複數個沿橫向方向的行。每一條位元線對應複數個行中之一個行，並且沿對應的行延伸。接著，根據本發明之方法係於複數條位元線上，形成第一半導體層。接著，根據本發明之方法係於第一半導體層上，形成第一絕緣層。接著，根據本發明之方法係於第一絕緣層上，形成第二半導體層。接著，根據本發明之方法係形成複數條平行半導體基材的縱向方向之第一溝槽。複數條第一溝槽貫穿第一半導體層、第一絕緣層以及第二半導體層。每一條第一溝槽具有各自的第一縱向側壁、各自的第二縱向側壁以及複數個向內突出的突出體。位於每一條第一溝槽之第一縱向側壁上之該等突出體與位於第二縱向側壁上之該等突出體係交錯排列。接著，根據本發明之方法係形成複數條第一隔離帶。每一條第一隔離帶係填充於複數條第一溝槽中之一條第一溝槽，致使複數條堆疊帶與複數條第一隔離帶係交替排列。複數條堆疊帶係由第一半導體層、第一絕緣層以及第二半導體層所構成。接著，根據本發明之方法係形成複數條平行半導體基材的縱向方向之第二溝槽。每一條第二溝槽係形成於該等堆疊帶中之一條堆疊帶之一部份上，並且貫穿第一半導體層、第一絕緣層以及第二半導體層。每一條第二溝槽具有各自的第三縱向側壁以及各自的第四縱向側壁。接著，根據本發明之方法係對每一條第二溝槽之第三縱向側壁與第 四縱向側壁上之第一半導體層以及第二半導體層部份摻雜，以於第一半導體層上形成複數個第一導電部份以及於第二半導體層上形成複數個第二導電部份。每一個第一導電部份與每一個第二導電部份對應複數個突出體中之一個突出體。接著，根據本發明之方法係移除第一絕緣層之複數個殘留部份。每一個殘留部份對應複數個突出體中之一個突出體，致使複數個凹陷係形成於每一個第二溝槽之第三縱向側壁以及第四縱向側壁上。位在每一條第一隔離帶之一側之該等凹陷與位在該條第一隔離帶之另一側之該等凹陷係交錯排列。每一個凹陷對應複數個列中之一個列與複數個行中之一個行。接著，根據本發明之方法係形成由半導體材料形成之複數個柱體。由半導體材料形成之複數個柱體係根據複數個列以及複數個行排列。由半導體材料形成之每一個柱體係配合該等凹陷中之一個凹陷，並且沿半導體基材的橫向方向延伸。每一個柱體具有各自的平行半導體基材的法向方向之基礎側面、各自的與基礎側面相對之錐形側面、各自的垂直半導體基材的法向方向之第一頂面、各自的與第一頂面相對之底面、各自的相鄰基礎側面與錐形側面之前側面以及各自的與前側面相對之後側面。在由半導體材料形成之每一個柱體中，各自的第一細長部份夾在第一頂面、基礎側面、前側面以及後側面之間係形成各自的源極區域。各自的第二細長部份夾在底面、基礎側面、前側面以及後側面之間係形成各自的汲極區域。各自的板狀部份位於基礎側面上且位於第一細長部份與第二細長部份之間係形成各自的通道區域。該個柱體之其他部份係形成各自的本體區域。每一個第一導電部份做為複數條第一子位元線中之一條第一子位元線。每一條第一子位元線對應複數個柱體中之一個柱體，並且連接於對應的柱體之汲極區域與對應該個柱體之位元線之間。每一個第二導電部份做為複數條第二子位元線中之一條第二子位元線。每一條第二子位元線對應複數個柱體中之一個柱體，並 且連接於對應的柱體之源極區域。接著，根據本發明之方法係形成複數個閘極氧化物/介電多層結構。每一個閘極氧化物/介電多層結構被覆由半導體材料形成複數個柱體中之一個柱體之基礎側面。接著，根據本發明之方法係形成複數個導體層。每一個導體層被覆複數條第二溝槽中之一條第二溝槽之第三縱向側壁與第四縱向側壁中之其一。接著，根據本發明之方法係對複數個導體層進行部份蝕刻，以形成複數個閘極導體以及複數條字元線。每一個閘極導體被覆複數個閘極氧化物/介電多層結構中之一個閘極氧化物/介電多層結構。每一條字元線對應複數個列中之一個列，並且連接沿著對應的列排列之該等閘極導體。接著，根據本發明之方法係形成複數條第二隔離帶。每一條第二隔離帶係填充於複數條第二溝槽中之一條第二溝槽。接著，根據本發明之方法係於第二半導體層、複數條第一隔離帶以及複數條第二隔離帶上，形成第二絕緣層。接著，根據本發明之方法係形成複數個轉接通孔接觸。每一個轉接通孔接觸對應複數個第二子位元線中之一個第二子位元線，並且係形成以貫穿第二絕緣層進而連接對應的第二子位元線。接著，根據本發明之方法係於第二絕緣層以及複數個轉接通孔接觸上，形成第三絕緣層。最後，根據本發明之方法係形成複數個電容器。每一個電容器對應複數個轉接通孔接觸中之一個轉接通孔接觸，並且係形成以貫穿第三絕緣層進而連接對應的轉接通孔接觸。
與先前技術不同，根據本發明之動態隨機存取記憶體元件包含複數個垂直電流型態扇形場效電晶體，並且可以具有小於4F2的單元尺寸。
關於本發明之優點與精神可以藉由以下的發明詳述及所附圖式得到進一步的瞭解。
1:垂直電流型態扇形場效電晶體
10:柱體
100:基礎側面
101:錐形側面
102:頂面
103:底面
104:前側面
105:後側面
106:第一細長部份
107:第二細長部份
108:板狀部份
12:閘極介電層
14:閘極導體
2:動態隨機存取記憶體元件
20:記憶體單元串
202:記憶體單元塊
21:半導體基材
212:列
214:行
22:位元線
23:第一隔離帶
232:第一縱向邊緣
234:第二縱向邊緣
24:第二隔離帶
242:第三縱向邊緣
244:第四縱向邊緣
25:堆疊帶
252:凹陷
26:電晶體
260:半導體材料
262:柱體
2620:基礎側面
2621:錐形側面
2622:第一頂面
2623:底面
2624:前側面
2625:後側面
2626:第一細長部份
2627:第二細長部份
2628:板狀部份
264:閘極氧化物/介電層
266:閘極導體
267:第一子位元線
268:第二子位元線
27:字元線
28:第二絕緣層
29:轉接通孔接觸
30:電容器
302:頂電極
304:高介電值介電層
306:底電極
31:第一半導體層
312:第一導電部份
32:第一絕緣層
33:第二半導體層
332:第二導電部份
34:第四絕緣層
35:連接線
36:第一溝槽
362:第一縱向側壁
364:第二縱向側壁
366:突出體
37:第二溝槽
372:第三縱向側壁
374:第四縱向側壁
38:第三絕緣層
39:導電墊
40:導體層
BL0至BLm-1:位元線
Q0至Qn-1:電晶體
C0至Cn-1:電容器
W0至Wn-1:字元線
SR:源極區域
DR:汲極區域
CR:通道區域
L:縱向方向
T:橫向方向
N:法向方向
圖1係先前技術的垂直電流型態場效電晶體的外觀視圖。
圖2係圖1中垂直電流型態場效電晶體沿A-A線的剖面視圖。
圖3係根據本發明之一較佳具體實例之動態隨機存取記憶體元件的等效電路圖。
圖4係根據本發明之較佳具體實例之動態隨機存取記憶體元件內部之部份結構的外觀視圖。
圖5係圖4中根據本發明之動態隨機存取記憶體元件之電晶體沿B-B線的剖面視圖。
圖6係根據本發明之動態隨機存取記憶體元件移除頂部結構或單元的頂視圖。
圖7係根據本發明之動態隨機存取記憶體元件的頂視圖。
圖8係圖7中根據本發明之動態隨機存取記憶體元件沿C-C線的剖面視圖。
圖9係藉由根據本發明之方法所製造的動態隨機存取記憶體元件的半成品之頂視圖。
圖10係圖9中動態隨機存取記憶體元件之半成品沿D-D線的剖面視圖。
圖11係藉由根據本發明之方法所製造的動態隨機存取記憶體元件的半成品之另一頂視圖。
圖12係圖11中動態隨機存取記憶體元件之半成品沿E-E線的剖面視圖。
圖13係藉由根據本發明之方法所製造的動態隨機存取記憶體元件的半成品之另一頂視圖。
圖14係圖13中動態隨機存取記憶體元件之半成品沿F-F線的剖面視圖。
圖15係藉由根據本發明之方法所製造的動態隨機存取記憶體元件的半成品之另一頂視圖。
圖16係圖15中動態隨機存取記憶體元件之半成品沿G-G線的剖面視圖。
圖17係藉由根據本發明之方法所製造的動態隨機存取記憶體元件的半成品之另一頂視圖。
圖18係圖17中動態隨機存取記憶體元件之半成品沿H-H線的剖面視圖。
圖19係藉由根據本發明之方法所製造的動態隨機存取記憶體元件的半成品之另一頂視圖。
圖20係圖19中動態隨機存取記憶體元件之半成品沿I-I線的剖面視圖。
圖21係藉由根據本發明之方法所製造的動態隨機存取記憶體元件的半成品之另一頂視圖。
圖22係圖21中動態隨機存取記憶體元件之半成品沿J-J線的剖面視圖。
圖23係根據本發明之動態隨機存取記憶體元件之一變形移除頂部結構或單元的頂視圖。
圖24係根據本發明之動態隨機存取記憶體元件之另一變形移除頂部結構或單元的頂視圖。
圖25係根據本發明之動態隨機存取記憶體元件之另一變形移除頂部結構或單元的頂視圖。
請參閱圖3，圖3係根據本發明之一較佳具體實例之動態隨機存取記憶體元件2的等效電路圖。更詳細地說，圖3係具有垂直通道結構的動態隨機存取記憶體元件2的等效電路圖。
如圖3所示，於根據本發明之動態隨機存取記憶體元件2內之記憶體單元陣列包含沿橫向方向T的複數個記憶體單元串20。每一個記憶體單元串20係由並聯至複數條位元線(BL0至BLm-1)中對應的一條位元線(BL0至BLm-1)的複數個記憶體單元塊202所構成。每一個記憶體單元串20包含複數條位元線(BL0至BLm-1)中對應的一條位元線(BL0至BLm-1)、複數個電晶體(Q0至Qn-1)以及複數個電容器(C0至Cn-1)。每一個記憶體單元塊202係由複數個電晶體(Q0至Qn-1)中之一個電晶體(Q0至Qn-1)以及複數個電容器(C0至Cn-1)中之一個電容器(C0至Cn-1)所構成。每一個電晶體(Q0至Qn-1)係以其汲極連接至其對應的位元線(BL0至BLm-1)，並且以其源極連接至其對應的電容器(C0至Cn-1)之一個端點。每一個電容器(C0至Cn-1)係以其另一個端點接地。複數條字元線(W0至Wn-1)的每一條字元線(W0至Wn-1)對應複數個列中之一個列，並且係連接位在同一個列上之該等電晶體的閘極。
請參閱圖4、圖5、圖6、圖7及圖8，該等圖式示意地描繪根據本發明之較佳具體實施例之電晶體2。圖4 係根據本發明之較佳具體實例之動態隨機存取記憶體元件2內部之部份結構的外觀視圖。圖5係圖4中根據本發明之動態隨機存取記憶體元件2之電晶體26沿B-B線的剖面視圖。圖6係根據本發明之動態隨機存取記憶體元件2移除頂部結構或單元的頂視圖。圖7係根據本發明之動態隨機存取記憶體元件2的頂視圖。圖8係圖7中根據本發明之動態隨機存取記憶體元件2沿C-C線的剖面視圖。根據本發明之動態隨機存取記憶體元件2主要係由複數個如圖1及圖2所示的電晶體所構成。並且，請參閱圖14，圖14係根據本發明之動態隨機存取記憶體元件2於製造過程中之半成品的剖面視圖。
如圖4至圖8及圖14所示，根據本發明之較佳實施例之動態隨機存取記憶體元件2包含半導體基材21、複數條位元線22、複數條第一隔離帶23、複數條第二隔離帶24、複數條堆疊帶25(如圖14所示)、複數個電晶體26、複數條字元線27、第二絕緣層28、複數個轉接通孔接觸29、第三絕緣層38以及複數個電容器30。於圖6及圖7中，虛線代表形成於複數個電容器30以及數個電晶體26之下的複數條位元線22。
半導體基材21定義縱向方向L、橫向方向T、法向方向N、複數個沿半導體基材21的縱向方向L的列212以及複數個沿半導體基材21的橫向方向T的行214。
複數條位元線22係形成於半導體基材21上。每一條位元線22對應複數個行214中之一個行214，並且沿對應的行214延伸。
複數條第一隔離帶23係形成於複數條位元線22上，並且沿半導體基材21的縱向方向L延伸。每一條第一隔離帶23具有各自的第一縱向邊緣232以及各自的第二縱向邊緣234。複數條第二隔離帶24係形成於複數條位元線22上， 並且沿半導體基材21的縱向方向L延伸。每一條第二隔離帶24具有各自的第三縱向邊緣242以及各自的第四縱向邊緣244。複數條第一隔離帶23以及複數條第二隔離帶24係交替排列。
同樣如圖14所示，複數條堆疊帶25係由形成於複數條位元線22上之第一半導體層31、形成於第一半導體層31上之第一絕緣層32以及形成於第一絕緣層32上之第二半導體層33所構成。須強調的是，第一絕緣層32僅在根據本發明之動態隨機存取記憶體元件2的製造過程中存在，並且在根據本發明之動態隨機存取記憶體元件2被製造完成後，第一絕緣層32係完全移除。
每一條堆疊帶25對應複數條第一隔離帶23中之一條第一隔離帶23與複數條第二隔離帶24中之一條第二隔離帶24。每一條堆疊帶25係位於其對應的第一隔離帶23與其對應的第二隔離帶24之間。每一條堆疊帶25具有複數個凹陷252。複數個凹陷252係形成於第一絕緣層32處，並且面向其對應的第二隔離帶24之第三縱向邊緣242或第四縱向邊緣244。位在每一條第一隔離帶23之一側之該等凹陷252與位在該條第一隔離帶23之另一側之該等凹陷252係交錯排列。每一個凹陷252對應複數個列212中之一個列212與複數個行214中之一個行214。
每一個電晶體26對應該等凹陷252中之一個凹陷252，並且包含由半導體材料260形成之柱體262。每一個柱體262係配合對應的凹陷252，並且沿半導體基材21的橫向方向T延伸。每一個柱體262具有各自的平行半導體基材21的法向方向N之基礎側面2620、各自的與基礎側面2620相對之錐形側面2621、各自的垂直半導體基材21的法向方向N之第一頂面2622、各自的與第一頂面2622相對之底面2623、各自的相鄰基礎側面2620與錐形側面2621之前側面 2624以及各自的與前側面2624相對之後側面2625。由半導體材料260形成之每一個柱體262並且具有各自的第一細長部份2626夾在第一頂面2622、基礎側面2620、前側面2624以及後側面2625之間係形成各自的源極區域SR。由半導體材料260形成之每一個柱體262並且具有各自的第二細長部份2627夾在底面2623、基礎側面2620、前側面2624以及後側面2625之間係形成各自的汲極區域DR。由半導體材料260形成之每一個柱體262並且具有各自的板狀部份2628位於基礎側面2620上且位於第一細長部份2626與第二細長部份2627之間係形成各自的通道區域CR。該個柱體262之其他部份係形成各自的本體區域。實際上，半導體材料260也可以覆蓋在第一隔離帶23的第一縱向邊緣232以及第二縱向邊緣234上。
於一些具體實施例中，形成柱體20的半導體材料可以是，例如，多晶矽材料。源極區域SR以及汲極區域DR可以摻雜n型態摻雜劑(例如，磷或砷)或者摻雜p型態摻雜劑(例如，硼)。通道區域CR可以摻雜與源極區域SR以及汲極區域DR不同導電型態的摻雜劑。本體區域遠離通道區域CR、源極區SR與汲極區域DR的一部分可選地摻雜特定的摻雜劑。
每一個電晶體26並且包含各自的被覆對應的由半導體材料260形成之柱體262之基礎側面2620之閘極氧化物/介電多層結構264、各自的被覆閘極氧化物/介電多層結構264之閘極導體266、各自的第一子位元線267以及各自的第二子位元線268。該各自的第一子位元線267係形成於第一半導體層31處且連接於汲極區域DR與對應該個電晶體26之位元線22之間。該各自的第二子位元線268係形成於第二半導體層33處且連接源極區域SR。每一條字元線27對應複數個列212中之一個列212，並且連接沿著對應的列212排列之該 等閘極導體266。
第二絕緣層28係形成於第二半導體層33、複數條第一隔離帶23以及複數條第二隔離帶24上。每一個轉接通孔接觸29對應複數個第二子位元線268中之一個第二子位元線268，並且係形成以貫穿第二絕緣層28進而連接其對應的第二子位元線268。
第三絕緣層38係形成於第二絕緣層28以及複數個轉接通孔接觸29上。每一個電容器30對應複數個轉接通孔接觸29中之一個轉接通孔接觸29，並且係形成以貫穿第三絕緣層38進而連接其對應的轉接通孔接觸29。複數個電容器30的結構可以參考圖8所示的範例，但並不以此為限。如圖8所示，每一個電容器30包含各自的底電極306、各自的頂電極302以及形成於各自的底電極306與各自的頂電極302之間的各自的高介電值介電層304。
於一具體實施例中，由半導體材料260形成的柱體262的基礎側面2620可以是平面、凸面或凹面等。
於一具體實施例中，於每一個電晶體26中，由半導體材料260形成的柱體262的第一頂面2622、閘極氧化物/介電多層結構264的第二頂面以及閘極導體266的第三頂面所組成的組合面可以呈現半橢圓形、半圓形、三角形、拇指形或梯形等形狀。
進一步，根據本發明之動態隨機存取記憶體元件2還包含第四絕緣層34以及複數條連接線35。第四絕緣層34係形成以被覆半導體基材21以及複數條位元線22。每一條連接線35對應複數條第一子位元線267中之一條第一子位元線267以及複數條位元線22中之一條位元線22，並且係形成以貫穿第四絕緣層34進而連接於對應的第一子位元線267與對應的位元線22之間。複數條連接線35具有穩定電流密度及 方向之功能。
同樣如圖7所示，每一個記憶體單元202被以邊長為2F的粗線平行四邊形包圍，其中F表示製程特徵尺寸。藉粗黑線平行四邊形，根據本發明之動態隨機存取記憶體元件2之單元尺寸係藉由下列公式計算：單元尺寸=8/4F×7/4F=3.5F2
因此，理論上，根據本發明之動態隨機存取記憶體元件2之單元尺寸係等於製程特徵尺寸平方的3.5倍。
請參閱圖9至圖20，該等圖式係示意地繪示由根據本發明之一較佳具體實例之方法所製造如圖4至圖8所示的動態隨機存取記憶體元件2。
請參閱圖9及圖10，圖9係由根據本發明之方法所製造的動態隨機存取記憶體元件2的半成品之頂視圖。圖10係圖9中動態隨機存取記憶體元件2之半成品沿D-D線的剖面視圖。如圖9及圖10所示，根據本發明之方法，首先，係於半導體基材21上，形成複數條位元線22。半導體基材21定義縱向方向L、橫向方向T、法向方向N、複數個沿縱向方向L的列212以及複數個沿橫向方向T的行214。每一條位元線22對應複數個行214中之一個行214，並且沿對應的行214延伸。
請參閱圖11及圖12，圖11係由根據本發明之方法所製造的動態隨機存取記憶體元件2的半成品之另一頂視圖。圖12係圖11中動態隨機存取記憶體元件2之半成品沿E-E線的剖面視圖。如圖11及圖12所示，接著，根據本發明之方法係形成第四絕緣層34以被覆半導體基材21以及位元線22。同樣如圖11及圖12所示，接著，根據本發明之方法係形成複數個導電墊39，每一個導電墊39對應複數個行214中之一個行214以及複數個列212中之兩個列212，並係 形成在其對應的行214以及其對應的兩個列212處，且貫穿第四絕緣層34進而接觸沿其對應的行214排列的位元線22。
請參閱圖13並再次參閱圖14，圖13係由根據本發明之方法所製造的動態隨機存取記憶體元件2的半成品之另一頂視圖。圖14係圖13中動態隨機存取記憶體元件2之半成品沿F-F線的剖面視圖。如圖13及圖14所示，接著，根據本發明之方法係於複數條位元線22上，形成第一半導體層31。接著，根據本發明之方法係於第一半導體層31上，形成第一絕緣層32。同樣如圖13及圖14所示，接著，根據本發明之方法係於第一絕緣層32上，形成第二半導體層33。同樣如圖13及圖14所示，接著，根據本發明之方法係形成複數條平行半導體基材21的縱向方向L之第一溝槽36。複數條第一溝槽36貫穿第一半導體層31、第一絕緣層32以及第二半導體層33。每一條第一溝槽36具有各自的第一縱向側壁362、各自的第二縱向側壁364以及複數個向內突出的突出體366。位於每一條第一溝槽36之第一縱向側壁362上之該等突出體366與位於第二縱向側壁364上之該等突出體366係交錯排列。
請參閱圖15及圖16，圖15係由根據本發明之方法所製造的動態隨機存取記憶體元件2的半成品之頂視圖。圖16係圖15中動態隨機存取記憶體元件2之半成品沿G-G線的剖面視圖。如圖15及圖16所示，接著，根據本發明之方法係形成複數條第一隔離帶23。每一條第一隔離帶23係填充於複數條第一溝槽36中之一條第一溝槽36，致使複數條堆疊帶25與複數條第一隔離帶23係交替排列。複數條堆疊帶25係由第一半導體層31、第一絕緣層32以及第二半導體層33所構成。每一條第一隔離帶23具有各自的第一縱向邊緣232以及各自的第二縱向邊緣234。
同樣如圖15及圖16所示，接著，根據本發明之 方法係形成複數條平行半導體基材21的縱向方向L之第二溝槽37。每一條第二溝槽37係形成於該等堆疊帶25中之一條堆疊帶25之一部份上，並且貫穿第一半導體層31、第一絕緣層32以及第二半導體層33。每一條第二溝槽37具有各自的第三縱向側壁372以及各自的第四縱向側壁374。
同樣如圖15及圖16所示，接著，根據本發明之方法係對每一條第二溝槽37之第三縱向側壁372與第四縱向側壁374上之第一半導體層31以及第二半導體層33部份摻雜，以於第一半導體層31上形成複數個第一導電部份312以及於第二半導體層33上形成複數個第二導電部份332。每一個第一導電部份312與每一個第二導電部份332對應複數個突出體366中之一個突出體366。
同樣如圖15及圖16所示，接著，根據本發明之方法係移除第一絕緣層32之複數個殘留部份。每一個殘留部份對應複數個突出體366中之一個突出體366，致使複數個凹陷252係形成於每一個第二溝槽37之第三縱向側壁372以及第四縱向側壁374上。位在每一條第一隔離帶23之一側之該等凹陷252與位在該條第一隔離帶23之另一側之該等凹陷252係交錯排列。每一個凹陷252對應複數個列212中之一個列212與複數個行214中之一個行214。
請參閱圖17及圖18，圖17係由根據本發明之方法所製造的動態隨機存取記憶體元件2的半成品之另一頂視圖。圖18係圖17中動態隨機存取記憶體元件2之半成品沿H-H線的剖面視圖。如圖17及圖18所示，接著，根據本發明之方法係形成由半導體材料260形成之複數個柱體262。由半導體材料260形成之複數個柱體262係根據複數個列212以及複數個行214排列。為了製造便利，形成柱體262的半導體材料260也可以被覆第一導電部份312以及第二導電部份332。
請再參閱圖4及圖5，由半導體材料260形成之每一個柱體262係配合複數個凹陷252中之一個凹陷252，並且沿半導體基材21的橫向方向T延伸。每一個柱體262具有各自的平行半導體基材21的法向方向N之基礎側面2620、各自的與基礎側面2620相對之錐形側面2621、各自的垂直半導體基材21的法向方向N之第一頂面2622、各自的與第一頂面2622相對之底面2623、各自的相鄰基礎側面2620與錐形側面2621之前側面2624以及各自的與前側面2624相對之後側面2625。由半導體材料260形成之每一個柱體262並且具有各自的第一細長部份2626夾在第一頂面2622、基礎側面2620、前側面2624以及後側面2625之間係形成各自的源極區域SR。由半導體材料260形成之每一個柱體262並且具有各自的第二細長部份2627夾在底面2623、基礎側面2620、前側面2624以及後側面2625之間係形成各自的汲極區域DR。由半導體材料260形成之每一個柱體262並且具有各自的板狀部份2628位於基礎側面2620上且位於第一細長部份2626與第二細長部份2627之間係形成各自的通道區域CR。由半導體材料260形成之每一個柱體262之其他部份係形成各自的本體區域。實際上，半導體材料260也可以覆蓋在複數條第二溝槽37之第三縱向側壁372與第四縱向側壁374上。
每一個第一導電部份312做為複數條第一子位元線267中之一條第一子位元線267。每一條第一子位元線267對應複數個柱體262中之一個柱體262，並且連接於對應的柱體262之汲極區域DR與對應該個柱體262之位元線22之間。每一個第二導電部份332做為複數條第二子位元線268中之一條第二子位元線268。每一條第二子位元線268對應複數個柱體262中之一個柱體262，並且連接於對應的柱體262之源極區域SR。
同樣如圖17及圖18所示，接著，根據本發明之 方法係形成複數個閘極氧化物/介電多層結構264。每一個閘極氧化物/介電多層結構264被覆由半導體材料260形成複數個柱體262中之一個柱體262之基礎側面2620。為了製造便利，複數個閘極氧化物/介電多層結構264也可以被覆於已被覆第一導電部份312以及第二導電部份332之半導體材料260上。
同樣如圖17及圖18所示，接著，根據本發明之方法係形成複數個導體層40。每一個導體層40被覆複數條第二溝槽37中之一條第二溝槽37之第三縱向側壁372與第四縱向側壁374中之其一。實際上，每一個導體層40也可以被覆在複數個閘極氧化物/介電多層結構264中之一個閘極氧化物/介電多層結構264以及半導體材料260上。
請參閱圖19及圖20，圖19係由根據本發明之方法所製造的動態隨機存取記憶體元件2的半成品之另一頂視圖。圖20係圖19中動態隨機存取記憶體元件2之半成品沿I-I線的剖面視圖。如圖19及圖20所示，接著，根據本發明之方法係對複數個導體層40進行部份蝕刻，以形成複數個閘極導體266以及複數條字元線27。每一個閘極導體266被覆複數個閘極氧化物/介電多層結構264中之一個閘極氧化物/介電多層結構264。每一條字元線27對應複數個列212中之一個列212，並且連接沿著其對應的列212排列之該等閘極導體266。為了增加複數個閘極導體266以及複數條字元線27的體積，在形成複數個導體層40之前，另一半導體材料(未繪示於圖18及圖20)可以形成以被覆已被覆在半導體材料260上之複數個閘極氧化物/介電層264。半導體材料260則已被覆於第一導電部份312以及第二導電部份332上。
須注意的是，導電墊39在第二溝槽37內之一部分被移除，進而將導電墊39改變成複數條連接線35。每一條連接線35對應於複數條第一子位元線267中之一條第一子位 元線267，並且連接在其相應的第一子位元線267與其對應的位元線22之間。
請參閱圖21及圖22，圖21係由根據本發明之方法所製造的動態隨機存取記憶體元件2的半成品之另一頂視圖。圖21係圖22中動態隨機存取記憶體元件2之半成品沿J-J線的剖面視圖。如圖21及圖22所示，接著，根據本發明之方法係形成複數條第二隔離帶24。每一條第二隔離帶24係填充於複數條第二溝槽37中之一條第二溝槽37。
請再參閱圖7及圖8，接著，根據本發明之方法係於第二半導體層33、複數條第一隔離帶23以及複數條第二隔離帶24上，形成第二絕緣層28。同樣如圖7及圖8所示，接著，根據本發明之方法係形成複數個轉接通孔接觸29。每一個轉接通孔接觸29對應複數個第二子位元線268中之一個第二子位元線268，並且係形成以貫穿第二絕緣層28進而連接對應的第二子位元線268。同樣如圖7及圖8所示，最後，根據本發明之方法係於第二絕緣層28以及複數個轉接通孔接觸29上，形成第三絕緣層38。並且，根據本發明之方法係形成複數個電容器30。每一個電容器30對應複數個轉接通孔接觸29中之一個轉接通孔接觸29，並且係形成以貫穿第三絕緣層38進而連接對應的轉接通孔接觸29。複數個電容器30被第三絕緣層38分別隔離。
請參閱圖23、圖24及圖25，並請再參閱圖6。圖23係根據本發明之較佳具體實例之動態隨機存取記憶體元件2之一變形移除頂部結構或單元的頂視圖。圖24係根據本發明之較佳具體實例之動態隨機存取記憶體元件2之另一變形移除頂部結構或單元的頂視圖。圖25係根據本發明之較佳具體實例之動態隨機存取記憶體元件2之另一變形移除頂部結構或單元的頂視圖。
如圖6、圖23、圖24及圖25所示，該等圖中虛線箭頭代表排列在每一條第一隔離帶23的第一縱向邊緣232上的電晶體26映射排列在該條第一隔離帶23的第二縱向邊緣234上的電晶體26的方向。
圖6、圖23、圖24及圖25中所示相鄰第一隔離帶23上標示的虛線箭頭方向各有不同的組合，也就是說根據本發明之較佳具體實例之動態隨機存取記憶體元件2排列在相鄰第一隔離帶23的第一縱向邊緣232、第二縱向邊緣234上的電晶體26其對稱性有如圖6、圖23、圖24及圖25中所示的組合。圖23、圖24及圖25中所示的動態隨機存取記憶體元件2同樣具有圖6所示的動態隨機存取記憶體元件2的所有結構特徵。圖23、圖24及圖25中具有與圖6相同號碼標記之組件與結構，有相同或類似的結構以及功能，在此不多做贅述。
藉由以上對本發明之詳述，可以清楚了解根據本發明之動態隨機存取記憶體元件2係由複數個垂直電流型態扇形場效電晶體所構成，並且可以具有小於4F2的單元尺寸。
藉由以上較佳具體實施例之詳述，係希望能更加清楚描述本發明之特徵與精神，而並非以上述所揭露的較佳具體實施例來對本發明之面向加以限制。相反地，其目的是希望能涵蓋各種改變及具相等性的安排於本發明所欲申請之專利範圍的面向內。因此，本發明所申請之專利範圍的面向應該根據上述的說明作最寬廣的解釋，以致使其涵蓋所有可能的改變以及具相等性的安排。
2:動態隨機存取記憶體元件
21:半導體基材
22:位元線
23:第一隔離帶
24:第二隔離帶
252:凹陷
26:電晶體
260:半導體材料
262:柱體
264:閘極氧化物/介電多層結構
266:閘極導體
267:第一子位元線
268:第二子位元線
27:字元線
28:第二絕緣層
29:轉接通孔接觸
30:電容器
302:頂電極
304:高介電值介電層
306:底電極
31:第一半導體層
33:第二半導體層
34:第四絕緣層
35:連接線
38:第三絕緣層
T:橫向方向
N:法向方向

Claims (9)

  1. 一種動態隨機存取記憶體元件，包含：一半導體基材，定義一縱向方向、一橫向方向、一法向方向、複數個沿該縱向方向的列以及複數個沿該橫向方向的行；複數條位元線，係形成於該半導體基材上，每一條位元線對應該複數個行中之一個行並且沿該對應的行延伸；複數條第一隔離帶，係形成於該複數條位元線上並且沿該縱向方向延伸，每一條第一隔離帶具有一各自的(respective)第一縱向邊緣以及一各自的第二縱向邊緣；複數條第二隔離帶，係形成於該複數條位元線上並且沿該縱向方向延伸，每一條第二隔離帶具有一各自的第三縱向邊緣以及一各自的第四縱向邊緣，該複數條第一隔離帶以及該複數條第二隔離帶係交替排列；複數條堆疊帶，係由形成於該複數條位元線上之一第一半導體層、形成於該第一半導體層上之一第一絕緣層以及形成於該第一絕緣層上之一第二半導體層所構成，每一條堆疊帶對應該複數條第一隔離帶中之一條第一隔離帶與該複數條第二隔離帶中之一條第二隔離帶，且係位於該對應的第一隔離帶與該對應的第二隔離帶之間，其中每一條堆疊帶具有複數個凹陷，該複數個凹陷係形成於該第一絕緣層處並且面向其對應的第二隔離帶之該第三縱向邊緣或該第四縱向邊緣，位在每一條第一隔離帶之一側之該等凹陷與位在該條第一隔離帶之另一側之該 等凹陷係交錯排列，每一個凹陷對應該複數個列中之一個列與該複數個行中之一個行；複數個電晶體，每一個電晶體對應該等凹陷中之一個凹陷並且包含一由一半導體材料形成之柱體，每一個柱體係配合該對應的凹陷且沿該橫向方向延伸，每一個柱體具有一各自的平行該法向方向之基礎側面、一各自的與該基礎側面相對之錐形側面、一各自的垂直該法向方向之第一頂面、一各自的與該第一頂面相對之底面、一各自的相鄰該基礎側面與該錐形側面之前側面以及一各自的與該前側面相對之後側面，在每一個柱體中，一各自的第一細長部份夾在該第一頂面、該基礎側面、該前側面以及該後側面之間係形成一各自的源極區域，一各自的第二細長部份夾在該底面、該基礎側面、該前側面以及該後側面之間係形成一各自的汲極區域，一各自的板狀部份位於該基礎側面上且位於該第一細長部份與該第二細長部份之間係形成一各自的通道區域，該個柱體之一其他部份係形成一各自的本體區域，每一個電晶體並且包含一各自的被覆該對應的由該半導體材料形成之該柱體之該基礎側面之閘極氧化物/介電層、一各自的被覆該閘極氧化物/介電層之閘極導體、一各自的第一子位元線以及一各自的第二子位元線，該各自的第一子位元線係形成於該第一半導體層處且連接於該汲極區域與對應該個電晶體之該位元線之間，該各自的第二子位元線係形成於該第二半導體層處且連接該源極區域； 複數條字元線，每一條字元線對應該複數個列中之一個列並且連接沿著該對應的列排列之該等閘極導體；一第二絕緣層，係形成於該第二半導體層、該複數條第一隔離帶以及該複數條第二隔離帶上；複數個轉接通孔接觸，每一個轉接通孔接觸對應該複數個第二子位元線中之一個第二子位元線並且係形成以貫穿該第二絕緣層進而連接該對應的第二子位元線；一第三絕緣層，係形成於該第二絕緣層以及該複數個轉接通孔接觸上；以及複數個電容器，每一個電容器對應該複數個轉接通孔接觸中之一個轉接通孔接觸並且係形成以貫穿該第三絕緣層進而連接該對應的轉接通孔接觸。
  2. 如請求項1所述之動態隨機存取記憶體元件，其中每一個基礎側面係一平面、一凸面或一凹面。
  3. 如請求項2所述之動態隨機存取記憶體元件，其中於每一個電晶體中，由該半導體材料形成之該柱體之該第一頂面、該閘極氧化物/介電層之一第二頂面以及該閘極導體之一第三頂面所組成之一組合面呈現選自由一半橢圓形、一半圓形、一三角形、一拇指形以及一梯形所組成之群組中之其一。
  4. 如請求項3所述之動態隨機存取記憶體元件，其中該動態隨機存取記憶體元件之一單元尺寸係等於一製程特徵尺寸平方的3.5倍。
  5. 如請求項3所述之動態隨機存取記憶體元件，進一步包含：一第四絕緣層，係形成以被覆該半導體基材以及該複數條位元線；以及複數條連接線，每一條連接線對應該複數條第一子位元線中之一條第一子位元線以及該複數條位元線中之一條位元線並且係形成以貫穿該第四絕緣層進而連接於該對應的第一子位元線與該對應的位元線之間。
  6. 一種製造一動態隨機存取記憶體元件方法，包含下列步驟：(a)於一半導體基材上，形成複數條位元線，其中該半導體基材定義一縱向方向、一橫向方向、一法向方向、複數個沿該縱向方向的列以及複數個沿該橫向方向的行，每一條位元線對應該複數個行中之一個行並且沿該對應的行延伸；(b)於該複數條位元線上，形成一第一半導體層；(c)於該第一半導體層上，形成一第一絕緣層；(d)於該第一絕緣層上，形成一第二半導體層；(e)形成複數條平行該縱向方向之第一溝槽，該複數條第一溝槽貫穿該第一半導體層、該第一絕緣層以及該第二半導體層，其中每一條第一溝槽具有一各自的(respective)第一縱向側壁、一各自的第二縱向側壁以及複數個向內突出的突出體，位於該第一縱向側壁上之該等突出體與位於該第二縱向側壁上之該等突出體係交錯排列； (f)形成複數條第一隔離帶，每一條第一隔離帶係填充於該複數條第一溝槽中之一條第一溝槽，致使複數條堆疊帶與該複數條第一隔離帶係交替排列，該複數條堆疊帶係由該第一半導體層、該第一絕緣層以及該第二半導體層所構成；(g)形成複數條平行該縱向方向之第二溝槽，其中每一條第二溝槽係形成於該等堆疊帶中之一條堆疊帶之一部份上且貫穿該第一半導體層、該第一絕緣層以及該第二半導體層，每一條第二溝槽具有一各自的第三縱向側壁以及一各自的第四縱向側壁；(h)對每一條第二溝槽之該第三縱向側壁與該第四縱向側壁上之該第一半導體層以及該第二半導體層部份摻雜以於該第一半導體層上形成複數個第一導電部份以及於該第二半導體層上形成複數個第二導電部份，其中每一個第一導電部份與每一個第二導電部份對應該複數個突出體中之一個突出體；(i)移除該第一絕緣層之複數個殘留部份，每一個殘留部份對應該複數個突出體中之一個突出體，致使複數個凹陷係形成於每一個第二溝槽之該第三縱向側壁以及該第四縱向側壁上，其中位在每一條第一隔離帶之一側之該等凹陷與位在該條第一隔離帶之另一側之該等凹陷係交錯排列，每一個凹陷對應該複數個列中之一個列與該複數個行中之一個行； (j)形成由一半導體材料形成之複數個柱體，其中由該半導體材料形成之該複數個柱體係根據該複數個列以及該複數個行排列，由該半導體材料形成之每一個柱體係配合該等凹陷中之一個凹陷且沿該橫向方向延伸，每一個柱體具有一各自的平行該法向方向之基礎側面、一各自的與該基礎側面相對之錐形側面、一各自的垂直該法向方向之第一頂面、一各自的與該第一頂面相對之底面、一各自的相鄰該基礎側面與該錐形側面之前側面以及一各自的與該前側面相對之後側面，在每一個柱體中，一各自的第一細長部份夾在該第一頂面、該基礎側面、該前側面以及該後側面之間係形成一各自的源極區域，一各自的第二細長部份夾在該底面、該基礎側面、該前側面以及該後側面之間係形成一各自的汲極區域，一各自的板狀部份位於該基礎側面上且位於該第一細長部份與該第二細長部份之間係形成一各自的通道區域，該個柱體之一其他部份係形成一各自的本體區域，其中每一個第一導電部份做為複數條第一子位元線中之一條第一子位元線，每一條第一子位元線對應該複數個柱體中之一個柱體且連接於該對應的柱體之該汲極區域與對應該個柱體之該位元線之間，每一個第二導電部份做為複數條第二子位元線中之一條第二子位元線，每一條第二子位元線對應該複數個柱體中之一個柱體且連接於該對應的柱體之該源極區域； (k)形成複數個閘極氧化物/介電層，每一個閘極氧化物/介電層被覆由該半導體材料形成該複數個柱體中之一個柱體之該基礎側面；(l)形成複數個導體層，每一個導體層被覆該複數條第二溝槽中之一條第二溝槽之該第三縱向側壁與該第四縱向側壁中之其一；(m)對該複數個導體層進行部份蝕刻，以形成複數個閘極導體以及複數條字元線，其中每一個閘極導體被覆該複數個閘極氧化物/介電層中之一個閘極氧化物/介電層，每一條字元線對應該複數個列中之一個列並且連接沿著該對應的列排列之該等閘極導體；(n)形成複數條第二隔離帶，每一條第二隔離帶係填充於該複數條第二溝槽中之一條第二溝槽；(o)於該第二半導體層、該複數條第一隔離帶以及該複數條第二隔離帶上，形成一第二絕緣層；(p)形成複數個轉接通孔接觸，每一個轉接通孔接觸對應該複數個第二子位元線中之一個第二子位元線並且係形成以貫穿該第二絕緣層進而連接該對應的第二子位元線；(q)於該第二絕緣層以及該複數個轉接通孔接觸上，形成一第三絕緣層；以及(r)形成複數個電容器，每一個電容器對應該複數個轉接通孔接觸中之一個轉接通孔接觸並且係形成以貫穿該第三絕緣層進而連接該對應的轉接通孔接觸。
  7. 如請求項6所述之方法，其中每一個基礎側面係一平面、一凸面或一凹面。
  8. 如請求項7所述之方法，其中由該半導體材料形成之該等柱體中之一個柱體之該第一頂面、被覆該個柱體之該基礎側面之該閘極氧化物/介電層之一第二頂面以及被覆該個閘極氧化物/介電層之該閘極導體之一第三頂面所組成之一組合面呈現選自由一半橢圓形、一半圓形、一三角形、一拇指形以及一梯形所組成之群組中之其一。
  9. 如請求項8所述之方法，於步驟(a)與步驟(b)之間，進一步包含下列步驟：形成一第四絕緣層，以被覆該半導體基材以及該複數條位元線；以及形成複數個導電墊，每一個導電墊對應該複數個行中之一個行以及該複數個列中之兩個列並且係形成於該對應的行與該對應的兩個列處且係形成以貫穿該第四絕緣層進而連接沿該對應的行之該位元線，其中於步驟(g)中，該等導電墊於該等第二溝槽內之部份被移除進而改變該等導電墊成複數個連接線，每一條連接線對應該複數條第一子位元線中之一條第一子位元線以及該複數條位元線中之一條位元線並且連接於該對應的第一子位元線與該對應的位元線之間。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11049873B2 (en) * 2018-09-24 2021-06-29 Sunrise Memory Corporation Epitaxial monocrystalline channel for storage transistors in 3-dimensional memory structures and methods for formation thereof
KR102853102B1 (ko) * 2020-12-18 2025-09-01 삼성전자주식회사 반도체 소자
US11974423B2 (en) * 2020-12-18 2024-04-30 Applied Materials, Inc. Replacement channel process for three-dimensional dynamic random access memory
KR102838565B1 (ko) * 2020-12-22 2025-07-24 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
US12205645B2 (en) * 2021-04-23 2025-01-21 Sunrise Memory Corporation Three-dimensional memory structure fabrication using channel replacement
WO2022244207A1 (ja) * 2021-05-20 2022-11-24 キオクシア株式会社 メモリデバイス
JP2023001826A (ja) * 2021-06-21 2023-01-06 キオクシア株式会社 半導体記憶装置
CN115568211B (zh) * 2021-07-02 2025-08-22 长鑫存储技术有限公司 半导体结构的制备方法及半导体结构
KR102902380B1 (ko) 2021-08-17 2025-12-23 삼성전자주식회사 반도체 메모리 장치
KR20230026608A (ko) 2021-08-17 2023-02-27 삼성전자주식회사 반도체 메모리 장치
US12349334B2 (en) * 2022-06-08 2025-07-01 Changxin Memory Technologies, Inc. Semiconductor structure and method for manufacturing same
JP2024017785A (ja) 2022-07-28 2024-02-08 キオクシア株式会社 半導体記憶装置
JP2024043155A (ja) * 2022-09-16 2024-03-29 キオクシア株式会社 メモリデバイス
WO2025221490A1 (en) * 2024-04-15 2025-10-23 Lam Research Corporation Method for isolating vertical conductive lines in high aspect ratio features

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014140054A (ja) * 2010-07-15 2014-07-31 Micron Technology Inc 互いに隣接する実質的に垂直な半導体構造を有するメモリアレイ、およびそれらの形成
US20170294445A1 (en) * 2016-04-11 2017-10-12 Yong-Hoon Son Nonvolatile semiconductor devices including non-circular shaped channel patterns and methods of manufacturing the same
US20190066818A1 (en) * 2017-08-22 2019-02-28 Sandisk Technologies Llc Determination of fast to program word lines in non-volatile memory
US20190123060A1 (en) * 2017-10-20 2019-04-25 Chen-Chih WANG Transistor, Semiconductor Device, Memory Device and Fabrication the Same

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19646419C1 (de) * 1996-11-11 1998-04-30 Siemens Ag Verfahren zur Herstellung einer elektrisch schreib- und löschbaren Festwertspeicherzellenanordnung
US6339241B1 (en) * 2000-06-23 2002-01-15 International Business Machines Corporation Structure and process for 6F2 trench capacitor DRAM cell with vertical MOSFET and 3F bitline pitch
US6996009B2 (en) * 2002-06-21 2006-02-07 Micron Technology, Inc. NOR flash memory cell with high storage density
US7359226B2 (en) * 2006-08-28 2008-04-15 Qimonda Ag Transistor, memory cell array and method for forming and operating a memory device
KR101559868B1 (ko) * 2008-02-29 2015-10-14 삼성전자주식회사 수직형 반도체 소자 및 이의 제조 방법.
US8390062B2 (en) * 2010-07-20 2013-03-05 Powerchip Technology Corporation Vertical channel transistor array and manufacturing method thereof
CN102820300B (zh) * 2011-06-10 2016-03-02 华邦电子股份有限公司 动态随机存取存储器及其制造方法
JP2013016648A (ja) * 2011-07-04 2013-01-24 Sumitomo Electric Ind Ltd 半導体光集積素子の製造方法
KR102128465B1 (ko) * 2014-01-03 2020-07-09 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
KR20150110965A (ko) * 2014-03-21 2015-10-05 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
US10014317B2 (en) * 2014-09-23 2018-07-03 Haibing Peng Three-dimensional non-volatile NOR-type flash memory
TW201613074A (en) * 2014-09-26 2016-04-01 Chrong-Jung Lin Non-volatile semiconductor device and method for operating the same
US9349746B1 (en) * 2015-01-12 2016-05-24 Macronix International Co., Ltd. Method of fabricating deep trench semiconductor devices, and deep trench semiconductor devices
US9935123B2 (en) * 2015-11-25 2018-04-03 Sandisk Technologies Llc Within array replacement openings for a three-dimensional memory device
TWI582964B (zh) * 2015-12-30 2017-05-11 旺宏電子股份有限公司 記憶體元件及其製作方法
KR102475454B1 (ko) * 2016-01-08 2022-12-08 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9991280B2 (en) * 2016-02-17 2018-06-05 Sandisk Technologies Llc Multi-tier three-dimensional memory devices containing annular dielectric spacers within memory openings and methods of making the same
US10325920B2 (en) * 2016-05-13 2019-06-18 Toshiba Memory Corporation Method for manufacturing semiconductor device
US10256248B2 (en) * 2016-06-07 2019-04-09 Sandisk Technologies Llc Through-memory-level via structures between staircase regions in a three-dimensional memory device and method of making thereof
KR102549609B1 (ko) * 2016-09-08 2023-06-30 삼성전자주식회사 수직 채널 트랜지스터를 포함하는 반도체 소자
US9685239B1 (en) * 2016-10-12 2017-06-20 Pegasus Semiconductor (Beijing) Co., Ltd Field sub-bitline nor flash array
US9929174B1 (en) * 2016-10-28 2018-03-27 Sandisk Technologies Llc Three-dimensional memory device having non-uniform spacing among memory stack structures and method of making thereof
US10050051B1 (en) * 2017-03-22 2018-08-14 Macronix International Co., Ltd. Memory device and method for fabricating the same
US10388658B1 (en) * 2018-04-27 2019-08-20 Micron Technology, Inc. Transistors, arrays of transistors, arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, and methods of forming an array of transistors
CN111710677B (zh) * 2019-03-18 2024-11-22 汉萨科技股份有限公司 半导体元件及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014140054A (ja) * 2010-07-15 2014-07-31 Micron Technology Inc 互いに隣接する実質的に垂直な半導体構造を有するメモリアレイ、およびそれらの形成
US20170294445A1 (en) * 2016-04-11 2017-10-12 Yong-Hoon Son Nonvolatile semiconductor devices including non-circular shaped channel patterns and methods of manufacturing the same
US20190066818A1 (en) * 2017-08-22 2019-02-28 Sandisk Technologies Llc Determination of fast to program word lines in non-volatile memory
US20190123060A1 (en) * 2017-10-20 2019-04-25 Chen-Chih WANG Transistor, Semiconductor Device, Memory Device and Fabrication the Same
TW201917829A (zh) * 2017-10-20 2019-05-01 王振志 電晶體、半導體元件及形成記憶體元件的方法

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