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CN111863824A - Nor型存储器元件及其制造方法 - Google Patents

Nor型存储器元件及其制造方法 Download PDF

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CN111863824A
CN111863824A CN202010171488.XA CN202010171488A CN111863824A CN 111863824 A CN111863824 A CN 111863824A CN 202010171488 A CN202010171488 A CN 202010171488A CN 111863824 A CN111863824 A CN 111863824A
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Abstract

本发明提供一种NOR型存储器元件包含形成于半导体基材上的多条位线、多条第一隔离带、多条第二隔离带、形成于该等第一隔离带与该等第二隔离带之间的多个存储器单元、多条字线以及形成于该等第一隔离带与该等第二隔离带上方的接地层。半导体基材定义纵向方向、横向方向、多个沿该纵向方向的列以及多个沿横向方向的行。该等第一隔离带与该等第二隔离带沿纵向方向延伸。每一个存储器单元对应该等列中的一个列与该等行中的一个行。位于每一条第一隔离带的一侧的该等存储器单元与位于该条第一隔离带的另一侧的该等存储器单元为交错排列。

Description

NOR型存储器元件及其制造方法
技术领域
本发明涉及一种NOR型存储器元件及制造该NOR型存储器元件的方法，尤其涉及一种包含多个垂直电流型态扇形场效晶体管(fan-shaped field effect transistor,FanFET)的NOR型存储器元件及制造该NOR型存储器元件的方法。
背景技术
请参阅图1及图2，该等附图示意地描绘由美国专利案公开号第2019123060A1号所揭露的垂直电流型态扇形场效晶体管1。图1为垂直电流型态扇形场效晶体管1的外观视图。图2为图1中垂直电流型态扇形场效晶体管1沿A-A线的剖面视图。
如图1及图2所示，现有技术的垂直电流型态扇形场效晶体管1的包含由半导体材料形成的柱体10、栅极介电层12以及栅极导体14。由半导体材料形成的柱体10沿半导体基材(未示出于图1及图2中)的横向方向T延伸。半导体基材并且定义如图1所示的法向方向N以及纵向方向L。
由半导体材料形成的柱体10具有垂直半导体基材的横向方向T的基础侧面100、与基础侧面相对的锥形侧面101、平行横向方向T的顶面102、与顶面102相对的底面103、相邻基础侧面100与锥形侧面101的前侧面104以及与前侧面104相对的后侧面105。于由半导体材料形成的柱体10中，第一细长部份106夹在基础侧面100、前侧面104、顶面102以及后侧面105之间形成源极区域。第二细长部份107夹在基础侧面100、前侧面104、后侧面105以及底面103之间形成漏极区域。板状部份108位于基础侧面100上，并且位于第一细长部份106与第二细长部份107之间形成通道区域。由半导体材料形成的柱体10的其他部份形成本体区域。栅极介电层12形成以被覆由半导体材料形成的柱体10的基础侧面100。栅极导体14形成以被覆栅极介电层12。
显见地，于垂直电流型态扇形场效晶体管1中，由半导体材料形成的柱体10沿半导体基材的横向方向T延伸，并且形成源极区域的第一细长部份106与形成漏极区域的第二细长部份107相对地排列于由半导体材料形成的柱体10内的上部与下部。
为了实现较小的尺寸，现有技术的NOR型存储器元件利用各种垂直晶体管。以此种方式，通过使用堆叠在接地层下方或上方的垂直晶体管，NOR型存储器元件可以具有4F2的单元尺寸，其中F表示制程特征尺寸(亦即，最小微影特征尺寸)。然而，4F2的单元尺寸已经是这些现有技术的NOR型存储器元件的极限。
发明内容
因此，本发明所欲解决的一技术问题在于提供一种包含多个垂直电流型态扇形场效晶体管的NOR型存储器元件及制造该NOR型存储器元件的方法。特别地，根据本发明的NOR型存储器元件可以具有小于4F2的单元尺寸。
根据本发明的第一较佳具体实施例的NOR型存储器元件包含半导体基材、多条位线、多条第一隔离带、多条第二隔离带、多条堆叠带、多个存储器单元、多条第一子位线、多条第二子位线、多条字线、多个接地通孔接触以及接地层。半导体基材定义纵向方向、横向方向、法向方向、多个沿半导体基材的纵向方向的列以及多个沿半导体基材的横向方向的行。多条位线形成于半导体基材上。每一条位线对应多个行中是一个行，并且沿对应的行延伸。多条第一隔离带形成于多条位线上，并且沿半导体基材的纵向方向延伸。每一条第一隔离带具有个别的第一纵向边缘以及个别的第二纵向边缘。多条第二隔离带形成于多条位线上，并且沿半导体基材的纵向方向延伸。每一条第二隔离带具有个别的第三纵向边缘以及个别的第四纵向边缘。多条第一隔离带以及多条第二隔离带交替排列。多条堆叠带由形成于多条位线上的第一半导体层、形成于第一半导体层上的第一绝缘层以及形成于第一绝缘层上的第二半导体层所构成。每一条堆叠带对应多条第一隔离带中的一条第一隔离带与多条第二隔离带中的一条第二隔离带，并且位于对应的第一隔离带与对应的第二隔离带之间。每一条堆叠带具有多个凹陷。多个凹陷形成于第一绝缘层处，并且面向其对应的第二隔离带的第三纵向边缘或第四纵向边缘。位于每一条第一隔离带的一侧的该等凹陷与位于该条第一隔离带的另一侧的该等凹陷交错排列。每一个凹陷对应多个列中的一个列与多个行中的一个行。每一个存储器单元对应该等凹陷中的一个凹陷，并且包含由半导体材料形成的柱体。每一个柱体配合对应的凹陷，并且沿半导体基材的横向方向延伸。每一个柱体具有个别的平行半导体基材的法向方向的基础侧面、个别的与基础侧面相对的锥形侧面、个别的垂直半导体基材的法向方向的第一顶面、个别的与第一顶面相对的底面、个别的相邻基础侧面与锥形侧面的前侧面以及个别的与前侧面相对的后侧面。在每一个由半导体材料形成的柱体中，个别的第一细长部份夹在第一顶面、基础侧面、前侧面以及后侧面之间形成个别的源极区域。个别的第二细长部份夹在底面、基础侧面、前侧面以及后侧面之间形成个别的漏极区域。个别的板状部份位于基础侧面上且位于第一细长部份与第二细长部份之间形成个别的通道区域。该个柱体的其他部份形成个别的本体区域。每一个存储器单元并且包含个别的被覆对应的由半导体材料形成的柱体的基础侧面的栅极氧化物(亦即，穿隧氧化物)/栅极介电多层结构以及个别的被覆栅极氧化物/栅极介电多层结构的栅极导体。每一条第一子位线形成于第一半导体层处，并且对应多个存储器单元中的一个存储器单元以及多条位线中的一条位线。每一条第一子位线连接于对应的存储器单元的漏极区域与对应的位线之间。每一条第二子位线形成于第二半导体层处，并且对应多个存储器单元中的一个存储器单元。每一条第二子位线连接对应的存储器单元的源极区域。每一条字线对应多个列中的一个列，并且连接沿着对应的列排列的该等栅极导体。根据本发明的第一较佳具体实施例的NOR型存储器元件还包含第二绝缘层。第二绝缘层形成于第二半导体层、多条第一隔离带以及多条第二隔离带上。每一个接地通孔接触对应多条第二子位线中的一条第二子位线，并且形成以贯穿第二绝缘层进而连接对应的第二子位线。接地层形成于第二绝缘层进而连接所有接地通孔接触。
于一具体实施例中，由半导体材料形成的柱体的基础侧面可以是平面、凸面或凹面等。
于一具体实施例中，于每一个存储器单元中，由半导体材料形成的柱体的第一顶面、栅极氧化物/栅极介电多层结构的第二顶面以及栅极导体的第三顶面所组成的组合面可以呈现半椭圆形、半圆形、三角形、拇指形或梯形等形状。
理论上，根据本发明的第一较佳具体实施例的NOR型存储器元件的单元尺寸等于制程特征尺寸平方的3.5倍。
进一步，根据本发明的第一较佳具体实施例的NOR型存储器元件还包含第三绝缘层以及多条连接线。第三绝缘层形成以被覆半导体基材以及多条位线，并且形成于多条第一隔离带、多条第二隔离带与多条位线之间。每一条连接线对应多条第一子位线中的一条第一子位线以及多条位线中的一条位线，并且形成以贯穿第三绝缘层进而连接于对应的第一子位线与对应的位线之间。
根据本发明的第二较佳具体实施例的制造NOR型存储器元件的方法，首先，于半导体基材上，形成多条位线。半导体基材定义纵向方向、横向方向、法向方向、多个沿纵向方向的列以及多个沿横向方向的行。每一条位线对应多个行中的一个行，并且沿对应的行延伸。接着，根据本发明的第二较佳具体实施例的方法于多条位线上，形成第一半导体层。接着，根据本发明的第二较佳具体实施例的方法于第一半导体层上，形成第一绝缘层。接着，根据本发明的第二较佳具体实施例的方法于第一绝缘层上，形成第二半导体层。接着，根据本发明的第二较佳具体实施例的方法形成多条平行半导体基材的纵向方向的第一沟槽。多条第一沟槽贯穿第一半导体层、第一绝缘层以及第二半导体层。每一条第一沟槽具有个别的第一纵向侧壁、个别的第二纵向侧壁以及多个向内突出的突出体。位于每一条第一沟槽的第一纵向侧壁上的该等突出体与位于第二纵向侧壁上的该等突出体交错排列。接着，根据本发明的第二较佳具体实施例的方法形成多条第一隔离带。每一条第一隔离带填充于多条第一沟槽中的一条第一沟槽，致使多条堆叠带与多条第一隔离带交替排列。多条堆叠带由第一半导体层、第一绝缘层以及第二半导体层所构成。接着，根据本发明的第二较佳具体实施例的方法形成多条平行半导体基材的纵向方向的第二沟槽。每一条第二沟槽形成于多条堆叠带中的一条堆叠带的一部份上，并且贯穿第一半导体层、第一绝缘层以及第二半导体层。每一条第二沟槽具有个别的第三纵向侧壁以及个别的第四纵向侧壁。接着，根据本发明的第二较佳具体实施例的方法对每一条第二沟槽的第三纵向侧壁与第四纵向侧壁上的第一半导体层以及第二半导体层部份掺杂，以于第一半导体层上形成多个第一导电部份以及于第二半导体层上形成多个第二导电部份。每一个第一导电部份与每一个第二导电部份对应多个突出体中的一个突出体。接着，根据本发明的第二较佳具体实施例的方法移除第一绝缘层的多个残留部份。每一个残留部份对应多个突出体中的一个突出体，致使多个凹陷形成于每一个第二沟槽的第三纵向侧壁以及第四纵向侧壁上。位于每一条第一隔离带的一侧的该等凹陷与位于该条第一隔离带的另一侧的该等凹陷交错排列。每一个凹陷对应多个列中的一个列与多个行中的一个行。接着，根据本发明的第二较佳具体实施例的方法形成由半导体材料形成的多个柱体。由半导体材料形成的多个柱体根据多个列以及多个行排列。由半导体材料形成的每一个柱体配合该等凹陷中的一个凹陷，并且沿半导体基材的横向方向延伸。每一个柱体具有个别的平行半导体基材的法向方向的基础侧面、个别的与基础侧面相对的锥形侧面、个别的垂直半导体基材的法向方向的第一顶面、个别的与第一顶面相对的底面、个别的相邻基础侧面与锥形侧面的前侧面以及个别的与前侧面相对的后侧面。在由半导体材料形成的每一个柱体中，个别的第一细长部份夹在第一顶面、基础侧面、前侧面以及后侧面之间形成个别的源极区域。个别的第二细长部份夹在底面、基础侧面、前侧面以及后侧面之间形成个别的漏极区域。个别的板状部份位于基础侧面上且位于第一细长部份与第二细长部份之间形成个别的通道区域。该个柱体之其他部份形成个别的本体区域。每一个第一导电部份做为多条第一子位线中的一条第一子位线。每一条第一子位线对应多个柱体中的一个柱体以及多条位线中的一条位线，并且连接于对应的柱体的漏极区域与对应的位线之间。每一个第二导电部份做为多条第二子位线中的一条第二子位线。每一条第二子位线对应多个柱体中的一个柱体，并且连接于对应的柱体的源极区域。接着，根据本发明的第二较佳具体实施例的方法形成多个栅极氧化物(亦即，穿隧氧化物)/栅极介电多层结构。每一个栅极氧化物/栅极介电多层结构被覆由半导体材料形成多个柱体中的一个柱体的基础侧面。接着，根据本发明的第二较佳具体实施例的方法形成多个导体层。每一个导体层被覆多条第二沟槽中的一条第二沟槽的第三纵向侧壁与第四纵向侧壁中的其一。接着，根据本发明的第二较佳具体实施例的方法对多个导体层进行部份蚀刻，以形成多个栅极导体以及多条字线。每一个栅极导体被覆多个栅极氧化物/栅极介电多层结构中的一个栅极氧化物/栅极介电多层结构。每一条字线对应多个列中的一个列，并且连接沿着对应的列排列的该等栅极导体。接着，根据本发明的第二较佳具体实施例的方法形成多条第二隔离带。每一条第二隔离带填充于多条第二沟槽中的一条第二沟槽。接着，根据本发明的第二较佳具体实施例的方法于第二半导体层、多条第一隔离带以及多条第二隔离带上，形成第二绝缘层。接着，根据本发明的第二较佳具体实施例的方法形成多个接地通孔接触。每一个接地通孔接触对应多条第二子位线中的一条第二子位线，并且形成以贯穿第二绝缘层进而连接对应的第二子位线。最后，根据本发明的第二较佳具体实施例的方法于第二绝缘层上，形成接地层，进而连接所有接地通孔接触。
进一步，在于半导体基材上形成多条位线的步骤与于多条位线上形成第一半导体层的步骤之间，根据本发明的第二较佳具体实施例的方法形成第三绝缘层以被覆半导体基材以及多条位线。接着，根据本发明的第二较佳具体实施例的方法形成多个导电垫。每一个导电垫对应多个行中的一个行以及多个列中的两个列，并且形成于对应的行与对应的两个列处。每一个导电垫形成以贯穿第三绝缘层，进而连接沿着对应的行的位线。并且，于形成多条平行半导体基材的纵向方向的第二沟槽的步骤中，多个导电垫于多个第二沟槽内的部份被移除，进而改变多个导电垫成多个连接线。每一条连接线对应多条第一子位线中的一条第一子位线以及多条位线中的一条位线，并且连接于对应的第一子位线与对应的位线之间。
根据本发明的第三较佳具体实施例的NOR型存储器元件包含半导体基材、接地层、多条第一隔离带、多条第二隔离带、多条堆叠带、多个存储器单元、多条第一子位线、多条第二子位线、多条字线、多个位线通孔接触以及多条位线。半导体基材定义纵向方向、横向方向、法向方向、多个沿半导体基材的纵向方向的列以及多个沿半导体基材的横向方向的行。接地层形成于半导体基材上。多条第一隔离带形成于接地层上，并且沿半导体基材的纵向方向延伸。每一条第一隔离带具有个别的第一纵向边缘以及个别的第二纵向边缘。多条第二隔离带形成于接地层上，并且沿半导体基材的纵向方向延伸。每一条第二隔离带具有个别的第三纵向边缘以及个别的第四纵向边缘。多条第一隔离带以及多条第二隔离带交替排列。多条堆叠带由形成于接地层上的第一半导体层、形成于第一半导体层上的第一绝缘层以及形成于第一绝缘层上的第二半导体层所构成。每一条堆叠带对应多条第一隔离带中的一条第一隔离带与多条第二隔离带中的一条第二隔离带，并且位于对应的第一隔离带与对应的第二隔离带之间。每一条堆叠带具有多个凹陷。多个凹陷形成于第一绝缘层处，并且面向其对应的第二隔离带的第三纵向边缘或第四纵向边缘。位于每一条第一隔离带的一侧的该等凹陷与位于该条第一隔离带的另一侧的该等凹陷交错排列。每一个凹陷对应多个列中的一个列与多个行中的一个行。每一个存储器单元对应该等凹陷中的一个凹陷，并且包含由半导体材料形成的柱体。每一个柱体配合对应的凹陷，并且沿半导体基材的横向方向延伸。每一个柱体具有个别的平行半导体基材的法向方向的基础侧面、个别的与基础侧面相对的锥形侧面、个别的垂直半导体基材的法向方向的第一顶面、个别的与第一顶面相对的底面、个别的相邻基础侧面与锥形侧面的前侧面以及个别的与前侧面相对的后侧面。在每一个由半导体材料形成的柱体中，个别的第一细长部份夹在第一顶面、基础侧面、前侧面以及后侧面之间形成个别的漏极区域。个别的第二细长部份夹在底面、基础侧面、前侧面以及后侧面之间形成个别的源极区域。个别的板状部份位于基础侧面上且位于第一细长部份与第二细长部份之间形成个别的通道区域。该个柱体的其他部份形成个别的本体区域。每一个存储器单元并且包含个别的被覆对应的由半导体材料形成的柱体的基础侧面的栅极氧化物(亦即，穿隧氧化物)/栅极介电多层结构以及个别的被覆栅极氧化物/栅极介电多层结构的栅极导体。每一条第一子位线形成于第一半导体层处，并且对应多个存储器单元中的一个存储器单元。每一条第一子位线连接于对应的存储器单元的源极区域与接地层之间。每一条第二子位线形成于第二半导体层处，并且对应多个存储器单元中的一个存储器单元。每一条第二子位线连接对应的存储器单元的漏极区域。每一条字线对应多个列中的一个列，并且连接沿着对应的列排列的该等栅极导体。根据本发明的第三较佳具体实施例的NOR型存储器元件还包含第二绝缘层。第二绝缘层形成于第二半导体层、多条第一隔离带以及多条第二隔离带上。每一个位线通孔接触对应多条第二子位线中的一条第二子位线，并且形成以贯穿第二绝缘层进而连接对应的第二子位线。每一条位线对应多个行中的一个行。每一条位线沿对应的行延伸，并且连接沿着对应的行排列的该等位线通孔接触。
进一步，根据本发明的第三较佳具体实施例的NOR型存储器元件还包含第三绝缘层以及多条连接线。第三绝缘层形成以被覆接地层，并且形成于多条第一隔离带、多条第二隔离带与接地层之间。每一条连接线对应多条第一子位线中的一条第一子位线以及接地层，并且形成以贯穿第三绝缘层进而连接于对应的第一子位线与接地层之间。
根据本发明的第四较佳具体实施例的制造NOR型存储器元件的方法，首先，于半导体基材上，形成接地层。半导体基材定义纵向方向、横向方向、法向方向、多个沿纵向方向的列以及多个沿横向方向的行。接着，根据本发明的第四较佳具体实施例的方法于接地层上，形成第一半导体层。接着，根据本发明的第四较佳具体实施例的方法于第一半导体层上，形成第一绝缘层。接着，根据本发明的第四较佳具体实施例的方法于第一绝缘层上，形成第二半导体层。接着，根据本发明的第四较佳具体实施例的方法形成多条平行半导体基材的纵向方向的第一沟槽。多条第一沟槽贯穿第一半导体层、第一绝缘层以及第二半导体层。每一条第一沟槽具有个别的第一纵向侧壁、个别的第二纵向侧壁以及多个向内突出的突出体。位于每一条第一沟槽的第一纵向侧壁上的该等突出体与位于第二纵向侧壁上的该等突出体交错排列。接着，根据本发明的第四较佳具体实施例的方法形成多条第一隔离带。每一条第一隔离带填充于多条第一沟槽中的一条第一沟槽，致使多条堆叠带与多条第一隔离带交替排列。多条堆叠带由第一半导体层、第一绝缘层以及第二半导体层所构成。接着，根据本发明的第四较佳具体实施例的方法形成多条平行半导体基材的纵向方向的第二沟槽。每一条第二沟槽形成于多条堆叠带中的一条堆叠带的一部份上，并且贯穿第一半导体层、第一绝缘层以及第二半导体层。每一条第二沟槽具有个别的第三纵向侧壁以及个别的第四纵向侧壁。接着，根据本发明的第四较佳具体实施例的方法对每一条第二沟槽的第三纵向侧壁与第四纵向侧壁上的第一半导体层以及第二半导体层部份掺杂，以于第一半导体层上形成多个第一导电部份以及于第二半导体层上形成多个第二导电部份。每一个第一导电部份与每一个第二导电部份对应多个突出体中的一个突出体。接着，根据本发明的第四较佳具体实施例的方法移除第一绝缘层的多个残留部份。每一个残留部份对应多个突出体中的一个突出体，致使多个凹陷形成于每一个第二沟槽的第三纵向侧壁以及第四纵向侧壁上。位于每一条第一隔离带的一侧的该等凹陷与位于该条第一隔离带的另一侧的该等凹陷交错排列。每一个凹陷对应多个列中的一个列与多个行中的一个行。接着，根据本发明的第四较佳具体实施例的方法形成由半导体材料形成多个柱体。由半导体材料形成的多个柱体根据多个列以及多个行排列。由半导体材料形成的每一个柱体配合该等凹陷中的一个凹陷，并且沿半导体基材的横向方向延伸。每一个柱体具有个别的平行半导体基材的法向方向的基础侧面、个别的与基础侧面相对的锥形侧面、个别的垂直半导体基材的法向方向的第一顶面、个别的与第一顶面相对的底面、个别的相邻基础侧面与锥形侧面的前侧面以及个别的与前侧面相对的后侧面。在由半导体材料形成的每一个柱体中，个别的第一细长部份夹在第一顶面、基础侧面、前侧面以及后侧面之间形成个别的漏极区域。个别的第二细长部份夹在底面、基础侧面、前侧面以及后侧面之间形成个别的源极区域。个别的板状部份位于基础侧面上且位于第一细长部份与第二细长部份之间形成个别的通道区域。该个柱体的其他部份形成个别的本体区域。每一个第一导电部份做为多条第一子位线中的一条第一子位线。每一条第一子位线对应多个柱体中的一个柱体，并且连接于对应的柱体的源极区域与接地层之间。每一个第二导电部份做为多条第二子位线中的一条第二子位线。每一条第二子位线对应多个柱体中的一个柱体，并且连接于对应的柱体的漏极区域。接着，根据本发明的第四较佳具体实施例的方法形成多个栅极氧化物(亦即，穿隧氧化物)/栅极介电多层结构。每一个栅极氧化物/栅极介电多层结构被覆由半导体材料形成多个柱体中的一个柱体的基础侧面。接着，根据本发明的第四较佳具体实施例的方法形成多个导体层。每一个导体层被覆多条第二沟槽中的一条第二沟槽的第三纵向侧壁与第四纵向侧壁中的其一。接着，根据本发明的第四较佳具体实施例的方法对多个导体层进行部份蚀刻，以形成多个栅极导体以及多条字线。每一个栅极导体被覆多个栅极氧化物/栅极介电多层结构中的一个栅极氧化物/栅极介电多层结构。每一条字线对应多个列中的一个列，并且连接沿着对应的列排列的该等栅极导体。接着，根据本发明的第四较佳具体实施例的方法形成多条第二隔离带。每一条第二隔离带填充于多条第二沟槽中的一条第二沟槽。接着，根据本发明的第四较佳具体实施例的方法于第二半导体层、多条第一隔离带以及多条第二隔离带上，形成第二绝缘层。接着，根据本发明的第四较佳具体实施例的方法形成多个位线通孔接触。每一个位线通孔接触对应多条第二子位线中的一条第二子位线，并且形成以贯穿第二绝缘层进而连接对应的第二子位线。最后，根据本发明的第四较佳具体实施例的方法于第二绝缘层上，形成多条位线。每一条位线对应多个行中的一个行。每一条位线沿对应的行延伸，并且连接沿着对应的行排列的该等位线通孔接触。
进一步，在于半导体基材上形成接地层的步骤与于接地层上形成第一半导体层的步骤之间，根据本发明的第四较佳具体实施例的方法形成第三绝缘层以被覆接地层。接着，根据本发明的第四较佳具体实施例的方法形成多个导电垫。每一个导电垫对应多个行中的一个行以及多个列中的两个列，并且形成于对应的行与对应的两个列处。每一个导电垫形成以贯穿第三绝缘层，进而接触接地层。并且，于形成多条平行半导体基材的纵向方向的第二沟槽的步骤中，多个导电垫于多个第二沟槽内的部份被移除，进而改变多个导电垫成多个连接线。每一条连接线对应多条第一子位线中的一条第一子位线，并且连接于对应的第一子位线与接地层之间。
与现有技术不同，根据本发明的NOR型存储器元件包含多个垂直电流型态扇形场效晶体管，并且可以具有小于4F2的单元尺寸。
关于本发明的优点与精神可以通过以下的发明详述及所附附图得到进一步的了解。
附图说明
图1为现有技术的垂直电流型态场效晶体管的外观视图；
图2为图1中垂直电流型态场效晶体管沿A-A线的剖面视图；
图3为根据本发明的一较佳具体实例的NOR型存储器元件的等效电路图；
图4为根据本发明的较佳具体实例的第一较佳具体实施例的NOR型存储器元件内部的部份结构的外观视图；
图5为图4中根据本发明的第一较佳具体实施例的NOR型存储器元件的存储器单元沿B-B线的剖面视图；
图6为根据本发明的第一较佳具体实施例的NOR型存储器元件移除顶部结构或单元的顶视图；
图7为根据本发明的第一较佳具体实施例的NOR型存储器元件的顶视图；
图8为图7中根据本发明的第一较佳具体实施例的NOR型存储器元件沿C-C线的剖面视图；
图9为通过根据本发明的第二较佳具体实例的方法所制造的NOR型存储器元件的半成品的顶视图；
图10为图9中NOR型存储器元件的半成品沿D-D线的剖面视图；
图11为通过根据本发明的第二较佳具体实例的方法所制造的NOR型存储器元件的半成品的另一顶视图；
图12为图11中NOR型存储器元件的半成品沿E-E线的剖面视图；
图13为通过根据本发明的第二较佳具体实例的方法所制造的NOR型存储器元件的半成品的另一顶视图；
图14为图13中NOR型存储器元件的半成品沿F-F线的剖面视图；
图15为通过根据本发明的第二较佳具体实例的方法所制造的NOR型存储器元件的半成品的另一顶视图；
图16为图15中NOR型存储器元件的半成品沿G-G线的剖面视图；
图17为通过根据本发明的第二较佳具体实例的方法所制造的NOR型存储器元件的半成品的另一顶视图；
图18为图17中NOR型存储器元件的半成品沿H-H线的剖面视图；
图19为通过根据本发明的第二较佳具体实例的方法所制造的NOR型存储器元件的半成品的另一顶视图；
图20为图19中NOR型存储器元件的半成品沿I-I线的剖面视图；
图21为通过根据本发明的第二较佳具体实例的方法所制造的NOR型存储器元件的半成品的另一顶视图；
图22为图21中NOR型存储器元件的半成品沿J-J线的剖面视图；
图23为根据本发明的第一较佳具体实施例的NOR型存储器元件的一变形移除顶部结构或单元的顶视图；
图24为根据本发明的第一较佳具体实施例的NOR型存储器元件的另一变形移除顶部结构或单元的顶视图；
图25为根据本发明的第一较佳具体实施例的NOR型存储器元件的另一变形移除顶部结构或单元的顶视图；
图26为根据本发明的较佳具体实例的第三较佳具体实施例的NOR型存储器元件内部的部份结构的外观视图；
图27为图26中根据本发明的第三较佳具体实施例的NOR型存储器元件的存储器单元沿K-K线的剖面视图；
图28为根据本发明的第三较佳具体实施例的NOR型存储器元件移除顶部结构或单元的顶视图；
图29为根据本发明的第三较佳具体实施例的NOR型存储器元件的顶视图；
图30为图29中根据本发明的第三较佳具体实施例的NOR型存储器元件沿L-L线的剖面视图；
图31为通过根据本发明的第四较佳具体实例的方法所制造的NOR型存储器元件的半成品的顶视图；
图32为图31中NOR型存储器元件的半成品沿M-M线的剖面视图；
图33为通过根据本发明的第四较佳具体实例的方法所制造的NOR型存储器元件的半成品的另一顶视图；
图34为图33中NOR型存储器元件的半成品沿N-N线的剖面视图；
图35为通过根据本发明的第四较佳具体实例的方法所制造的NOR型存储器元件的半成品的另一顶视图；
图36为图35中NOR型存储器元件的半成品沿O-O线的剖面视图；
图37为通过根据本发明的第四较佳具体实例的方法所制造的NOR型存储器元件的半成品的另一顶视图；
图38为图37中NOR型存储器元件的半成品沿P-P线的剖面视图；
图39为通过根据本发明的第四较佳具体实例的方法所制造的NOR型存储器元件的半成品的另一顶视图；
图40为图39中NOR型存储器元件的半成品沿Q-Q线的剖面视图；
图41为通过根据本发明的第四较佳具体实例的方法所制造的NOR型存储器元件的半成品的另一顶视图；
图42为图41中NOR型存储器元件的半成品沿R-R线的剖面视图；
图43为通过根据本发明的第四较佳具体实例的方法所制造的NOR型存储器元件的半成品的另一顶视图；
图44为图43中NOR型存储器元件的半成品沿S-S线的剖面视图。
附图标号说明：
1：垂直电流型态扇形场效晶体管 10：柱体
100：基础侧面 101：锥形侧面
102：顶面 103：底面
104：前侧面 105：后侧面
106：第一细长部份 107：第二细长部份
108：板状部份 12：栅极介电层
14：栅极导体 2：NOR型存储器元件
20：存储器单元串 202：存储器单元区块
21：半导体基材 212：列
214：行 22：位线
23：第一隔离带 232：第一纵向边缘
234：第二纵向边缘 24：第二隔离带
242：第三纵向边缘 244：第四纵向边缘
25：堆叠带 252：凹陷
26：存储器单元 260：半导体材料
262：柱体 2620：基础侧面
2621：锥形侧面 2622：第一顶面
2623：底面 2624：前侧面
2625：后侧面 2626：第一细长部份
2627：第二细长部份 2628：板状部份
264：栅极氧化物/栅极介电多层结构 266：栅极导体
27：第一子位线 28：第二子位线
29：字线 30：接地通孔接触
31：接地层 32：第一半导体层
322：第一导电部份 33：第一绝缘层
34：第二半导体层 342：第二导电部份
35：第二绝缘层 36：第三绝缘层
37：连接线 38：第一沟槽
382：第一纵向侧壁 384：第二纵向侧壁
386：突出体 39：第二沟槽
392：第三纵向侧壁 394：第四纵向侧壁
40：导体层 41：导电垫
5：NOR型存储器元件 502：存储器单元区块
51：半导体基材 512：列
514：行 52：接地层
53：第一隔离带 532：第一纵向边缘
534：第二纵向边缘 54：第二隔离带
542：第三纵向边缘 544：第四纵向边缘
55：堆叠带 552：凹陷
56：存储器单元 560：半导体材料
562：柱体 5620：基础侧面
5621：锥形侧面 5622：第一顶面
5623：底面 5624：前侧面
5625：后侧面 5626：第一细长部份
5627：第二细长部份 5628：板状部份
564：栅极氧化物/栅极介电多层结构 566：栅极导体
57：第一子位线 58：第二子位线
59：字线 60：位线通孔接触
61：位线 62：第一半导体层
622：第一导电部份 63：第一绝缘层
64：第二半导体层 642：第二导电部份
65：第二绝缘层 66：第三绝缘层
67：连接线 68：第一沟槽
682：第一纵向侧壁 684：第二纵向侧壁
686：突出体 69：第二沟槽
692：第三纵向侧壁 694：第四纵向侧壁
70：导体层 71：导电垫
BL0至BLm-1：位线 Q0至Qn-1：存储器单元
W0至Wn-1：字线 SR：源极区域
DR：漏极区域 CR：通道区域
L：纵向方向 T：横向方向
N：法向方向
具体实施方式
请参阅图3，图3为根据本发明的一较佳具体实例的NOR型存储器元件2的等效电路图。更详细地说，图3具有垂直通道结构的NOR型存储器元件2的等效电路图。
如图3所示，于根据本发明的NOR型存储器元件2内的存储器单元阵列包含沿着横向方向T的多个存储器单元串20。每一个存储器单元串20由并联至多条位线(BL0至BLm-1)中对应的一条位线(BL0至BLm-1)的多个存储器单元区块202所构成。每一个存储器单元串20包含多条位线(BL0至BLm-1)中对应的一条位线(BL0至BLm-1)以及多个存储器单元(Q0至Qn-1)。每一个存储器单元区块202由多个存储器单元(Q0至Qn-1)中的一个存储器单元(Q0至Qn-1)所构成。每一个存储器单元(Q0至Qn-1)以其漏极连接至其对应的位线(BL0至BLm-1)，并且以其源极连接至接地端。多条字线(W0至Wn-1)中的每一条字线(W0至Wn-1)对应多个列中的一个列，并且连接排列在同一个列上的该等晶体管的栅极。
请参阅图4、图5、图6、图7及图8，该等附图示意地描绘根据本发明的第一较佳具体实施例的晶体管2。图4为根据本发明的第一较佳具体实例的NOR型存储器元件2内部的部份结构的外观视图。图5为图4中根据本发明的第一较佳具体实施例的NOR型存储器元件2的存储器单元26沿B-B线的剖面视图。图6为根据本发明的第一较佳具体实施例的NOR型存储器元件2移除顶部结构或单元的顶视图。图7为根据本发明的第一较佳具体实施例的NOR型存储器元件2的顶视图。图8为图7中根据本发明的第一较佳具体实施例的NOR型存储器元件2沿C-C线的剖面视图。根据本发明的第一较佳具体实施例的NOR型存储器元件2主要由多个如图1及图2所示的晶体管(亦即，存储器单元)所构成。并且，请参阅图14，图14为根据本发明的NOR型存储器元件2于制造过程中的半成品的剖面视图。
如图4至图8及图14所示，根据本发明的第一较佳具体实施例的NOR型存储器元件2包含半导体基材21、多条位线22、多条第一隔离带23、多条第二隔离带24、多条堆叠带25(如图14所示)、多个存储器单元26、多条第一子位线27、多条第二子位线28、多条字线29、多个接地通孔接触30以及接地层31。于图6中，虚线代表形成于多个存储器单元26之下的多条位线22。于图7中，虚线代表形成于接地层31之下的多个存储器单元26。
半导体基材21定义纵向方向L、横向方向T、法向方向N、多个沿半导体基材21的纵向方向L的列212以及多个沿半导体基材21的横向方向T的行214。
于一具体实施例中，半导体基材21可以由蓝宝石、硅、SiC、GaN、ZnO、ScAlMgO4、YSZ(Yttria-Stabilized Zirconia)、SrCu2O2、LiGaO2、LiAlO2、GaAs或其他半导体材料所形成。
多条位线22形成于半导体基材21上。每一条位线22对应多个行214中的一个行214，并且沿对应的行214延伸。
多条第一隔离带23形成于多条位线22上，并且沿半导体基材21的纵向方向L延伸。每一条第一隔离带23具有个别的第一纵向边缘232以及个别的第二纵向边缘234。多条第二隔离带24形成于多条位线22上，并且沿半导体基材21的纵向方向L延伸。每一条第二隔离带24具有个别的第三纵向边缘242以及个别的第四纵向边缘244。多条第一隔离带23以及多条第二隔离带24交替排列。
同样如图14所示，多条堆叠带25由形成于多条位线22上的第一半导体层32、形成于第一半导体层32上的第一绝缘层33以及形成于第一绝缘层33上的第二半导体层34所构成。须强调的是，第一绝缘层33仅在根据本发明的第一较佳具体实施例的NOR型存储器元件2的制造过程中存在，并且在根据本发明的第一较佳具体实施例的NOR型存储器元件2被制造完成后，第一绝缘层33完全移除。
每一条堆叠带25对应多条第一隔离带23中的一条第一隔离带23与多条第二隔离带24中的一条第二隔离带24。每一条堆叠带25位于其对应的第一隔离带23与其对应的第二隔离带24之间。每一条堆叠带25具有多个凹陷252。多个凹陷252形成于第一绝缘层33处，并且面向其对应的第二隔离带24的第三纵向边缘242或第四纵向边缘244。位于每一条第一隔离带23的一侧的该等凹陷252与位于该条第一隔离带23的另一侧的该等凹陷252交错排列。每一个凹陷252对应多个列212中的一个列212与多个行214中的一个行214。
每一个存储器单元26对应该等凹陷252中的一个凹陷252，并且包含由半导体材料260形成的柱体262。每一个柱体262配合对应的凹陷252，并且沿半导体基材21的横向方向T延伸。每一个柱体262具有个别的平行半导体基材21的法向方向N的基础侧面2620、个别的与基础侧面2620相对的锥形侧面2621、个别的垂直半导体基材21的法向方向N的第一顶面2622、个别的与第一顶面2622相对的底面2623、个别的相邻基础侧面2620与锥形侧面2621的前侧面2624以及个别的与前侧面2624相对的后侧面2625。由半导体材料260形成的每一个柱体262并且具有个别的第一细长部份2626夹在第一顶面2622、基础侧面2620、前侧面2624以及后侧面2625之间形成个别的源极区域SR。由半导体材料260形成的每一个柱体262并且具有个别的第二细长部份2627夹在底面2623、基础侧面2620、前侧面2624以及后侧面2625之间形成个别的漏极区域DR。由半导体材料260形成的每一个柱体262并且具有个别的板状部份2628位于基础侧面2620上且位于第一细长部份2626与第二细长部份2627之间形成个别的通道区域CR。该个柱体262的其他部份形成个别的本体区域。实际上，半导体材料260也可以覆盖在第一隔离带23的第一纵向边缘232以及第二纵向边缘234上。
于一些具体实施例中，形成柱体262的半导体材料可以是，例如，多晶硅材料。源极区域SR以及漏极区域DR可以掺杂n型态掺杂剂(例如，磷或砷)或者掺杂p型态掺杂剂(例如，硼)。通道区域CR可以掺杂与源极区域SR以及漏极区域DR不同导电型态的掺杂剂。本体区域远离通道区域CR、源极区SR与漏极区域DR的一部分可选地掺杂特定的掺杂剂。
每一个存储器单元26并且包含个别的被覆对应的由半导体材料260形成的柱体262的基础侧面2620的栅极氧化物(亦即，穿隧氧化物)/栅极介电多层结构264以及个别的被覆栅极氧化物/栅极介电多层结构264的栅极导体266。每一条第一子位线27形成于第一半导体层32处，并且对应多个存储器单元26中的一个存储器单元26以及多条位线22中的一条位线22。每一条第一子位线27连接于对应的存储器单元26的漏极区域DR与对应的位线22之间。每一条第二子位线28形成于第二半导体层34处，并且对应多个存储器单元26中的一个存储器单元26。每一条第二子位线28连接对应的存储器单元26的源极区域SR。
每一条字线29对应多个列212中的一个列212，并且连接沿着对应的列212排列的该等栅极导体266。
根据本发明的第一较佳具体实施例的NOR型存储器元件2还包含第二绝缘层35。第二绝缘层35形成于第二半导体层34、多条第一隔离带23以及多条第二隔离带24上。每一个接地通孔接触30对应多条第二子位线28中的一条第二子位线28，并且形成以贯穿第二绝缘层35进而连接其对应的第二子位线28。接地层31形成于第二绝缘层35上，进而连接所有接地通孔接触30。
于一具体实施例中，由半导体材料260形成的柱体262的基础侧面2620可以是平面、凸面或凹面等。
于一具体实施例中，于每一个存储器单元26中，由半导体材料260形成的柱体262的第一顶面2622、栅极氧化物/栅极介电多层结构264的第二顶面以及栅极导体266的第三顶面所组成的组合面可以呈现半椭圆形、半圆形、三角形、拇指形或梯形等形状。
进一步，根据本发明的第一较佳具体实施例的NOR型存储器元件2还包含第三绝缘层36以及多条连接线37。第三绝缘层36形成以被覆半导体基材21以及多条位线22，并且形成在多条第一隔离带23、多条第二隔离带24与多条位线22之间。每一条连接线37对应多条第一子位线27中的一条第一子位线27以及多条位线22中的一条位线22，并且形成以贯穿第三绝缘层36进而连接于对应的第一子位线27与对应的位线22之间。多条连接线37具有稳定电流密度及方向的功能。
同样如图7所示，每一个存储器单元区块202被以边长为2F的粗线平行四边形包围，其中F表示制程特征尺寸(亦即，最小微影特征尺寸)。藉粗黑线平行四边形，根据本发明的第一较佳具体实施例的NOR型存储器元件2的单元尺寸通过下列公式计算：
单元尺寸＝8/4F×7/4F＝3.5F2
因此，理论上，根据本发明的第一较佳具体实施例的NOR型存储器元件2的单元尺寸等于制程特征尺寸平方的3.5倍。
请参阅图9至图20，该等附图示意地示出由根据本发明的第二较佳具体实例的方法所制造如图4至图8所示的NOR型存储器元件2。
请参阅图9及图10，图9由根据本发明的第二较佳具体实例的方法所制造的NOR型存储器元件2的半成品的顶视图。图10为图9中NOR型存储器元件2的半成品沿D-D线的剖面视图。如图9及图10所示，根据本发明的第二较佳具体实例的方法，首先，于半导体基材21上，形成多条位线22。半导体基材21定义纵向方向L、横向方向T、法向方向N、多个沿纵向方向L的列212以及多个沿横向方向T的行214。每一条位线22对应多个行214中的一个行214，并且沿对应的行214延伸。
请参阅图11及图12，图11由根据本发明的第二较佳具体实例的方法所制造的NOR型存储器元件2的半成品的另一顶视图。图12为图11中NOR型存储器元件2的半成品沿E-E线的剖面视图。如图11及图12所示，接着，根据本发明的第二较佳具体实例的方法形成第三绝缘层36以被覆半导体基材21以及位线22。同样如图11及图12所示，接着，根据本发明的第二较佳具体实例的方法形成多个导电垫41，每一个导电垫41对应多个行214中的一个行214以及多个列212中的两个列212，并形成在其对应的行214以及其对应的两个列212处，且贯穿第三绝缘层36进而接触沿其对应的行214排列的位线22。
请参阅图13并再次参阅图14，图13由根据本发明的第二较佳具体实例的方法所制造的NOR型存储器元件2的半成品的另一顶视图。图14为图13中NOR型存储器元件2的半成品沿F-F线的剖面视图。如图13及图14所示，接着，根据本发明的第二较佳具体实例的方法系于第三绝缘层36上，形成第一半导体层32。接着，根据本发明的第二较佳具体实例的方法系于第一半导体层32上，形成第一绝缘层33。同样如图13及图14所示，接着，根据本发明的第二较佳具体实例的方法系于第一绝缘层33上，形成第二半导体层34。同样如图13及图14所示，接着，根据本发明的第二较佳具体实例的方法形成多条平行半导体基材21的纵向方向L的第一沟槽38。多条第一沟槽38贯穿第一半导体层32、第一绝缘层33以及第二半导体层34。每一条第一沟槽38具有个别的第一纵向侧壁382、个别的第二纵向侧壁384以及多个向内突出的突出体386。位于每一条第一沟槽38的第一纵向侧壁382上的该等突出体386与位于第二纵向侧壁384上的该等突出体386交错排列。
请参阅图15及图16，图15由根据本发明的第二较佳具体实例的方法所制造的NOR型存储器元件2的半成品的顶视图。图16为图15中NOR型存储器元件2的半成品沿G-G线的剖面视图。如图15及图16所示，接着，根据本发明的第二较佳具体实例的方法形成多条第一隔离带23。每一条第一隔离带23填充于多条第一沟槽38中的一条第一沟槽38，致使多条堆叠带25与多条第一隔离带23交替排列。多条堆叠带25由第一半导体层32、第一绝缘层33以及第二半导体层34所构成。每一条第一隔离带23具有个别的第一纵向边缘232以及个别的第二纵向边缘234。
同样如图15及图16所示，接着，根据本发明的第二较佳具体实例的方法形成多条平行半导体基材21的纵向方向L的第二沟槽39。每一条第二沟槽39形成于多条堆叠带25中的一条堆叠带25的一部份上，并且贯穿第一半导体层32、第一绝缘层33以及第二半导体层34。每一条第二沟槽39具有个别的第三纵向侧壁392以及个别的第四纵向侧壁394。
同样如图15及图16所示，接着，根据本发明的第二较佳具体实例的方法对每一条第二沟槽39的第三纵向侧壁392与第四纵向侧壁394上的第一半导体层32以及第二半导体层34部份掺杂，以于第一半导体层32上形成多个第一导电部份322以及于第二半导体层34上形成多个第二导电部份342。每一个第一导电部份322与每一个第二导电部份342对应多个突出体386中的一个突出体386。
同样如图15及图16所示，接着，根据本发明的第二较佳具体实例的方法移除第一绝缘层33的多个残留部份。每一个残留部份对应多个突出体386中的一个突出体386，致使多个凹陷252形成于每一个第二沟槽39的第三纵向侧壁392以及第四纵向侧壁394上。位于每一条第一隔离带23的一侧的该等凹陷252与位于该条第一隔离带23的另一侧的该等凹陷252交错排列。每一个凹陷252对应多个列212中的一个列212与多个行214中的一个行214。
请参阅图17及图18，图17为由根据本发明的第二较佳具体实例的方法所制造的NOR型存储器元件2的半成品的另一顶视图。图18为图17中NOR型存储器元件2的半成品沿H-H线的剖面视图。如图17及图18所示，接着，根据本发明的第二较佳具体实例的方法形成由半导体材料260形成的多个柱体262。由半导体材料260形成的多个柱体262根据多个列212以及多个行214排列。为了制造便利，形成柱体262的半导体材料260也可以被覆第一导电部份322以及第二导电部份342。
请再参阅图4及图5，由半导体材料260形成的每一个柱体262配合多个凹陷252中的一个凹陷252，并且沿半导体基材21的横向方向T延伸。每一个柱体262具有个别的平行半导体基材21的法向方向N的基础侧面2620、个别的与基础侧面2620相对的锥形侧面2621、个别的垂直半导体基材21的法向方向N的第一顶面2622、个别的与第一顶面2622相对的底面2623、个别的相邻基础侧面2620与锥形侧面2621的前侧面2624以及个别的与前侧面2624相对的后侧面2625。由半导体材料260形成的每一个柱体262并且具有个别的第一细长部份2626夹在第一顶面2622、基础侧面2620、前侧面2624以及后侧面2625之间形成个别的源极区域SR。由半导体材料260形成的每一个柱体262并且具有个别的第二细长部份2627夹在底面2623、基础侧面2620、前侧面2624以及后侧面2625之间形成个别的漏极区域DR。由半导体材料260形成的每一个柱体262并且具有个别的板状部份2628位于基础侧面2620上且位于第一细长部份2626与第二细长部份2627之间形成个别的通道区域CR。由半导体材料260形成的每一个柱体262的其他部份形成个别的本体区域。实际上，半导体材料260也可以覆盖在多条第二沟槽39的第三纵向侧壁392与第四纵向侧壁394上。
每一个第一导电部份322做为多条第一子位线27中的一条第一子位线27。每一条第一子位线27对应多个柱体262中的一个柱体262以及多条位线22中的一条位线22，并且连接于对应的柱体262的漏极区域DR与对应的位线22之间。每一个第二导电部份342做为多条第二子位线28中的一条第二子位线28。每一条第二子位线28对应多个柱体262中的一个柱体262，并且连接于对应的柱体262的源极区域SR。
同样如图17及图18所示，接着，根据本发明的第二较佳具体实例的方法形成多个栅极氧化物(亦即，穿隧氧化物)/栅极介电多层结构264。每一个栅极氧化物/栅极介电多层结构264被覆由半导体材料260形成多个柱体262中的一个柱体262的基础侧面2620。为了制造便利，多个栅极氧化物/栅极介电多层结构264也可以被覆于已被覆第一导电部份322以及第二导电部份342的半导体材料260上。
同样如图17及图18所示，接着，根据本发明的第二较佳具体实例的方法形成多个导体层40。每一个导体层40被覆多条第二沟槽39中的一条第二沟槽39的第三纵向侧壁392与第四纵向侧壁394中的其一。实际上，每一个导体层40也可以被覆在多个栅极氧化物/栅极介电多层结构264中的一个栅极氧化物/栅极介电多层结构264以及半导体材料260上。
请参阅图19及图20，图19为由根据本发明的第二较佳具体实例的方法所制造的NOR型存储器元件2的半成品的另一顶视图。图20为图19中NOR型存储器元件2的半成品沿I-I线的剖面视图。如图19及图20所示，接着，根据本发明的第二较佳具体实例的方法对多个导体层40进行部份蚀刻，以形成多个栅极导体266以及多条字线29。每一个栅极导体266被覆多个栅极氧化物/栅极介电多层结构264中的一个栅极氧化物/栅极介电多层结构264。每一条字线29对应多个列212中的一个列212，并且连接沿着其对应的列212排列的该等栅极导体266。为了增加多个栅极导体266以及多条字线29的体积，在形成多个导体层40之前，另一半导体材料(未示出于图18及图20)可以形成以被覆已被覆在半导体材料260上的多个栅极氧化物/栅极介电多层结构264。半导体材料260则已被覆于第一导电部份322以及第二导电部份342上。
须注意的是，导电垫41在第二沟槽39内的一部分被移除，进而将导电垫41改变成多条连接线37。每一条连接线37对应于多条第一子位线27中的一条第一子位线27以及多条位线中的一条位线22，并且连接在其相应的第一子位线27与其对应的位线22之间。
请参阅图21及图22，图21为由根据本发明的第二较佳具体实例的方法所制造的NOR型存储器元件2的半成品的另一顶视图。图21为图22中NOR型存储器元件2的半成品沿J-J线的剖面视图。如图21及图22所示，接着，根据本发明的第二较佳具体实例的方法形成多条第二隔离带24。每一条第二隔离带24填充于多条第二沟槽39中的一条第二沟槽39。
请再参阅图7及图8，接着，根据本发明的第二较佳具体实例的方法系于第二半导体层34、多条第一隔离带23以及多条第二隔离带24上，形成第二绝缘层35。同样如图7及图8所示，接着，根据本发明的第二较佳具体实例的方法形成多个接地通孔接触30。每一个接地通孔接触30对应多条第二子位线28中的一条第二子位线28，并且形成以贯穿第二绝缘层35进而连接对应的第二子位线28。同样如图7及图8所示，最后，根据本发明的第二较佳具体实例的方法系于第二绝缘层35上，形成接地层31，进而连接所有接地通孔接触30。
请参阅图23、图24及图25，并请再参阅图6。图23为根据本发明的第一较佳具体实例的NOR型存储器元件2的一变形且移除顶部结构或单元的顶视图。图24为根据本发明的第一较佳具体实例的NOR型存储器元件2的另一变形且移除顶部结构或单元的顶视图。图25为根据本发明的第一较佳具体实例的NOR型存储器元件2的另一变形且移除顶部结构或单元的顶视图。
如图6、图23、图24及图25所示，该等图中虚线箭头代表排列在每一条第一隔离带23的第一纵向边缘232上的存储器单元26映射排列在该条第一隔离带23的第二纵向边缘234上的存储器单元26的方向。
图6、图23、图24及图25中所示相邻第一隔离带23上标示的虚线箭头方向各有不同的组合，也就是说根据本发明的第一较佳具体实例的NOR型存储器元件2排列在相邻第一隔离带23的第一纵向边缘232、第二纵向边缘234上的存储器单元26其对称性有如图6、图23、图24及图25中所示的组合。图23、图24及图25中所示的NOR型存储器元件2同样具有图6所示的NOR型存储器元件2的所有结构特征。图23、图24及图25中具有与图6相同号码标记的组件与结构，有相同或类似的结构以及功能，在此不多做赘述。
请参阅图26、图27、图28、图29及图30，该等附图示意地描绘根据本发明的第三较佳具体实施例的晶体管2。图26为根据本发明的第一较佳具体实例的NOR型存储器元件5内部的部份结构的外观视图。图27为图26中根据本发明的第三较佳具体实施例的NOR型存储器元件5的存储器单元26沿K-K线的剖面视图。图28为根据本发明的NOR型存储器元件5移除顶部结构或单元的顶视图。图29为根据本发明的第三较佳具体实施例的NOR型存储器元件5的顶视图。图30为图29中根据本发明的第三较佳具体实施例的NOR型存储器元件5沿L-L线的剖面视图。根据本发明的第三较佳具体实施例的NOR型存储器元件5主要由多个如图1及图2所示的晶体管(亦即，存储器单元)所构成。并且，请参阅图36，图36为根据本发明的NOR型存储器元件5于制造过程中的半成品的剖面视图。
如图26至图30及图36所示，根据本发明的第三较佳具体实施例的NOR型存储器元件5包含半导体基材51、接地层52、多条第一隔离带53、多条第二隔离带54、多条堆叠带55(如图36所示)、多个存储器单元56、多条第一子位线57、多条第二子位线58、多条字线59、多个位线通孔接触60以及多条位线61。于图28中，虚线代表将形成于多个存储器单元56之上的多条位线61。于图29中，虚线代表形成于第二绝缘层65以及多条位线61之下的多个存储器单元56。
半导体基材51定义纵向方向L、横向方向T、法向方向N、多个沿半导体基材51的纵向方向L的列512以及多个沿半导体基材51的横向方向T的行514。
于一具体实施例中，半导体基材51可以由蓝宝石、硅、SiC、GaN、ZnO、ScAlMgO4、YSZ(Yttria-Stabilized Zirconia)、SrCu2O2、LiGaO2、LiAlO2、GaAs或其他半导体材料所形成。
接地层52形成于半导体基材51上。
多条第一隔离带53形成于接地层52上，并且沿半导体基材51的纵向方向L延伸。每一条第一隔离带53具有个别的第一纵向边缘532以及个别的第二纵向边缘534。多条第二隔离带54形成于接地层52上，并且沿半导体基材51的纵向方向L延伸。每一条第二隔离带54具有个别的第三纵向边缘542以及个别的第四纵向边缘544。多条第一隔离带53以及多条第二隔离带54交替排列。
同样如图36所示，多条堆叠带55由形成于接地层52上的第一半导体层62、形成于第一半导体层62上的第一绝缘层63以及形成于第一绝缘层63上的第二半导体层64所构成。须强调的是，第一绝缘层63仅在根据本发明的第三较佳具体实施例的NOR型存储器元件5的制造过程中存在，并且在根据本发明的第三较佳具体实施例的NOR型存储器元件5被制造完成后，第一绝缘层63完全移除。
每一条堆叠带55对应多条第一隔离带53中的一条第一隔离带53与多条第二隔离带54中的一条第二隔离带54。每一条堆叠带55位于其对应的第一隔离带53与其对应的第二隔离带54之间。每一条堆叠带55具有多个凹陷552。多个凹陷552形成于第一绝缘层63处，并且面向其对应的第二隔离带54的第三纵向边缘542或第四纵向边缘544。位于每一条第一隔离带53的一侧的该等凹陷552与位于该条第一隔离带53的另一侧的该等凹陷552交错排列。每一个凹陷552对应多个列512中的一个列512与多个行514中的一个行514。
每一个存储器单元56对应该等凹陷552中的一个凹陷552，并且包含由半导体材料560形成的柱体562。每一个柱体562配合对应的凹陷552，并且沿半导体基材51的横向方向T延伸。每一个柱体562具有个别的平行半导体基材51的法向方向N的基础侧面5620、个别的与基础侧面5620相对的锥形侧面5621、个别的垂直半导体基材51的法向方向N的第一顶面5622、个别的与第一顶面5622相对的底面5623、个别的相邻基础侧面5620与锥形侧面5621的前侧面5624以及个别的与前侧面5624相对的后侧面5625。由半导体材料560形成的每一个柱体562并且具有个别的第一细长部份5626夹在第一顶面5622、基础侧面5620、前侧面5624以及后侧面5625之间形成个别的漏极区域DR。由半导体材料560形成的每一个柱体562并且具有个别的第二细长部份5627夹在底面5623、基础侧面5620、前侧面5624以及后侧面5625之间形成个别的源极区域SR。由半导体材料560形成的每一个柱体562并且具有个别的板状部份5628位于基础侧面5620上且位于第一细长部份5626与第二细长部份5627之间形成个别的通道区域CR。该个柱体562的其他部份形成个别的本体区域。实际上，半导体材料560也可以覆盖在第一隔离带53的第一纵向边缘532以及第二纵向边缘534上。
于一些具体实施例中，形成柱体562的半导体材料可以是，例如，多晶硅材料。源极区域SR以及漏极区域DR可以掺杂n型态掺杂剂(例如，磷或砷)或者掺杂p型态掺杂剂(例如，硼)。通道区域CR可以掺杂与源极区域SR以及漏极区域DR不同导电型态的掺杂剂。本体区域远离通道区域CR、源极区SR与漏极区域DR的一部分可选地掺杂特定的掺杂剂。
每一个存储器单元56并且包含个别的被覆对应的由半导体材料560形成的柱体562的基础侧面5620的栅极氧化物(亦即，穿隧氧化物)/栅极介电多层结构564以及个别的被覆栅极氧化物/栅极介电多层结构564的栅极导体566。每一条第一子位线57形成于第一半导体层62处，并且对应多个存储器单元56中的一个存储器单元56。每一条第一子位线57连接于对应的存储器单元56的源极区域SR与接地层52之间。每一条第二子位线58形成于第二半导体层64处，并且对应多个存储器单元56中的一个存储器单元56。每一条第二子位线58连接对应的存储器单元56的漏极区域DR。
每一条字线59对应多个列512中的一个列512，并且连接沿着对应的列512排列的该等栅极导体566。
根据本发明的第三较佳具体实施例的NOR型存储器元件5还包含第二绝缘层65。第二绝缘层65形成于第二半导体层64、多条第一隔离带53以及多条第二隔离带54上。每一个位线通孔接触60对应多条第二子位线58中的一条第二子位线58，并且形成以贯穿第二绝缘层65进而连接其对应的第二子位线58。多条位线61形成于第二绝缘层65上。每一条位线61对应多个行514中的一个行514。每一条位线61沿对应的行514延伸，并且连接沿着对应的行514排列的该等位线通孔接触60。
于一具体实施例中，由半导体材料560形成的柱体562的基础侧面5620可以是平面、凸面或凹面等。
于一具体实施例中，于每一个存储器单元56中，由半导体材料560形成的柱体562的第一顶面5622、栅极氧化物/栅极介电多层结构564的第二顶面以及栅极导体566的第三顶面所组成的组合面可以呈现半椭圆形、半圆形、三角形、拇指形或梯形等形状。
进一步，根据本发明的第三较佳具体实施例的NOR型存储器元件5还包含第三绝缘层66以及多条连接线67。第三绝缘层66形成以被覆接地层62，并且形成在多条第一隔离带53、多条第二隔离带54与接地层62之间。每一条连接线67对应多条第一子位线57中的一条第一子位线57，并且形成以贯穿第三绝缘层66进而连接于对应的第一子位线57与接地层62之间。多条连接线67具有稳定电流密度及方向的功能。
同样如图29所示，每一个存储器单元区块502被以边长为2F的粗线平行四边形包围，其中F表示制程特征尺寸(亦即，最小微影特征尺寸)。藉粗黑线平行四边形，根据本发明的第三较佳具体实施例的NOR型存储器元件5的单元尺寸通过下列公式计算：
单元尺寸＝8/4F×7/4F＝3.5F2
因此，理论上，根据本发明的第三较佳具体实施例的NOR型存储器元件5的单元尺寸等于制程特征尺寸平方的3.5倍。
请参阅图31至图42，该等附图示意地示出由根据本发明的第四较佳具体实例的方法所制造如图26至图30所示的NOR型存储器元件5。
请参阅图31及图32，图31为由根据本发明的第四较佳具体实例的方法所制造的NOR型存储器元件5的半成品的顶视图。图32为图31中NOR型存储器元件5的半成品沿M-M线的剖面视图。如图31及图32所示，根据本发明的第四较佳具体实例的方法，首先，系于半导体基材51上，形成接地层52。半导体基材51定义纵向方向L、横向方向T、法向方向N、多个沿纵向方向L的列512以及多个沿横向方向T的行514。
请参阅图33及图34，图33为由根据本发明的第四较佳具体实例的方法所制造的NOR型存储器元件5的半成品的另一顶视图。图34为图33中NOR型存储器元件5的半成品沿N-N线的剖面视图。如图33及图34所示，接着，根据本发明的第四较佳具体实例的方法形成第三绝缘层66以被覆接地层52。同样如图33及图34所示，接着，根据本发明的第四较佳具体实例的方法形成多个导电垫71，每一个导电垫71对应多个行514中的一个行514以及多个列512中的两个列512，并形成在其对应的行514以及其对应的两个列512处，且贯穿第三绝缘层66进而接触接地层52。
请参阅图35并再次参阅图36，图35为由根据本发明的第四较佳具体实例的方法所制造的NOR型存储器元件5的半成品的另一顶视图。图36为图35中NOR型存储器元件5的半成品沿O-O线的剖面视图。如图35及图36所示，接着，根据本发明的第四较佳具体实例的方法系于第三绝缘层66以及多个导电垫71上，形成第一半导体层62。接着，根据本发明的第四较佳具体实例的方法系于第一半导体层62上，形成第一绝缘层63。同样如图35及图36所示，接着，根据本发明的第四较佳具体实例的方法系于第一绝缘层63上，形成第二半导体层64。同样如图35及图36所示，接着，根据本发明的第四较佳具体实例的方法形成多条平行半导体基材51的纵向方向L的第一沟槽68。多条第一沟槽68贯穿第一半导体层62、第一绝缘层63以及第二半导体层64。每一条第一沟槽68具有个别的第一纵向侧壁682、个别的第二纵向侧壁684以及多个向内突出的突出体686。位于每一条第一沟槽68的第一纵向侧壁682上的该等突出体686与位于第二纵向侧壁684上的该等突出体686交错排列。
请参阅图37及图38，图37为由根据本发明的第四较佳具体实例的方法所制造的NOR型存储器元件5的半成品的顶视图。图38为图37中NOR型存储器元件5的半成品沿P-P线的剖面视图。如图37及图38所示，接着，根据本发明的第四较佳具体实例的方法形成多条第一隔离带53。每一条第一隔离带53填充于多条第一沟槽68中的一条第一沟槽68，致使多条堆叠带55与多条第一隔离带53交替排列。多条堆叠带55由第一半导体层62、第一绝缘层63以及第二半导体层64所构成。每一条第一隔离带53具有个别的第一纵向边缘532以及个别的第二纵向边缘534。
同样如图37及图38所示，接着，根据本发明的第四较佳具体实例的方法形成多条平行半导体基材51的纵向方向L的第二沟槽69。每一条第二沟槽69形成于多条堆叠带55中的一条堆叠带55的一部份上，并且贯穿第一半导体层62、第一绝缘层63以及第二半导体层64。每一条第二沟槽69具有个别的第三纵向侧壁692以及个别的第四纵向侧壁694。
同样如图37及图38所示，接着，根据本发明的第四较佳具体实例的方法对每一条第二沟槽69的第三纵向侧壁692与第四纵向侧壁694上的第一半导体层62以及第二半导体层64部份掺杂，以于第一半导体层62上形成多个第一导电部份622以及于第二半导体层64上形成多个第二导电部份642。每一个第一导电部份622与每一个第二导电部份642对应多个突出体686中的一个突出体686。
同样如图37及图38所示，接着，根据本发明的第四较佳具体实例的方法移除第一绝缘层63的多个残留部份。每一个残留部份对应多个突出体686中的一个突出体686，致使多个凹陷552形成于每一个第二沟槽69的第三纵向侧壁692以及第四纵向侧壁694上。位于每一条第一隔离带53的一侧的该等凹陷552与位于该条第一隔离带53的另一侧的该等凹陷552交错排列。每一个凹陷552对应多个列512中的一个列512与多个行514中的一个行514。
请参阅图39及图40，图39为由根据本发明的第四较佳具体实例的方法所制造的NOR型存储器元件5的半成品的另一顶视图。图40为图39中NOR型存储器元件5的半成品沿Q-Q线的剖面视图。如图39及图40所示，接着，根据本发明的第四较佳具体实例的方法形成由半导体材料560形成的多个柱体562。由半导体材料560形成的多个柱体562根据多个列512以及多个行514排列。为了制造便利，形成柱体562的半导体材料560也可以被覆第一导电部份622以及第二导电部份642。
请再参阅图26及图27，由半导体材料560形成的每一个柱体562配合多个凹陷552中的一个凹陷552，并且沿半导体基材51的横向方向T延伸。每一个柱体562具有个别的平行半导体基材51的法向方向N的基础侧面5620、个别的与基础侧面5620相对的锥形侧面5621、个别的垂直半导体基材51的法向方向N的第一顶面5622、个别的与第一顶面5622相对的底面5623、个别的相邻基础侧面5620与锥形侧面5621的前侧面5624以及个别的与前侧面5624相对的后侧面5625。由半导体材料560形成的每一个柱体562并且具有个别的第一细长部份5626夹在第一顶面5622、基础侧面5620、前侧面5624以及后侧面5625之间形成个别的漏极区域DR。由半导体材料560形成的每一个柱体562并且具有个别的第二细长部份5627夹在底面5623、基础侧面5620、前侧面5624以及后侧面5625之间形成个别的源极区域SR。由半导体材料560形成的每一个柱体562并且具有个别的板状部份5628位于基础侧面5620上且位于第一细长部份5626与第二细长部份5627之间形成个别的通道区域CR。由半导体材料560形成的每一个柱体562的其他部份形成个别的本体区域。实际上，半导体材料560也可以覆盖在多条第二沟槽69的第三纵向侧壁692与第四纵向侧壁694上。
每一个第一导电部份622做为多条第一子位线57中的一条第一子位线57。每一条第一子位线57对应多个柱体562中的一个柱体562，并且连接于对应的柱体562的源极区域SR与接地层52之间。每一个第二导电部份642做为多条第二子位线58中的一条第二子位线58。每一条第二子位线58对应多个柱体562中的一个柱体562，并且连接于对应的柱体562的漏极区域DR。
同样如图39及图40所示，接着，根据本发明的第四较佳具体实例的方法形成多个栅极氧化物(亦即，穿隧氧化物)/栅极介电多层结构564。每一个栅极氧化物/栅极介电多层结构564被覆由半导体材料560形成多个柱体562中的一个柱体562的基础侧面5620。为了制造便利，多个栅极氧化物/栅极介电多层结构564也可以被覆于已被覆第一导电部份622以及第二导电部份642的半导体材料560上。
同样如图39及图40所示，接着，根据本发明的第四较佳具体实例的方法形成多个导体层70。每一个导体层70被覆多条第二沟槽69中的一条第二沟槽69的第三纵向侧壁692与第四纵向侧壁694中的其一。实际上，每一个导体层70也可以被覆在多个栅极氧化物/栅极介电多层结构564中的一个栅极氧化物/栅极介电多层结构564以及半导体材料560上。
请参阅图41及图42，图41为由根据本发明的第四较佳具体实例的方法所制造的NOR型存储器元件5的半成品的另一顶视图。图42为图41中NOR型存储器元件5的半成品沿R-R线的剖面视图。如图41及图42所示，接着，根据本发明的第四较佳具体实例的方法对多个导体层70进行部份蚀刻，以形成多个栅极导体566以及多条字线59。每一个栅极导体566被覆多个栅极氧化物/栅极介电多层结构564中的一个栅极氧化物/栅极介电多层结构564。每一条字线59对应多个列512中的一个列512，并且连接沿着其对应的列512排列的该等栅极导体566。为了增加多个栅极导体566以及多条字线59的体积，在形成多个导体层70之前，另一半导体材料(未示出于图40及图42)可以形成以被覆已被覆在半导体材料560上的多个栅极氧化物/栅极介电多层结构564。半导体材料560则已被覆于第一导电部份622以及第二导电部份642上。
须注意的是，导电垫71在第二沟槽69内的一部分被移除，进而将导电垫71改变成多条连接线67。每一条连接线67对应于多条第一子位线57中的一条第一子位线57，并且连接在其相应的第一子位线57与接地层52之间。
请参阅图43及图44，图43为由根据本发明的第四较佳具体实例的方法所制造的NOR型存储器元件5的半成品的另一顶视图。图43为图44中NOR型存储器元件5的半成品沿S-S线的剖面视图。如图43及图44所示，接着，根据本发明的第四较佳具体实例的方法形成多条第二隔离带54。每一条第二隔离带54填充于多条第二沟槽69中的一条第二沟槽69。
请再参阅图29及图30，接着，根据本发明的第四较佳具体实例的方法系于第二半导体层64、多条第一隔离带53以及多条第二隔离带54上，形成第二绝缘层65。同样如图29及图30所示，接着，根据本发明的第四较佳具体实例的方法形成多个位线通孔接触60。每一个位线通孔接触60对应多条第二子位线58中的一条第二子位线58，并且形成以贯穿第二绝缘层65进而连接对应的第二子位线58。同样如图29及图30所示，最后，根据本发明的第四较佳具体实例的方法系于第二绝缘层65上，形成多条位线61。每一条位线61对应多个行514中的一个行514。每一条位线61沿对应的行514延伸，并且连接沿着对应的行514排列的该等位线通孔接触60。
同样地，针对根据本发明的第三较佳具体实施例的NOR型存储器元件5，排列在相邻第一隔离带53的第一纵向边缘532、第二纵向边缘534上的存储器单元56其对称性，有如图6、图23、图24及图25所示各种不同的组合。
通过以上对本发明的详述，可以清楚了解根据本发明的NOR型存储器元件由多个垂直电流型态扇形场效晶体管所构成，并且可以具有小于4F2的单元尺寸。
通过以上较佳具体实施例的详述，希望能更加清楚描述本发明的特征与精神，而并非以上述所揭示的较佳具体实施例来对本发明的面向加以限制。相反地，其目的是希望能涵盖各种改变及具相等性的安排于本发明所欲申请的权利要求的面向内。因此，本发明所申请的权利要求的面向应该根据上述的说明作最宽广的解释，以致使其涵盖所有可能的改变以及具相等性的安排。

Claims (14)

1.一种NOR型存储器元件，包含：
半导体基材，定义纵向方向、横向方向、法向方向、多个沿所述纵向方向的列以及多个沿所述横向方向的行；
多条位线，形成于所述半导体基材上，每一条位线对应所述多个行中的一个行并且沿所述对应的行延伸；
多条第一隔离带，形成于所述多条位线上并且沿所述纵向方向延伸，每一条第一隔离带具有个别的第一纵向边缘以及个别的第二纵向边缘；
多条第二隔离带，形成于所述多条位线上并且沿所述纵向方向延伸，每一条第二隔离带具有个别的第三纵向边缘以及个别的第四纵向边缘，所述多条第一隔离带以及所述多条第二隔离带交替排列；
多条堆叠带，由形成于所述多条位线上的第一半导体层、形成于所述第一半导体层上的第一绝缘层以及形成于所述第一绝缘层上的第二半导体层所构成，每一条堆叠带对应所述多条第一隔离带中的一条第一隔离带与所述多条第二隔离带中的一条第二隔离带，且位于所述对应的第一隔离带与所述对应的第二隔离带之间，其中每一条堆叠带具有多个凹陷，所述多个凹陷形成于所述第一绝缘层处并且面向其对应的第二隔离带的所述第三纵向边缘或所述第四纵向边缘，位于每一条第一隔离带的一侧的所述凹陷与位于所述条第一隔离带的另一侧的所述凹陷交错排列，每一个凹陷对应所述多个列中的一个列与所述多个行中的一个行；
多个存储器单元，每一个存储器单元对应所述凹陷中的一个凹陷并且包含一由半导体材料形成的柱体，每一个柱体配合所述对应的凹陷且沿所述横向方向延伸，每一个柱体具有个别的平行所述法向方向的基础侧面、个别的与所述基础侧面相对的锥形侧面、个别的垂直所述法向方向的第一顶面、个别的与所述第一顶面相对的底面、个别的相邻所述基础侧面与所述锥形侧面的前侧面以及一个别的与所述前侧面相对的后侧面，在每一个柱体中，个别的第一细长部份夹在所述第一顶面、所述基础侧面、所述前侧面以及所述后侧面之间形成个别的源极区域，个别的第二细长部份夹在所述底面、所述基础侧面、所述前侧面以及所述后侧面之间形成个别的漏极区域，个别的板状部份位于所述基础侧面上且位于所述第一细长部份与所述第二细长部份之间形成一个别的通道区域，所述柱体的其他部份形成个别的本体区域，每一个存储器单元并且包含个别的被覆所述对应的由所述半导体材料形成的所述柱体的所述基础侧面的栅极氧化物/栅极介电多层结构以及个别的被覆所述栅极氧化物/栅极介电多层结构的栅极导体；
多条第一子位线，每一条第一子位线形成于所述第一半导体层处，每一条第一子位线对应所述多个存储器单元中的一个存储器单元以及所述多条位线中的一条位线且连接于所述对应的存储器单元的所述漏极区域与所述对应的位线之间；
多条第二子位线，每一条第二子位线形成于所述第二半导体层处，每一条第二子位线对应所述多个存储器单元中的一个存储器单元且连接所述对应的存储器单元的所述源极区域；
多条字线，每一条字线对应所述多个列中的一个列并且连接沿着所述对应的列排列的所述栅极导体；
第二绝缘层，形成于所述第二半导体层、所述多条第一隔离带以及所述多条第二隔离带上；
多个接地通孔接触，每一个接地通孔接触对应所述多条第二子位线中的一条第二子位线并且形成以贯穿所述第二绝缘层进而连接所述对应的第二子位线；以及
接地层，形成于所述第二绝缘层上进而连接所述多个接地通孔接触的所有接地通孔接触。
2.根据权利要求1所述的NOR型存储器元件，其中每一个基础侧面为一平面、一凸面或一凹面，于每一个存储器单元中，由所述半导体材料形成的所述柱体的所述第一顶面、所述栅极氧化物/栅极介电多层结构的第二顶面以及所述栅极导体的第三顶面所组成的一组合面呈现选自由一半椭圆形、一半圆形、一三角形、一拇指形以及一梯形所组成的群组中的其一。
3.根据权利要求1所述的NOR型存储器元件，其中所述NOR型存储器元件的一单元尺寸等于一制程特征尺寸平方的3.5倍。
4.根据权利要求1所述的NOR型存储器元件，进一步包含：
第三绝缘层，形成以被覆所述半导体基材以及所述多条位线；以及
多条连接线，每一条连接线对应所述多条第一子位线中的一条第一子位线以及所述多条位线中的一条位线并且形成以贯穿所述第三绝缘层进而连接于所述对应的第一子位线与所述对应的位线之间。
5.一种NOR型存储器元件，包含：
半导体基材，定义纵向方向、横向方向、法向方向、多个沿所述纵向方向的列以及多个沿所述横向方向的行；
接地层，形成于所述半导体基材上；
多条第一隔离带，形成于所述接地层上并且沿所述纵向方向延伸，每一条第一隔离带具有个别的第一纵向边缘以及个别的第二纵向边缘；
多条第二隔离带，形成于所述接地层上并且沿所述纵向方向延伸，每一条第二隔离带具有个别的第三纵向边缘以及个别的第四纵向边缘，所述多条第一隔离带以及所述多条第二隔离带为交替排列；
多条堆叠带，由形成于所述接地层上的第一半导体层、形成于所述第一半导体层上的第一绝缘层以及形成于所述第一绝缘层上的第二半导体层所构成，每一条堆叠带对应所述多条第一隔离带中的一条第一隔离带与所述多条第二隔离带中的一条第二隔离带，且位于所述对应的第一隔离带与所述对应的第二隔离带之间，其中每一条堆叠带具有多个凹陷，所述多个凹陷形成于所述第一绝缘层处并且面向其对应的第二隔离带的所述第三纵向边缘或所述第四纵向边缘，位于每一条第一隔离带的一侧的所述凹陷与位于所述条第一隔离带的另一侧的所述凹陷交错排列，每一个凹陷对应所述多个列中的一个列与所述多个行中的一个行；
多个存储器单元，每一个存储器单元对应所述凹陷中的一个凹陷并且包含由一半导体材料形成的柱体，每一个柱体配合所述对应的凹陷且沿所述横向方向延伸，每一个柱体具有个别的平行所述法向方向的基础侧面、个别的与所述基础侧面相对的锥形侧面、个别的垂直所述法向方向的第一顶面、个别的与所述第一顶面相对的底面、个别的相邻所述基础侧面与所述锥形侧面的前侧面以及一个别的与所述前侧面相对的后侧面，在每一个柱体中，个别的第一细长部份夹在所述第一顶面、所述基础侧面、所述前侧面以及所述后侧面之间形成个别的漏极区域，个别的第二细长部份夹在所述底面、所述基础侧面、所述前侧面以及所述后侧面之间形成个别的源极区域，个别的板状部份位于所述基础侧面上且位于所述第一细长部份与所述第二细长部份之间形成个别的通道区域，所述柱体的其他部份形成个别的本体区域，每一个存储器单元并且包含个别的被覆所述对应的由所述半导体材料形成的所述柱体的所述基础侧面的栅极氧化物/栅极介电多层结构以及个别的被覆所述栅极氧化物/栅极介电多层结构的栅极导体；
多条第一子位线，每一条第一子位线形成于所述第一半导体层处，每一条第一子位线对应所述多个存储器单元中的一个存储器单元且连接于所述对应的存储器单元的所述源极区域与所述接地层之间；
多条第二子位线，每一条第二子位线形成于所述第二半导体层处，每一条第二子位线对应所述多个存储器单元中的一个存储器单元且连接所述对应的存储器单元的所述漏极区域；
多条字线，每一条字线对应所述多个列中的一个列并且连接沿着所述对应的列排列的所述栅极导体；
第二绝缘层，形成于所述第二半导体层、所述多条第一隔离带以及所述多条第二隔离带上；
多个位线通孔接触，每一个位线通孔接触对应所述多条第二子位线中的一条第二子位线并且形成以贯穿所述第二绝缘层进而连接所述对应的第二子位线；以及
多条位线，形成于所述第二绝缘层上，每一条位线对应所述多个行中的一个行，每一条位线沿所述对应的行延伸并且连接沿着所述对应的行排列的所述位线通孔接触。
6.根据权利要求5所述的NOR型存储器元件，其中每一个基础侧面一平面、一凸面或一凹面，于每一个存储器单元中，由所述半导体材料形成的所述柱体的所述第一顶面、所述栅极氧化物/栅极介电多层结构的第二顶面以及所述栅极导体的第三顶面所组成的一组合面呈现选自由一半椭圆形、一半圆形、一三角形、一拇指形以及一梯形所组成的群组中的其一。
7.根据权利要求5所述的NOR型存储器元件，其中所述NOR型存储器元件的单元尺寸等于制程特征尺寸平方的3.5倍。
8.根据权利要求5所述的NOR型存储器元件，进一步包含：
第三绝缘层，形成以被覆所述接地层且形成于所述多条第一隔离带中、所述多条第二隔离带与所述接地层之间；以及
多条连接线，每一条连接线对应所述多条第一子位线中的一条第一子位线并且形成以贯穿所述第三绝缘层进而连接于所述对应的第一子位线与所述接地层之间。
9.一种制造一NOR型存储器元件方法，包含下列步骤：
(a)于半导体基材上，形成多条位线，其中所述半导体基材定义纵向方向、横向方向、法向方向、多个沿所述纵向方向的列以及多个沿所述横向方向的行，每一条位线对应所述多个行中的一个行并且沿所述对应的行延伸；
(b)于所述多条位线上，形成第一半导体层；
(c)于所述第一半导体层上，形成第一绝缘层；
(d)于所述第一绝缘层上，形成第二半导体层；
(e)形成多条平行所述纵向方向的第一沟槽，所述多条第一沟槽贯穿所述第一半导体层、所述第一绝缘层以及所述第二半导体层，其中每一条第一沟槽具有个别的第一纵向侧壁、个别的第二纵向侧壁以及多个向内突出的突出体，位于所述第一纵向侧壁上的所述突出体与位于所述第二纵向侧壁上的所述突出体交错排列；
(f)形成多条第一隔离带，每一条第一隔离带填充于所述多条第一沟槽中的一条第一沟槽，致使多条堆叠带与所述多条第一隔离带交替排列，所述多条堆叠带由所述第一半导体层、所述第一绝缘层以及所述第二半导体层所构成；
(g)形成多条平行所述纵向方向的第二沟槽，其中每一条第二沟槽形成于所述堆叠带中的一条堆叠带的一部份上且贯穿所述第一半导体层、所述第一绝缘层以及所述第二半导体层，每一条第二沟槽具有个别的第三纵向侧壁以及个别的第四纵向侧壁；
(h)对每一条第二沟槽的所述第三纵向侧壁与所述第四纵向侧壁上的所述第一半导体层以及所述第二半导体层部份掺杂进而于所述第一半导体层上形成多个第一导电部份以及于所述第二半导体层上形成多个第二导电部份，其中每一个第一导电部份与每一个第二导电部份对应所述多个突出体中的一个突出体；
(i)移除所述第一绝缘层的多个残留部份，每一个残留部份对应所述多个突出体中的一个突出体，致使多个凹陷形成于每一个第二沟槽的所述第三纵向侧壁以及所述第四纵向侧壁上，其中位于每一条第一隔离带的一侧的所述凹陷与位于所述条第一隔离带的另一侧的所述凹陷交错排列，每一个凹陷对应所述多个列中的一个列与所述多个行中的一个行；
(j)形成由半导体材料形成的多个柱体，其中由所述半导体材料形成的每一个柱体配合所述凹陷中的一个凹陷且沿所述横向方向延伸，每一个柱体具有个别的平行所述法向方向的基础侧面、个别的与所述基础侧面相对的锥形侧面、个别的垂直所述法向方向的第一顶面、个别的与所述第一顶面相对的底面、个别的相邻所述基础侧面与所述锥形侧面的前侧面以及个别的与所述前侧面相对的后侧面，在每一个柱体中，个别的第一细长部份夹在所述第一顶面、所述基础侧面、所述前侧面以及所述后侧面之间形成个别的源极区域，个别的第二细长部份夹在所述底面、所述基础侧面、所述前侧面以及所述后侧面之间形成个别的漏极区域，个别的板状部份位于所述基础侧面上且位于所述第一细长部份与所述第二细长部份之间形成个别的通道区域，所述柱体的其他部份形成个别的本体区域，其中每一个第一导电部份做为多条第一子位线中的一条第一子位线，每一条第一子位线对应所述多个柱体中的一个柱体以及所述多条位线中的一条位线且连接于所述对应的柱体的所述漏极区域与所述对应的位线之间，每一个第二导电部份做为多条第二子位线中的一条第二子位线，每一条第二子位线对应所述多个柱体中的一个柱体且连接于所述对应的柱体的所述源极区域；
(k)形成多个栅极氧化物/栅极介电多层结构，每一个栅极氧化物/栅极介电多层结构被覆由所述半导体材料形成所述多个柱体中的一个柱体的所述基础侧面；
(l)形成多个导体层，每一个导体层被覆所述多条第二沟槽中的一条第二沟槽的所述第三纵向侧壁与所述第四纵向侧壁中的其一；
(m)对所述多个导体层进行部份蚀刻，以形成多个栅极导体以及多条字线，其中每一个栅极导体被覆所述多个栅极氧化物/栅极介电多层结构中的一个栅极氧化物/栅极介电多层结构，每一条字线对应所述多个列中的一个列并且连接沿着所述对应的列排列的所述栅极导体；
(n)形成多条第二隔离带，每一条第二隔离带填充于所述多条第二沟槽中的一条第二沟槽；
(o)于所述第二半导体层、所述多条第一隔离带以及所述多条第二隔离带上，形成一第二绝缘层；
(p)形成多个接地通孔接触，每一个接地通孔接触对应所述多条第二子位线中的一条第二子位线并且形成以贯穿所述第二绝缘层进而连接所述对应的第二子位线；以及
(q)于所述第二绝缘层上，形成一接地层进而连接所述多个接地通孔接触的所有接地通孔接触。
10.根据权利要求9所述的方法，其中每一个基础侧面平面、凸面或凹面，由所述半导体材料形成的所述柱体中的一个柱体的所述第一顶面、被覆所述柱体的所述基础侧面的所述栅极氧化物/栅极介电多层结构的第二顶面以及被覆所述栅极氧化物/栅极介电多层结构的所述栅极导体的第三顶面所组成的组合面呈现选自由一半椭圆形、一半圆形、一三角形、一拇指形以及一梯形所组成的群组中的其一。
11.根据权利要求9所述的方法，于步骤(a)与步骤(b)之间，进一步包含下列步骤：
形成第三绝缘层，以被覆所述半导体基材以及所述多条位线；以及
形成多个导电垫，每一个导电垫对应所述多个行中的一个行以及所述多个列中的两个列并且形成于所述对应的行与所述对应的两个列处且形成以贯穿所述第三绝缘层进而连接沿所述对应的行的所述位线，其中于步骤(g)中，所述导电垫于所述第二沟槽内的部份被移除进而改变所述导电垫成多个连接线，每一条连接线对应所述多条第一子位线中的一条第一子位线以及所述多条位线中的一条位线并且连接于所述对应的第一子位线与所述对应的位线之间。
12.一种制造一NOR型存储器元件方法，包含下列步骤：
(a)于半导体基材上，形成接地层，其中所述半导体基材定义纵向方向、横向方向、法向方向、多个沿所述纵向方向的列以及多个沿所述横向方向的行，每一条位线对应所述多个行中的一个行并且沿所述对应的行延伸；
(b)于所述接地层上，形成第一半导体层；
(c)于所述第一半导体层上，形成第一绝缘层；
(d)于所述第一绝缘层上，形成第二半导体层；
(e)形成多条平行所述纵向方向的第一沟槽，所述多条第一沟槽贯穿所述第一半导体层、所述第一绝缘层以及所述第二半导体层，其中每一条第一沟槽具有个别的第一纵向侧壁、个别的第二纵向侧壁以及多个向内突出的突出体，位于所述第一纵向侧壁上的所述突出体与位于所述第二纵向侧壁上的所述突出体交错排列；
(f)形成多条第一隔离带，每一条第一隔离带填充于所述多条第一沟槽中的一条第一沟槽，致使多条堆叠带与所述多条第一隔离带交替排列，所述多条堆叠带由所述第一半导体层、所述第一绝缘层以及所述第二半导体层所构成；
(g)形成多条平行所述纵向方向的第二沟槽，其中每一条第二沟槽形成于所述堆叠带中的一条堆叠带的一部份上且贯穿所述第一半导体层、所述第一绝缘层以及所述第二半导体层，每一条第二沟槽具有个别的第三纵向侧壁以及个别的第四纵向侧壁；
(h)对每一条第二沟槽的所述第三纵向侧壁与所述第四纵向侧壁上的所述第一半导体层以及所述第二半导体层部份掺杂进而于所述第一半导体层上形成多个第一导电部份以及于所述第二半导体层上形成多个第二导电部份，其中每一个第一导电部份与每一个第二导电部份对应所述多个突出体中的一个突出体；
(i)移除所述第一绝缘层的多个残留部份，每一个残留部份对应所述多个突出体中的一个突出体，致使多个凹陷形成于每一个第二沟槽的所述第三纵向侧壁以及所述第四纵向侧壁上，其中位于每一条第一隔离带的一侧的所述凹陷与位于所述条第一隔离带的另一侧的所述凹陷交错排列，每一个凹陷对应所述多个列中的一个列与所述多个行中的一个行；
(j)形成由半导体材料形成的多个柱体，其中由所述半导体材料形成的每一个柱体配合所述凹陷中的一个凹陷且沿所述横向方向延伸，每一个柱体具有个别的平行所述法向方向的基础侧面、个别的与所述基础侧面相对的锥形侧面、个别的垂直所述法向方向的第一顶面、个别的与所述第一顶面相对的底面、个别的相邻所述基础侧面与所述锥形侧面的前侧面以及个别的与所述前侧面相对的后侧面，在每一个柱体中，个别的第一细长部份夹在所述第一顶面、所述基础侧面、所述前侧面以及所述后侧面之间形成个别的漏极区域，个别的第二细长部份夹在所述底面、所述基础侧面、所述前侧面以及所述后侧面之间形成个别的源极区域，个别的板状部份位于所述基础侧面上且位于所述第一细长部份与所述第二细长部份之间形成个别的通道区域，所述个柱体的其他部份形成个别的本体区域，其中每一个第一导电部份做为多条第一子位线中的一条第一子位线，每一条第一子位线对应所述多个柱体中的一个柱体且连接于所述对应的柱体的所述源极区域与所述接地层之间，每一个第二导电部份做为多条第二子位线中的一条第二子位线，每一条第二子位线对应所述多个柱体中的一个柱体且连接于所述对应的柱体的所述漏极区域；
(k)形成多个栅极氧化物/栅极介电多层结构，每一个栅极氧化物/栅极介电多层结构被覆由所述半导体材料形成所述多个柱体中的一个柱体的所述基础侧面；
(l)形成多个导体层，每一个导体层被覆所述多条第二沟槽中的一条第二沟槽的所述第三纵向侧壁与所述第四纵向侧壁中的其一；
(m)对所述多个导体层进行部份蚀刻，以形成多个栅极导体以及多条字线，其中每一个栅极导体被覆所述多个栅极氧化物/栅极介电多层结构中的一个栅极氧化物/栅极介电多层结构，每一条字线对应所述多个列中的一个列并且连接沿着所述对应的列排列的所述栅极导体；
(n)形成多条第二隔离带，每一条第二隔离带填充于所述多条第二沟槽中的一条第二沟槽；
(o)于所述第二半导体层、所述多条第一隔离带以及所述多条第二隔离带上，形成第二绝缘层；
(p)形成多个位线通孔接触，每一个位线通孔接触对应所述多条第二子位线中的一条第二子位线并且形成以贯穿所述第二绝缘层进而连接所述对应的第二子位线；以及
(q)于所述第二绝缘层上，形成多条位线，每一条位线对应所述多个行中的一个行，每一条位线沿所述对应的行延伸并且连接沿着所述对应的行排列的所述位线通孔接触。
13.根据权利要求12所述的方法，其中每一个基础侧面一平面、一凸面或一凹面，由所述半导体材料形成的所述柱体中的一个柱体的所述第一顶面、被覆所述个柱体的所述基础侧面的所述栅极氧化物/栅极介电多层结构的第二顶面以及被覆所述个栅极氧化物/栅极介电多层结构的所述栅极导体的第三顶面所组成的组合面呈现选自由一半椭圆形、一半圆形、一三角形、一拇指形以及一梯形所组成的群组中的其一。
14.根据权利要求12所述的方法，于步骤(a)与步骤(b)之间，进一步包含下列步骤：
形成一第三绝缘层，以被覆所述接地层；以及
形成多个导电垫，每一个导电垫对应所述多个行中的一个行以及所述多个列中的两个列并且为形成于所述对应的行与所述对应的两个列处且为形成以贯穿所述第三绝缘层进而接触沿所述接地层，其中于步骤(g)中，所述导电垫于所述第二沟槽内的部份被移除进而改变所述导电垫成多个连接线，每一条连接线对应所述多条第一子位线中的一条第一子位线并且连接于所述对应的第一子位线与所述接地层之间。
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