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TWI746351B - 半導體裝置與其製造方法 - Google Patents

半導體裝置與其製造方法 Download PDF

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TWI746351B
TWI746351B TW110101517A TW110101517A TWI746351B TW I746351 B TWI746351 B TW I746351B TW 110101517 A TW110101517 A TW 110101517A TW 110101517 A TW110101517 A TW 110101517A TW I746351 B TWI746351 B TW I746351B
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semiconductor
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蕭孟軒
李東穎
雲惟勝
勁 蔡
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台灣積體電路製造股份有限公司
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Abstract

製造半導體裝置的方法包括形成堆疊結構在基材上，堆疊結構係由在第一方向中交錯堆疊之第一半導體層及第二半導體層所組成。這些第一半導體層的一厚度係隨著第一方向中愈遠離基材的每一第一半導體層增加。圖案化堆疊結構為沿著實質垂直於第一方向的第二方向延伸的鰭狀結構。去除相鄰第一半導體層間之第二半導體層的一部分，並形成於第三方向中延伸的閘極結構於第一半導體層之第一部分上，使得閘極結構包圍環繞第一半導體層。第三方向係實質垂直於第一方向及第二方向。在第一半導體層之第一部分上之每一第一半導體層具有實質相同的厚度。

Description

半導體裝置與其製造方法
本揭露係有關於一種半導體裝置與其製造方法，特別是有關於閘極全環繞式(GATE-ALL-AROUND；GAA)場效電晶體的閘極結構與其製造方法。
當半導體製造技術已進步至奈米技術製程節點，其追求較高的元件密度、較高的效能和較低的成本時，來自製造與設計議題的挑戰已造成三維設計的發展，如包含鰭式場效電晶體(FinFET)和閘極全環繞式場效電晶體(GAA FET)的多閘極場效電晶體。在鰭式場效電晶體(FinFET)中，閘極電極係相鄰於具有交錯於其間之閘極介電層的通道區的三個側表面。因為此閘極結構係在三個表面上環繞(包圍)鰭片，此場效電晶體基本上具有控制流經鰭片或通道區之電流的三個閘極。不幸的是，通道的第四個側表面(底部分)係遠離閘極電極，因此不在密切的閘極控制下。相對地，在閘極全環繞式場效電晶體(GAA FET)中，通道區的全部側表面均被閘極電極環繞，其容許通道 區中較完全的空乏(Fuller Depletion)，而由於較陡峭的次臨界擺幅(Subthreshold Swing；SS)和較小的汲極導致能障降低(DIBL)的緣故，造成較小的短通道效應。
當場效電晶體持續地縮小至次20-25奈米技術製程節點時，需要閘極全環繞式場效電晶體的進一步改善。
本揭露之一態樣提供一種半導體裝置的製造方法，其包括：形成堆疊結構在基材上，此堆疊結構為在第一方向中交錯堆疊之複數個第一半導體層及複數個第二半導體層。所形成之此些第一半導體層之一厚度係隨著在第一方向中愈遠離基材的每一個第一半導體層增加。圖案化此堆疊結構為沿著第二方向形成之鰭狀結構，其中第二方向係實質垂直於第一方向。去除複數個相鄰第一半導體層之間的第二半導體層之一部分。形成延伸於第三方向中之閘極結構在第一半導體層之第一部分上，以使閘極結構包圍環繞第一半導體層，第三方向係實質垂直於第一方向及第二方向，其中在第一半導體層之第一部分上之每一個第一半導體層具有實質相等的厚度。
本揭露之另一態樣提供一種半導體裝置的製造方法，其包括：形成堆疊結構在基材上，堆疊結構為沿著第一方向交錯堆疊之複數個第一半導體層及複數個第二半導體層，其中堆疊結構中的每一個第一半導體層的一厚度小於此些第一半導體層較接近基材其中任一者之一厚度，堆 疊結構中的每一個第二半導體層的一厚度大於此些第二半導體層較接近基材其中任一者之一厚度；圖案化堆疊結構為延伸於第二方向的鰭狀結構，第二方向係實質垂直於第一方向；去除相鄰之第二半導體層間之此些第一半導體層的第一部分，其中在去除此些第一半導體層之第一部分後，每一個第二半導體層具有實質相等的厚度；以及形成延伸於第三方向之閘極結構在此些第二半導體層之第一部分上，使得閘極結構包圍環繞此些第一半導體層，第三方向係實質垂直於第一方向及第二方向。
本揭露之又一態樣提供一種半導體裝置，其包括鰭狀結構，此鰭狀結構係設於半導體基材上並以第一方向延伸。奈米線結構包括分開設置的複數個奈米線，此些奈米線沿著第二方向排列在鰭狀結構之第一部分上，其中第二方向係實質垂直於第一方向，其中每一個奈米線沿著第二方向具有一實質相等的厚度，而隨著沿第二方向與基材相距之距離增加，沿著第二方向之相鄰奈米線間的距離亦增加。
10:半導體基材
12:摻質
20:第一半導體層
25:第二半導體層
30:罩幕層
32:第一罩幕層
34:第二罩幕層
35:鰭狀結構
35':鰭狀結構
40:井部
45:隔離絕緣層
50:鰭狀襯墊層
52:犧牲閘極結構層
55:犧牲閘極介電層
60:犧牲閘極電極層
62:罩幕層
65:墊氮化矽層
70:氧化矽罩幕層
75:覆蓋層
80:源極/汲極磊晶層
82:空洞
85:層間介電層
90:閘極空間
95:閘極介電層
100:閘極結構
A1,A2,A3:厚度
B1,B2,B3:厚度
H1:高度
S1',S2',S3':間距
S1",S2",S3":間距
S1''',S2''',S3''':距離
S1'''',S2'''',S3'''':間距
t1',t2',t3':厚度
t1",t2",t3":厚度
t1''',t2''',t3''':厚度
t1'''',t2'''',t3'''':厚度
W1:寬度
根據以下詳細說明並配合附圖閱讀，使本揭露的態樣獲致最佳的理解。需強調的是，根據業界的標準實務，各種特徵並不是按照比例繪示的，而只是用為說明的目的。事實上，為了進行清楚討論，這些各種特徵的尺寸可經過任意縮放。
[圖1]繪示根據本揭露之一實施例顯示多個製程階段之一的GAA FET半導體裝置的等角視圖。
[圖2]繪示根據本揭露之實施例製造半導體GAA FET裝置之各種階段之一的剖面視圖。
[圖3]繪示根據本揭露之實施例製造半導體GAA FET裝置之各種階段之一的剖面視圖。
[圖4]繪示根據本揭露之實施例製造半導體GAA FET裝置之各種階段之一的剖面視圖。
[圖5A]和[圖5B]繪示根據本揭露之實施例製造半導體GAA FET裝置之各種階段之一的剖面視圖。
[圖6]繪示根據本揭露之實施例製造半導體GAA FET裝置之各種階段之一的剖面視圖。
[圖7]繪示根據本揭露之實施例製造半導體GAA FET裝置之各種階段之一的剖面視圖。
[圖8]繪示根據本揭露之實施例製造半導體GAA FET裝置之各種階段之一的剖面視圖。
[圖9A]和[圖9B]繪示根據本揭露之實施例製造半導體FET裝置之各種階段之一的剖面視圖。[圖9A]為沿著X方向(對應至圖1之切線A-A)中之閘極電極觀之的剖面視圖。 [圖9B]為沿著Y方向(對應至圖1之切線B-B)中之鰭狀結構觀之的剖面視圖。
[圖10A]至[圖10D]繪示根據本揭露之實施例製造半導體FET裝置之各種階段之一的剖面視圖。[圖10A]為沿著X方向(對應至圖1之切線A-A)中之閘極電極觀之的剖面視 圖。[圖10B]為沿著Y方向(對應至圖1之切線B-B)中之鰭狀結構觀之的剖面視圖。[圖10C]為對應至圖1之切線C-C的剖面視圖。[圖10D]為對應至圖1之切線D-D的剖面視圖。
[圖11A]至[圖11D]繪示根據本揭露之實施例製造半導體FET裝置之各種階段之一的剖面視圖。[圖11A]為沿著X方向(對應至圖1之切線A-A)中之閘極電極觀之的剖面視圖。[圖11B]為沿著Y方向(對應至圖1之切線B-B)中之鰭狀結構觀之的剖面視圖。[圖11C]為對應至圖1之切線C-C的剖面視圖。[圖11D]為對應至圖1之切線D-D的剖面視圖。[圖11E]為根據本揭露之又一實施例對應至圖1之切線B-B的剖面視圖。
[圖12A]至[圖12D]繪示根據本揭露之實施例製造半導體FET裝置之各種階段之一的剖面視圖。[圖12A]為沿著X方向(對應至圖1之切線A-A)中之閘極電極觀之的剖面視圖。[圖12B]為沿著Y方向(對應至圖1之切線B-B)中之鰭狀結構觀之的剖面視圖。[圖12C]為對應至圖1之切線C-C的剖面視圖。[圖12D]為對應至圖1之切線D-D的剖面視圖。[圖12E]為根據本揭露之又一實施例對應至圖1之切線C-C的剖面視圖，而[圖12F]為根據本揭露之又一實施例對應至圖1之切線B-B的剖面視圖。
[圖13A]至[圖13D]繪示根據本揭露之實施例製造半導體FET裝置之各種階段之一的剖面視圖。[圖13A]為沿著X方向(對應至圖1之切線A-A)中之閘極電極觀之的剖面視 圖。[圖13B]為沿著Y方向(對應至圖1之切線B-B)中之鰭狀結構觀之的剖面視圖。[圖13C]為對應至圖1之切線C-C的剖面視圖。[圖13D]為對應至圖1之切線D-D的剖面視圖。[圖13E]為根據本揭露之又一實施例對應至圖1之切線C-C的剖面視圖，而[圖13F]為根據本揭露之又一實施例對應至圖1之切線B-B的剖面視圖。
[圖14A]至[圖14D]繪示根據本揭露之一實施例製造半導體FET裝置之各種階段之一的剖面視圖。[圖14A]為沿著X方向(對應至圖1之切線A-A)中之閘極電極觀之的剖面視圖。[圖14B]為沿著Y方向(對應至圖1之切線B-B)中之鰭狀結構觀之的剖面視圖。[圖14C]為對應至圖1之切線C-C的剖面視圖。[圖14D]為對應至圖1之切線D-D的剖面視圖。[圖14E]為根據本揭露之又一實施例對應至圖1之切線C-C的剖面視圖，而[圖14F]為根據本揭露之又一實施例對應至圖1之切線B-B的剖面視圖。
[圖15A]至[圖15D]繪示根據本揭露之一實施例製造半導體FET裝置之各種階段之一的剖面視圖。[圖15A]為沿著X方向(對應至圖1之切線A-A)中之閘極電極觀之的剖面視圖。[圖15B]為沿著Y方向(對應至圖1之切線B-B)中之鰭狀結構觀之的剖面視圖。[圖15C]為對應至圖1之切線C-C的剖面視圖。[圖15D]為對應至圖1之切線D-D的剖面視圖。[圖15E]為根據本揭露之又一實施例對應至圖1之切線C-C的剖面視圖，而[圖15F]為根據本揭露之又一實施例對應至圖1之切線B-B的剖面視圖。
[圖16A]至[圖16D]繪示根據本揭露之實施例製造半導體FET裝置之各種階段之一的剖面視圖。[圖16A]為沿著X方向(對應至圖1之切線A-A)中之閘極電極觀之的剖面視圖。[圖16B]為沿著Y方向(對應至圖1之切線B-B)中之鰭狀結構觀之的剖面視圖。[圖16C]為對應至圖1之切線C-C的剖面視圖。[圖16D]為對應至圖1之切線D-D的剖面視圖。[圖16E]為根據本揭露之又一實施例對應至圖1之切線C-C的剖面視圖，而[圖16F]為根據本揭露之又一實施例對應至圖1之切線B-B的剖面視圖。
[圖17]繪示根據本揭露之實施例製造半導體GAA FET裝置之各種階段之一的剖面視圖。
[圖18]繪示根據本揭露之實施例製造半導體GAA FET裝置之各種階段之一的剖面視圖。
[圖19A]和[圖19B]繪示根據本揭露之實施例製造半導體GAA FET裝置之各種階段之一的剖面視圖。
[圖20]繪示根據本揭露之實施例製造半導體GAA FET裝置之各種階段之一的剖面視圖。
[圖21]繪示根據本揭露之實施例製造半導體GAA FET裝置之各種階段之一的剖面視圖。
[圖22A]和[圖22B]繪示根據本揭露之實施例製造半導體FET裝置之各種階段之一的剖面視圖。[圖22A]為沿著X方向(對應至圖1之切線A-A)中之閘極電極觀之的剖面視圖。[圖22B]為沿著Y方向(對應至圖1之切線B-B)中之鰭狀結構觀之的剖面視圖。
[圖23A]至[圖23D]繪示根據本揭露之實施例製造半導體FET裝置之各種階段之一的剖面視圖。[圖23A]為沿著X方向(對應至圖1之切線A-A)中之閘極電極觀之的剖面視圖。[圖23B]為沿著Y方向(對應至圖1之切線B-B)中之鰭狀結構觀之的剖面視圖。[圖23C]為對應至圖1之切線C-C的剖面視圖。[圖23D]為對應至圖1之切線D-D的剖面視圖。
[圖24A]至[圖24D]繪示根據本揭露之實施例製造半導體FET裝置之各種階段之一的剖面視圖。[圖24A]為沿著X方向(對應至圖1之切線A-A)中之閘極電極觀之的剖面視圖。[圖24B]為沿著Y方向(對應至圖1之切線B-B)中之鰭狀結構觀之的剖面視圖。[圖24C]為對應至圖1之切線C-C的剖面視圖。[圖24D]為對應至圖1之切線D-D的剖面視圖。[圖24E]為根據本揭露之又一實施例對應至圖1之切線B-B的剖面視圖。
[圖25A]至[圖25D]繪示根據本揭露之實施例製造半導體FET裝置之各種階段之一的剖面視圖。[圖25A]為沿著X方向(對應至圖1之切線A-A)中之閘極電極觀之的剖面視圖。[圖25B]為沿著Y方向(對應至圖1之切線B-B)中之鰭狀結構觀之的剖面視圖。[圖25C]為對應至圖1之切線C-C的剖面視圖。[圖25D]為對應至圖1之切線D-D的剖面視圖。[圖25E]為根據本揭露之又一實施例對應至圖1之切線C-C的剖面視圖，而[圖25F]為根據本揭露之又一實施例對應至圖1之切線B-B的剖面視圖。
[圖26A]至[圖26D]繪示根據本揭露之實施例製造半導體FET裝置之各種階段之一的剖面視圖。[圖26A]為沿著X方向(對應至圖1之切線A-A)中之閘極電極觀之的剖面視圖。[圖26B]為沿著Y方向(對應至圖1之切線B-B)中之鰭狀結構觀之的剖面視圖。[圖26C]為對應至圖1之切線C-C的剖面視圖。[圖26D]為對應至圖1之切線D-D的剖面視圖。[圖26E]為對應至圖1之切線C-C的剖面視圖，而[圖26F]為根據本揭露之又一實施例對應至圖1之切線B-B的剖面視圖。
[圖27A]至[圖27D]繪示根據本揭露之實施例製造半導體FET裝置之各種階段之一的剖面視圖。[圖27A]為沿著X方向(對應至圖1之切線A-A)中之閘極電極觀之的剖面視圖。[圖27B]為沿著Y方向(對應至圖1之切線B-B)中之鰭狀結構觀之的剖面視圖。[圖27C]為對應至圖1之切線C-C的剖面視圖。[圖27D]為對應至圖1之切線D-D的剖面視圖。[圖27E]為根據本揭露之又一實施例對應至圖1之切線C-C的剖面視圖，而[圖27F]為根據本揭露之又一實施例對應至圖1之切線B-B的剖面視圖。
[圖28A]至[圖28D]繪示根據本揭露之實施例製造半導體FET裝置之各種階段之一的剖面視圖。[圖28A]為沿著X方向(對應至圖1之切線A-A)中之閘極電極觀之的剖面視圖。[圖28B]為沿著Y方向(對應至圖1之切線B-B)中之鰭狀結構觀之的剖面視圖。[圖28C]為對應至圖1之切線C-C的剖面視圖。[圖28D]為對應至圖1之切線D-D的剖面視 圖。[圖28E]為根據本揭露之又一實施例對應至圖1之切線C-C的剖面視圖，而[圖28F]為根據本揭露之又一實施例對應至圖1之切線B-B的剖面視圖。[圖28G]為根據本揭露之又一實施例對應至圖1之切線B-B的剖面視圖。
[圖29A]至[圖29D]繪示根據本揭露之實施例製造半導體FET裝置之各種階段之一的剖面視圖。[圖29A]為沿著X方向(對應至圖1之切線A-A)中之閘極電極觀之的剖面視圖。[圖29B]為沿著Y方向(對應至圖1之切線B-B)中之鰭狀結構觀之的剖面視圖。[圖29C]為對應至圖1之切線C-C的剖面視圖。[圖29D]為對應至圖1之切線D-D的剖面視圖。[圖29E]為根據本揭露之又一實施例對應至圖1之切線C-C的剖面視圖，而[圖29F]為根據本揭露之又一實施例對應至圖1之切線B-B的剖面視圖。[圖29G]為根據本揭露之又一實施例對應至圖1之切線B-B的剖面視圖。
將理解的是，以下揭露提供許多不同實施例或例示，以實施申請標的之不同特徵。以下敘述之成份和排列方式的特定例示是為了簡化本揭露。這些當然僅是做為例示，其目的不在構成限制。舉例而言，元件的尺寸並不受限於所揭示之範圍或數值，但可依製程條件和/或裝置所要的性質而定。再者，後續敘述中之第一特徵在第二特徵之上或上方的形成可包含第一特徵和第二特徵有直接接觸的實施例，也可包含有其他特徵形成在第一特徵和第二特徵 之間，以致第一特徵和第二特徵沒有直接接觸的實施例。為了使說明簡化且清晰易懂，可以不同的尺寸任意繪製各種特徵。
再者，空間相對性用語，例如「下方(beneath)」、「在...之下(below)」、「低於(lower)」、「在...之上(above)」、「高於(upper)」等，是為了易於描述圖式中所繪示的元素或特徵和其他元素或特徵的關係。空間相對性用語除了圖式中所描繪的方向外，還包含裝置在使用或操作時的不同方向。裝置可以其他方式定向(旋轉90度或在其他方向)，而本文所用的空間相對性描述也可以據此解讀。此外，用語「由...製成」(made of)可意指開放性或封閉性的「包含」(comprising或consisting of)。
再者，在以下的製造製程中，可有一或多個操作在所述的操作之間，並可改變操作的次序。在本揭露中，「A、B和C其中一者」係指「A、B和/或C」(A、B、C、A和B、A和C、B和C、或A和B和C)，而非指一個元件來自A，一個元件來自B，一個元件來自C，除非另有其他敘述。在所有的揭露中，源極和汲極可互換使用，而源極/汲極係指源極和汲極其中一者或兩者。在下列實施例中，針對一個實施例(例如：一或多個圖式)所述之材料、配置、尺寸、製程和/或操作可被運用於其他實施例中，並可省略其詳細描述。
所揭示之實施例係有關於一種半導體裝置，特別是有關於閘極全環繞式(GAA)場效電晶體的閘極結構與其製造方法。
在本揭露中，提供一種製造閘極全環繞式(GAA)場效電晶體的方法與一種堆疊通道的場效電晶體。應注意的是，在本揭露中，源極和汲極可互換使用，而其結構是實質相同。
圖1繪示根據本揭露之一實施例顯示多個製程階段之一的GAA FET半導體裝置的等角視圖。延伸於X方向之一或多個閘極結構100係設置在延伸於Y方向之一或多個鰭狀結構35。X方向係實質垂直於Y方向。鰭狀結構35係形成於半導體基材10上。鰭狀結構35之下部分係埋設於隔離絕緣層45中，而閘極結構100包圍環繞半導體奈米線20。
圖2至圖16F繪示根據本揭露之實施例製造GAA FET的例示循序製程。可理解到，可提供額外的操作在圖2至圖16F所示的製程之前、期間或之後，而針對本方法之另外的實施例，以下所述之一些操作可被取代或刪除。操作/製程的次序是可以互換的。
圖2繪示根據本揭露之實施例製造半導體FET裝置之各種階段之一的剖面視圖。如圖2所示，提供半導體基材10。在一些實施例中，半導體基材10包含位於至少其表面部分的單晶半導體層。半導體基材10可包含例如但不受限於：矽、鍺、矽鍺、砷化鎵、銻化銦、磷化鎵、銻 化鎵、砷化銦鋁、砷化銦鎵、磷化鎵銻、銻化鎵砷(GaAsSb)和磷化銦。在某些實施例中，半導體基材10係由結晶矽所製成。
半導體基材10可包含位於其表面部分中的一或多個緩衝層(未繪示)。此些緩衝層可用以逐漸改變晶格常數，從基材的晶格常數至源極/汲極區的晶格常數。此些緩衝層可由磊晶成長的單晶半導體材料所形成，例如但不受限於：矽、鍺、鍺錫、矽鍺、砷化鎵、銻化銦、磷化鎵、銻化鎵、砷化銦鋁、砷化銦鎵、磷化鎵銻、銻化鎵砷(GaAsSb)、氮化鎵和磷化銦。
如圖2所示，在一些實施例中，植入雜質離子(摻質12)至矽基材(半導體基材10)中，以形成井區。進行此離子植入，以避免衝穿效應(punch-through effect)。半導體基材10可包含被雜質(例如：p型或n型導電性)適當地摻雜的各種區域。在一些實施例中，摻質12為例如：針對n型鰭式場效電晶體(FinFET)的硼(BF2)，和針對p型鰭式場效電晶體(FinFET)的磷。
然後，如圖3所示，第一半導體層20係形成在半導體基材10上。在一些實施例中，第一半導體層20係由第一半導體材料所形成。在一些實施例中，第一半導體材料包含第一IV族元素，而在其他實施例中，第一半導體材料包含第一IV族元素和第二IV族元素。IV族元素係選自由碳、矽、鍺、錫、鉛所組成之一族群。在一些實施例中，第一IV族元素為矽，而第二IV族元素為鍺。在某些實施 例中，第一半導體材料為Si1-xGex，其中0.3
Figure 110101517-A0305-02-0016-1
x
Figure 110101517-A0305-02-0016-2
0.9，而在其他實施例中，0.4
Figure 110101517-A0305-02-0016-3
x
Figure 110101517-A0305-02-0016-4
0.7。
如圖4所示，第二半導體層25係後續地形成在第一半導體層20上。在一些實施例中，第二半導體層25係由不同於第一半導體材料之第二半導體材料所形成。在一些實施例中，第二半導體材料包含第一IV族元素，而在其他實施例中，第二半導體材料包含第一IV族元素和第二IV族元素。IV族元素係選自由碳、矽、鍺、錫、鉛所組成之一族群。在一些實施例中，第一IV族元素為矽，而第二IV族元素為鍺。在一些實施例中，第一半導體材料中的IV族元素含量與第二半導體材料中的IV族元素含量不同。在一些實施例中，第一半導體材料中的IV族元素含量大於第二半導體材料中的IV族元素含量。在某些實施例中，第二半導體材料為Si1-yGey，其中0.1
Figure 110101517-A0305-02-0016-5
y
Figure 110101517-A0305-02-0016-6
0.5且x>y，而在其他實施例中，0.2
Figure 110101517-A0305-02-0016-7
y
Figure 110101517-A0305-02-0016-8
0.4。在一些實施例中，y為0(第二半導體材料為矽)。
在一些實施例中，第二半導體層25係由與半導體基材10相同的材料所製成。
在一些實施例中，第一半導體層20和第二半導體層25的一厚度係由約3nm(奈米)至約20nm，而第一半導體層20的厚度大於第二半導體層25的厚度。
在一些實施例中，第一半導體層20和第二半導體層25可由一或多個磊晶或磊晶的(epi)製程所形成。此些磊晶製程包含化學氣相沉積(CVD)技術(例如：氣相磊晶(VPE)) 和/或超高真空化學氣相沉積(UHV-CVD)、和/或其他合適的製程。
接著，在一些實施例中，如圖5A所示，以一組重複順序來堆疊額外的第一半導體層20和第二半導體層25。在圖5A中，顯示出3組重複順序的第一和第二半導體層，但重複順序的數量並未受限於3組，其可小至2組；而在一些實施例中，可形成4-10組重複順序。在其他實施例中，如圖5B所示，形成多組重順序堆疊之額外的第一半導體層20和第二半導體層25。藉由調整堆疊層的數目，可調整GAA FET裝置的驅動電流。
如一實施例中圖5A所示，最下方的第一半導體層20係由具有約5nm至約20nm之厚度A1的矽鍺所製成。最下方的第二半導體層25係由具有約3nm至約18nm之厚度B1的矽所製成。在一些實施例中，與半導體基材10相距的下一個第一半導體層20係由具有約4nm至約19nm之厚度A2的矽鍺所製成，而與半導體基材10相距的下一個第二半導體層25係由具有約4nm至約19nm之厚度B2的矽所製成。在一些實施例中，最上方的第一半導體層20係由具有約3nm至約18nm之厚度A3的矽鍺所製成，而最上方的第二半導體層25係由具有約5nm至約20nm之厚度B3的矽所製成。在一些實施例中，厚度A1與厚度B3約相同，厚度A2與厚度B2約相同，厚度A3與厚度B1約相同。厚度A1、A2與A3的關係為A1>A2>A3。厚度B1、B2與B3的關係為B3>B2>B1。在一些實施例中，隨著與基材的 距離增加，每一個後繼的第二半導體層25的厚度比其前方之第二半導體層厚約1nm至2nm。隨著與基材的距離增加，每一個後繼的第一半導體層20的厚度比其前方之第一半導體層厚約1nm至2nm。
在一些實施例中，如圖6所示，罩幕層30係形成在最上方的半導體層上。在一些實施例中，罩幕層30包含第一罩幕層32和第二罩幕層34。第一罩幕層32係由氧化矽所製成之墊氧化矽層，其可由熱氧化或化學氣相沉積(CVD)所形成。第二罩幕層34係由氮化矽所製成，其可由化學氣相沉積(包括LPCVD、PECVD)、物理氣相沉積法(PVD)、原子層沉積(ALD)或其他合適製程所形成。使用包括有光學微影與蝕刻來圖案化罩幕層30至一罩幕圖案。
接著，在一些實施例中，如圖7所示，使用圖案化的罩幕層來圖案化第一和第二半導體層20、25所組成的堆疊層，以將堆疊層形成為延伸於Y方向的鰭狀結構35。在圖7中，兩個鰭狀結構35係排列於X方向中。但鰭狀結構的數目並不受限於2，其可為小至1，3或多於3。在一些實施例中，一或多個虛設閘極係形成在鰭狀結構35的兩側上，以改善圖案化製程中的圖案保真度。如圖7所示，鰭狀結構35具有由堆疊的半導體層20、25和井部分40所組成的上部分。
在一些實施例中，沿著X方向之鰭狀結構35之上部分的寬度W1係在約5nm至約40nm的範圍中，而在其他實施例中，係在約10nm至約30nm的範圍中。在一些實 施例中，沿著Z方向之鰭狀結構35之上部分的高度H1係在約100nm至約200nm的範圍中。
可以任何合適的方法來圖案化鰭狀結構35。例如：可使用一或多個光學微影製程來圖案化此些結構，其包括有雙重圖案化或多重圖案化製程。通常，雙重圖案化或多重圖案化製程結合光學微影和自對準製程，以容許將被產生的圖案具有例如小於其他使用單一直接光學微影製程所可獲得之圖案的間距(pitches)。例如：在一實施例中，形成犧牲層於基材上，並使用光學微影製程來圖案化犧牲層。使用自對準製程來沿著被圖案化之犧牲層形成間隙壁。然後，去除犧牲層，而其餘之間隙壁再被用以圖案化鰭狀結構35。
在形成鰭狀結構35後，形成包含有一或多層絕緣材料在基材上，使得鰭狀結構35完全嵌入在絕緣層中。絕緣層的絕緣材料可包含氧化矽、氮化矽、氮氧化矽、氮碳氧化矽(SiOCN)、氮化碳矽(SiCN)、摻氟矽玻璃(FSG)或低介電常數材料，其係由低壓化學氣相沉積(LPCVD)、電漿化學氣相沉積法或可流動性化學氣相沉積(FCVD)所形成。在形成絕緣層後，可進行退火操作。然後，進行平坦化操作，如化學機械研磨(CMP)和/或回蝕方法，使得最上方之第二半導體層25的上表面自絕緣材料層中被暴露出來。在一些實施例中，在形成絕緣材料層之前，形成鰭狀襯墊層50於鰭狀結構35上。鰭狀襯墊層50係由氮化矽(Si3N4)或氮化矽基材料(例如SiON、SiCN或SiOCN)所製 成。
在一些實施例中，鰭狀襯墊層50包含第一鰭狀襯墊層和第二鰭狀襯墊層，第一鰭狀襯墊層係形成在半導體基材10和鰭狀結構35之底部分40的側壁上，第二鰭狀襯墊層係形成在第一鰭狀襯墊層上。在一些實施例中，每一個鰭狀襯墊層具有在約1nm和約20nm間之厚度。在一些實施例中，第一鰭狀襯墊層包含氧化矽，並具有在約0.5nm和約5nm間之厚度，而第二鰭狀襯墊層包含氮化矽，並具有在約0.5nm和約5nm間之厚度。可透過物理氣相沉積(PVD)、化學氣相沉積(CVD)或原子層沉積(ALD)來沉積這些襯墊層，雖然亦可使用任何可被接受的製程。
接著，如圖8所示，凹陷絕緣材料層以形成隔離絕緣層45，使得鰭狀結構35之上部分被暴露出來。藉著這種操作，鰭狀結構35彼此被隔離絕緣層45(其亦被稱為淺溝渠隔離(STI))電性分開。
在圖8所示之一實施例中，隔離絕緣層45係被凹陷直到暴露出井區40的上部分。在其他實施例中，井區40的上部分未被暴露出。
在一些實施例中，在形成隔離絕緣層45後，形成犧牲(虛設)閘極結構52，如圖9A和圖9B所示。圖9A為沿著X方向(對應至圖1之切線A-A)中之閘極電極觀之的剖面視圖。圖9B為沿著Y方向(對應至圖1之切線B-B)中之鰭狀結構35觀之的剖面視圖。圖9A和圖9B繪示形成犧牲閘極結構層52於被暴露出之鰭狀結構35後的結構。 犧牲閘極結構層52係形成在鰭狀結構35的一部分上(其將成為通道區)。犧牲閘極結構層52定義出GAA FET的通道區。犧牲閘極結構層52包含犧牲閘極介電層55和犧牲閘極電極層60。犧牲閘極介電層55包含一或多層的絕緣材料，如氧化矽基材料。在一實施例中，使用由化學氣相沉積(CVD)所形成的氧化矽。犧牲閘極介電層55的厚度係在約1nm至約5nm的範圍中。
犧牲閘極結構層52的形成係先毯覆式沉積犧牲閘極介電層於鰭狀結構上。然後，毯覆式沉積犧牲閘極電極層於犧牲閘極介電層和鰭狀結構上，使得鰭狀結構完全遷入至犧牲閘極電極層中。犧牲閘極電極層60包含如多晶矽或非晶矽的矽。在一些實施例中，犧牲閘極電極層60的厚度係在約100nm至約200nm的範圍中。在一些實施例中，犧牲閘極電極層60受到平坦化操作。使用化學氣相沉積(包括LPCVD、PECVD)、物理氣相沉積法(PVD)、原子層沉積(ALD)或其他合適製程來沉積犧牲閘極電極層和犧牲閘極介電層。後續地，形成罩幕層62於犧牲閘極電極層上。罩幕層62包括墊氮化矽層65和氧化矽罩幕層70。
接著，對罩幕層62進行圖案化操作，並將犧牲閘極電極層60圖案化至犧牲閘極結構52，如圖9A和圖9B所示。犧牲閘極結構52包括犧牲閘極介電層55、犧牲閘極電極層60(例如多晶矽)和罩幕層62(包括墊氮化矽層65和氧化矽罩幕層70)。藉由圖案化犧牲閘極結構，第一和第二半導體層的堆疊層在犧牲閘極結構的相對兩側被暴露出 來，藉以定義出源極/汲極(S/D)區。在本揭露中，源極和汲極可互換使用，而其結構是實質相同。在圖9A和圖9B中，形成一個犧牲閘極結構52，但犧牲閘極結構的數目並不受限於1。在一些實施例中，兩或多於兩個犧牲閘極結構係排列在鰭狀結構的Y方向中。在某些實施例中，一或多個虛設犧牲閘極結構係形成在犧牲閘極結構的兩側上，以改善圖案的保真度。
如圖10A至圖10D所示，在形成犧牲閘極結構52後，共形地形成覆蓋層75於被暴露出的鰭狀結構35和犧牲閘極結構52上，覆蓋層75係由絕緣材料所製成。圖10A為沿著X方向(對應至圖1之切線A-A)中之閘極電極觀之的剖面視圖。圖10B為對應至Y方向(對應至圖1之切線B-B)之鰭狀結構的剖面視圖。圖10C為對應至圖1之切線C-C的剖面視圖。圖10D為對應至圖1之切線D-D的剖面視圖。覆蓋層75係以共形地的方式被沉積，以被形成分別在犧牲閘極結構的垂直表面(如側壁)、水平表面和頂面上具有實質相等的厚度。在一些實施例中，覆蓋層75具有在約2nm至約20nm範圍中的厚度，而在其他實施例中，覆蓋層75具有在約5nm至約15nm範圍中的厚度。
在一些實施例中，覆蓋層75包括第一覆蓋層和第二覆蓋層。第一覆蓋層包含低介電常數材料，如碳氧化矽和/或氮碳氧化矽(SiOCN)或任何其他合適材料，而第二覆蓋層包含氮化矽(Si3N4)、氮氧化矽和氮化碳矽(SiCN)其中一或多者或任何其他合適材料。在一些實施例中，第一覆 蓋層和第二覆蓋層係由不同的材料所製成，故可被選擇性地蝕刻。可使用原子層沉積(ALD)、化學氣相沉積(CVD)或任何其他合適方法來形成第一覆蓋層和第二覆蓋層。
然後，如圖11A至圖11D所示，覆蓋層75受到非等向性蝕刻，以去除在氧化矽罩幕層70和源極/汲極區上的覆蓋層75。接著，在一些實施例中，去除在源極/汲極區中之第二半導體層25和半導體基材10的上部分至約隔離絕緣層45的上表面。圖11A為對應至X方向(對應至圖1之切線A-A)之閘極電極的剖面視圖。圖11B為沿著Y方向(對應至圖1之切線B-B)中之鰭狀結構觀之的剖面視圖。圖11C為對應至圖1之切線C-C的剖面視圖。圖11D為對應至圖1之切線D-D的剖面視圖。使用合適的蝕刻操作來去除第二半導體層25和基材的上部分。例如：當第二半導體層25為矽，而第一半導體層20係為矽或矽鍺時，可使用濕式蝕刻劑來去除第二半導體層25，此濕式蝕刻劑為例如但不受限於：氫氧化銨(NH4OH)溶液、四甲基氫氧化銨(TMAH)溶液、乙二胺鄰苯二酚(EDP)溶液或氫氧化鉀(KOH)溶液。在一些實施例中，當形成P型pFET時，去除第二半導體層25。
如圖11B所示，在一些實施例中，用於去除在源極/汲極區中之部分第二半導體層25的濕式蝕刻劑亦部分地蝕刻第一半導體層20。在去除第二半導體層25期間，第一半導體層20被去除的數量在其上部分較多(第一半導體層20的上部分為更遠離半導體基材10的材料層)。第一 半導體層20的上部分暴露至濕式蝕刻劑的時間長於第一半導體層20的下部分。
如圖11C所示，在一些實施例中，在源極/汲極區中之第二半導體層25的去除期間部分地蝕刻第一半導體層20的結果是，在源極/汲極區中之第一半導體層20的每一個部分的厚度t1、t2、t3是實質相同，而相鄰之第一半導體層20間的間距S1、S2、S3是實質相同。實質相同係指每一層的厚度差異係在5%內，相鄰層間的間距差異係在5%內。
在一些實施例中，使用光學微影和蝕刻技術來完全去除在源極/汲極區中之覆蓋層75和犧牲閘極介電層55。
在其他實施例中，如圖11E所示，在源極/汲極區中之鰭狀結構係被凹陷至約隔離絕緣層45的上表面。換言之，去除在源極/汲極區中之所有的第一和第二半導體層和半導體基材10的上部分。圖11E為對應至圖1之切線B-B的剖面視圖。在一些實施例中，鰭狀結構係被使用合適之蝕刻劑的凹陷蝕刻操作所凹陷。在一些實施例中，凹陷蝕刻操作係一乾式蝕刻操作。在一些實施例中，當形成n型pFET時，凹陷鰭狀結構至源極/汲極區中。
後續地，如圖12A至圖12D所示，形成源極/汲極磊晶層80。圖12A為沿著X方向(對應至圖1之切線A-A)中之閘極電極觀之的剖面視圖。圖12B為沿著Y方向(對應至圖1之切線B-B)中之鰭狀結構觀之的剖面視圖。圖12C 為對應至圖1之切線C-C的剖面視圖。圖12D為對應至圖1之切線D-D的剖面視圖。
源極/汲極磊晶層80包含對n-通道FET之矽、磷化矽(SiP)、碳化矽(SiC)和碳磷化矽(SiCP)其中一或多層，或對p-通道FET之矽、矽鍺和鍺其中一或多層。對對p-通道FET，硼可被包含於源極/汲極中。源極/汲極磊晶層80可被使用原子層沉積(ALD)、化學氣相沉積(CVD)或分子束磊晶(MBE)的磊晶成長方法所形成。如圖12C所示，在一些實施例中，源極/汲極磊晶層80係成長並環繞鰭狀結構，所長成的磊晶層合併在隔離絕緣層45的上方，而後續地定義出空洞82。如圖12D所示，源極/汲極磊晶層80係被形接觸至設置於犧牲閘極結構52之側面上的覆蓋層75。
在一些實施例中，源極/汲極磊晶層80具有鑽石形、六角形、其他多角形、或半圓形的剖面。
圖12E和圖12F繪示又一實施例，其中源極/汲極磊晶層80係形成在圖11之結構上。圖12E為對應至圖1之切線C-C的剖面視圖，而圖12F為對應至圖1之切線B-B的剖面視圖。
後續地，如圖13A至圖13D所示，形成層間介電層(ILD)85。圖13A為沿著X方向(對應至圖1之切線A-A)中觀之的剖面視圖。圖13B為沿著Y方向(對應至圖1之切線B-B)中之鰭狀結構觀之的剖面視圖。圖13C為對應至圖1之切線C-C的剖面視圖。圖13D為對應至圖1之切線D-D 的剖面視圖。
層間介電層85包含至少包含有矽、氧、碳、氫原子的化合物，如氧化矽、SiCOH和SiOC。亦可使用有機材料(如聚合物)來形成層間介電層85。在形成層間介電層85後，進行平坦化操作，如化學機械研磨(CMP)，使得犧牲閘極介電層60的頂部被暴露出來。CMP亦去除一部分之覆蓋層75和覆蓋犧牲閘極介電層60之上表面的罩幕層62。
圖13E和圖13F繪示又一實施例，其中層間介電層85係形成在圖12E和圖12F之結構上。圖13E為對應至圖1之切線C-C的剖面視圖，而圖13F為對應至圖1之切線B-B的剖面視圖。
然後，如圖14A至圖14D所示，去除犧牲閘極介電層55和犧牲閘極電極層60，以形成閘極空間90，其中鰭狀結構之通道區被暴露出來。圖14A為沿著X方向(對應至圖1之切線A-A)中之閘極電極觀之的剖面視圖。圖14B為沿著Y方向(對應至圖1之切線B-B)中之鰭狀結構觀之的剖面視圖。圖14C為對應至圖1之切線C-C的剖面視圖。圖14D為對應至圖1之切線D-D的剖面視圖。
在去除犧牲閘極結構的期間，層間介電層85保護源極/汲極結構80。可使用電漿乾式蝕刻和/或濕式蝕刻來去除犧牲閘極結構。當犧牲閘極電極層60為多晶矽而層間介電層85為氧化矽時，可使用如四甲基氫氧化銨(TMAH)溶液的濕式蝕刻劑來選擇性地去除犧牲閘極電極層60。然 後，使用電漿乾式蝕刻和/或濕式蝕刻來去除犧牲閘極介電層55。
圖14E為又一實施例之對應至圖1之切線C-C的剖面視圖，而圖14F為又一實施例之對應至圖1之切線B-B的剖面視圖，其中圖13F之犧牲閘極電極層60和犧牲閘極介電層被去除。
如圖15A至圖15D所示，在去除犧牲閘極結構後，去除鰭狀結構中之第二半導體層25，藉以形成第一半導體層20的奈米線。圖15A為沿著X方向(對應至圖1之切線A-A)中之閘極電極觀之的剖面視圖。圖15B為沿著Y方向(對應至圖1之切線B-B)中之鰭狀結構觀之的剖面視圖。圖15C為對應至圖1之切線C-C的剖面視圖。圖15D為對應至圖1之切線D-D的剖面視圖。
可使用對第一半導體層20選擇性地蝕刻第二半導體層25的蝕刻劑，來去除或蝕刻第二半導體層25。當第二半導體層25為矽，而第一半導體層20係為矽或矽鍺時，可使用濕式蝕刻劑來去除第二半導體層25，此濕式蝕刻劑為例如但不受限於：氫氧化銨(NH4OH)溶液、四甲基氫氧化銨(TMAH)溶液、乙二胺鄰苯二酚(EDP)溶液或氫氧化鉀(KOH)溶液。在一些實施例中，當被施加至第二半導體層25時，此蝕刻溶液被加熱至約60℃或以上的溫度。當第二半導體層25為矽，而半導體基材10係為矽基材時，第二半導體層25的蝕刻亦去除在最下方之第一半導體層20下的部分鰭狀結構。在一些實施例中，當第二半導體層 25和半導體基材10係由不同的材料所製成時，進行額外的蝕刻操作，以去除在最下方之第二半導體層25下的部分鰭狀結構，而提供圖15A和圖15B所示的結構。
在一些實施例中，用於去除在通道區中之部分第二半導體層25的濕式蝕刻劑亦部分地蝕刻第一半導體層20。在去除第二半導體層25期間，第一半導體層20被去除的數量在其上部分較多(第一半導體層20的上部分為更遠離半導體基材10的材料層)。第一半導體層20的上部分暴露至濕式蝕刻劑的時間長於第一半導體層20的下部分。在一些實施例中，在通道區中之第二半導體層25的去除期間部分地蝕刻第一半導體層20的結果是，在通道區中之奈米線結構的每一個第一半導體奈米線20的厚度t1'、t2'、t3'是實質相同，而相鄰之第一半導體層20間的間距S1'、S2'、S3'是實質相同。實質相同係指每一層的厚度差異係在5%內，相鄰層間的間距差異係在5%內。
圖15E和圖15F繪示又一實施例，其中自圖14F之結構去除第二半導體層25。圖15E為對應至圖1之切線C-C的剖面視圖，而圖15F對應至圖1之切線B-B的剖面視圖。
在一些實施例中，使用乾式蝕刻技術和濕式蝕刻技術的結合來去除第二半導體層25。
通道區中之半導體奈米線20的剖面係被繪示為長方形，但可為任何多角形(三角形、鑽石形等)、具有圓角的多角形、圓形或橢圓形(垂直地或水平地)。
在其他實施例中，修正任何前述之操作，使得第一半導體層20可被合適的方法去除，而獲得由第二半導體層25所製成的奈米線，並對具有由第二半導體層25所製成之奈米線的通道奈米線結構進行形成閘極介電層和閘極電極層的接續操作。
如圖16A至圖16D所示，在形成第一半導體層20的半導體奈米線後，形成環繞每一個通道層(奈米線)的閘極介電層95，並形成閘極電極層100於閘極介電層95上。圖16A為沿著X方向(對應至圖1之切線A-A)中之閘極電極觀之的剖面視圖。圖16B為沿著Y方向(對應至圖1之切線B-B)中之鰭狀結構觀之的剖面視圖。圖16C為對應至圖1之切線C-C的剖面視圖。圖16D為對應至圖1之切線D-D的剖面視圖。
圖16E和圖16F繪示又一實施例，其中閘極介電層95和閘極電極層100係形成在圖14F之結構上。圖16E為對應至圖1之切線C-C的剖面視圖，而圖16F對應至圖1之切線B-B的剖面視圖。
在某些實施例中，閘極介電層95包括一或多層的介電材料，如氧化矽、氮化矽、或高介電常數材料、其他合適的介電材料、和/或其組合。高介電常數材料的例子包括氧化鉿(HfO2)、氧化矽鉿(HfSiO)、氮氧化矽鉿(HfSiON)、氧化鋯、氧化鋁、氧化鉭、氧化鈦、氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他合適的高介電常數材料、和/或其組合。在一些實施例中，包括形成在通道層和介電材料間 的介面層。
閘極介電層95可被原子層沉積(ALD)、化學氣相沉積(CVD)或任何其他合適方法所形成。在一實施例中，使用如原子層沉積(ALD)之高度共形沉積製程來形成閘極介電層95，以確保形成具有環繞每一個通道層之均勻厚度的閘極介電層。在一些實施例中，閘極介電層95的厚度係在約1奈米至約6奈米的範圍中。在一些實施例中，閘極介電層95亦被形成在暴露出之源極/汲極磊晶層80上。
閘極電極層100係形成在閘極介電層95上，以環繞每一個通道層。閘極電極層100包含一或多層導電材料，如鋁、銅、鈦、鉭、鎢、鈷、鉬、鎳化鉭、鎳矽化物、鈷矽化物、氮化鈦(TiN)、氮化鎢(WN)、鋁鈦、氮化鋁鈦(TiAlN)、氮碳化鉭(TaCN)、氮矽化鉭(TaSiN)、金屬合金、其他合適材料、和/或其組合。
閘極電極層100可被原子層沉積(ALD)、化學氣相沉積(CVD)、電鍍或任何其他合適方法所形成。閘極電極層亦可被沉積在層間介電層85的上表面上。然後，使用例如CMP來平坦化在層間介電層85上的閘極介電層和閘極電極層，直到顯露出層間介電層85的頂面。在一些實施例中，在平坦化操作後，凹陷閘極電極層並形成覆蓋絕緣層(未繪示)於被凹陷的閘極電極層上。覆蓋絕緣層包含一或多層的氮化矽基材料，如Si3N4。可藉由在平坦化操作後沉積絕緣材料來形覆蓋絕緣層。
在本揭露之某些實施例中，可插入一或多層功函 數調整層(未繪示)至閘極介電層95和閘極電極層100之間。功函數調整層係由導電材料所製成，如一單層的氮化鈦(TiN)、氮化鉭(TaN)、碳化鋁鉭(TaAlC)、碳化鈦(TiC)、碳化鉭(TaC)、鈷、鋁、鈦鋁(TiAl)、鉿鈦(HfTi)、鈦矽(TiSi)、鉭矽(TaSi)或碳化鋁鈦(TiAlC)，或這些材料其中二或多者所組成的一多層結構。針對n通道FET，使用氮化鉭(TaN)、碳化鋁鉭(TaAlC)、氮化鈦(TiN)、碳化鈦(TiC)、鈷、鈦鋁(TiAl)、鉿鈦(HfTi)、鈦矽(TiSi)和鉭矽(TaSi)其中一或多者為功函數調整層。針對p通道FET，使用碳化鋁鈦(TiAlC)、鋁、鈦鋁(TiAl)、氮化鉭(TaN)、碳化鋁鈦(TiAlC)、氮化鈦(TiN)、碳化鈦(TiC)和鈷其中一或多者為功函數調整層。可使用化學氣相沉積(CVD)、原子層沉積(ALD)、電子束蒸鍍或其他合適方法來形成功函數調整層。再者，對n通道FET和p通道FET，可分開地形成功函數調整層，其可使用不同的金屬層。
後續地，可使用乾式蝕刻形成接觸孔(未繪示)於層間介電層85中。在一些實施例中，蝕刻源極/汲極磊晶層80的上部分。在一些實施例中，形成矽化物層於源極/汲極磊晶層80上。矽化物層包含鎢矽(WSi)、鈷矽(CoSi)、鎳矽(NiSi)、鈦矽(TiSi)、鉬矽(MoSi)和鉭矽(TaSi)其中一或多者。然後，形成導電材料(未繪示)於接觸孔中。導電材料包含鈷、鎳、鎢、鈦、鉭、銅、鋁、氮化鈦(TiN)和氮化鉭(TaN)其中一或多者。可理解的是，GAA FET經歷進一步的互補式金屬氧化物半導體(CMOS)製程，以形成各種 特徵，如接觸窗/介層窗、內連接金屬層、介電層、保護層等。
圖17至圖29G繪示根據本揭露之其他實施例製造半導體GAA FET裝置之各種階段的剖面視圖。
如圖17所示，形成第一半導體層20於基材10上。基材10係由前述與圖2相關的任何材料所製成，而第一半導體層20係由前述與圖3相關的任何材料所製成。
如圖18所示，後續地形成第二半導體層25於第一半導體層20上。第二半導體層25係由前述與圖4相關的任何材料和任何製程所製成。
在一些實施例中，第一半導體層20和第二半導體層25的一厚度係由約3nm至約20nm。在一些實施例中，第一半導體層20和第二半導體層25的一厚度係由約5nm至約15nm。
接著，如圖19A所示，在一些實施例中，以一組重複順序來堆疊額外的第一半導體層20和第二半導體層25。在圖19A中，顯示出3組重複順序的第一和第二半導體層，但重複順序的數量並未受限於3組，其可小至2組；而在一些實施例中，可形成4-10組重複順序。在其他實施例中，如圖19B所示，形成多組重順序堆疊之額外的第一半導體層20和第二半導體層25。藉由調整堆疊層的數目，可調整GAA FET裝置的驅動電流。
在一些實施例中，第一半導體層20和第二半導體層25的一厚度係隨著與基材的距離增加而增加。在一些實 施例中，隨著與基材的距離增加，每一個後繼的第二半導體層25的厚度比其前方之第二半導體層厚約1nm至2nm。
如一實施例中圖19A所示，最下方的第一半導體層20係由具有約5nm至約20nm之厚度A1的矽鍺所製成。最下方的第二半導體層25係由具有約3nm至約18nm之厚度B1的矽所製成。在一些實施例中，與半導體基材10相距的下一個第一半導體層20係由具有約4nm至約19nm之厚度A2的矽鍺所製成，而與半導體基材10相距的下一個第二半導體層25係由具有約4nm至約19nm之厚度B2的矽所製成。在一些實施例中，最上方的第一半導體層20係由具有約5nm至約20nm之厚度A3的矽鍺所製成，而最上方的第二半導體層25係由具有約5nm至約20nm之厚度B3的矽所製成。在一些實施例中，厚度A1與厚度B1約相同，厚度A2與厚度B2約相同，厚度A3與厚度B3約相同。在其他實施例中，A1≠B1，A2≠B2，A3≠B3。在一些實施例中，隨著與基材的距離增加，每一個後繼的第一或第二半導體層的厚度比其前方之第一或第二半導體層厚約1nm至2nm。
在一些實施例中，如圖20所示，罩幕層30係形成在最上方的半導體層上。罩幕層30可由前述與圖6相關的任何材料和任何製程所製成。
接著，如圖20所示，使用圖案化的罩幕層來圖案化第一和第二半導體層20、25所組成的堆疊層，以將堆疊層形成為延伸於Y方向的鰭狀結構35。在圖20中，兩個 鰭狀結構35係排列於X方向中。但鰭狀結構的數目並不受限於2，其可為小至1，3或多於3。在一些實施例中，一或多個虛設閘極係形成在鰭狀結構35的兩側上，以改善圖案化製程中的圖案保真度。如圖20所示，鰭狀結構35具有由堆疊的半導體層20、25和井部40所組成的上部分。
在一些實施例中，沿著X方向之鰭狀結構35之上部分的寬度W1係在約5nm至約40nm的範圍中，而在其他實施例中，係在約10nm至約30nm的範圍中。在一些實施例中，沿著Z方向之鰭狀結構35之上部分的高度H1係在約100nm至約200nm的範圍中。可使用前述與圖7相關的合適方法來圖案化鰭狀結構35。
如圖21所示，形成鰭狀襯墊層50和STI(隔離絕緣層45)與鰭狀襯墊於鰭狀結構間。鰭狀襯墊層50和STI(隔離絕緣層45)可由前述與圖8相關的任何材料和任何製程所製成。
在形成隔離絕緣層45後，形成犧牲(虛設)閘極結構52，如圖22A和圖22B所示。圖22A為沿著X方向(對應至圖1之切線A-A)中之閘極電極觀之的剖面視圖。圖22B為沿著Y方向(對應至圖1之切線B-B)中之鰭狀結構35觀之的剖面視圖。圖22A和圖22B繪示形成犧牲閘極結構層52於被暴露出之鰭狀結構35後的結構。犧牲閘極結構層52係形成在鰭狀結構35的一部分上(其將成為通道區)。犧牲閘極結構層52定義出GAA FET的通道區。犧牲閘極結構層52包含犧牲閘極介電層55和犧牲閘極電極層 60。犧牲閘極介電層55包含一或多層的絕緣材料，如氧化矽基材料。在一實施例中，使用由化學氣相沉積(CVD)所形成的氧化矽。犧牲閘極介電層55的厚度係在約1nm至約5nm的範圍中。犧牲閘極結構層52可由前述與圖9A和圖9B相關的任何材料和任何製程所製成。
在圖22A和圖22B中，形成一個犧牲閘極結構52，但犧牲閘極結構的數目並不受限於1。在一些實施例中，兩或多於兩個犧牲閘極結構係排列在鰭狀結構的Y方向中。在某些實施例中，一或多個虛設犧牲閘極結構係形成在犧牲閘極結構的兩側上，以改善圖案的保真度。
如圖23A至圖23D所示，在形成犧牲閘極結構52後，共形地形成覆蓋層75於被暴露出的鰭狀結構35和犧牲閘極結構52上，覆蓋層75係由絕緣材料所製成。圖23A為沿著X方向(對應至圖1之切線A-A)中之閘極電極觀之的剖面視圖。圖23B為對應至Y方向(對應至圖1之切線B-B)之鰭狀結構的剖面視圖。圖23C為對應至圖1之切線C-C的剖面視圖。圖23D為對應至圖1之切線D-D的剖面視圖。覆蓋層75係以共形地的方式被沉積，以被形成分別在犧牲閘極結構的垂直表面(如側壁)、水平表面和頂面上具有實質相等的厚度。在一些實施例中，覆蓋層75具有在約2nm至約20nm範圍中的厚度，而在其他實施例中，覆蓋層75具有在約5nm至約15nm範圍中的厚度。覆蓋層75可由前述與圖10A至圖10D相關的任何材料和任何製程所製成。
然後，如圖24A至圖24D所示，覆蓋層75受到非等向性蝕刻，以去除在氧化矽罩幕層70和源極/汲極區上的覆蓋層75。接著，在一些實施例中，去除在源極/汲極區中之第二半導體層25和半導體基材10的上部分至約隔離絕緣層45的上表面。圖24A為對應至X方向(對應至圖1之切線A-A)之閘極電極的剖面視圖。圖24B為沿著Y方向(對應至圖1之切線B-B)中之鰭狀結構觀之的剖面視圖。圖24C為對應至圖1之切線C-C的剖面視圖。圖24D為對應至圖1之切線D-D的剖面視圖。使用合適的蝕刻操作來去除第二半導體層25和基材的上部分。例如：當第二半導體層25為矽，而第一半導體層20係為矽或矽鍺時，可使用濕式蝕刻劑來去除第二半導體層25，此濕式蝕刻劑為例如但不受限於：氫氧化銨(NH4OH)溶液、四甲基氫氧化銨(TMAH)溶液、乙二胺鄰苯二酚(EDP)溶液或氫氧化鉀(KOH)溶液。在一些實施例中，當形成P型pFET時，去除第二半導體層25。
如圖24B所示，在一些實施例中，用於去除在源極/汲極區中之部分第二半導體層25的濕式蝕刻劑亦部分地蝕刻第一半導體層20。在去除第二半導體層25期間，第一半導體層20被去除的數量在其上部分較多(第一半導體層20的上部分為更遠離半導體基材10的材料層)。第一半導體層20的上部分暴露至濕式蝕刻劑的時間長於第一半導體層20的下部分。在一些實施例中，在源極/汲極區中之第二半導體層25的去除期間部分地蝕刻第一半導體 層20的結果是，在源極/汲極區中之第一半導體層20的每一個部分的厚度是實質相同。
如圖24C所示，在一些實施例中，在源極/汲極區中之第二半導體層25的去除期間部分地蝕刻第一半導體層20的結果是，在源極/汲極區中之第一半導體層20的每一個部分的厚度t1"、t2"、t3"是實質相同，而相鄰之第一半導體層20間的間距S1"、S2"、S3"是實質相同。實質相同係指每一層的厚度差異係在5%內，相鄰層間的間距差異係在5%內。隨著沿著Z方向與基材的距離增加，相鄰之第一半導體層20間的這些間距增加約1nm至2nm。
在一些實施例中，使用光學微影和蝕刻技術來完全去除在源極/汲極區中之覆蓋層75和犧牲閘極介電層55。
在其他實施例中，如圖24E所示，在源極/汲極區中之鰭狀結構係被凹陷至約隔離絕緣層45的上表面。換言之，去除在源極/汲極區中之所有的第一和第二半導體層和半導體基材10的上部分。圖24E為對應至圖1之切線B-B的剖面視圖。在一些實施例中，鰭狀結構係被使用合適之蝕刻劑的凹陷蝕刻操作所凹陷。在一些實施例中，凹陷蝕刻操作係一乾式蝕刻操作。
後續地，如圖25A至圖25D所示，形成源極/汲極磊晶層80。圖25A為沿著X方向(對應至圖1之切線A-A)中之閘極電極觀之的剖面視圖。圖25B為沿著Y方向(對應至圖1之切線B-B)中之鰭狀結構觀之的剖面視圖。圖25C 為對應至圖1之切線C-C的剖面視圖。圖25D為對應至圖1之切線D-D的剖面視圖。
源極/汲極磊晶層80可由前述與圖12A至圖12F相關的任何材料和任何製程所製成。
圖25E和圖25F繪示又一實施例，其中源極/汲極磊晶層80係形成在圖24E之結構上。圖25E為對應至圖1之切線C-C的剖面視圖，而圖25F為對應至圖1之切線B-B的剖面視圖。
後續地，如圖26A至圖26D所示，形成層間介電層(ILD)85。圖26A為沿著X方向(對應至圖1之切線A-A)中觀之的剖面視圖。圖26B為沿著Y方向(對應至圖1之切線B-B)中之鰭狀結構觀之的剖面視圖。圖26C為對應至圖1之切線C-C的剖面視圖。圖26D為對應至圖1之切線D-D的剖面視圖。層間介電層85可由前述與圖13A至圖13F相關的任何材料和任何製程所製成。
圖26E和圖26F繪示又一實施例，其中層間介電層85係形成在圖25E和圖25F之結構上。圖26E為對應至圖1之切線C-C的剖面視圖，而圖26F為對應至圖1之切線B-B的剖面視圖。
然後，如圖27A至圖27D所示，去除犧牲閘極介電層55和犧牲閘極電極層60，以形成閘極空間90，其中鰭狀結構之通道區被暴露出來。圖27A為沿著X方向(對應至圖1之切線A-A)中之閘極電極觀之的剖面視圖。圖27B為沿著Y方向(對應至圖1之切線B-B)中之鰭狀結構觀 之的剖面視圖。圖27C為對應至圖1之切線C-C的剖面視圖。圖27D為對應至圖1之切線D-D的剖面視圖。在去除犧牲閘極結構的期間，層間介電層85保護源極/汲極結構80。可使用前述與圖14A至圖14F相關的任何製程來去除犧牲閘極結構80。
圖27E為又一實施例之對應至圖1之切線C-C的剖面視圖，而圖27F為又一實施例之對應至圖1之切線B-B的剖面視圖，其中圖26F之犧牲閘極電極層60和犧牲閘極介電層被去除。
如圖28A至圖28D所示，在去除犧牲閘極結構後，去除鰭狀結構中之第二半導體層25，藉以形成第一半導體層20的奈米線。圖28A為沿著X方向(對應至圖1之切線A-A)中之閘極電極觀之的剖面視圖。圖28B為沿著Y方向(對應至圖1之切線B-B)中之鰭狀結構觀之的剖面視圖。圖28C為對應至圖1之切線C-C的剖面視圖。圖28D為對應至圖1之切線D-D的剖面視圖。
可使用前述與圖15A至圖15F相關的任何材料和任何製程來去除或蝕刻第二半導體層25。使用對第一半導體層20選擇性地蝕刻第二半導體層25的蝕刻劑。當第二半導體層25為矽，而半導體基材10係為矽基材時，第二半導體層25的蝕刻亦去除在最下方之第一半導體層20下的部分鰭狀結構。在一些實施例中，當第二半導體層25和半導體基材10係由不同的材料所製成時，進行額外的蝕刻操作，以去除在最下方之第二半導體層25下的部分鰭狀結 構，而提供圖28A和圖28B所示的結構。
在一些實施例中，用於去除在通道區中之部分第二半導體層25的濕式蝕刻劑亦部分地蝕刻第一半導體層20。在去除第二半導體層25期間，第一半導體層20被去除的數量在其上部分較多(第一半導體層20的上部分為更遠離半導體基材10的材料層)。第一半導體層20的上部分暴露至濕式蝕刻劑的時間長於第一半導體層20的下部分。在一些實施例中，在通道區中之第二半導體層25的去除期間部分地蝕刻第一半導體層20的結果是，在通道區中之奈米線結構的每一個第一半導體奈米線20的厚度t1'''、t2'''、t3'''是實質相同。實質相同係指每一層的厚度差異係在5%內，相鄰層間的間距差異係在5%內。
在一些實施例中，沿著奈米線(第一半導體層)20的堆疊方向(Z方向)，相繼之奈米線(第一半導體層)20彼此相距更遠。如圖28A所示，最上方奈米線20和中間奈米線20之間的距離S3'''大於中間奈米線20和最下方奈米線20之間的距離S2'''，而距離S2'''大於最下方奈米線20和淺溝渠絕緣層45之上表面間的距離S1'''。換言之，S3'''>S2'''>S1'''。在一些實施例中，隨著沿著Z方向與基材的距離增加，相鄰之第一半導體層20間的這些距離增加約1nm至2nm。
圖28E和圖28F繪示又一實施例，其中自圖27F之結構去除第二半導體層25。圖28E為對應至圖1之切線 C-C的剖面視圖，而圖28F對應至圖1之切線B-B的剖面視圖。
在一些實施例中，使用乾式蝕刻技術和濕式蝕刻技術的結合來去除第二半導體層25。
通道區中之半導體奈米線20的剖面係被繪示為長方形，但可為任何多角形(三角形、鑽石形等)、具有圓角的多角形、圓形或橢圓形(垂直地或水平地)。
在其他實施例中，修正任何前述之操作，使得第一半導體層20可被合適的方法去除，而獲得由第二半導體層25所製成的奈米線，並對具有由第二半導體層25所製成之奈米線的通道奈米線結構進行形成閘極介電層和閘極電極層的接續操作。
在一些實施例中，如圖28G所示，去除在一些鰭狀結構35上之通道區中的第一半導體層，並去除在其他鰭狀結構35上之通道區中的第二半導體層。在一些實施例中，當第一鰭狀結構上之通道區中的第二半導體層被去除時，第二鰭狀結構係被罩幕蓋住，然後當第二鰭狀結構上之通道區中的第一半導體層被去除時，第一鰭狀結構係被罩幕蓋住，以提供圖28G所示之結構。在一些實施例中，形成包含有第一奈米線20之堆疊的第一奈米線結構37於第一鰭狀結構35上，並形成包含有第二奈米線25之堆疊的第二奈米線結構39於第二鰭狀結構35’上。在一些實施例中，第一鰭狀結構35的上部分被蝕刻至最下方之半導體層20的下方，如圖28G所示。在一些實施例中，第一奈米線20 的厚度t1''''、t2''''、t3''''實質相同於第二奈米線25的厚度t1'''''、t2'''''、t3'''''。在一些實施例中，沿著奈米線堆疊方向(Z方向)，相繼之第一奈米線20和第二奈米線25相距更遠。如圖28G所示，最上方奈米線20和中間奈米線20之間的距離S3''''大於中間奈米線20和最下方奈米線20之間的距離S2''''，而距離S2''''大於最下方奈米線20和鰭狀結構35之井部40的上表面間的距離S1''''。換言之，S3''''>S2''''>S1''''。同樣地，第二奈米線結構中之第二奈米線25的間距關係為S3''''>S2'''''>S1'''''。實質相同係指每一層的厚度差異係在5%內，相鄰層間的間距差異係在5%內。在一些實施例中，隨著沿著Z方向與基材的距離增加，相鄰之第一半導體層20間的這些間距增加約1nm至2nm。
在一些實施例中，第一奈米線結構37係p型FET的一部分，第二奈米線結構39係n型FET的一部分。
如圖29A至圖29D所示，在形成第一半導體層20的半導體奈米線後，形成環繞每一個通道層(奈米線)的閘極介電層95，並形成閘極電極層100於閘極介電層95上。圖29A為沿著X方向(對應至圖1之切線A-A)中之閘極電極觀之的剖面視圖。圖29B為沿著Y方向(對應至圖1之切線B-B)中之鰭狀結構觀之的剖面視圖。圖29C為對應至圖1之切線C-C的剖面視圖。圖29D為對應至圖1之切線D-D的剖面視圖。
圖29E和圖29F繪示又一實施例，其中自圖28F之結構去除第二半導體層25。圖29E為對應至圖1之切線 C-C的剖面視圖，而圖29F對應至圖1之切線B-B的剖面視圖。
圖29G繪示又一實施例，其中形成閘極介電層95和閘極電極層100於圖28G之結構上。
在本揭露之某些實施例中，可插入一或多層功函數調整層(未繪示)至閘極介電層95和閘極電極層100之間，如前所述。後續地，可使用乾式蝕刻形成接觸孔(未繪示)於層間介電層85中。在一些實施例中，蝕刻源極/汲極磊晶層80的上部分。在一些實施例中，形成矽化物層於源極/汲極磊晶層80上。矽化物層包含鎢矽(WSi)、鈷矽(CoSi)、鎳矽(NiSi)、鈦矽(TiSi)、鉬矽(MoSi)和鉭矽(TaSi)其中一或多者。然後，形成導電材料(未繪示)於接觸孔中。導電材料包含鈷、鎳、鎢、鈦、鉭、銅、鋁、氮化鈦(TiN)和氮化鉭(TaN)其中一或多者。可理解的是，GAA FET經歷進一步的互補式金屬氧化物半導體(CMOS)製程，以形成各種特徵，如接觸窗/介層窗、內連接金屬層、介電層、保護層等。
在一些實施例中，此半導體裝置為n型GAA FET。在一些實施例中，此半導體裝置為p型GAA FET。在一些實施例中，一或多個n型GAA FET和一或多個p型GAA FET係形成在同一基材10上。
在本揭露之實施例中，藉由變化第一和第二半導體層的厚度，來維持奈米線釋放蝕刻操作後之奈米線的均勻的最終厚度。本揭露之實施例在半導體裝置之通道區內 提供改善的奈米線尺寸控制，並確保在奈米線結構中所有奈米線的釋出。除奈米線外，本揭露之實施例可被調適至針對奈米片。本揭露之實施例補償由濕式蝕刻奈米線釋放操作所造成的奈米線厚度損失，藉以改善半導體裝置的性能。
可理解的是，並非所有的優點都必已在此討論了，所有的實施例或例子並不需要特定的優點，而其他實施例或例子可提供不同的優點。
本揭露之一實施例為一種半導體裝置的製造方法，其包括：形成堆疊結構在基材上，此堆疊結構為在第一方向中交錯堆疊之複數個第一半導體層及複數個第二半導體層。所形成之此些第一半導體層之一厚度係隨著在第一方向中愈遠離基材的每一個第一半導體層增加。圖案化此堆疊結構為沿著第二方向形成之鰭狀結構，其中第二方向係實質垂直於第一方向。去除複數個相鄰第一半導體層之間的第二半導體層之一部分。形成延伸於第三方向中之閘極結構在第一半導體層之第一部分上，以使閘極結構包圍1繞第一半導體層，第三方向係實質垂直於第一方向及第二方向，其中在第一半導體層之第一部分上之每一個第一半導體層具有實質相等的厚度。在一實施例中，前述之製造方法更包含形成複數個源極/汲極區在位於閘極結構之複數個相對側上之此些第一半導體層的第二部分上，使得源極/汲極區環繞第一半導體層。在一實施例中，所形成之此些第二半導體層之一厚度係隨著在第一方向中愈遠離基材 的每一個第二半導體層增加。在一實施例中，在此些第一半導體層之第二部分上之每一個第一半導體層具有一實質相等的厚度。在一實施例中，隨著在第一方向中第一半導體層與基材間之距離增加，相鄰第一半導體層在第一方向中相隔愈遠。在一實施例中，去除相鄰之第一半導體層間的此些第二半導體層之部分的步驟包括一等向性蝕刻操作。在一實施例中，前述之製造方法更包含形成隔離絕緣層在鰭狀結構上；形成覆蓋層於隔離絕緣層上；圖案化覆蓋層，以形成開口及複數個殘餘邊界部分；以及經由此開口使隔離絕緣層凹陷，以暴露出鰭狀結構之中央區，使得鰭狀結構之複數個端區保持埋設於隔離絕緣層中，其中相鄰之第一半導體層間被去除之此些第二半導體層的部分是位於中央區域內。在一實施例中，形成前述之堆疊結構之步驟包括：形成包圍環繞此些第一半導體層之共形的閘極介電層；以及形成閘極電極層於包圍環繞此些第一半導體層的閘極介電層上。在一實施例中，此些第一半導體層是由矽鍺製成，而此些第二半導體層是由矽製成。
本揭露之又一實施例為一種半導體裝置的製造方法，其包括：形成堆疊結構在基材上，堆疊結構為沿著第一方向交錯堆疊之複數個第一半導體層及複數個第二半導體層，其中堆疊結構中的每一個第一半導體層的一厚度小於此些第一半導體層較接近基材其中任一者之一厚度，堆疊結構中的每一個第二半導體層的一厚度大於此些第二半導體層較接近基材其中任一者之一厚度；圖案化堆疊結構 為延伸於第二方向的鰭狀結構，第二方向係實質垂直於第一方向；去除相鄰之第二半導體層間之此些第一半導體層的第一部分，其中在去除此些第一半導體層之第一部分後，每一個第二半導體層具有實質相等的厚度；以及形成延伸於第三方向之閘極結構在此些第二半導體層之第一部分上，使得閘極結構包圍環繞此些第一半導體層，第三方向係實質垂直於第一方向及第二方向。在一實施例中，相鄰之第二半導體層沿著第一方向與此些第二半導體層之第一部分相隔一實質相等的距離。在一實施例中，在一實施例中，形成閘極結構的步驟包括：形成包圍環繞此些第二半導體層之共形的閘極介電層；以及形成閘極電極層於包圍環繞此些第二半導體層之閘極介電層上。在一實施例中，前述之製造方法更包括：形成隔離絕緣層在鰭狀結構上；形成覆蓋層於隔離絕緣層上；圖案化覆蓋層，以形成開口及複數個殘餘邊界部分；以及經由前述之開口使隔離絕緣層凹陷，以暴露出鰭狀結構之中央區，使得鰭狀結構之複數個端區保持埋設於隔離絕緣層中，其中去除相鄰之第二半導體層間的此些第一半導體層之此部分是位於中央區域內。在一實施例中，相鄰之第二半導體層間的此些第一半導體層之第一部分係被等向性蝕刻相鄰之第二半導體層間的此些第一半導體層所去除。在一實施例中，前述之製造方法更包含形成複數個源極/汲極區在位於閘極結構之複數個相對側上之此些第二半導體層的第二部分上，使得此些源極/汲極區包圍環繞此些第二半導體層。
本揭露之又一實施例為一種半導體裝置，其包括鰭狀結構，此鰭狀結構係設於半導體基材上並以第一方向延伸。奈米線結構包括分開設置的複數個奈米線，此些奈米線沿著第二方向排列在鰭狀結構之第一部分上，其中第二方向係實質垂直於第一方向，其中每一個奈米線沿著第二方向具有一實質相等的厚度，而隨著沿第二方向與基材相距之距離增加，沿著第二方向之相鄰奈米線間的距離亦增加。閘極電極結構包圍環繞在鰭狀結構之第一部分上的每一個奈米線。在一實施例中，前述之半導體裝置更包含複數個源極/汲極區，此些源極/汲極區係設置在沿著第一方向位於閘極結構之複數個相對側上之鰭狀結構之第二部分上。在一實施例中，此些源極/汲極區包圍環繞每一個奈米線。在一實施例中，閘極結構包括高介電常數閘極介電層以及閘極金屬電極層。在一實施例中，前述之半導體裝置更包括第二鰭狀結構，此第二鰭狀結構係設置在基材上並以第三方向排列，第三方向係實質垂直於第一方向及第二方向。在一實施例中，奈米線結構包括分開設置的複數個奈米線，此些奈米線沿著第二方向排列在每一個鰭狀結構上。在一實施例中，每一個奈米線沿著第二方向具有一實質相等的厚度，而隨著沿第二方向與基材相距之距離增加，沿著第二方向之相鄰奈米線間的距離亦增加。在一實施例中，閘極電極延伸於每一個鰭狀結構上。
本揭露之又一實施例為一種半導體裝置，其包括第一鰭狀結構和第二鰭狀結構，第一鰭狀結構和第二鰭狀 結構係設於半導體基材上並以第一方向延伸。第二鰭狀結構係沿著第二方向與第一鰭狀結構分開設置，其中第二方向係實質垂直於第一方向。第一奈米結構包括複數個第一奈米線，此些第一奈米線沿著第三方向排列在第一奈米結構之第一部分上，其中第三方向係實質垂直於第一方向和第二方向。第二奈米結構包括複數個第二奈米線，此些第二奈米線沿著第三方向排列在第二奈米結構之第一部分上。每一個第一奈米線沿著第三方向具有一實質相等的厚度，而隨著沿第三方向與基材相距之距離增加，沿著第三方向之相鄰之第一奈米線間的距離亦增加。閘極電極結構係沿第三方向延伸並設置在第一奈米結構和第二奈米結構上。在一實施例中，閘極電極結構包圍環繞此些第一奈米線和此些第二奈米線其中每一者。在一實施例中，每一個第二奈米線沿著第三方向具有一實質相等的厚度，而隨著沿第三方向與基材相距之距離增加，沿著第三方向之相鄰之第二奈米線間的距離亦增加。在一實施例中，前述之半導體裝置更包含複數個源極/汲極區，此些源極/汲極區係設置在閘極結構之複數個相對側上之第一鰭狀結構和第一鰭狀結構上。在一實施例中，此些源極/汲極區包圍環繞此些第一奈米線和此些第二奈米線其中每一者。在一實施例中，閘極結構包括高介電常數閘極介電層以及閘極金屬電極層。在一實施例中，此些第一奈米線和此些第二奈米線係由不同的材料所製成。在一實施例中，此些第一奈米線係由矽所製成，而此些第二奈米線係由矽鍺所製成。在一實施例 中，此些第二奈米線係在第三方向中以錯開的方式相對於第一奈米線排列。在一實施例中，此些第一奈米線和此些第二奈米線係由與基材相同的材料所製成。
本揭露之又一實施例為一種半導體裝置，其包括設於半導體基材上之複數個鰭狀結構。閘極結構跨越每一個鰭狀結構的通道區，而源極/汲極區係設置在閘極結構之複數個相對側上之每一個鰭狀結構上。每一個通道區包括分開設置的複數個奈米線，此些奈米線沿著遠離每一個鰭狀結構之上表面的第一方向排列。每一個奈米線沿著第一方向具有一實質相等的厚度，而隨著沿第一方向與鰭狀結構之上表面相距的距離增加，沿著第一方向之相鄰奈米線間的距離亦增加。在一實施例中，設置在此些鰭狀結構之一者上的多個奈米線係由與在此些鰭狀結構之又一者上的多個奈米線不同的材料所製成。
上述摘要許多實施例的特徵，因此本領域具有通常知識者可更了解本揭露的態樣。本領域具有通常知識者應理解利用本揭露為基礎可以設計或修飾其他製程和結構以實現和所述實施例相同的目的及/或達成相同優勢。本領域具有通常知識者也應了解與此同等的架構並沒有偏離本揭露的精神和範圍，且可以在不偏離本揭露的精神和範圍下做出各種變化、交換和取代。
10:半導體基材
20:第一半導體層
40:井部
45:隔離絕緣層
50:鰭狀襯墊層
90:閘極空間
S1',S2',S3':間距
t1',t2',t3':厚度

Claims (10)

  1. 一種半導體裝置的製造方法，包括：形成一堆疊結構在一基材上，該堆疊結構為在一第一方向中交錯堆疊之複數個第一半導體層及複數個第二半導體層，其中所形成之該些第一半導體層之一厚度係隨著在該第一方向中愈遠離該基材的每一該些第一半導體層增加；圖案化該堆疊結構為沿著一第二方向形成之一鰭狀結構，其中該第二方向係實質垂直於該第一方向；去除相鄰之該些第一半導體層間之該些第二半導體層的一部分；以及形成延伸於一第三方向中之一閘極結構在該些第一半導體層之一第一部分上，以使該閘極結構包圍環繞該些第一半導體層，該第三方向係實質垂直於該第一方向及該第二方向，其中在該些第一半導體層之該第一部分上之每一該些第一半導體層具有一實質相等厚度。
  2. 如請求項1所述之半導體裝置的製造方法，更包含形成複數個源極/汲極區在位於該閘極結構之複數個相對側上之該些第一半導體層的一第二部分上，使得該些源極/汲極區環繞該些第一半導體層，其中在該些第一半導體層之該第二部分上之每一該些第一半導體層具有一實質相等厚度。
  3. 如請求項1所述之半導體裝置的製造方法，其中所形成之該些第二半導體層之一厚度係隨著在該第一方向中 愈遠離該基材的每一該些第二半導體層增加。
  4. 如請求項1所述之半導體裝置的製造方法，其中隨著在該第一方向中第一半導體層與該基材間之距離增加，相鄰之該些第一半導體層在該第一方向中相隔愈遠。
  5. 如請求項1所述之半導體裝置的製造方法，更包含：形成一隔離絕緣層在該鰭狀結構上；形成一覆蓋層於該隔離絕緣層上；圖案化該覆蓋層，以形成一開口及複數個殘餘邊界部分；以及經由該開口使該隔離絕緣層凹陷，以暴露出該鰭狀結構之一中央區，使得該鰭狀結構之複數個端區保持埋設於該隔離絕緣層中，其中相鄰之該些第一半導體層間被去除之該些第二半導體層的該部分是位於該中央區域內。
  6. 一種半導體裝置的製造方法，包括：形成一堆疊結構在一基材上，該堆疊結構為沿著一第一方向交錯堆疊之複數個第一半導體層及複數個第二半導體層，其中該堆疊結構中的每一該些第一半導體層的一厚度小於該些第一半導體層較接近該基材其中任一者之一厚度，該堆疊結構中的每一該些第二半導體層的一厚度大於該些第二半導體層較接近該基材其中任一者之一厚度； 圖案化該堆疊結構為延伸於一第二方向的一鰭狀結構，該第二方向係實質垂直於該第一方向；去除相鄰之該些第二半導體層間之該些第一半導體層的一第一部分，其中在去除該些第一半導體層之該第一部分後，每一該些第二半導體層具有一實質相等的厚度；以及形成延伸於一第三方向之一閘極結構在該些第二半導體層之一第一部分上，使得該閘極結構包圍環繞該些第一半導體層，該第三方向係實質垂直於該第一方向及該第二方向。
  7. 如請求項6所述之半導體裝置的製造方法，更包含形成複數個源極/汲極區在位於該閘極結構之複數個相對側上之該些第二半導體層的一第二部分上，使得該些源極/汲極區包圍環繞該些第二半導體層。
  8. 一種半導體裝置，包括：一鰭狀結構，設於一半導體基材上並以一第一方向延伸；一奈米線結構，包括分開設置的複數個奈米線，該些奈米線沿著一第二方向排列在該鰭狀結構之一第一部分上，其中該第二方向係實質垂直於該第一方向，其中每一該些奈米線沿著該第二方向具有一實質相等的厚度，而隨著沿該第二方向與該基材相距之一距離增加，沿著該第二方向之相鄰之該些奈米線間的一距離亦增加；以及一閘極電極結構，包圍環繞在該鰭狀結構之該第一部分上的每一該些奈米線。
  9. 如請求項8所述之半導體裝置，更包含複數個源極/汲極區，該些源極/汲極區係設置在沿著該第一方向位於該閘極結構之複數個相對側上之該鰭狀結構之一第二部分上，其中該些源極/汲極區包圍環繞每一該些奈米線。
  10. 如請求項8所述之半導體裝置，更包括一右一鰭狀結構，該第二鰭狀結構係設置在該基材上並以一第三方向排列，該第三方向係實質垂直於該第一方向及該第二方向。
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