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TWI749639B - 製造半導體元件的方法及半導體元件 - Google Patents

製造半導體元件的方法及半導體元件 Download PDF

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TWI749639B
TWI749639B TW109123968A TW109123968A TWI749639B TW I749639 B TWI749639 B TW I749639B TW 109123968 A TW109123968 A TW 109123968A TW 109123968 A TW109123968 A TW 109123968A TW I749639 B TWI749639 B TW I749639B
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杜文仙
李暐凡
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Abstract

一種半導體元件包括從基板上方提供的第一隔離絕緣層突起的鰭結構、在鰭結構的通道區域上方設置的閘極介電層、在閘極介電層上方設置的閘電極層、在鰭結構的源極/汲極區域上方設置的基底半導體磊晶層、以及在基底半導體磊晶層上方設置的覆蓋半導體磊晶層。覆蓋半導體磊晶層具有與基底半導體磊晶層不同的晶格常數，並且覆蓋半導體磊晶層沿著源極到汲極方向的表面粗糙度大於零且小於基底半導體磊晶層沿著源極到汲極方向的表面粗糙度。

Description

製造半導體元件的方法及半導體元件
本揭露是關於一種製造半導體元件的方法及半導體元件。
由於為了追求更高元件密度、更高效能、及更低成本，半導體工業已經進展到奈米技術製程節點，來自製造及設計問題的挑戰已導致三維設計的發展，諸如多閘極場效電晶體(FET)，包括fin FET(FinFET)及閘極全包圍(GAA)FET。在FinFET中，閘電極層鄰近通道區域的三個側表面，其間插入閘極介電層。因為閘極結構圍繞(纏繞)三個表面上的鰭，電晶體基本上具有三個閘極，從而控制穿過鰭或通道區域的電流。FinFET的電流驅動能力大體由通道區域處的鰭數量、鰭寬度及鰭高度決定。
根據本揭示的一個態樣，在製造半導體元件的方法中，形成從基板上方設置的第一隔離絕緣層突起的鰭結構，虛設閘極結構在鰭結構的上部上方形成，第二隔離絕緣層 在第一隔離絕緣層上方形成，溝槽藉由蝕刻鰭結構的源極/汲極區域來形成，基底半導體磊晶層在溝槽中形成，並且覆蓋半導體磊晶層在基底半導體磊晶層上形成。覆蓋半導體磊晶層具有與基底半導體磊晶層不同的晶格常數，並且覆蓋半導體磊晶層的表面與基底半導體磊晶層的表面相比較為光滑。
根據本揭示的另一態樣，在製造半導體元件的方法中，形成從在基板上方設置的第一隔離絕緣層突起的鰭結構，虛設閘極結構在鰭結構的上部上方形成，第二隔離絕緣層在第一隔離絕緣層上方形成，溝槽藉由蝕刻鰭結構的源極/汲極區域形成，基底半導體磊晶層在溝槽中形成，並且覆蓋半導體磊晶層在基底半導體磊晶層上形成。覆蓋半導體磊晶層具有與基底半導體磊晶層不同的晶格常數。基底半導體磊晶層為耦接到鰭結構的合併的磊晶層。覆蓋半導體磊晶層的晶格常數大於基底半導體磊晶層的晶格常數，並且覆蓋半導體磊晶層沿著源極到汲極方向的表面粗糙度小於基底半導體磊晶層沿著源極到汲極方向的表面粗糙度。
根據本揭示的另一態樣，一種半導體元件包括從基板上方提供的第一隔離絕緣層突起的鰭結構、在鰭結構的通道區域上方設置的閘極介電層、在閘極介電層上方設置的閘電極層、在鰭結構的源極/汲極區域上方設置的基底半導體磊晶層、以及在基底半導體磊晶層上方設置的覆蓋半導體磊晶層。覆蓋半導體磊晶層具有與基底半導體磊晶層 不同的晶格常數。覆蓋半導體磊晶層沿著源極到汲極方向的表面粗糙度大於零，並且小於基底半導體磊晶層沿著源極到汲極方向的表面粗糙度。
90:溝槽
100:基板
100A:鰭底部
101:緩衝半導體層
102:通道半導體層
103:硬遮罩層
104:第一隔離絕緣層
105:虛設閘極結構
106:第二隔離絕緣層
107:側壁間隔件
107A:層
107B:層
107C:層
108:基底源極/汲極磊晶層
108':基底源極/汲極磊晶層
109:覆蓋源極/汲極磊晶層
109':覆蓋源極/汲極磊晶層
110:額外的覆蓋源極/汲極磊晶層
112:間隙
190:層間介電層/ILD層
202:閘極介電層
204:閘電極層
205:矽化物層
206:閘極覆蓋絕緣層
210:觸點
SD:區域
當結合隨附圖式閱讀時，自以下詳細描述將很好地理解本揭示。應注意，根據工業中的標準實務，各特徵並非按比例繪製，並且僅出於說明目的而使用。事實上，出於論述清晰之目的，可任意增加或減小各個特徵的尺寸。
第1A圖及第1B圖圖示了根據本揭示的一實施例的用於製造具有FinFET的半導體元件的連續製程的各個階段之一。
第2A圖及第2B圖圖示了根據本揭示的一實施例的用於製造具有FinFET的半導體元件的連續製程的各個階段之一。
第3A圖及第3B圖圖示了根據本揭示的一實施例的用於製造具有FinFET的半導體元件的連續製程的各個階段之一。
第4A圖及第4B圖圖示了根據本揭示的一實施例的用於製造具有FinFET的半導體元件的連續製程的各個階段之一。
第5A圖及第5B圖圖示了根據本揭示的一實施例的用於製造具有FinFET的半導體元件的連續製程的各個階段之一。
第6A圖及第6B圖圖示了根據本揭示的一實施例的用於製造具有FinFET的半導體元件的連續製程的各個階段之一。
第7A圖、第7B圖及第7C圖圖示了根據本揭示的一實施例的用於製造具有FinFET的半導體元件的連續製程的各個階段之一。
第8A圖、第8B圖、第8C圖、第8D圖及第8E圖圖示了根據本揭示的一實施例的用於製造具有FinFET的半導體元件的連續製程的各個階段之一。
第9A圖、第9B圖、第9C圖及第9D圖圖示了根據本揭示的一實施例的用於製造具有FinFET的半導體元件的連續製程的各個階段之一。
第10A圖、第10B圖、第10C圖及第10D圖圖示了根據本揭示的另一實施例的用於製造具有FinFET的半導體元件的連續製程的各個階段之一。
第11A圖、第11B圖及第11C圖圖示了根據本揭示的另一實施例的用於製造具有FinFET的半導體元件的連續製程的各個階段之一。
第12A圖、第12B圖及第12C圖圖示了根據本揭示的另一實施例的用於製造具有FinFET的半導體元件的連續製程的各個階段之一。
第13圖圖示了根據本揭示的另一實施例的具有FinFET的半導體元件。
第14圖圖示了根據本揭示的另一實施例的具有FinFET 的半導體元件。
將理解，以下揭示提供了眾多不同的實施例或實例，以用於實現本發明的不同特徵。下文描述部件及佈置的具體實施例或實例以簡化本揭示。當然，此等僅為實例且並不意欲為限制性。例如，元件的尺寸不限於所揭示的範圍或值，但可取決於製程條件及/或元件的期望性質。此外，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施例，且亦可包括插入第一特徵與第二特徵之間而形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施例。各種特徵可出於簡便性及清晰目的而以不同比例任意繪製。
另外，為了便於描述，本文可使用空間相對性術語(諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者)來描述諸圖中所示出之一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)的關為。除了諸圖所描繪之定向外，空間相對性術語意欲包含使用或操作中元件的不同定向。設備可經其他方式定向(旋轉90度或處於其他定向)且由此可類似解讀本文所使用的空間相對性描述詞。此外，術語「由...製成(made of)」可意謂「包含(comprising)」或「由...組成(consisting of)」。另外，在以下製造製程中，在所描述的操作中/之間可存在一或多個額外操作，並且操作的次序可能改變。 在本揭示中，片語「A、B及C之一者」意謂「A、B及/或C」(A、B、C，A及B，A及C，B及C，或A、B及C)，並且不意謂來自A的一個元素、來自B的一個元素及來自C的一個元素，除非另外描述。除非另外描述，否則一個實施例的材料、製程、尺寸及/或構造可以在其他實施例中採用，並且可省略其詳細描述。
在本揭示中，FinFET的源極/汲極結構包括基底磊晶層及誘發對基底磊晶層的適當應力的覆蓋磊晶層。對於p型FET，覆蓋磊晶層的晶格常數小於基底磊晶層的晶格常數以在基底磊晶層中誘發壓縮應力。對於n型FET，覆蓋磊晶層的晶格常數大於基底磊晶層的晶格常數以在基底磊晶層中誘發拉伸應力。另外，覆蓋磊晶層具有與基底磊晶層相比較為光滑的表面，並且因此本揭示的源極/汲極結構可以改進與金屬觸點的界面特性(例如，接觸電阻)。
第1A圖至第9B圖圖示了根據本揭示的一實施例的用於製造具有FinFET的半導體元件的連續製程。將理解，額外操作可以在第1A圖至第9B圖所示的製程之前、期間、及之後提供，且可以替代或消除下文所描述的一些操作以獲得本方法的額外實施例。操作/製程的次序為可互換的。在第1A圖至第9B圖中，「A」圖(第1A圖、第2A圖、...)圖示了平面圖(來自上方的視圖)並且「B」圖(第1B圖、第2B圖、...)圖示了橫截面圖。
第1A圖及第1B圖圖示了根據本揭示的一實施例的用於製造具有FinFET的半導體元件的連續製程的各個 階段之一。第1B圖為對應於第1A圖的線Y1-Y1的橫截面圖。
如第1A圖及第1B圖所示，鰭結構20在基板100上方形成。在一個實施例中，基板100在至少其表面部分上包括單晶半導體層。基板100可包含單晶半導體材料，諸如但不限於Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb及InP。在此實施例中，基板100為由Si製成。
在一些實施例中，鰭結構20包括鰭底部100A(為基板100的突起部分)、在鰭底部100A上形成的緩衝半導體層101、在緩衝半導體層101上形成的通道半導體層102、及在通道半導體層102上形成的硬遮罩層103。
在一些實施例中，緩衝半導體層101包括具有不同組成物的一或多個半導體層，並且可以用以從基板100的晶格常數到通道半導體層102的晶格常數逐漸或逐步改變晶格常數。緩衝半導體層101可以由磊晶生長的單晶半導體材料形成，諸如，但不限於Si、Ge、GeSn、SiGe、SiGeSn、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP、及InP。在某些實施例中，緩衝半導體層101包括Si1-xGex，其中0<x<1.0。在其他實施例中，緩衝半導體層101包括Si1-xGex，其中0.2<x<0.5。
在一些實施例中，通道半導體層102包括一或多個半導體層，並且可以由磊晶生長的單晶半導體材料形成， 諸如，但不限於Si、Ge、GeSn、SiGe、SiGeSn、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP、及InP。在某些實施例中，通道半導體層102包括Si1-yGey，其中0<y
Figure 109123968-A0305-02-0010-1
1.0。在其他實施例中，通道半導體層102包括Si1-yGey，其中0.3<y
Figure 109123968-A0305-02-0010-2
1.0。在一些實施例中，x<y。當基板100、緩衝半導體層101及通道半導體層102包括Si及Ge及/或Sn時，在上層中的Ge及/或Sn的量大於在下層中的Ge及/或Sn的量。基板100可包括已經由雜質(例如，p型或n型導電)適宜地摻雜的各種區域。
在一些實施例中，緩衝半導體層101的厚度為在從約10nm至約200nm的範圍中，且在其他實施例中為在從約20nm至約100nm的範圍中。在一些實施例中，通道半導體層102的厚度為在從約20nm至約200nm的範圍中，且在其他實施例中為在從約50nm至約100nm的範圍中。
硬遮罩層103用於圖案化鰭結構20並且包括一或多個介電材料層。
鰭結構20可藉由任何適宜方法圖案化。例如，鰭結構可使用一或多個黃光微影製程(包括雙圖案化或多圖案化製程)來圖案化。大體上，雙圖案化或多圖案化製程結合黃光微影及自對準製程，從而允許產生具有例如與可另外使用單個、直接黃光微影製程獲得的間距相比較小的間距的圖案。例如，在一個實施例中，虛設層在基板上方 形成並且使用黃光微影製程圖案化。間隔件使用自對準製程在圖案化的虛設層旁邊形成。隨後移除虛設層，並且可隨後使用剩餘間隔件來圖案化鰭結構20。
在其他實施例中，鰭結構20可以藉由使用硬遮罩層(圖案)103作為蝕刻遮罩來圖案化。在一些實施例中，硬遮罩層103包括第一遮罩層及在第一遮罩層上設置的第二遮罩層。第一遮罩層為由氧化矽製成的墊氧化物層，氧化矽可以藉由熱氧化形成。第二遮罩層為由氮化矽(SiN)製成，氮化矽藉由化學氣相沉積(chemical vapor deposition，CVD)(包括低壓CVD(low pressure chemical vapor deposition，LPCVD)及電漿增強CVD(plasma enhanced chemical vapor deposition，PECVD))、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、或其他適宜製程形成。藉由使用圖案化操作(包括黃光微影及蝕刻)將沉積的硬遮罩層103圖案化為硬遮罩圖案。隨後，藉由使用硬遮罩圖案來將通道半導體層102、緩衝半導體層101及基板100圖案化為在X方向上延伸的鰭結構20。在第1A圖及第1B圖中，四個鰭結構20在Y方向上佈置。但鰭結構20的數量不限於四，並且可小至一或二、或者三或更多。在一些實施例中，鰭結構20的數量為多達20。在一些實施例中，一或多個虛設鰭結構在鰭結構的兩個側面上形成，以在圖案化操作中改進圖案保真度。
在一些實施例中，鰭結構20的上部沿著Y方向的寬度為在從約5nm至約40nm的範圍中，且在其他實施例中為在從約10nm至約20nm的範圍中。
另外，如第1A圖及第1B圖所示，形成第一隔離絕緣層104，諸如淺溝槽隔離(shallow trench isolation，STI)。在形成鰭結構20之後，包括一或多層絕緣材料的第一絕緣材料層在基板100上方形成，使得鰭結構20完全嵌入第一絕緣材料層中。用於第一絕緣材料層的絕緣材料可包括藉由低壓化學氣相沉積、電漿CVD或可流動CVD或任何其他適宜的膜形成方法形成的氧化矽、氮化矽、氮氧化矽(SiON)、SiCN、氟摻雜的矽酸鹽玻璃(FSG)、或低介電常數介電材料。在一些實施例中，第一絕緣材料層為由氧化矽製成。退火操作可在形成第一絕緣材料層之後執行。隨後，執行平坦化操作，諸如化學機械拋光(CMP)方法及/或回蝕方法，使得暴露出硬遮罩層103。
隨後，如第1B圖所示，藉由蝕刻來凹陷第一絕緣材料層以形成第一隔離絕緣層104，使得暴露出鰭結構20的上部，例如，緩衝半導體層101及通道半導體層102。在一些實施例中，部分或全部緩衝半導體層101嵌入第一隔離絕緣層104中。在一些實施例中，通道半導體層102的底部嵌入第一隔離絕緣層104中。在一些實施例中，鰭底部100A的上部從第一隔離絕緣層104突出。
在一些實施例中，在形成第一絕緣材料層之前，一 或多個鰭襯墊層(未圖示)在鰭結構上方形成。鰭襯墊層可由SiN或基於氮化矽的材料(例如，SiON或SiCN)製成。
第2A圖及第2B圖圖示了根據本揭示的一實施例的用於製造具有FinFET的半導體元件的連續製程的各個階段之一。第2B圖為對應於第2A圖的線X1-X1的橫截面圖。
如第2A圖及第2B圖所示，在形成第一隔離絕緣層104之後，形成虛設閘極結構105。虛設閘極結構105包括虛設閘極介電層及虛設閘電極層。虛設閘極介電層包括一或多層絕緣材料，諸如基於氧化矽的材料。在一個實施例中，使用藉由CVD形成的氧化矽。在一些實施例中，虛設閘極介電層的厚度為在從約1nm至約5nm的範圍中。在其他實施例中，不形成虛設閘極介電層，並且在此種情況下，硬遮罩層103可以用作虛設閘極介電層。
虛設閘極結構105藉由首先在暴露的鰭結構20以及第一隔離絕緣層104的上表面上方毯覆式沉積虛設閘極介電層(若使用)來形成。虛設閘電極層隨後在虛設閘極介電層上毯覆式沉積，使得鰭結構完全嵌入虛設閘電極層中。虛設閘電極層包括矽，諸如多晶矽或非晶矽。在一些實施例中，虛設閘電極層為由多晶矽製成。在一些實施例中，虛設閘電極層的厚度為在從約100nm至約200nm的範圍中。在一些實施例中，虛設閘電極層經歷平坦化操作。虛設閘極介電層及虛設閘電極層使用CVD(包括 LPCVD及PECVD)、PVD、ALD、或其他適宜製程沉積。然後，遮罩層在虛設閘電極層上方形成。遮罩層可以為抗蝕圖案或硬遮罩圖案。
接下來，如第2A圖及第2B圖所示，對遮罩層執行圖案化操作，並且將虛設閘電極層圖案化為虛設閘極結構105。如第2B圖所示，藉由圖案化虛設閘極結構，鰭結構20的上部(將為源極/汲極區域)在虛設閘極結構105的相對側面上部分暴露出。在本揭示中，源極及汲極可互換使用並且其結構為實質上相同的。在第2A圖及第2B圖中，兩個虛設閘極結構105在四個鰭結構20上形成。然而，佈局不限於第2A圖及第2B圖，並且對於相同鰭結構，虛設閘極結構105的數量可以為一個或兩個以上。
在一些實施例中，虛設閘極結構105在X方向上的寬度為在從約5nm至約30nm的範圍中，並且在其他實施例中為在從約7nm至約15nm的範圍中。
第3A圖及第3B圖圖示了根據本揭示的一實施例的用於製造具有FinFET的半導體元件的連續製程的各個階段之一。第3B圖為對應於第3A圖的線X1-X1的橫截面圖。
另外，包括一或多層絕緣材料的第二隔離絕緣層106在第一隔離絕緣層104上方形成，使得鰭結構20及虛設閘極結構105完全嵌入第二絕緣材料層中。第二隔離絕緣層106覆蓋鰭結構20的端面，並且定義源極/汲極空間，其中形成源極/汲極磊晶層。用於第二隔離絕緣層106 的絕緣材料與第一隔離絕緣層104的絕緣材料不同，並且包括藉由LPCVD(低壓化學氣相沉積)、電漿CVD、原子層沉積(ALD)或可流動CVD、或任何其他適宜的膜形成方法形成的氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN、SiOC、SiCN、氟摻雜的矽酸鹽玻璃(FSG)、或低介電常數介電材料。在一些實施例中，第二隔離絕緣層106包括SiOC或SiOCN。退火操作可在形成第二隔離絕緣層106之後執行。隨後，如第3A圖及第3B圖所示，執行平坦化操作，諸如化學機械拋光(CMP)方法及/或回蝕方法，使得虛設閘極結構105的上表面從第二隔離絕緣層106暴露出。
第4A圖及第4B圖圖示了根據本揭示的一實施例的用於製造具有FinFET的半導體元件的連續製程的各個階段之一。第4B圖為對應於第4A圖的線X1-X1的橫截面圖。
隨後，如第4A圖及第4B圖所示，藉由蝕刻來凹陷第二隔離絕緣層106以暴露出硬遮罩層103。在一些實施例中，第二隔離絕緣層106的上表面處於與硬遮罩層103的上表面相同的水平。在其他實施例中，第二隔離絕緣層106的上表面低於硬遮罩層103的上表面，並且高於通道半導體層102的上表面。在其他實施例中，進一步凹陷第二隔離絕緣層106以完全暴露出通道半導體層102的側面。在某些實施例中，進一步凹陷第二隔離絕緣層106以暴露出緩衝半導體層101的側面的一部分。
第5A圖及第5B圖圖示了根據本揭示的一實施例的用於製造具有FinFET的半導體元件的連續製程的各個階段之一。第5B圖為對應於第5A圖的線X1-X1的橫截面圖。
如第5A圖及第5B圖所示，在凹陷第二隔離絕緣層106之後，使用虛設閘極結構105作為蝕刻遮罩來藉由蝕刻圖案化硬遮罩層103，由此暴露出通道半導體層102。亦蝕刻第二隔離絕緣層106的一部分。在一些實施例中，將第二隔離絕緣層106蝕刻為等於或低於通道半導體層102的上表面。
第6A圖及第6B圖圖示了根據本揭示的一實施例的用於製造具有FinFET的半導體元件的連續製程的各個階段之一。第6B圖為對應於第6A圖的線X1-X1的橫截面圖。
在圖案化硬遮罩層103之後，使用CVD或其他適宜方法來保形地形成用於側壁間隔件107的絕緣材料的毯覆層。毯覆層以保形方式沉積，使得此毯覆層將形成為在虛設閘極結構的垂直表面(諸如側壁)、水平表面、及頂部上具有實質上相等的厚度。在一些實施例中，將毯覆層沉積到在從約2nm至約20nm的範圍中的厚度。在一些實施例中，毯覆層的絕緣材料與第二隔離絕緣層106的材料不同，並且為由氧化矽、氮化矽、SiON、SiOC、SiOCN或SiCN及任何其他適宜介電材料中的一或多種製成。多孔材料或有機材料可以用於側壁間隔件107。在 一些實施例中，形成兩層或多層(例如，3或4層)介電材料。在一些實施例中，毯覆層(側壁間隔件107)為由非多孔或多孔SiOC製成。如第6A圖及第6B圖所示，側壁間隔件107藉由非等向性蝕刻在虛設閘極結構105及硬遮罩層103的相對側壁上形成。
第7A圖至第7C圖圖示了根據本揭示的一實施例的用於製造具有FinFET的半導體元件的連續製程的各個階段之一。第7B圖為對應於第7A圖的線X1-X1的橫截面圖，並且第7C圖為對應於第7A圖的線Y1-Y1的橫截面圖。
在形成側壁間隔件107之後，未由虛設閘極結構105及側壁間隔件107覆蓋的鰭結構的源極/汲極區域向下凹陷到鰭底部100A以形成由第二隔離絕緣層106、通道半導體層102、緩衝半導體層101及鰭底部100A界定的溝槽90。在一些實施例中，餘留的緩衝半導體層101的源極/汲極區域的一部分並且不暴露鰭底部100A。在某些實施例中，僅蝕刻通道半導體層102，並且不蝕刻緩衝半導體層101。
第8A圖至第8E圖圖示了根據本揭示的一實施例的用於製造具有FinFET的半導體元件的連續製程的各個階段之一。第8B圖為對應於第8A圖的線X1-X1的橫截面圖，第8C圖為對應於第8A圖的線Y1-Y1的橫截面圖，並且第8D圖及第8E圖為第8B圖的區域SD的放大視圖。
隨後，在溝槽中形成基底源極/汲極磊晶層108。基底源極/汲極磊晶層108包括一或多個磊晶形成的半導體層，故又可稱為基底半導體磊晶層。在一些實施例中，基底源極/汲極磊晶層108與緩衝半導體層101及通道半導體層102接觸。在一些實施例中，第二隔離絕緣層106與基底源極/汲極磊晶層108接觸。在一些實施例中，第一隔離絕緣層104不與基底源極/汲極磊晶層108接觸。
對於n型FET，Si、SiP、SiC及SiCP中的一或多個用作基底源極/汲極磊晶層108。當使用兩個或多個SiP層時，SiP層的P濃度彼此不同。在一些實施例中，與較早形成的SiP層相比，在稍後形成的SiP層中的P濃度為較高的。
對於p型FET，SiGe、Ge、Sn、GeSn及SiGeSn中的一或多個用作基底源極/汲極磊晶層108。在一些實施例中，在基底源極/汲極磊晶層108中摻雜硼(B)。當使用兩個或多個SiGe層時，SiGe層的Ge濃度彼此不同。在一些實施例中，與較早形成的SiGe層相比，在稍後形成的SiGe層中的Ge濃度為較高的。
如第8B圖及第8C圖所示，基底源極/汲極磊晶層108的上表面為粗糙或不均勻的。在一些實施例中，在中心區域處沿著X方向(源極到汲極方向)量測的表面粗糙度Ra為在從約2nm至約10nm的範圍中。第8E圖圖示了緩衝半導體層101的底部餘留在蝕刻的溝槽中的情況。在一些實施例中，基底源極/汲極磊晶層108的平均高 度高於通道半導體層102的上表面。在其他實施例中，基底源極/汲極磊晶層108的平均高度等於或低於通道半導體層102的上表面。
基底源極/汲極磊晶層108在溝槽90中藉由使用CVD、ALD、原子束磊晶(molecular beam epitaxy，MBE)的磊晶生長方法或其他適宜方法選擇性形成。如第8B圖及第8C圖所示，基底源極/汲極磊晶層108在溝槽90(見第7B圖)中界定。
第9A圖、第9B圖及第9C圖圖示了根據本揭示的一實施例的用於製造具有FinFET的半導體元件的連續製程的各個階段之一。第9B圖為對應於第9A圖的線X1-X1的橫截面圖，並且第9C圖及第9D圖為第9B圖的區域SD的放大視圖。第9C圖為沿著X方向的橫截面圖，並且第9D圖為沿著Y方向的橫截面圖。
如第9A圖至第9D圖所示，在形成基底源極/汲極磊晶層108之後，覆蓋源極/汲極磊晶層109在基底源極/汲極磊晶層108上形成。
對於n型FET，覆蓋源極/汲極磊晶層109的晶格常數大於基底源極/汲極磊晶層108的晶格常數以在基底源極/汲極磊晶層108中誘發拉伸應力。在一些實施例中，當基底源極/汲極磊晶層108為SiP、SiC及/或SiCP時，覆蓋源極/汲極磊晶層109包括Si、SiGe、Ge、Sn及GeSn中的一或多種。在某些實施例中，SiGe用作n型FET的覆蓋源極/汲極磊晶層109。
對於p型FET，覆蓋源極/汲極磊晶層109的晶格常數小於基底源極/汲極磊晶層108的晶格常數以在基底源極/汲極磊晶層108中誘發壓縮應力。在一些實施例中，當基底源極/汲極磊晶層108為SiGe時，覆蓋源極/汲極磊晶層109包括Si、SiC及具有與基底源極/汲極磊晶層108相比較低的Ge含量的SiGe中的一或多個。在一些實施例中，當基底源極/汲極磊晶層108為Ge時，覆蓋源極/汲極磊晶層109包括Si及SiGe中的一或多個。在一些實施例中，當基底源極/汲極磊晶層108為GeSn時，覆蓋源極/汲極磊晶層109包括Si、SiGe、Ge及具有與基底源極/汲極磊晶層108相比較低的Sn含量的GeSn中的一或多個。
另外，覆蓋源極/汲極磊晶層109具有與基底源極/汲極磊晶層108相比較為光滑的表面。在一些實施例中，覆蓋源極/汲極磊晶層109在從約600℃至約800℃的範圍中的溫度下形成。在此溫度範圍內，增強吸附原子擴散(在生長表面上的原子)的橫向生長以使覆蓋源極/汲極磊晶層109的表面更光滑，而不影響剩餘結構。特定而言，當氣體壓力為高時，抑制吸附原子的表面擴散，並且吸附原子在基底源極/汲極磊晶層108的凹進部分中累積，這使覆蓋源極/汲極磊晶層109的表面更光滑(更平坦)。當溫度低於600℃時，橫向擴散不足夠，並且當溫度高於800℃時，可破壞鰭結構。在一些實施例中，在覆蓋源極/汲極磊晶層109的中心區域處沿著X方向(源極到汲極方向) 量測的表面粗糙度Ra大於零(亦即，不平坦)並且小於在形成覆蓋源極/汲極磊晶層109之前的基底源極/汲極磊晶層108的表面粗糙度。在一些實施例中，覆蓋源極/汲極磊晶層109的表面粗糙度Ra為在從約0.2nm至約5nm的範圍中。在其他實施例中，覆蓋源極/汲極磊晶層109的表面粗糙度Ra為在從約0.5nm至約2nm的範圍中。在一些實施例中，覆蓋源極/汲極磊晶層109的表面粗糙度Ra為在形成覆蓋源極/汲極磊晶層109之前的基底源極/汲極磊晶層108的表面粗糙度的約1/20至約1/5。
在一些實施例中，覆蓋源極/汲極磊晶層109的厚度為在從約5nm至約25nm的範圍中，並且在其他實施例中為在從約10nm至約20nm的範圍中。在一些實施例中，覆蓋源極/汲極磊晶層109的厚度為基底源極/汲極磊晶層108的厚度的約1/10至1/5。覆蓋及基底源極/汲極磊晶層的厚度為從鰭底部100A的上表面量測的平均厚度。在一些實施例中，覆蓋源極/汲極磊晶層109接觸通道半導體層102，並且在其他實施例中，覆蓋源極/汲極磊晶層109不接觸通道半導體層102。在一些實施例中，覆蓋源極/汲極磊晶層109接觸側壁間隔件107。在一些實施例中，覆蓋源極/汲極磊晶層109接觸第二隔離絕緣層106，並且在其他實施例中，覆蓋源極/汲極磊晶層109不接觸第二隔離絕緣層106。在一些實施例中，覆蓋源極/汲極磊晶層109的最底部低於側壁間隔件107的底部或通道半導體層102的頂部，並且在其他實施例中，覆蓋源極/ 汲極磊晶層109的最底部高於側壁間隔件107的底部或通道半導體層102的頂部。在一些實施例中，覆蓋源極/汲極磊晶層109的最頂部低於側壁間隔件107的底部或通道半導體層102的頂部，並且在其他實施例中，覆蓋源極/汲極磊晶層109的最頂部高於側壁間隔件107的底部或通道半導體層102的頂部。
第10A圖及第10B圖圖示了根據本揭示的一實施例的用於製造具有FinFET的半導體元件的連續製程的各個階段之一。第10B圖為對應於第10A圖的線X1-X1的橫截面圖。第10C圖及第10D圖為第10B圖的區域SD的放大視圖。在形成覆蓋源極/汲極磊晶層109之後，在第二隔離絕緣層及源極/汲極結構上方形成層間介電(ILD)層190。用於ILD層190的材料包括化合物，此等化合物包含Si、O、C及/或H，諸如氧化矽，SiCOH及SiOC。有機材料(諸如聚合物)可用於ILD層190。在形成ILD層190之後，執行平坦化操作，諸如CMP，使得暴露出虛設閘極結構105(見第9A圖)的頂部。
接下來，移除虛設閘極結構105及其下方的硬遮罩層103(見第9B圖，亦用作虛設閘極介電層)，由此形成閘極空間，其中暴露出通道半導體層102(見第9B圖)以及緩衝半導體層101(見第9B圖)的側面。不移除側壁間隔件107。ILD層190在移除虛設閘極結構期間保護源極/汲極結構。虛設閘極結構可以使用電漿乾式蝕刻及/或濕式蝕刻移除。當虛設閘電極層為多晶矽並且ILD層190 為氧化矽時，濕式蝕刻劑(諸如TMAH溶液)可以用於選擇性移除虛設閘電極層。硬遮罩層及/或虛設閘極介電層隨後使用電漿乾式蝕刻及/或濕式蝕刻移除。
在形成閘極空間之後，閘極介電層202在暴露的鰭結構(通道及緩衝半導體層)上方形成。在一些實施例中，閘極介電層202包括一或多層介電材料，諸如氧化矽、氮化矽、或高介電常數介電材料、其他適宜介電材料、及/或其組合。高介電常數介電材料之實例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他適宜的高介電常數介電材料、及/或其組合。在一些實施例中，閘極介電層202包括在通道層與介電材料之間形成的界面層。
閘極介電層202可藉由CVD、ALD或任何適宜方法形成。在一個實施例中，閘極介電層202使用高度保形的沉積製程(諸如ALD)形成，以便確保在每個通道層周圍形成具有均勻厚度的閘極介電層。在一個實施例中，閘極介電層202的厚度為在從約1nm至約6nm的範圍中。
然後，閘電極層204在閘極介電層202上形成。閘電極層204包括一或多層導電材料，諸如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他適宜材料、及/或其組合。
閘電極層204可藉由CVD、ALD、電鍍、或其他適宜方法形成。閘極介電層及電極層亦在ILD層190的上表面上方沉積。如第10B圖所示，在ILD層190上方形成的閘極介電層及閘電極層隨後藉由使用例如CMP來平坦化，直至露出ILD層190的頂表面。
在本揭示的某些實施例中，一或多個功函數調節層(未圖示)插入閘極介電層202與閘電極層204之間。功函數調節層為由導電材料製成，諸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi、或TiAlC的單層，或者兩種或多種此等材料的多層。對於n通道FET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi及TaSi中的一或多個用作功函數調節層，並且對於p通道FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co中的一或多個用作功函數調節層。功函數調節層可藉由ALD、PVD、CVD、電子束蒸發、或其他適宜製程來形成。另外，功函數調節層可單獨地針對n通道FET及p通道FET形成，此等FET可使用不同的金屬層。
在形成金屬閘極結構之後，ILD層190藉由使用微影及蝕刻操作部分蝕刻(圖案化)，以形成接觸開口，其中暴露出源極/汲極區域。隨後，在接觸開口中，形成導電材料。導電材料在接觸開口中及接觸開口上方形成，並且隨後執行平坦化操作(諸如CMP操作)以形成觸點210。導電材料包括Co、Ni、W、Ti、Ta、Cu、Al、TiN及TaN、或任何其他適宜材料的一或多層。在一些實施例中， 如第10D圖所示，在形成導電材料之前，矽化物層205在覆蓋源極/汲極磊晶層109上方形成。矽化物層包括WSi、CoSi、NiSi、TiSi、MoSi及TaSi中的一或多個。
將理解，FinFET經歷進一步的CMOS製程以形成各種特徵，諸如，互連金屬層、介電層、鈍化層等等。
第11A圖至第12C圖圖示了根據本揭示的一實施例的用於製造具有FinFET的半導體元件的連續製程。將理解，額外操作可以在由第11A圖至第12C圖所示的製程之前、期間、及之後提供，且可替代或消除下文所描述的一些操作以獲得本方法的額外實施例。操作/製程的次序為可互換的。
如關於第7A圖及第7B圖說明，溝槽90藉由蝕刻通道半導體層102及緩衝半導體層101的源極/汲極區域來形成。隨後，如第11A圖(平面圖)、第11B圖(對應於第11A圖的Y1-Y1的橫截面圖)及第11C圖(對應於第11A圖的X2-X2的橫截面圖)所示，形成基底源極/汲極磊晶層108’。在此等實施例中，相鄰的基底源極/汲極磊晶層具有類鑽石形狀，並且合併以形成合併的基底源極/汲極磊晶層108’。在一些實施例中，間隙112在合併的基底源極/汲極磊晶層108’與第二隔離絕緣層106之間形成。基底源極/汲極磊晶層108’的材料、構造及/或結構與基底源極/汲極磊晶層108的彼等相同。
如第11B圖及第11C圖所示，基底源極/汲極磊晶層108’的上表面為粗糙或不均勻的。在一些實施例中， 在鰭底部100A之上的中心區域處沿著X方向(源極到汲極方向)量測的表面粗糙度Ra為在從約2nm至約10nm的範圍中。
然後，類似於第9A圖至第9D圖，如第12A圖至第12C圖所示，覆蓋源極/汲極磊晶層109’在合併的基底源極/汲極磊晶層108’上方形成。第12A圖為平面圖，第12B圖為對應於第12A圖的Y1-Y1的橫截面圖，並且第12C圖為對應於第12A圖的X2-X2的橫截面圖。覆蓋源極/汲極磊晶層109’的材料、構造及/或結構為與覆蓋源極/汲極磊晶層109的彼等相同。在一些實施例中，覆蓋源極/汲極磊晶層109’不在間隙112中形成。
在鰭底部100A(參見第12A圖及第12C圖)之上的覆蓋源極/汲極磊晶層109’的中心區域處沿著X方向(源極到汲極方向)量測的表面粗糙度Ra大於零，並且小於在形成覆蓋源極/汲極磊晶層之前(及之後)的合併的基底源極/汲極磊晶層108’的表面粗糙度。在一些實施例中，表面粗糙度Ra為在從約0.2nm至約5nm的範圍中。在其他實施例中，覆蓋源極/汲極磊晶層109’的表面粗糙度Ra為在從約0.5nm至約2nm的範圍中。在一些實施例中，覆蓋源極/汲極磊晶層109’的表面粗糙度Ra為在形成覆蓋源極/汲極磊晶層109’之前的基底源極/汲極磊晶層108’的表面粗糙度的約1/20至約1/5。
在一些實施例中，從鰭底部100A的上表面量測的覆蓋源極/汲極磊晶層109’的厚度為在從約5nm至約 25nm的範圍中，且在其他實施例中為在從約10nm至約20nm的範圍中。在一些實施例中，覆蓋源極/汲極磊晶層109’的厚度為基底源極/汲極磊晶層108’的厚度的約1/10至1/5。覆蓋源極/汲極磊晶層109’及基底源極/汲極磊晶層108’的厚度為在鰭底部100A上的平均厚度。
第13圖圖示了根據本揭示的另一實施例的具有FinFET的半導體元件。
在此實施例中，額外的覆蓋源極/汲極磊晶層110在覆蓋源極/汲極磊晶層109’上形成。額外的覆蓋源極/汲極磊晶層110進一步增加待施加到通道區域的源極/汲極磊晶層中的應力。
對於n型FET，額外的覆蓋源極/汲極磊晶層110的晶格常數大於覆蓋源極/汲極磊晶層109’的晶格常數。在一些實施例中，當覆蓋源極/汲極磊晶層109’為Si時，額外的覆蓋源極/汲極磊晶層110包括SiGe、Ge、Sn及GeSn中的一或多個。在一些實施例中，當覆蓋源極/汲極磊晶層109’為SiGe時，額外的覆蓋源極/汲極磊晶層110包括具有與覆蓋源極/汲極磊晶層109’相比較高的Ge含量的SiGe、Ge及GeSn中的一或多個。在一些實施例中，當覆蓋源極/汲極磊晶層109’為Ge時，額外的覆蓋源極/汲極磊晶層110包括GeSn。
對於p型FET，額外的覆蓋源極/汲極磊晶層110的晶格常數小於覆蓋源極/汲極磊晶層109’的晶格常數。 在一些實施例中，當覆蓋源極/汲極磊晶層109’為SiGe時，額外的覆蓋源極/汲極磊晶層110包括Si及具有與覆蓋源極/汲極磊晶層109’相比較低的Ge含量的SiGe中的一或多個。在一些實施例中，當覆蓋源極/汲極磊晶層109為Ge時，額外的覆蓋源極/汲極磊晶層110包括Si及SiGe中的一或多個。在一些實施例中，當覆蓋源極/汲極磊晶層109’為GeSn時，額外的覆蓋源極/汲極磊晶層110包括Si、SiGe、Ge、Sn及具有與覆蓋源極/汲極磊晶層109’相比較低的Sn含量的GeSn中的一或多個。
另外，額外的覆蓋源極/汲極磊晶層110具有與在形成額外的覆蓋源極/汲極磊晶層110之前(及之後)的覆蓋源極/汲極磊晶層109’相比較為光滑的表面。在一些實施例中，在額外的覆蓋源極/汲極磊晶層110的中心區域處沿著X方向量測的表面粗糙度Ra小於覆蓋源極/汲極磊晶層109’的表面粗糙度，並且為在從約0.1nm至約4nm的範圍中。在其他實施例中，額外的覆蓋源極/汲極磊晶層109’的表面粗糙度Ra為在從約0.2nm至約1.5nm的範圍中。額外的覆蓋源極/汲極磊晶層110的表面粗糙度Ra為覆蓋源極/汲極磊晶層109’的表面粗糙度的約1/2至約1/5。
在一些實施例中，額外的覆蓋源極/汲極磊晶層110的厚度為在從約5nm至約25nm的範圍中，並且在其他實施例中為在從約10nm至約20nm的範圍中。額外的覆蓋源極/汲極磊晶層110的厚度為在鰭底部100A 之上的平均厚度。
第14圖圖示了根據本揭示的另一實施例的具有FinFET的半導體元件。
在此實施例中，在通道半導體層102及緩衝半導體層101的源極/汲極區域處形成的凹陷(溝槽)不達到鰭底部100A。在一些實施例中，覆蓋源極/汲極磊晶層109的上表面高於通道半導體層102的上表面。在一些實施例中，側壁間隔件107包括由彼此不同的材料製成的三層107A、107B及107C。在一些實施例中，閘極覆蓋絕緣層206在閘電極層204上方形成。
在n型FET的情況下，覆蓋源極/汲極磊晶層109誘發對基底源極/汲極磊晶層108的拉伸應力，這繼而誘發對通道半導體層102的壓縮應力。覆蓋源極/汲極磊晶層109具有壓縮應力。
在p型FET的情況下，覆蓋源極/汲極磊晶層109誘發對基底源極/汲極磊晶層108的壓縮應力，這繼而誘發對通道半導體層102的拉伸應力。覆蓋源極/汲極磊晶層109具有拉伸應力。
以上實施例可以應用到具有任何類型FET的磊晶層的源極/汲極結構，諸如平面FET、閘極全包圍FET。
本文描述的各個實施例或實例提供了優於現有技術的若干優點。例如，在本揭示中，藉由使用在基底源極/汲極磊晶層上的一或多個覆蓋源極/汲極磊晶層，可能將適當應力施加到FET的基底源極/汲極磊晶層及通道。另外， 覆蓋源極/汲極磊晶層可以使基底源極/汲極磊晶層的粗糙表面平坦，並且因此可能改進金屬觸點與源極/汲極結構的界面特性。
將理解，本文無需論述所有優點，無特定優點為所有實施例或實例所必需，且其他實施例或實例可提供不同優點。
根據本揭示的一個態樣，在製造半導體元件的方法中，形成從基板上方設置的第一隔離絕緣層突起的鰭結構，虛設閘極結構在鰭結構的上部上方形成，第二隔離絕緣層在第一隔離絕緣層上方形成，溝槽藉由蝕刻鰭結構的源極/汲極區域來形成，基底半導體磊晶層在溝槽中形成，並且覆蓋半導體磊晶層在基底半導體磊晶層上形成。覆蓋半導體磊晶層具有與基底半導體磊晶層不同的晶格常數，並且覆蓋半導體磊晶層的表面與基底半導體磊晶層的表面相比較為光滑。在以上或以下實施例的一或多個中，半導體元件為p型場效電晶體，並且覆蓋半導體磊晶層的晶格常數小於基底半導體磊晶層的晶格常數。在以上或以下實施例的一或多個中，半導體元件為n型場效電晶體，並且覆蓋半導體磊晶層的晶格常數大於基底半導體磊晶層的晶格常數。在以上或以下實施例的一或多個中，第二隔離絕緣層為由與第一隔離絕緣層不同的材料製成。在以上或以下實施例的一或多個中，第二隔離絕緣層為由SiOC及SiOCN的至少一個製成。在以上或以下實施例的一或多個中，鰭結構藉由以下步驟形成。緩衝半導體層形成在基板上方， 通道半導體層在緩衝半導體層上形成，硬遮罩圖案在通道半導體層上方形成，並且使用硬遮罩圖案作為蝕刻遮罩進行蝕刻，以圖案化通道半導體層及緩衝半導體層。鰭結構包括圖案化的緩衝半導體層、圖案化的通道半導體層及硬遮罩圖案。在以上或以下實施例的一或多個中，在圖案化通道半導體層及緩衝半導體層以形成鰭結構時，亦圖案化基板的部分，並且鰭結構進一步包括鰭底部，此鰭底部為基板的圖案化部分，基板的圖案化部分上形成圖案化的緩衝半導體層。在以上或以下實施例的一或多個中，虛設閘極結構在硬遮罩圖案上方形成，並且方法進一步包含使用虛設閘極結構作為蝕刻遮罩進行蝕刻，以圖案化硬遮罩圖案。在以上或以下實施例的一或多個中，當蝕刻硬遮罩圖案時，亦蝕刻第二隔離絕緣層，使得第二隔離絕緣層的上表面等於或低於通道半導體層的上表面。在以上或以下實施例的一或多個中，在形成溝槽之後，鰭底部在溝槽底部處暴露出，並且在暴露的鰭底部上形成基底半導體磊晶層。在以上或以下實施例的一或多個中，在形成溝槽之後，餘留緩衝半導體層的部分，並且基底半導體磊晶層在餘留的緩衝半導體層的部分上形成。在以上或以下實施例的一或多個中，額外的覆蓋半導體磊晶層在覆蓋半導體磊晶層上形成。額外的覆蓋半導體磊晶層具有與覆蓋半導體磊晶層及基底半導體磊晶層不同的晶格常數。在以上或以下實施例的一或多個中，半導體元件為p型場效電晶體，覆蓋半導體磊晶層的晶格常數小於基底半導體磊晶層的晶格常數， 並且額外的覆蓋半導體磊晶層的晶格常數小於覆蓋半導體磊晶層的晶格常數。在以上或以下實施例的一或多個中，半導體元件為n型場效電晶體，覆蓋半導體磊晶層的晶格常數大於基底半導體磊晶層的晶格常數，並且額外的覆蓋半導體磊晶層的晶格常數大於覆蓋半導體磊晶層的晶格常數。
根據本揭示的另一態樣，在製造半導體元件的方法中，形成從在基板上方設置的第一隔離絕緣層突起的鰭結構，虛設閘極結構在鰭結構的上部上方形成，第二隔離絕緣層在第一隔離絕緣層上方形成，溝槽藉由蝕刻鰭結構的源極/汲極區域形成，基底半導體磊晶層在溝槽中形成，並且覆蓋半導體磊晶層在基底半導體磊晶層上形成。覆蓋半導體磊晶層具有與基底半導體磊晶層不同的晶格常數。基底半導體磊晶層為耦接到鰭結構的合併的磊晶層。覆蓋半導體磊晶層的晶格常數大於基底半導體磊晶層的晶格常數，並且覆蓋半導體磊晶層沿著源極到汲極方向的表面粗糙度小於基底半導體磊晶層沿著源極到汲極方向的表面粗糙度。在以上或以下實施例的一或多個中，基底半導體磊晶層為由一或多層SiP、SiC及SiCP製成，並且覆蓋半導體磊晶層為由SiGe、Ge或GeSn製成。在以上或以下實施例的一或多個中，具有與覆蓋半導體磊晶層相比較大的晶格常數的額外的覆蓋半導體磊晶層在覆蓋半導體磊晶層上形成，並且額外的覆蓋半導體磊晶層為由SiGe、Ge或GeS製成。
根據本揭示的另一態樣，在製造半導體元件的方法中，形成從基板上方設置的第一隔離絕緣層突起的鰭結構，在鰭結構的上部上方形成虛設閘極結構，第二隔離絕緣層在第一隔離絕緣層上方形成，溝槽藉由蝕刻鰭結構的源極/汲極區域形成，基底半導體磊晶層在溝槽中形成並且覆蓋半導體磊晶層在基底半導體磊晶層上形成。覆蓋半導體磊晶層具有與基底半導體磊晶層不同的晶格常數。基底半導體磊晶層為耦接到鰭結構的合併的磊晶層。覆蓋半導體磊晶層的晶格常數小於基底半導體磊晶層的晶格常數。覆蓋半導體磊晶層沿著源極到汲極方向的表面粗糙度小於基底半導體磊晶層沿著源極到汲極方向的表面粗糙度。在以上或以下實施例的一或多個中，基底半導體磊晶層為由一或多層SiGe、Ge及GeSn製成，並且覆蓋半導體磊晶層為由SiGe及Ge的一個製成。在以上或以下實施例的一或多個中，具有與覆蓋半導體磊晶層相比較小的晶格常數的額外的覆蓋半導體磊晶層在覆蓋半導體磊晶層上形成。額外的覆蓋半導體磊晶層為由Si及SiGe的一個製成。
根據本揭示的一個態樣，一種半導體元件包括從基板上方提供的第一隔離絕緣層突起的鰭結構、在鰭結構的通道區域上方設置的閘極介電層、在閘極介電層上方設置的閘電極層、在鰭結構的源極/汲極區域上方設置的基底半導體磊晶層、以及在基底半導體磊晶層上方設置的覆蓋半導體磊晶層。覆蓋半導體磊晶層具有與基底半導體磊晶層不同的晶格常數。覆蓋半導體磊晶層沿著源極到汲極方向 的表面粗糙度大於零，並且小於基底半導體磊晶層沿著源極到汲極方向的表面粗糙度。在以上或以下實施例的一或多個中，半導體元件為n型場效電晶體，並且覆蓋半導體磊晶層的晶格常數大於基底半導體磊晶層的晶格常數。在以上或以下實施例的一或多個中，基底半導體磊晶層為由一或多層SiP、SiC及SiCP製成，並且覆蓋半導體磊晶層為由SiGe、Ge及GeSn的一個製成。在以上或以下實施例的一或多個中，半導體元件進一步包括具有與覆蓋半導體磊晶層上設置的覆蓋半導體磊晶層相比較大的晶格常數的額外的覆蓋半導體磊晶層。額外的覆蓋半導體磊晶層為由SiGe、Ge及GeSn的一個製成。在以上或以下實施例的一或多個中，半導體元件為p型場效電晶體，並且覆蓋半導體磊晶層的晶格常數小於基底半導體磊晶層的晶格常數。在以上或以下實施例的一或多個中，基底半導體磊晶層為由一或多層SiGe、Ge及GeSn製成，並且覆蓋半導體磊晶層為由SiGe及Ge的一個製成。在以上或以下實施例的一或多個中，半導體元件進一步包括具有與覆蓋半導體磊晶層上設置的覆蓋半導體磊晶層相比較小的晶格常數的額外的覆蓋半導體磊晶層。額外的覆蓋半導體磊晶層為由Si及SiGe的一個製成。在以上或以下實施例的一或多個中，鰭結構包括從基板突起的鰭底部、在鰭底部上方設置的緩衝半導體層、以及在緩衝半導體層上設置並且具有與緩衝半導體層不同的晶格常數的通道半導體層。基底半導體磊晶層與緩衝半導體層及通道半導體層接觸。在以 上或以下實施例的一或多個中，基板為由Si製成，緩衝半導體層包括Si1-xGex，並且通道半導體層包括Si1-yGey，其中0<x<y
Figure 109123968-A0305-02-0035-3
1.0。在以上或以下實施例的一或多個中，半導體元件進一步包括由與第一隔離絕緣層上設置的第一隔離絕緣層不同的絕緣材料製成的第二隔離絕緣層。第二隔離絕緣層與基底半導體磊晶層接觸。在以上或以下實施例的一或多個中，第一隔離絕緣層不與基底半導體磊晶層接觸。在以上或以下實施例的一或多個中，第二隔離絕緣層包括多孔SiOC。
根據本揭示的另一態樣，一種半導體元件包括從基板上方提供的第一隔離絕緣層突起的鰭結構、在每個鰭結構的通道區域上方設置的閘極介電層、在閘極介電層上方設置的閘電極層、在鰭結構的源極/汲極區域上方設置的合併的基底半導體磊晶層、以及在基底半導體磊晶層上方設置的覆蓋半導體磊晶層。覆蓋半導體磊晶層具有與合併的基底半導體磊晶層不同的晶格常數。在一個鰭結構上方的覆蓋半導體磊晶層沿著源極到汲極方向的表面為不平坦的，但與合併的基底半導體磊晶層的表面相比較為光滑。在以上或以下實施例的一或多個中，半導體元件為n型場效電晶體，並且覆蓋半導體磊晶層的晶格常數大於基底半導體磊晶層的晶格常數。在以上或以下實施例的一或多個中，半導體元件進一步包括具有與覆蓋半導體磊晶層上設置的覆蓋半導體磊晶層相比較大的晶格常數的額外的覆蓋半導體磊晶層。在以上或以下實施例的一或多個中，基底半導 體磊晶層為由一或多層SiP、SiC及SiCP製成，覆蓋半導體磊晶層為由SiGe、Ge及GeSn的一個製成，並且額外的覆蓋半導體磊晶層為由SiGe、Ge及GeSn的一個製成。在以上或以下實施例的一或多個中，半導體元件為p型場效電晶體，並且覆蓋半導體磊晶層的晶格常數小於基底半導體磊晶層的晶格常數。在以上或以下實施例的一或多個中，半導體元件進一步包括具有與覆蓋半導體磊晶層上設置的覆蓋半導體磊晶層相比較小的晶格常數的額外的覆蓋半導體磊晶層。在以上或以下實施例的一或多個中，基底半導體磊晶層為由一或多層SiGe、Ge及GeSn製成，覆蓋半導體磊晶層為由SiGe及Ge的一個製成，並且額外的覆蓋半導體磊晶層為由Si及SiGe的一個製成。
根據本揭示的另一態樣，一種半導體元件包括從基板上方提供的第一隔離絕緣層突起的鰭結構。每個鰭結構包括從基板突起的鰭底部、在鰭底部上方設置的緩衝半導體層以及在緩衝半導體層上方設置並且具有與緩衝半導體層不同的晶格常數的通道半導體層。半導體元件進一步包括在第一隔離絕緣層上方設置並且由與第一隔離絕緣層不同的絕緣材料製成的第二隔離絕緣層、在每個鰭結構的通道區域上方設置的閘極介電層、在閘極介電層上方設置的閘電極層、在鰭結構的源極/汲極區域上方設置並且與第二隔離絕緣層接觸的合併的基底半導體磊晶層、以及在基底半導體磊晶層上方設置的覆蓋半導體磊晶層。覆蓋半導體磊晶層具有與合併的基底半導體磊晶層不同的晶格常數。 覆蓋半導體磊晶層沿著源極到汲極方向的表面粗糙度大於零並且小於合併的基底半導體磊晶層沿著源極到汲極方向的表面粗糙度。
根據本揭示的一個態樣，一種半導體元件包含p型FET及n型FET。p型FET及n型FET的每一個包括從基板上方提供的第一隔離絕緣層突起的鰭結構，並且具有從基板突起的鰭底部、在鰭底部上方設置的緩衝半導體層以及在緩衝半導體層上設置並且具有與緩衝半導體層不同的晶格常數的通道半導體層。p型FET及n型FET的每一個進一步包括在第一隔離絕緣層上方設置並且由與第一隔離絕緣層不同的絕緣材料製成的第二隔離絕緣層、在鰭結構的通道區域上方設置的閘極介電層、在閘極介電層上方設置的閘電極層、在鰭結構的源極/汲極區域上方設置並且與第二隔離絕緣層接觸的基底半導體磊晶層、以及在基底半導體磊晶層上方設置的覆蓋半導體磊晶層。覆蓋半導體磊晶層沿著源極到汲極方向的表面粗糙度大於零並且小於基底半導體磊晶層沿著源極到汲極方向的表面粗糙度。在p型FET中，覆蓋半導體磊晶層的晶格常數小於基底半導體磊晶層的晶格常數，並且在n型FET中，覆蓋半導體磊晶層的晶格常數大於基底半導體磊晶層的晶格常數。以上內容概述若干實施例或實例的特徵，使得熟習此項技術者可更好地理解本揭示的態樣。熟習此項技術者應瞭解，可輕易使用本揭示作為設計或修改其他製程及結構的基礎，以便實施本文所介紹之實施例或實例的相同目的及/或實 現相同優點。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭示之精神及範疇，且可在不脫離本揭示之精神及範疇的情況下產生本文的各種變化、替代及更改。
100:基板
100A:鰭底部
104:第一隔離絕緣層
106:第二隔離絕緣層
108':基底源極/汲極磊晶層
109':覆蓋源極/汲極磊晶層
112:間隙

Claims (10)

  1. 一種製造半導體元件的方法，該方法包含：形成從一基板上方設置的一第一隔離絕緣層突起的一鰭結構；在該鰭結構的一上部上方形成一虛設閘極結構；在該第一隔離絕緣層上方形成一第二隔離絕緣層；藉由蝕刻該鰭結構的一源極/汲極區域形成一溝槽；在該溝槽中形成一基底半導體磊晶層；在該基底半導體磊晶層上形成一覆蓋半導體磊晶層，該覆蓋半導體磊晶層具有與該基底半導體磊晶層不同的晶格常數；以及在該覆蓋半導體磊晶層上形成一額外的覆蓋半導體磊晶層，其中該半導體元件為一p型場效電晶體，該額外的覆蓋半導體磊晶層的晶格常數小於該覆蓋半導體磊晶層的晶格常數，其中該覆蓋半導體磊晶層的一表面與該基底半導體磊晶層的一表面相比較為光滑。
  2. 如請求項1所述之方法，其中：該覆蓋半導體磊晶層的晶格常數小於該基底半導體磊晶層的晶格常數。
  3. 如請求項1所述之方法，其中該鰭結構藉由 下列步驟形成：在該基板上方形成一緩衝半導體層；在該緩衝半導體層上形成一通道半導體層；在該通道半導體層上方形成一硬遮罩圖案；以及使用該硬遮罩圖案作為一蝕刻遮罩進行蝕刻，以圖案化該通道半導體層及該緩衝半導體層，其中該鰭結構包括該圖案化的緩衝半導體層、該圖案化的通道半導體層及該硬遮罩圖案。
  4. 如請求項1所述之方法，其中該第二隔離絕緣層為由與該第一隔離絕緣層不同的材料製成。
  5. 如請求項4所述之方法，其中該第二隔離絕緣層為由SiOC及SiOCN的至少一個製成。
  6. 一種製造半導體元件的方法，該方法包含：形成從一基板上方設置的一第一隔離絕緣層突起的一鰭結構；在該鰭結構的一上部上方形成一虛設閘極結構；在該第一隔離絕緣層上方形成一第二隔離絕緣層；藉由蝕刻該鰭結構的一源極/汲極區域形成一溝槽；在該溝槽中形成一基底半導體磊晶層；在該基底半導體磊晶層上形成一覆蓋半導體磊晶層，該覆蓋半導體磊晶層具有與該基底半導體磊晶層不同的晶格 常數；以及在該覆蓋半導體磊晶層上形成一額外的覆蓋半導體磊晶層，其中該半導體元件為一n型場效電晶體，該額外的覆蓋半導體磊晶層的晶格常數大於該覆蓋半導體磊晶層的晶格常數。
  7. 如請求項6所述之方法，其中該第二隔離絕緣層為由與該第一隔離絕緣層不同的材料製成。
  8. 如請求項6所述之方法，其中：該覆蓋半導體磊晶層的晶格常數大於該基底半導體磊晶層的晶格常數。
  9. 一種製造半導體元件的方法，該方法包含：形成從一基板上方設置的一第一隔離絕緣層突起的複數個鰭結構；在該些鰭結構的上部上方形成一虛設閘極結構；在該第一隔離絕緣層上方形成一第二隔離絕緣層，藉由蝕刻該些鰭結構的複數個源極/汲極區域形成複數個溝槽；在該些溝槽中形成一基底半導體磊晶層；在該基底半導體磊晶層上形成一覆蓋半導體磊晶層，該覆蓋半導體磊晶層的晶格常數大於該基底半導體磊晶層的 晶格常數；以及在該覆蓋半導體磊晶層上形成一額外的覆蓋半導體磊晶層，其中：該半導體元件為一n型場效電晶體，該基底半導體磊晶層為耦接到該些鰭結構的一合併的磊晶層，該額外的覆蓋半導體磊晶層的晶格常數大於該覆蓋半導體磊晶層的晶格常數，以及該覆蓋半導體磊晶層沿著一源極到汲極方向的表面粗糙度小於該基底半導體磊晶層沿著該源極到汲極方向的表面粗糙度。
  10. 一種半導體元件，為一p型場效電晶體，該半導體元件包含：一鰭結構，從一基板上方提供的一第一隔離絕緣層突起；一閘極介電層，設置在該鰭結構的一通道區域上方；一閘電極層，設置在該閘極介電層上方；一基底半導體磊晶層，設置在該鰭結構的一源極/汲極區域上方；一覆蓋半導體磊晶層，設置在該基底半導體磊晶層上方；以及一額外的覆蓋半導體磊晶層，設置在該覆蓋半導體磊晶層上方，其中： 該覆蓋半導體磊晶層的晶格常數小於該基底半導體磊晶層的晶格常數，該額外的覆蓋半導體磊晶層的晶格常數小於該覆蓋半導體磊晶層的晶格常數，以及該覆蓋半導體磊晶層沿著一源極到汲極方向的表面粗糙度大於零且小於該基底半導體磊晶層沿著該源極到汲極方向的表面粗糙度。
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