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TWI745595B - 靜電放電防護元件 - Google Patents

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TWI745595B
TWI745595B TW107119394A TW107119394A TWI745595B TW I745595 B TWI745595 B TW I745595B TW 107119394 A TW107119394 A TW 107119394A TW 107119394 A TW107119394 A TW 107119394A TW I745595 B TWI745595 B TW I745595B
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陳許明駿
陳志豪
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源芯半導體股份有限公司
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Abstract

提供一種靜電放電防護元件，其包括第一工作區與第二工作區。第一工作區用以構成一個面對面連接的二極體串。第一工作區具有多個第一子工作區。各第一子工作區包括位於基底中的具有第一導電型的第一摻雜區、位於基底中且環繞第一摻雜區的具有第二導電型的第二摻雜區以及位於第二摻雜區下方的具有第二導電型的第三摻雜區。第二工作區用以構成至少一個二極體。第二工作區具有至少一第二子工作區。第二子工作區包括位於基底中的具有第二導電型的第四摻雜區，且第四摻雜區與第一摻雜區電性連接。

Description

靜電放電防護元件
本發明是有關於一種半導體裝置，且特別是有關於一種具有靜電放電防護功能之靜電放電防護元件。
對於應用在高速傳輸介面的電路元件，靜電放電（ESD）是造成電路元件被損壞的最主要因素，為了避免遭受靜電放電（ESD）的損壞，靜電放電防護元件必須置於電路之輸入與輸出接點，以避免電路元件被損壞。然而隨著電子應用發展，傳輸介面需要越來越快的傳輸資料速度。任何的阻抗不匹配或不連續都將會增加系統的雜訊和抖動。因此，輸入與輸出接點的靜電放電防護元件除了靜電放電防護能力要好之外，為了確保高速訊號的品質及訊號完整性，寄生靜電放電防護元件電容也必須非常低，才能有效保護電路元件。
傳統的暫態電壓抑制器（Transient Voltage Suppressor，TVS）係利用兩個背對背相連二極體架構（接面電容串接），來產生較小之寄生電容。由於TVS的靜電放電防護能力是由其中的逆向二極體接面面積所決定，因此若其逆向二極體接面面積太小，TVS就會無法承受大功率的衝擊。另一方面，若增大TVS中的逆向二極體接面面積，雖然將具有較高的防護能力，但是卻會導致寄生電容增加，進而影響被保護元件本身性能的退化。這是在高速傳輸介面的電路元件所無法接受的。
有鑒於此，本發明提供一種靜電放電防護元件，可利用現有的製程，製作出具有低電容與高靜電放電防護能力的靜電放電防護元件。
本發明提供一種靜電放電防護元件，包括第一模組。第一模組包括第一工作區、第二工作區與具有第一導電型的第一隔離結構。第一工作區用以構成一個面對面連接的二極體串，且第一工作區具有多個第一子工作區。各第一子工作區包括：具有第一導電型的第一摻雜區、具有第二導電型的第二摻雜區、具有第二導電型的第三摻雜區。具有第一導電型的第一摻雜區配置於具有第一導電型的基底中。具有第二導電型的第二摻雜區配置於基底中且環繞第一摻雜區。具有第二導電型的第三摻雜區配置於基底中且位於第二摻雜區下方。第二工作區用以構成至少一個二極體，且第二工作區具有至少一第二子工作區，且至少一第二子工作區包括具有第二導電型的第四摻雜區。具有第二導電型的第四摻雜區配置於基底中，其中第四摻雜區與第一摻雜區電性連接。具有第一導電型的第一隔離結構配置於基底中且位於多個第一子工作區之間。
在本發明的一實施例中，靜電放電防護元件更包括具有第一導電型的多個第二隔離結構，多個第二隔離結構配置於第一工作區與第二工作區之間與之外。
在本發明的一實施例中，第三摻雜區的摻雜濃度高於第二摻雜區的摻雜濃度。
在本發明的一實施例中，第一摻雜區和第四摻雜區電性連接到電源正極，且基底電性連接到電源負極。
在本發明的一實施例中，靜電放電防護元件更包括第二模組。第二模組包括第三工作區、第四工作區與具有第一導電型的第三隔離結構。第三工作區用以構成一個面對面連接的二極體串，且第三工作區具有多個第三子工作區。各第三子工作區包括具有第一導電型的第五摻雜區、具有第二導電型的第六摻雜區與具有第二導電型的第七摻雜區。具有第一導電型的第五摻雜區配置於基底中。具有第二導電型的第六摻雜區配置於基底中且環繞第五摻雜區。具有第二導電型的第七摻雜區配置於基底中且位於第六摻雜區下方。第四工作區用以構成至少一個二極體，且第四工作區具有至少一個第四子工作區。至少一第四子工作區包括具有第二導電型的第八摻雜區，配置於基底中，其中第八摻雜區與第五摻雜區電性連接。具有第一導電型的第三隔離結構，配置於基底中且位於多個第三子工作區之間。
在本發明的一實施例中，第一摻雜區和第四摻雜區電性連接到電源正極，且第五摻雜區和第八摻雜區電性連接到電源負極。
在本發明的一實施例中，第一摻雜區和第四摻雜區電性連接到電源負極，且第五摻雜區和第八摻雜區電性連接到電源正極。
在本發明的一實施例中，第一工作區的第一摻雜區與第二摻雜區之間的接面面積為A1，第二工作區的第四摻雜區與基底之間的接面面積為A2，第三工作區的第五摻雜區與第六摻雜區之間的接面面積為A3，第四工作區的第八摻雜區與基底之間的接面面積為A4，A1/A4的比值小於等於1/2，且A3/A2的比值小於等於1/2。
在本發明的一實施例中，A1/A4的比值介於1/2至1/10之間，且A3/A2的比值介於1/2至1/10之間。
在本發明的一實施例中，靜電放電防護元件更包括具有第一導電型的多個第四隔離結構，多個第四隔離結構配置於第三工作區與第四工作區之間與之外。
在本發明的一實施例中，第二工作區及第四工作區位於第一工作區與第三工作區之間。
在本發明的一實施例中，至少一個第二子工作區包括多個第二子工作區，且具有第一導電型的第五隔離結構配置於多個第二子工作區之間。
在本發明的一實施例中，至少一個第四子工作區包括多個第四子工作區，且具有第一導電型的第六隔離結構配置於多個第四子工作區之間。
在本發明的一實施例中，靜電放電防護元件更包括第一保護結構，第一保護結構配置在第一模組與第二模組之間，且第一保護結構包括具有第二導電型的第九摻雜區與具有第一導電型的第十摻雜區。具有第二導電型的第九摻雜區配置於基底中。具有第一導電型的第十摻雜區配置於基底中且環繞第九摻雜區。
在本發明的一實施例中，靜電放電防護元件更包括第二保護結構，第二保護結構配置在第一模組與第二模組的外側，第二保護結構包括具有第二導電型的第十一摻雜區，第二導電型的第十一摻雜區配置於基底中。
在本發明的一實施例中，第一保護結構與第二保護結構彼此電性連接。
本發明提供一種靜電放電防護元件，包括第一工作區、第二工作區、第三工作區與第四工作區。第一工作區用以構成一個面對面連接的二極體串，且二極體串的PN接面面積為A1。第二工作區用以構成至少一個二極體，且二極體的PN接面面積為A2。第三工作區用以構成一個面對面連接的二極體串，且二極體串的PN接面面積為A3。第四工作區用以構成至少一個二極體，且二極體的PN接面面積為A4。其中A1/A4的比值大於等於1/2，且A3/A2的比值大於等於1/2。
在本發明的一實施例中，A1/A4的比值介於1/2至1/10之間，且A3/A2的比值介於1/2至1/10之間。
基於上述，本發明提出一種具低電容特性的雙向暫態電壓抑制器。並且，通過分割工作區以降低PN接面面積、調整各工作區面積比以及設置元件隔離保護結構等技術，來降低雙向暫態電壓抑制器的寄生電容並提升其靜電放電防護能力。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
在以下的實施例中，是以第一導電型為P型，第二導電型為N型為例來說明之，但不用以限定本發明。在另一實施例中，第一導電型可為N型，第二導電型可為P型。
圖1A為依據本發明一實施例所繪示的一種靜電放電防護元件的剖面示意圖。圖1B為依據本發明一實施例所繪示的一種靜電放電防護元件的等效電路示意圖。
請參照圖1A，靜電放電防護元件10包括第一模組110。第一模組110包括第一工作區131、第二工作區132與具有第一導電型的第一隔離結構161。請參照圖1B，在等效電路中靜電放電防護元件10包括一個面對面連接的二極體串（diode string）191和至少一個二極體192。
請同時參照圖1A與圖1B，第一工作區131用以構成一個面對面連接的二極體串191。第一工作區131具有多個第一子工作區141。各第一子工作區141包括具有第一導電型的第一摻雜區151、具有第二導電型的第二摻雜區152與具有第二導電型的第三摻雜區153。第一摻雜區151為P型重摻雜，其配置於具有第一導電型的基底100中。第二摻雜區152為N型摻雜（例如N或N-），其配置於基底100中且環繞第一摻雜區151。在一實施例中，第二摻雜區152為N型主體層（N body layer，簡稱N body）。第三摻雜區153配置於基底100中且位於第二摻雜區152下方。在一實施例中，第三摻雜區153為N型埋層（N Buried Layer，NBL）。
第二工作區132用以構成至少一個二極體192。第二工作區132具有至少一第二子工作區142。各第二子工作區142包括具有第二導電型的第四摻雜區154。第四摻雜區154為N型重摻雜，其配置於基底100中。
第四摻雜區154與第一摻雜區151電性連接。在一實施例中，第一摻雜區151和第四摻雜區154電性連接到電源正極，且基底100電性連接到電源負極。
第一隔離結構161配置於基底100中且位於多個第一子工作區141之間。在一實施例中，第一隔離結構161可以是隔離絕緣槽（P Barrier Layer，PBL）。在另一實施例中，第一隔離結構161也可以由區域氧化隔離（Local Oxidation of Silicon，LOCOS）技術或者淺槽隔離（Shallow Trench Isolation，STI）技術實現。
透過第一隔離結構161可以將第一工作區131分隔為N個第一子工作區141，以降低靜電放電防護元件10的寄生電容，其中N可以是大於等於2的整數。詳細而言，靜電放電防護元件10的第一工作區的第一隔離結構161具有寬度（介於0.5~5μm），因此第一摻雜層151的寬度必須變小。使得第一摻雜層151與第二摻雜層152的PN接面面積變小，而二極體串191的接面電容也會變小。上述分隔可以是使第一工作區131寬度均分的分隔，也可以是寬度不均分的分隔。
同時參照圖1A與圖1B，面對面連接的二極體串191包括面對面連接的順偏二極體與齊納二極體。二極體串191中的順偏二極體由P型第一摻雜區151以及N型第二摻雜區152所構成的PN結構。二極體串191中的齊納二極體由N型第三摻雜區153以及P型基底100所構成的NP結構。
第三摻雜區153的摻雜濃度高於第二摻雜區152的摻雜濃度。若靜電放電防護元件10不具第三摻雜區153，由於第一工作區141中的第二摻雜區152為輕摻雜，導致第二摻雜區152與基底100之間PN接面的崩潰電壓很高。相較之下，本發明的靜電放電防護元件10具第三摻雜區153，由於第三摻雜區153具有較重的N摻雜，可用來調整齊納二極體的崩潰電壓。
繼續參照圖1A與圖1B，至少一個二極體192由N型第四摻雜區154以及P型基底100所組成。
靜電放電防護元件10更包括具有第一導電型的多個第二隔離結構162。多個第二隔離結構162配置於第一工作區131與第二工作區132之間與之外，用以隔離第一工作區131與第二工作區132，以及隔離靜電放電防護元件10與其他佈局區域。第二隔離結構162與第一隔離結構161的結構與形成方法類似。
在一實施例中，在正常使用時，工作電流由靜電放電防護元件10的負極透過第二工作區，經由二極體192往正極順向導通。當靜電放電電流由第一模組110的正極輸入而於第二模組120的負極接地時，靜電放電電流從正極往下流經第一摻雜區151、第二摻雜區152以及第三摻雜區153，並使齊納二極體崩潰而導通至負極。基於上述，靜電放電防護元件10為具低電容之單通道單向TVS。
圖2A為依據本發明另一實施例所繪示的一種靜電放電防護元件的剖面示意圖。圖2B為依據本發明另一實施例所繪示的一種靜電放電防護元件的等效電路示意圖。
請參照圖2A，靜電放電防護元件20具有第一模組110與第二模組120，第一模組110除電極連接與工作電流不同外（於後說明），其結構與功效已詳述於上，於此不再贅述。第二模組120包括第三工作區133、第四工作區134與具有第一導電型的第三隔離結構163。在一實施例中，第二工作區132及第四工作區134位於第一工作區131與第三工作區133之間。請參照圖2B，在等效電路中靜電放電防護元件20包括兩個面對面連接的二極體串（diode string）191、193、至少一個二極體192以及至少一個二極體194。二極體串191以及二極體192已詳述於上，於此不再贅述。二極體串193以及二極體194將說明如下。
第三工作區133用以構成一個面對面連接的二極體串193。第三工作區133具有多個第三子工作區143。第三子工作區143包括具有第一導電型的第五摻雜區155、具有第二導電型的第六摻雜區156與具有第二導電型的第七摻雜區157。第五摻雜區155為P型重摻雜，其配置於基底100中。第六摻雜區156為N型摻雜（例如N或N-），其配置於基底100中且環繞第五摻雜區155。第七摻雜區157配置於基底100中且位於第六摻雜區156下方。
第四工作區134用以構成至少一個二極體194。第四工作區具有至少一第四子工作區144。至少一第四子工作區144包括具有第二導電型的第八摻雜區158。第八摻雜區158為N型重摻雜，其配置於基底100中。
此外，第八摻雜區158與第五摻雜區155電性連接。在一實施例中，第一摻雜區151和第四摻雜區154電性連接到電源正極，且第五摻雜區155和第八摻雜區158電性連接到電源負極。由於靜電放電防護元件20具對稱結構，電源極性也可以正負相反。在另一實施例中，第一摻雜區151和第四摻雜區154電性連接到電源負極，且第五摻雜區155和所第八摻雜區158電性連接到電源正極。以下討論以第一摻雜區151和第四摻雜區154電性連接到電源正極，且第五摻雜區155和第八摻雜區158電性連接到電源負極來進行說明。
第三隔離結構163配置於基底中100且位於多個第三子工作區143之間。第三隔離結構163與第一隔離結構161的結構與形成方法類似。
請同時參照圖2A與2B，面對面連接的二極體串193包括面對面連接的順偏二極體與齊納二極體。二極體串191中的順偏二極體由P型第五摻雜區155以及N型第六摻雜區156所構成的PN結構。二極體串191中的齊納二極體由N型第七摻雜區157以及P型基底100所構成的NP結構。第七摻雜區157的摻雜濃度高於第六摻雜區156的摻雜濃度。
繼續參照圖2A與2B，至少一個二極體194由N型第八摻雜區158以及P型基底100所組成。
靜電放電防護元件20更包括具有第一導電型的多個第四隔離結構164。多個第二隔離結構164配置於第三工作區133與第四工作區134之間與之外，用以隔離第三工作區131與第四工作區134。第四隔離結構164還可以隔離第一模組110與第二模組120，以及隔離靜電放電防護元件20與其他佈局區域。第四隔離結構164與第二隔離結構162的結構與形成方法類似。
在靜電放電防護元件20中，透過第一隔離結構161和第三隔離結構163可以分別將第一模組110的第一工作區131和第二模組120的第三工作區133分隔為N個第一子工作區141和N個第三子工作區143，以降低靜電放電防護元件20的寄生電容。
在一實施例中，當靜電放電脈衝由第一模組110的正極輸入而於第二模組120的負極接地時，靜電放電電流將從第一模組110的正極往下流經第一工作區141的第一摻雜區151、第二摻雜區152以及第三摻雜區153，透過基底100，流至第四工作區134中的第七摻雜區157、第六摻雜區156以及第五摻雜區155，最後導通至第二模組120的負極接地。相反的，當靜電放電脈衝由第二模組120的正極輸入而於第一模組120的負極接地時，靜電放電電流將從第二模組120的正極往下流經第三工作區143的第五摻雜區155、第六摻雜區156以及第七摻雜區157，透過基底100，流至第一工作區131中的第三摻雜區153、第二摻雜區152以及第一摻雜區151，最後導通至第一模組110的負極接地。基於上述，靜電放電防護元件20為具低電容之單通道雙向TVS。
在一實施例中，靜電放電防護元件20還可以調整工作區的面積比來提高靜電放電防護能力。請參照圖2A，第一工作區131中，第一摻雜區151以及第二摻雜區152之間的接面面積為A1。第二工作區132中，第四摻雜區154以及基底100之間的接面面積為A2。第三工作區133中，第五摻雜區155與第六摻雜區156之間的接面面積為A3。第四工作區134中，第八摻雜區158與基底100之間的接面面積為A4。在一實施例中，設定為A1/A4的比值小於等於1/2，且A3/A2的比值小於等於1/2。在一實施例中，設定A1/A4的比值介於1/2至1/10之間，且A3/A2的比值介於1/2至1/10之間。例如，設定A1/A4或A3/A2的比值為1/2、1/3、1/4、1/5、1/6、1/7、1/8、1/9或1/10，其包括任意兩個前述數值之間的任何範圍。
圖3為依據本發明又一實施例所繪示的一種靜電放電防護元件的剖面示意圖。同時參照圖3與圖2，靜電放電防護元件30、20中，第一工作區141和第三工作區143的結構相同，但第二工作區132與第四工作區134的結構不同。更具體地說，圖3的靜電放電防護元件30中，分別分割第二工作區132與第四工作區134以再進一步縮小寄生電容。
請參照圖3，第二工作區132包括多個第二子工作區142，且具有第一導電型的第五隔離結構165配置於多個第二子工作區142之間。且第二子工作區142還包括具有第二導電型的第十二摻雜區171。此外，第四子工作區134包括多個第四子工作區144，且具有第一導電型的第六隔離結構166配置於多個第四子工作區134之間。且第四子工作區144還包括具有第二導電型的第十三摻雜區172。
在一實施例中，第二工作區132由二極體192所構成，在配置第五隔離結構165以前，其PN接面電容是比較大的。當將適當寬度（介於0.5~5μm）的第五隔離結構165配置於第二工作區132時，能分別將第二工作區132的二極體分割成二部分。事實上可分割的部分為大於2的整數，可以是均分或不均分。並且，由於第五隔離結構165本身佔有寬度，可以將位於第二工作區132的二極體192接面面積變小，以達到降低寄生電容的目的。同理，第四工作區134亦藉由分割工作區以降低寄生電容。
圖4為依據本發明再一實施例所繪示的一種靜電放電防護元件的剖面示意圖。圖4的靜電放電防護元件40和圖3的靜電放電防護元件30類似，其差別在於靜電放電防護元件40更包括第一保護結構181與第二保護結構182。第一保護結構181與第二保護結構182彼此電性連接。
第一保護結構181配置在第一模組110與第二模組120之間。第一保護結構181包括具有第二導電型的第九摻雜區159與具有第一導電型的第十摻雜區160。具有第二導電型的第九摻雜區159配置於基底中。具有第一導電型的第十摻雜區160配置於基底100中且環繞第九摻雜區159。
第二保護結構182配置在第一模組110與第二模組120的外側。第二保護結構182包括具有第二導電型的第十一摻雜區170，第二導電型的第十一摻雜區170配置於基底100中。
第一保護結構181與第二保護結構182用以減少第一模組110與第二模組120間的相互干擾，以及避免第一模組110與第二模組120之間的漏電。
綜上所述，本發明提出一種具低電容特性的雙向暫態電壓抑制器。並且，通過分割工作區以降低PN接面面積、調整各工作區面積比以及設置元件隔離保護結構等技術，來降低雙向暫態電壓抑制器的寄生電容並提升其靜電放電防護能力。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧靜電放電防護元件100‧‧‧基底110‧‧‧第一模組120‧‧‧第二模組131‧‧‧第一工作區132‧‧‧第二工作區133‧‧‧第三工作區134‧‧‧第四工作區141‧‧‧第一子工作區142‧‧‧第二子工作區143‧‧‧第三子工作區144‧‧‧第四子工作區151‧‧‧第一摻雜區152‧‧‧第二摻雜區153‧‧‧第三摻雜區154‧‧‧第四摻雜區155‧‧‧第五摻雜區156‧‧‧第六摻雜區157‧‧‧第七摻雜區158‧‧‧第八摻雜區159‧‧‧第九摻雜區160‧‧‧第十摻雜區161‧‧‧第一隔離結構162‧‧‧第二隔離結構163‧‧‧第三隔離結構164‧‧‧第四隔離結構165‧‧‧第五隔離結構166‧‧‧第六隔離結構170‧‧‧第十一摻雜區171‧‧‧第十二摻雜區172‧‧‧第十三摻雜區181‧‧‧第一保護結構182‧‧‧第二保護結構191、193‧‧‧面對面連接的二極體串192、194‧‧‧二極體串A1~A4‧‧‧接面面積
圖1A為依據本發明一實施例所繪示的一種靜電放電防護元件的剖面示意圖。 圖1B為依據本發明一實施例所繪示的一種靜電放電防護元件的等效電路示意圖。 圖2A為依據本發明另一實施例所繪示的一種靜電放電防護元件的剖面示意圖。 圖2B為依據本發明另一實施例所繪示的一種靜電放電防護元件的等效電路示意圖。 圖3為依據本發明又一實施例所繪示的一種靜電放電防護元件的剖面示意圖。 圖4為依據本發明再一實施例所繪示的一種靜電放電防護元件的剖面示意圖。
10‧‧‧靜電放電防護元件
100‧‧‧基底
110‧‧‧第一模組
131‧‧‧第一工作區
132‧‧‧第二工作區
141‧‧‧第一子工作區
142‧‧‧第二子工作區
151‧‧‧第一摻雜區
152‧‧‧第二摻雜區
153‧‧‧第三摻雜區
154‧‧‧第四摻雜區
161‧‧‧第一隔離結構
162‧‧‧第二隔離結構

Claims (17)

  1. 一種靜電放電防護元件，包括：第一模組，包括：第一工作區，用以構成一個面對面連接的二極體串，且所述第一工作區具有多個第一子工作區，且各第一子工作區包括：具有第一導電型的第一摻雜區，配置於具有所述第一導電型的基底中；具有第二導電型的第二摻雜區，配置於所述基底中且環繞所述第一摻雜區；以及具有所述第二導電型的第三摻雜區，配置於所述基底中且位於所述第二摻雜區下方；以及具有所述第一導電型的第一隔離結構，配置於所述基底中且位於所述多個第一子工作區之間；以及第二工作區，用以構成至少一個二極體，且所述第二工作區具有至少一第二子工作區，且所述至少一第二子工作區包括：具有所述第二導電型的第四摻雜區，配置於所述基底中，其中所述第四摻雜區與所述第一摻雜區電性連接；其中，所述靜電放電防護元件更包括：第二模組，包括：第三工作區，用以構成一個面對面連接的二極體串，且所述第三工作區具有多個第三子工作區，且各第三子工作區包括：具有第一導電型的第五摻雜區，配置於所述基底中；具有第二導電型的第六摻雜區，配置於所述基底中且環繞所述第五摻雜區；以及 具有所述第二導電型的第七摻雜區，配置於所述基底中且位於所述第六摻雜區下方；以及具有所述第一導電型的第三隔離結構，配置於所述基底中且位於所述多個第三子工作區之間；以及第四工作區，用以構成至少一個二極體，且所述第四工作區具有至少一第四子工作區，且所述至少一第四子工作區包括：具有所述第二導電型的第八摻雜區，配置於所述基底中，其中所述第八摻雜區與所述第五摻雜區電性連接。
  2. 如申請專利範圍第1項所述的靜電放電防護元件，更包括：具有所述第一導電型的多個第二隔離結構，配置於所述第一工作區與所述第二工作區之間與之外。
  3. 如申請專利範圍第1項所述的靜電放電防護元件，其中所述第三摻雜區的摻雜濃度高於所述第二摻雜區的摻雜濃度。
  4. 如申請專利範圍第1項所述的靜電放電防護元件，其中所述第一摻雜區和所述第四摻雜區電性連接到電源正極，且所述基底電性連接到電源負極。
  5. 如申請專利範圍第1項所述的靜電放電防護元件，其中所述第一摻雜區和所述第四摻雜區電性連接到電源正極，且所述第五摻雜區和所述第八摻雜區電性連接到電源負極。
  6. 如申請專利範圍第1項所述的靜電放電防護元件，其中所述第一摻雜區和所述第四摻雜區電性連接到電源負極，且所述第五摻雜區和所述第八摻雜區電性連接到電源正極。
  7. 如申請專利範圍第1項所述的靜電放電防護元件，其中所述第一工作區的所述第一摻雜區與所述第二摻雜區之間的接面面積為A1，所述第二工作區的所述第四摻雜區與所述基底之間的接面面積為A2，所述第三工作區的所述第五摻雜區與所 述第六摻雜區之間的接面面積為A3，所述第四工作區的所述第八摻雜區與所述基底之間的接面面積為A4，A1/A4的比值小於等於1/2，且A3/A2的比值小於等於1/2。
  8. 如申請專利範圍第7項所述的靜電放電防護元件，其中A1/A4的比值介於1/2至1/10之間，且A3/A2的比值介於1/2至1/10之間。
  9. 如申請專利範圍第1項所述的靜電放電防護元件，更包括：具有所述第一導電型的多個第四隔離結構，配置於所述第三工作區與所述第四工作區之間與之外。
  10. 如申請專利範圍第1項所述的靜電放電防護元件，其中所述第二工作區及所述第四工作區位於所述第一工作區與所述第三工作區之間。
  11. 如申請專利範圍第1項所述的靜電放電防護元件，其中所述至少一第二子工作區包括多個第二子工作區，且具有所述第一導電型的第五隔離結構配置於所述多個第二子工作區之間。
  12. 如申請專利範圍第11項所述的靜電放電防護元件，其中所述至少一第四子工作區包括多個第四子工作區，且具有所述第一導電型的第六隔離結構配置於所述多個第四子工作區之間。
  13. 如申請專利範圍第12項所述的靜電放電防護元件，更包括：第一保護結構，配置在所述第一模組與所述第二模組之間，且包括：具有所述第二導電型的第九摻雜區，配置於所述基底中；以及具有所述第一導電型的第十摻雜區，配置於所述基底中且環繞所述第九摻雜區。
  14. 如申請專利範圍第13項所述的靜電放電防護元件，更包括：第二保護結構，配置在所述第一模組與所述第二模組的外側，包括：具有所述第二導電型的第十一摻雜區，配置於所述基底中。
  15. 如申請專利範圍第14項所述的靜電放電防護元件，其中所述第一保護結構與所述第二保護結構彼此電性連接。
  16. 一種靜電放電防護元件，包括：第一工作區，用以構成一個面對面連接的二極體串，且所述二極體串的PN接面面積為A1；第二工作區，用以構成一個二極體，且所述二極體的PN接面面積為A2；第三工作區，用以構成一個面對面連接的二極體串，且所述二極體串的PN接面面積為A3；以及第四工作區，用以構成一個二極體，且所述二極體的PN接面面積為A4，其中A1/A4的比值小於等於1/2，且A3/A2的比值小於等於1/2。
  17. 如申請專利範圍第16項所述的靜電放電防護元件，其中A1/A4的比值介於1/2至1/10之間，且A3/A2的比值介於1/2至1/10之間。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11349017B2 (en) * 2020-06-23 2022-05-31 Amazing Microelectronic Corp. Bidirectional electrostatic discharge (ESD) protection device
US12107084B2 (en) 2021-07-06 2024-10-01 Amazing Microelectronic Corp. Multi-channel transient voltage suppression device
US12125843B2 (en) * 2021-07-16 2024-10-22 Changxin Memory Technologies, Inc. Electrostatic discharge protection device
US20230223393A1 (en) * 2022-01-13 2023-07-13 Texas Instruments Incorporated Semiconductor devices with high current capability for electrostatic discharge or surge protection
CN120417488A (zh) * 2024-01-30 2025-08-01 达尔科技股份有限公司 静电放电保护结构、半导体功率器件与半导体功率器件的制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120064675A1 (en) * 2008-10-15 2012-03-15 Ali Salih Method of forming a multi-channel esd device
US20150364460A1 (en) * 2014-06-13 2015-12-17 Richtek Technology Corporation Transient voltage suppression device and manufacturing method thereof

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3716252B2 (ja) * 2002-12-26 2005-11-16 ローム株式会社 発光装置及び照明装置
US9202938B2 (en) 2006-11-30 2015-12-01 Alpha And Omega Semiconductor Incorporated Latch-up free vertical TVS diode array structure using trench isolation
US8431999B2 (en) 2011-03-25 2013-04-30 Amazing Microelectronic Corp. Low capacitance transient voltage suppressor
TWI456736B (zh) 2011-11-25 2014-10-11 Amazing Microelectronic Corp 避免漏電流之暫態電壓抑制器
JP5816127B2 (ja) * 2012-04-27 2015-11-18 株式会社東芝 半導体発光装置およびその製造方法
JPWO2014132938A1 (ja) * 2013-02-28 2017-02-02 株式会社村田製作所 半導体装置およびｅｓｄ保護デバイス
TWI658563B (zh) * 2014-12-19 2019-05-01 力智電子股份有限公司 暫態電壓抑制器、其靜電防護元件及其陣列
CN204348721U (zh) 2014-12-30 2015-05-20 北京燕东微电子有限公司 一种多通道低电容瞬态电压抑制器件
TWI584382B (zh) 2016-02-01 2017-05-21 力祥半導體股份有限公司 暫態電壓抑制器之二極體元件及其製造方法
CN106558543B (zh) * 2016-08-11 2023-09-01 南京矽力微电子技术有限公司 静电释放保护器件的半导体结构以及制造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120064675A1 (en) * 2008-10-15 2012-03-15 Ali Salih Method of forming a multi-channel esd device
US20150364460A1 (en) * 2014-06-13 2015-12-17 Richtek Technology Corporation Transient voltage suppression device and manufacturing method thereof

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US20190371786A1 (en) 2019-12-05

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