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TWI649852B - 包含觸發電壓可調式疊接電晶體之ｅｓｄ保護電路及其形成方法 - Google Patents

包含觸發電壓可調式疊接電晶體之ｅｓｄ保護電路及其形成方法 Download PDF

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TWI649852B
TWI649852B TW106105910A TW106105910A TWI649852B TW I649852 B TWI649852 B TW I649852B TW 106105910 A TW106105910 A TW 106105910A TW 106105910 A TW106105910 A TW 106105910A TW I649852 B TWI649852 B TW I649852B
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建興 李
馬哈德瓦爾 納塔拉恩
曼約納塔 普拉布
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美商格羅方德半導體公司
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Abstract

就FinFET IC裝置中之ESD保護電路形成觸發電壓可調式疊接電晶體之方法以及其產生之裝置。具體實施例包括提供包括相鄰第一類型井區之基材，在該基材上方，各對第一類型井區由第二類型井區所分開；提供位在各第一與第二類型井區中之一或多個接面區，各接面區屬於第一類型或第二類型；形成彼此相隔、垂直於該第一與第二類型接面區並位在其上方之鰭片；以及藉由在該第一類型井區中之該第一和第二類型接面區與該基材之間形成電連接來形成接面類型裝置，其中第一類型井區中之第一級接面類型裝置包括堆疊之第一與第二類型接面區，以及其中該第一級接面類型裝置是包括第一與第二類型接面區之相鄰第二類型井區。

Description

包含觸發電壓可調式疊接電晶體之ESD保護電路及其形成方法
本揭露大體上係關於設計及製作積體電路(IC)裝置。本揭露尤其適用於形成靜電放電(ESD)保護電路，用於7奈米(nm)技術節點及更先進的技術節點中的鰭式場效電晶體(FinFET)IC裝置。
大體上，IC裝置包括用於使可能在裝置之製作、裝卸、或正常使用期間出現之ESD事件所造成之高電流轉向及放電之ESD保護電路。若無ESD保護電路，高電流可能會破壞IC裝置中的電路。先進的IC裝置可利用FinFET技術來提升組件密度，而此等組件中之元件(例如：矽鰭)可能更小，也可能對諸如操作電壓、輸入電流、ESD應力、製作程序等操作條件中的變異更加敏感。若無有效果的ESD保護電路，FinFET裝置可能容易損壞，而且無法符合要求的ESD規格。傳統的ESD電路可能缺乏效率(例如：需要的矽面積更大)、受限於固定操作電壓，或可能在提供充分保護方面無效(例如：2kV人體模型ESD規格測試未通過)。
二極體觸發型矽控整流器(SCR)是用於FinFET ESD保護的良好候選方案，因為其隨著外施電壓大於n×0.7V而接通，其中n是用於0.7V倍數(例如：3×0.7V)的係數，此外，還可隨著外施電壓大於觸發電壓(Vt1)而箝制住電壓。然而，不同應用所需的Vt1通常也不同，而變更裝置Vt1會犧牲裝置面積。
因此，需要能夠就FinFET裝置形成有效率且有效果之ESD保護電路的方法以及其產生的裝置。
本揭露之一態樣是一種就FinFET IC裝置中之ESD保護電路形成觸發電壓可調式疊接電晶體之方法。
本揭露之另一態樣是一種就FinFET IC裝置具有觸發電壓可調式疊接電晶體之ESD保護電路。
本揭露之附加態樣及其它特徵將會在以下說明中提出，並且對於審查以下內容之所屬技術領域中具有通常知識者部分將會顯而易見，或可經由實踐本揭露來學習。可如隨附申請專利範圍中特別指出的內容來實現並且獲得本揭露的優點。
根據本揭露，一些技術功效可藉由一種方法來部分達成，包括提供包括相鄰第一類型井區之基材，在該基材上方，各對第一類型井區由第二類型井區所分開；提供位在各第一類型井區與第二類型井區中之一或多個接 面區，各接面區屬於第一類型或第二類型；形成彼此相隔、垂直於該第一類型接面區與第二類型接面區並位在其上方之鰭片；以及藉由在該第一類型井區中之該第一類型接面區和第二類型接面區與該基材之間形成電連接來形成接面類型裝置，其中第一類型井區中之第一級接面類型裝置包括堆疊之第一類型接面區與第二類型接面區，以及其中該第一級接面類型裝置是包括第一類型接面區與第二類型接面區之相鄰第二類型井區。
在一項態樣中，該第一類型井區屬於n型，並且包括p型接面區與n型接面區。
在另一態樣中，該第二類型井區屬於p型，並且包括p型接面區或p型接面區與n型接面區。
在進一步態樣中，該基材屬於p型，而該接面類型裝置包括pnp或npn類型雙極電晶體。
在一附加態樣中，該接面類型裝置包括pn類型二極體。
一項態樣包括連接該第二類型井區中之該接面區至電接地。
另一態樣包括形成使該第一類型井區與第二類型井區分開之隔離溝槽區域。
在一項態樣中，相鄰該第一級接面類型裝置之第二類型井區包括多個第二類型接面區。
一進一步態樣包括基於目標觸發電壓來設定該第一類型接面區與第二類型接面區之間以及諸相鄰第二 類型接面區之間的間距。
本揭露之另一態樣包括一種裝置，包括：包括相鄰第一類型井區之基材，在該基材上方，各對第一類型井區由第二類型井區所分開；位在各第一類型井區與第二類型井區中之一或多個接面區，各接面區屬於第一類型或第二類型；彼此相隔、垂直於該第一類型接面區與第二類型接面區並位在其上方之鰭片；以及藉由在該第一類型井區中之該第一類型接面區和第二類型接面區與該基材之間的電連接所形成之接面類型裝置，其中第一類型井區中之第一級接面類型裝置包括堆疊之第一類型接面區與第二類型接面區，以及其中該第一級接面類型裝置是包括第一類型接面區與第二類型接面區之相鄰第二類型井區。
在一項態樣中，該第一類型井區屬於n型，並且包括p型接面區與n型接面區。
在另一態樣中，該第二類型井區屬於p型，並且包括p型接面區或p型接面區與n型接面區。
在進一步態樣中，該基材屬於p型，而該接面類型裝置包括pnp或npn類型雙極電晶體。
在一附加態樣中，該接面類型裝置包括pn類型二極體。
另一態樣包括該第二類型井區中連至電接地之接面區之間的連接。
在一項態樣中，相鄰該第一級接面類型裝置之第二類型井區包括多個第二類型接面區。
一進一步態樣包括該第一類型接面區與第二類型接面區之間以及諸相鄰第二類型接面區之間的間距是基於目標觸發電壓。
本揭露之附加態樣及技術功效經由以下詳細說明對於所屬技術領域中具有通常知識者將會輕易地變為顯而易見，其中本揭露之具體實施例單純地藉由經深思用以實行本揭露之最佳模式的說明來描述。如將會瞭解的是，本揭露能夠是其它及不同的具體實施例，而且其數項細節能夠在各種明顯方面進行修改，全都不會脫離本揭露。因此，圖式及說明本質上要視為說明性，而不是作為限制。
101‧‧‧基材
103‧‧‧第一類型井區
103a‧‧‧第一類型井區
105‧‧‧第二類型井區
105a‧‧‧第二類型井區
107‧‧‧第一類型接面區、p型接面區
107a‧‧‧第一類型接面區
109‧‧‧第二類型接面區、n型接面區
109a‧‧‧第二類型接面區
111‧‧‧隔離溝槽區域
113‧‧‧鰭片
115‧‧‧裝置
115a‧‧‧接面類型裝置、PNP裝置、PNP電晶體
115b‧‧‧接面類型裝置、PNP裝置
115c‧‧‧接面類型裝置、PNP裝置
117‧‧‧NPN裝置
119‧‧‧p井電阻等效件、Rpw
121‧‧‧n井電阻等效件、Rnw
123‧‧‧基材電阻等效件
124‧‧‧Wpn
125‧‧‧基極
本揭露是在隨附圖式的附圖中舉例來說明，但非作為限制，圖中相似的參考元件符號係指類似的元件，並且其中：第1A及1C圖根據一例示性具體實施例，繪示包括觸發電壓可調式疊接電晶體之ESD保護電路之布局的俯視圖；第1B圖根據一例示性具體實施例，繪示第1A及1C圖之布局的三維視圖；以及第1D圖根據一例示性具體實施例，繪示用於二極體觸發型SCR之等效電路。
為求明確，在以下說明中，提出許多特定細 節以透徹了解例示性具體實施例。然而，應顯而易知的是，沒有這些特定細節或利用均等配置也可實踐例示性具體實施例。在其它實例中，眾所周知的結構及裝置是以方塊圖形式來展示，為的是要避免不必要地混淆例示性具體實施例。另外，除非另有所指，本說明書及申請專利範圍中用來表達成分、反應條件等等之量、比率及數值特性的所有數字都要了解為在所有實例中是以「約」一語來修飾。
本揭露就基於FinFET之IC裝置因應ESD保護電路無效率的問題。本揭露因應並解決此類問題所採用的作法舉例來說，特別是藉由將接地之N+擴散物添加至第一級電晶體，在該第一級中使用更小的多pn二極體而不是長型二極體，透過變更N或P井中P型及/或N型接面區之間的間距來變更N井及P井區之電阻，以及在第一級電晶體中使用更小的多P型接面區而不是長型P型接面區，以提供具有可調式ESD觸發電壓之ESD電路，但不用增加IC裝置尺寸。
單純地藉由所思最佳模式的描述，還有其它態樣、特徵、以及技術功效經由下文的詳細說明對於所屬技術領域中具有通常知識者將顯而易知，其中表示並且說明的是較佳具體實施例。本揭露能夠是其它及不同的具體實施例，而且其數項細節能夠在各種明顯方面進行修改。因此，圖式及說明本質上要視為說明性，而不是作為限制。
第1A圖繪示包括相鄰第一類型井區103(例如：n井)之基材101(例如：p型)，在該基材上方，各 對第一類型井區103藉由第二類型井區105(例如：p井)所分開。各第一或第二類型井區103/105可包括一或多個第一類型接面區107及/或第二類型接面區109。第一類型井區103可屬於n型，並且包括p型與n型接面區107/109。第二類型井區105可屬於p型，並且包括p型接面區107或p型與n型接面區107/109。如圖所示，第一類型井區103a可包括各第一與第二類型接面區107a及109a其中之一或多者，其可按照與其它第一類型井區103中的接面區107/109(例如：彼此相鄰)不同的方式來組配(例如：堆疊)。相鄰的第一與第二類型井區103/105藉由以介電材料(例如：二氧化矽)填充之隔離溝槽區域111所分開。
可形成彼此相隔、以及垂直於該第一與第二類型接面區107/109並位在該等接面區上方之鰭片113。可藉由形成介於第一類型井區103中之第一和第二類型接面區107/109與基材101之間的電連接來形成接面類型裝置115a、115b及115c。接面類型裝置包括PNP及/或NPN類型雙極電晶體。第二類型井區105中之接面區107及/或109可連接至電接地。
第1B圖繪示第1A圖之布局的三維視圖，其包括PNP裝置115a、115b與115c、以及NPN裝置117。還繪示的是與裝置115相關聯之p井電阻等效件(Rpw)119、n井電阻等效件(Rnw)121以及基材電阻等效件123。在點位A與B之間，Rnw 121與Wpn 124成比例。PNP裝置115a至115c其中一者之基極125位在接面區107/109的邊 緣附近/上，而n型接面區103則位在PNP裝置內。藉由變更第一與第二類型接面區107/109之間的間距，可變更RNW的值。藉由變更諸相鄰第二類型接面區109之間的間距，可變更RPW的值。接面區107/109或109/109之間(例如：相鄰之第一與第二類型或第二與第二類型之間)的間距若增加，RNW或RPW會分別隨之增加。ESD觸發電壓(Vt1)可藉由促使RNW及RPW變更而來調協/變更，如參閱第1D圖之闡釋。
如第1C圖所示，第一類型井區103a包括多個更小的第一與第二類型接面區107a及109a，其堆疊於交替位置，用以形成第一級接面類型裝置115a。在第一級中，第二類型井區105a包括相鄰第一類型接面區107之多個更小的第二類型接面區109a。如以上所述之布局及電路系統提供可調式ESD觸發電壓，但不需要增加面積也能在IC裝置中實施。
第1D圖就ESD保護繪示二極體觸發型SCR的等效電路，其中PNP電晶體115a隨著VAnode變為大於2.1V(例如：3×0.7V)而接通。當β IBpnp×RPW>VBnpn(0.7V)時，NPN電晶體接通且本結構進入閂鎖狀態，其中VBpnp/RPW=ICnpn=β IBpnp、IBpnp=VBpnp/(β RPW)、VAB=IBpnpxRNW=VBpnp×RNW/(β RPW)，以及VAnode=Vt1=0.7V×n+VAB=0.7V×n+VBpnp×RNW/(β RPW)。Vt1可藉由變更RNW及RPW來調協/變更。
本揭露之具體實施例可達到數種技術功效， 就基於FinFET之IC裝置包括ESD保護電路，其具備具有低突返電壓及高電流承受能力之可調式觸發電壓。該ESD電路之實作態樣將不需要任何另外的遮罩或特殊的布局規則。再者，此等具體實施例符合各種產業應用的利用性要求，舉例如微處理器、智慧型手機、行動電話、蜂巢式手機、機上盒、DVD錄影機與播放器、汽車導航、印表機與週邊裝置、網路連結與電信設備、遊戲系統、數位相機，或其它利用邏輯或高電壓技術節點的裝置。本揭露因此符合各類高整合型半導體裝置中任一者的產業利用性，包括使用SRAM胞元的裝置(例如：液晶顯示器(LCD)驅動器、數位處理器等)。
在前述說明中，本揭露參照其具體例示性具體實施例來說明。然而，明顯的是，可對其實施各種修改和變更而不脫離本揭露較廣之精神與範疇，如申請專利範圍所提。本說明書及圖式從而要視為說明性而非作為限制。了解的是，本揭露能夠使用各種其它組合及具體實施例，並且如本文中所表達，能夠在本發明概念的範疇內作任何變更或修改。

Claims (20)

  1. 一種形成ESD保護電路之方法，該方法包含：提供包括相鄰第一類型井區之基材，在該基材上方，各對第一類型井區由第二類型井區所分開；提供位在各第一類型井區與第二類型井區中之一或多個接面區，各接面區屬於第一類型或第二類型；形成彼此相隔、垂直於第一類型接面區與第二類型接面區並位在其上方之鰭片；以及藉由在該第一類型井區中之該第一類型接面區和該第二類型接面區與該基材之間形成電連接來形成接面類型裝置，其中該第一類型井區中之第一級接面類型裝置包括堆疊之該第一類型接面區與該第二類型接面區，以及其中該第一級接面類型裝置是包括該第一類型接面區與該第二類型接面區之相鄰第二類型井區。
  2. 如申請專利範圍第1項所述之方法，其中：該第一類型井區屬於n型，並且包括p型接面區與n型接面區。
  3. 如申請專利範圍第1項所述之方法，其中：該第二類型井區屬於p型，並且包括p型接面區或p型接面區與n型接面區。
  4. 如申請專利範圍第1項所述之方法，其中： 該基材屬於p型，而該接面類型裝置包括pnp或npn類型雙極電晶體。
  5. 如申請專利範圍第1項所述之方法，其中：該接面類型裝置包括pn類型二極體。
  6. 如申請專利範圍第1項所述之方法，包含：連接該第二類型井區中之該接面區至電接地。
  7. 如申請專利範圍第1項所述之方法，包含：形成使該第一類型井區與第二類型井區分開之隔離溝槽區域。
  8. 如申請專利範圍第1項所述之方法，其中：相鄰該第一級接面類型裝置之第二類型井區包括多個第二類型接面區。
  9. 如申請專利範圍第1項所述之方法，包含：基於目標觸發電壓來設定該第一類型接面區與第二類型接面區之間以及諸相鄰第二類型接面區之間的間距。
  10. 一種ESD保護電路，包含：包括相鄰第一類型井區之基材，在該基材上方，各對第一類型井區由第二類型井區所分開；位在各第一類型井區與第二類型井區中之一或多個接面區，各接面區屬於第一類型或第二類型；彼此相隔、垂直於第一類型接面區與第二類型接面區並位在其上方之鰭片；以及藉由在該第一類型井區中之該第一類型接面區和 該第二類型接面區與該基材之間的電連接所形成之接面類型裝置，其中該第一類型井區中之第一級接面類型裝置包括堆疊之該第一類型接面區與該第二類型接面區，以及其中該第一級接面類型裝置是包括該第一類型接面區與該第二類型接面區之相鄰第二類型井區。
  11. 如申請專利範圍第10項所述之ESD保護電路，其中：該第一類型井區屬於n型，並且包括p型接面區與n型接面區。
  12. 如申請專利範圍第10項所述之ESD保護電路，其中：該第二類型井區屬於p型，並且包括p型接面區或p型接面區與n型接面區。
  13. 如申請專利範圍第10項所述之ESD保護電路，其中：該基材屬於p型，而該接面類型裝置包括pnp或npn類型雙極電晶體。
  14. 如申請專利範圍第10項所述之ESD保護電路，其中：該接面類型裝置包括pn類型二極體。
  15. 如申請專利範圍第10項所述之ESD保護電路，包含：該第二類型井區中連至電接地之接面區之間的連接。
  16. 如申請專利範圍第10項所述之ESD保護電路，其中：相鄰該第一級接面類型裝置之第二類型井區包括 多個第二類型接面區。
  17. 如申請專利範圍第10項所述之ESD保護電路，包含：該第一類型接面區與第二類型接面區之間以及諸相鄰第二類型接面區之間的間距是基於目標觸發電壓。
  18. 一種形成ESD保護電路之方法，該方法包含：提供包括相鄰n型井區之p型基材，在該基材上方，各對n型井區由p型井區所分開；提供位在該n型井區中之p型接面區與n型接面區；提供位在該p型井區中之p型接面區或p型接面區與n型接面區；形成使該n型井區與p型井區分開之隔離溝槽區域；形成彼此相隔、垂直於該n型接面區與p型接面區並位在其上方之鰭片；藉由在該n型井區中之該n型接面區和p型接面區與該基材之間形成電連接來形成接面類型裝置，其中n型井區中之第一級接面類型裝置包括堆疊之n型接面區與p型接面區，以及其中該第一級接面類型裝置相鄰包括n型接面區與p型接面區之p型井區；以及連接該p型井區中之該接面區至電接地。
  19. 如申請專利範圍第18項所述之方法，其中：相鄰該第一級接面類型裝置之p型井區包括多個p 型接面區。
  20. 如申請專利範圍第18項所述之方法，包含：基於目標觸發電壓來設定在該n型接面區與p型接面區之間以及在諸相鄰p型接面區之間的間距。
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