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TWI744011B - 垂直式靜電放電保護裝置 - Google Patents

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TWI744011B
TWI744011B TW109133607A TW109133607A TWI744011B TW I744011 B TWI744011 B TW I744011B TW 109133607 A TW109133607 A TW 109133607A TW 109133607 A TW109133607 A TW 109133607A TW I744011 B TWI744011 B TW I744011B
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TW
Taiwan
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doped
electrostatic discharge
region
well region
protection device
Prior art date
Application number
TW109133607A
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English (en)
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TW202207410A (zh
Inventor
王靖雯
陳致維
范美蓮
林昆賢
Original Assignee
晶焱科技股份有限公司
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Publication date
Application filed by 晶焱科技股份有限公司 filed Critical 晶焱科技股份有限公司
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Publication of TW202207410A publication Critical patent/TW202207410A/zh

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Abstract

本發明係揭露一種垂直式靜電放電保護裝置，其包含一重摻雜半導體基板、一第一半導體磊晶層、一第一摻雜埋層、一第二半導體磊晶層、一第一摻雜井區、至少一第二摻雜井區與一第一重摻雜區。磊晶層堆疊在基板上，第一摻雜埋層設於第一半導體磊晶層中。第一摻雜井區設於第二半導體磊晶層中，並設於第一摻雜埋層上。第一摻雜井區之摻雜濃度小於第一摻雜埋層之摻雜濃度。第二摻雜井區設於第二半導體磊晶層中，並鄰接第一摻雜井區。

Description

垂直式靜電放電保護裝置
本發明係關於一種垂直式靜電放電技術，且特別關於一種垂直式靜電放電保護裝置。
靜電放電（ESD）損壞已成為以奈米級互補式金氧半(CMOS)工藝製造的CMOS積體電路(IC)產品的主要可靠性問題。靜電放電保護裝置通常設計為用於釋放靜電放電能量，因此可以防止積體電路晶片受到靜電放電損壞。
靜電放電保護裝置的工作原理如第1圖所示，在印刷電路板（PCB）上，靜電放電保護裝置8並聯欲保護裝置9，當ESD情況發生時，靜電放電保護裝置8係瞬間被觸發，同時，靜電放電保護裝置8亦可提供一低電阻路徑，以供暫態之ESD電流進行放電，讓ESD暫態電流之能量透過靜電放電保護裝置8得以釋放。為了降低靜電放電保護裝置8所佔據的體積與面積，故實現垂直式暫態電壓抑制器以取代橫向暫態電壓抑制器。然而，先前技術之垂直式暫態電壓抑制器有一些缺點。舉例來說，在美國專利號7781826中，基板與磊晶層為相同導電型，且P型井區作為雙載子接面電晶體之基極。崩潰介面形成在P型井區與磊晶層之間。因為P型井區之深度取決於基極之寬度，所以此介面之崩潰電壓難以控制。在美國專利號8288839中，垂直式暫態電壓抑制器以雙載子接面電晶體實現，其中雙載子接面電晶體之基極為浮接。因此，雙載子接面電晶體為雙向裝置，並非單向裝置。在美國專利號9666700中，電極是形成在垂直式雙載子接面電晶體之表面。因此，電極佔據許多足印區域(footprint areas)。
因此，本發明係在針對上述的困擾，提出一種垂直式靜電放電保護裝置，以解決習知所產生的問題。
本發明提供一種垂直式靜電放電保護裝置，其係獨立調整增益與崩潰電壓。
在本發明之一實施例中，提供一種垂直式靜電放電保護裝置，其包含一重摻雜半導體基板、一第一摻雜埋層、一第二半導體磊晶層、一第一摻雜井區、至少一第二摻雜井區與一第一重摻雜區。重摻雜半導體基板、第一半導體磊晶層、第二半導體磊晶層與第一重摻雜區具有第一導電型，第一摻雜埋層、第一摻雜井區與第二摻雜井區具有第二導電型。第一半導體磊晶層設於重摻雜半導體基板上，第一摻雜埋層設於第一半導體磊晶層中，其中第一摻雜埋層從第一半導體磊晶層之頂部露出與佈植。第二半導體磊晶層設於第一半導體磊晶層與第一摻雜埋層上。第一摻雜井區設於第二半導體磊晶層中，並設於第一摻雜埋層上。第二摻雜井區設於第二半導體磊晶層中，其中第二摻雜井區鄰接第一摻雜井區。第一重摻雜區設於第一摻雜井區中，其中第一重摻雜區經由一外部導體耦接第二摻雜井區。
在本發明之一實施例中，第一導電型為N型，且第二導電型為P型。
在本發明之一實施例中，第一導電型為P型，且第二導電型為N型。
在本發明之一實施例中，第一摻雜井區之摻雜濃度實質上小於第一摻雜埋層之摻雜濃度。
在本發明之一實施例中，第一摻雜井區之底部直接接觸第一摻雜埋層。
在本發明之一實施例中，至少一第二摻雜井區包含複數個第二摻雜井區。
在本發明之一實施例中，第二摻雜井區環繞第一摻雜井區。
在本發明之一實施例中，第二摻雜井區直接接觸第一摻雜井區。
在本發明之一實施例中，第二摻雜井區之摻雜濃度實質上大於第一摻雜井區之摻雜濃度。
在本發明之一實施例中，第一重摻雜區延伸至第二摻雜井區。
在本發明之一實施例中，垂直式靜電放電保護裝置更包含至少一第二重摻雜區，第二重摻雜區具有第二導電型，第二重摻雜區設於第二摻雜井區中。
在本發明之一實施例中，垂直式靜電放電保護裝置更包含至少一第二摻雜埋層，第二摻雜埋層設於第一半導體磊晶層中，第二摻雜埋層從第一半導體磊晶層之頂部露出與佈植。
在本發明之一實施例中，第二摻雜埋層直接接觸第二摻雜井區之底部。
在本發明之一實施例中，重摻雜半導體基板耦接一第一接腳，第二摻雜井區與第一重摻雜區經由外部導體耦接一第二接腳。
在本發明之一實施例中，重摻雜半導體基板耦接一第一接腳，第二重摻雜區與第一重摻雜區經由外部導體耦接一第二接腳。
基於上述，垂直式靜電放電保護裝置包含一雙載子接面電晶體與一二極體，其中雙載子接面電晶體之基極與射極彼此耦接，以增強靜電放電能力。垂直式靜電放電保護裝置分別形成一第一摻雜井區與一摻雜埋層在二磊晶層中。第一摻雜井區與摻雜埋層分別用於主導決定雙載子接面電晶體之崩潰電壓與增益，使崩潰電壓與增益獨立控制。此外，因為第二摻雜井區之高摻雜濃度更減少二極體之順偏電壓，所以二極體之靜電放電能力也跟著提升。
茲為使　貴審查委員對本發明的結構特徵及所達成的功效更有進一步的瞭解與認識，謹佐以較佳的實施例圖及配合詳細的說明，說明如後：
本發明之實施例將藉由下文配合相關圖式進一步加以解說。盡可能的，於圖式與說明書中，相同標號係代表相同或相似構件。於圖式中，基於簡化與方便標示，形狀與厚度可能經過誇大表示。可以理解的是，未特別顯示於圖式中或描述於說明書中之元件，為所屬技術領域中具有通常技術者所知之形態。本領域之通常技術者可依據本發明之內容而進行多種之改變與修改。
在說明書及申請專利範圍中使用了某些詞彙來指稱特定的元件。然而，所屬技術領域中具有通常知識者應可理解，同樣的元件可能會用不同的名詞來稱呼。說明書及申請專利範圍並不以名稱的差異做為區分元件的方式，而是以元件在功能上的差異來做為區分的基準。在說明書及申請專利範圍所提及的「包含」為開放式的用語， 故應解釋成「包含但不限定於」。另外，「耦接」在此包含任何直接及間接的連接手段。因此，若文中描述第一元件耦接於第二元件，則代表第一元件可通過電性連接或無線傳輸、光學傳輸等信號連接方式而直接地連接於第二元件，或者通過其他元件或連接手段間接地電性或信號連接至該第二元件。
於下文中關於“一個實施例”或“一實施例”之描述係指關於至少一實施例內所相關連之一特定元件、結構或特徵。因此，於下文中多處所出現之“一個實施例”或 “一實施例”之多個描述並非針對同一實施例。再者，於一或多個實施例中之特定構件、結構與特徵可依照一適當方式而結合。
除非特別說明，一些條件句或字詞，例如「可以(can)」、「可能(could)」、「也許(might)」，或「可(may)」，通常是試圖表達本案實施例具有，但是也可以解釋成可能不需要的特徵、元件，或步驟。在其他實施例中，這些特徵、元件，或步驟可能是不需要的。
為了減少靜電放電保護裝置所佔據的面積、在不增加靜電放電保護裝置所佔據的面積之前提下去增強靜電放電等級與達到均勻電流分布與良好的散熱，提供一種垂直式靜電放電保護裝置。
第2圖為本發明之垂直式靜電放電保護裝置之第一實施例之結構剖視圖。請參閱第2圖，以下介紹本發明之垂直式靜電放電保護裝置10之第一實施例。垂直式靜電放電保護裝置10之第一實施例包含一重摻雜半導體基板12、一第一半導體磊晶層14、一第一摻雜埋層16、一第二半導體磊晶層18、一第一摻雜井區20、至少一第二摻雜井區22與一第一重摻雜區24。重摻雜半導體基板12、第一半導體磊晶層14、第二半導體磊晶層18與第一重摻雜區24具有第一導電型，第一摻雜埋層16、第一摻雜井區20與第二摻雜井區22具有第二導電型。在第一實施例中，第一導電型為N型，第二導電型為P型。第一重摻雜區24之形狀可為一長方體，但本發明並不以此為限。在第一實施例中，可使用一個或多個第二摻雜井區22，為了清楚與方便，第一實施例係以一個第二摻雜井區22為例。
第一半導體磊晶層14設於重摻雜半導體基板12上，第一摻雜埋層16設於第一半導體磊晶層14中，並從第一半導體磊晶層14之頂部露出及佈植。第二半導體磊晶層18設於第一半導體磊晶層14與第一摻雜埋層16上，第一摻雜井區20設於第二半導體磊晶層18中，並設於第一摻雜埋層16上。在本發明之某些實施例中，第一摻雜井區20之底部直接接觸第一摻雜埋層16。換句話說，第一摻雜井區20與第一摻雜埋層16之間沒有任何元件。此外，第一摻雜井區20之摻雜濃度可實質上小於第一摻雜埋層16之摻雜濃度。因此，第一摻雜埋層16可為重摻雜埋層。第二摻雜井區22設於第二半導體磊晶層18中，並鄰接第一摻雜井區20。在本發明之某些實施例中，第二摻雜井區22直接接觸第一摻雜井區20。也就是說，第二摻雜井區22與第一摻雜井區20之間沒有任何元件。第二摻雜井區22可環繞第一摻雜井區20。在本發明之某些實施例中，第二摻雜井區22之摻雜濃度可實質上大於第一摻雜井區20之摻雜濃度。第一重摻雜區24設於第一摻雜井區20中。在本發明之某些實施例中，第一重摻雜區24可延伸至第二摻雜井區22。第一重摻雜區24經由一外部導體26耦接第二摻雜井區22，其中外部導體26例如為導電線或導電層。介於第一重摻雜區24與第一摻雜埋層16之間的第一摻雜井區20之厚度可實質上大於第一摻雜埋層16之厚度。舉例來說，介於第一重摻雜區24與第一摻雜埋層16之間的第一摻雜井區20之厚度至少為3微米(
Figure 02_image001
m)，但本發明並不以此為限。第一摻雜埋層16之位置深於第一摻雜井區20之位置，這是因為形成了第一半導體磊晶層14與第二半導體磊晶層18。重摻雜半導體基板12耦接一第一接腳28，第二摻雜井區22與第一重摻雜區24經由外部導體26耦接一第二接腳30。
第3圖為本發明之垂直式靜電放電保護裝置之一實施例之等效電路圖。請參閱第2圖與第3圖，重摻雜半導體基板12、第一半導體磊晶層14、第一摻雜埋層16、第一摻雜井區20與第一重摻雜區24形成一雙載子接面電晶體32。重摻雜半導體基板12與第一半導體磊晶層14形成雙載子接面電晶體32之集極，第一摻雜埋層16與第一摻雜井區20形成雙載子接面電晶體32之基極，第一重摻雜區24作為雙載子接面電晶體32之射極。重摻雜半導體基板12、第一半導體磊晶層14與第二摻雜井區22形成一二極體34。重摻雜半導體基板12與第一半導體磊晶層14形成二極體34之陰極，第二摻雜井區22作為二極體34之陽極。如果有複數個第二摻雜井區22，則將會形成複數個二極體34。
當正靜電放電能量施加在第一接腳28，且第二接腳30接地時，靜電放電電流從第一接腳28經由重摻雜半導體基板12、第一半導體磊晶層14、第一摻雜埋層16、第一摻雜井區20與第一重摻雜區24流至第二接腳30，且雪崩崩潰事件發生在第一半導體磊晶層14與第一摻雜埋層16之間的介面上。因此，第一半導體磊晶層14與第一摻雜埋層16之間的介面之崩潰電壓由第一摻雜埋層16所主導控制。因為介於第一重摻雜區24與第一摻雜埋層16之間的第一摻雜井區20之厚度實質上大於第一摻雜埋層16之厚度，所以雙載子接面電晶體32之增益亦由第一摻雜井區20所主導控制。因此，崩潰電壓與增益是獨立控制。此外，因為第二摻雜井區22之摻雜濃度可實質上大於第一摻雜井區20之摻雜濃度，所以靜電放電電流被抑制從第一接腳28經由重摻雜半導體基板12、第一半導體磊晶層14、第二摻雜井區22、第一重摻雜區24與外部導體26，同時得以避免第二摻雜井區22中的第一重摻雜區24之角落的電流擁擠效應(current crowding effect)。這是因為雙載子接面電晶體32之增益大於由重摻雜半導體基板12、第一半導體磊晶層14、第二摻雜井區22與第一重摻雜區24所形成之雙載子接面電晶體之增益。
當正靜電放電能量施加在第二接腳30，且第一接腳28接地時，靜電放電電流從第二接腳30經由外部導體26、第二摻雜井區22、第一半導體磊晶層14與重摻雜半導體基板12流至第一接腳28。當第二摻雜井區22之摻雜濃度愈高，則二極體34之順偏電壓愈低，且二極體34之靜電放電能力愈高。
第4圖為本發明之垂直式靜電放電保護裝置之第二實施例之結構剖視圖。請參閱第4圖，以下介紹本發明之垂直式靜電放電保護裝置10之第二實施例。與第一實施例相比，第二實施例更包含至少一第二重摻雜區36，第二重摻雜區36具有第二導電型。第二重摻雜區36設於第二摻雜井區22中，第二摻雜井區22經由第二重摻雜區36耦接外部導體26。第二重摻雜區36用於減少第二摻雜井區22與外部導體26之間的電阻。為了方便與清楚的緣故，第二實施例以一個第二重摻雜區36環繞第一重摻雜區24為例。如果有複數個第二摻雜井區22時，則有複數個第二重摻雜區36分別設於所有第二摻雜井區22中。
請參閱第3圖與第4圖，重摻雜半導體基板12、第一半導體磊晶層14、第二摻雜井區22與第二重摻雜區36形成二極體34。重摻雜半導體基板12與第一半導體磊晶層14形成二極體34之陰極，第二摻雜井區22與第二重摻雜區36形成二極體34之陽極。
當正靜電放電能量施加在第二接腳30，且第一接腳28接地時，靜電放電電流從第二接腳30經由外部導體26、第二重摻雜區36、第二摻雜井區22、第一半導體磊晶層14與重摻雜半導體基板12流至第一接腳28。當第二摻雜井區22之摻雜濃度愈高時，則二極體34之順偏電壓愈低，且二極體34之靜電放電能力愈高。
第5圖為本發明之垂直式靜電放電保護裝置之第三實施例之結構剖視圖。請參閱第5圖，以下介紹本發明之垂直式靜電放電保護裝置10之第三實施例。與第二實施例相比，第三實施例更包含至少一第二摻雜埋層38，第二摻雜埋層38具有第二導電型。第二摻雜埋層38設於第一半導體磊晶層14中，並從第一半導體磊晶層14之頂部露出與佈植。在本發明之某些實施例中，第二摻雜埋層38直接接觸第二摻雜井區22之底部。第二摻雜井區22之摻雜濃度實質上小於第二摻雜埋層38之摻雜濃度。因此，第二摻雜埋層38可為重摻雜埋層。為了方便與清晰，第三實施例係以一個圍繞第一摻雜埋層16之第二摻雜埋層38為例。如果有複數個第二摻雜井區22，則複數個第二摻雜埋層38設於第一半導體磊晶層14中。所有第二摻雜埋層38從第一半導體磊晶層14之頂部露出與佈植，並分別接觸所有第二摻雜井區22之底部。
請參閱第3圖與第5圖，重摻雜半導體基板12、第一半導體磊晶層14、第二摻雜井區22、第二摻雜埋層38與第二重摻雜區36形成二極體34。重摻雜半導體基板12與第一半導體磊晶層14形成二極體34之陰極，第二摻雜井區22、第二摻雜埋層38與第二重摻雜區36形成二極體34之陽極。
當正靜電放電能量施加在第一接腳28，且第二接腳30接地時，靜電放電電流從第一接腳28經由重摻雜半導體基板12、第一半導體磊晶層14、第一摻雜埋層16、第一摻雜井區20與第一重摻雜區24流至第二接腳30。由於第二摻雜埋層38之存在，靜電放電電流被抑制從第一接腳28經由重摻雜半導體基板12、第一半導體磊晶層14、第二摻雜埋層38、第二摻雜井區22、第一重摻雜區24與外部導體26流向第二接腳30，同時得以避免第二摻雜井區22中的第一重摻雜區24之角落的電流擁擠效應。
當正靜電放電能量施加在第二接腳30，且第一接腳28接地時，靜電放電電流從第二接腳30經由外部導體26、第二重摻雜區36、第二摻雜井區22、第二摻雜埋層38、第一半導體磊晶層14與重摻雜半導體基板12流向第一接腳28。當第二摻雜井區22與第二摻雜埋層38之摻雜濃度愈高，則二極體34之順偏電壓愈低，且二極體34之靜電放電能力愈高。
第6圖為本發明之垂直式靜電放電保護裝置之第四實施例之結構剖視圖。第四實施例與第一實施例差別在於導電型態。第四實施例之第一導電型與第二導電型分別為P型與N型，其餘結構已於第一實施例中描述過，於此不再贅述。
第7圖為本發明之垂直式靜電放電保護裝置之另一實施例之等效電路圖。請參閱第6圖與第7圖，重摻雜半導體基板12、第一半導體磊晶層14、第一摻雜埋層16、第一摻雜井區20與第一重摻雜區24形成一雙載子接面電晶體40。重摻雜半導體基板12與第一半導體磊晶層14形成雙載子接面電晶體40之集極，第一摻雜埋層16與第一摻雜井區20形成雙載子接面電晶體40之基極，第一重摻雜區24作為雙載子接面電晶體40之射極，並用於減少基極與第二接腳30之間的電阻。因此，作為射極之第一重摻雜區24經由第二摻雜井區22與外部導體26耦接作為基極之第一摻雜井區20，使靜電放電能力得以提升。重摻雜半導體基板12、第一半導體磊晶層14與第二摻雜井區22形成一二極體42。重摻雜半導體基板12與第一半導體磊晶層14形成二極體42之陽極，第二摻雜井區22作為二極體42之陰極。如果有複數個第二摻雜井區22時，則將形成複數個二極體42。
當正靜電放電能量施加在第二接腳30，且第一接腳28接地時，靜電放電電流從第二接腳30經由第一重摻雜區24、第一摻雜井區20、第一摻雜埋層16、第一半導體磊晶層14與重摻雜半導體基板12流至第一接腳28，且第一半導體磊晶層14與第一摻雜埋層16之間的介面發生雪崩崩潰事件。因此第一半導體磊晶層14與第一摻雜埋層16之間的介面之崩潰電壓由第一摻雜埋層16所主導控制。因為介於第一重摻雜區24與第一摻雜埋層16之間的第一摻雜井區20之厚度實質上大於第一摻雜埋層16之厚度，所以雙載子接面電晶體40之增益亦由第一摻雜井區20所主導控制。因此，崩潰電壓與增益是獨立控制。此外，因為第二摻雜井區22之摻雜濃度可實質上大於第一摻雜井區20之摻雜濃度，所以靜電放電電流被抑制從第二接腳30經由外部導體26、第一重摻雜區24、第二摻雜井區22、第一半導體磊晶層14與重摻雜半導體基板12流至第一接腳28，同時得以避免第二摻雜井區22中的第一重摻雜區24之角落的電流擁擠效應(current crowding effect)。這是因為雙載子接面電晶體40之增益大於由重摻雜半導體基板12、第一半導體磊晶層14、第二摻雜井區22與第一重摻雜區24所形成之雙載子接面電晶體之增益。
當正靜電放電能量施加在第一接腳28，且第二接腳30接地時，靜電放電電流從第一接腳28經由重摻雜半導體基板12、第一半導體磊晶層14、第二摻雜井區22與外部導體26流至第二接腳30。當第二摻雜井區22之摻雜濃度愈高，則二極體42之順偏電壓愈低，且二極體42之靜電放電能力愈高。
第8圖為本發明之垂直式靜電放電保護裝置之第五實施例之結構剖視圖。請參閱第8圖，以下介紹本發明之垂直式靜電放電保護裝置10之第五實施例。與第四實施例相比，第五實施例更包含至少一第二重摻雜區36。第二重摻雜區36具有第二導電型，第二重摻雜區36設於第二摻雜井區22中，第二摻雜井區22經由第二重摻雜區36耦接外部導體26。第二重摻雜區36經由外部導體26耦接第二接腳30。第二重摻雜區36用於減少第二摻雜井區22與外部導體26之間的電阻。為了方便與清晰，第五實施例係以一個環繞第一重摻雜區24之第二重摻雜區36為例。如果有複數個第二摻雜井區22，複數個第二重摻雜區36分別設於所有第二摻雜井區22中。
請參閱第7圖與第8圖，重摻雜半導體基板12、第一半導體磊晶層14、第二摻雜井區22與第二重摻雜區36形成二極體42。重摻雜半導體基板12與第一半導體磊晶層14形成二極體42之陽極，第二摻雜井區22與第二重摻雜區36形成二極體42之陰極。
當正靜電放電能量施加在第一接腳28，且第二接腳30接地時，靜電放電電流從第一接腳28經由重摻雜半導體基板12、第一半導體磊晶層14、第二摻雜井區22、第二重摻雜區36與外部導體26流至第二接腳30。當第二摻雜井區22之摻雜濃度愈高時，則二極體42之順偏電壓愈低，且二極體42之靜電放電能力愈高。
第9圖為本發明之垂直式靜電放電保護裝置之第六實施例之結構剖視圖。請參閱第9圖，以下介紹本發明之垂直式靜電放電保護裝置10之第六實施例。與第五實施例相比，第六實施例更包含至少一第二摻雜埋層38，第二摻雜埋層38具有第二導電型。第二摻雜埋層38設於第一半導體磊晶層14中，並從第一半導體磊晶層14之頂部露出與佈植。在本發明之某些實施例中，第二摻雜埋層38直接接觸第二摻雜井區22之底部。第二摻雜井區22之摻雜濃度實質上小於第二摻雜埋層38之摻雜濃度。因此，第二摻雜埋層38可為重摻雜埋層。為了方便與清晰，第六實施例係以一個圍繞第一摻雜埋層16之第二摻雜埋層38為例。如果有複數個第二摻雜井區22，則複數個第二摻雜埋層38設於第一半導體磊晶層14中。所有第二摻雜埋層38從第一半導體磊晶層14之頂部露出與佈植，並分別接觸所有第二摻雜井區22之底部。
請參閱第7圖與第9圖，重摻雜半導體基板12、第一半導體磊晶層14、第二摻雜井區22、第二摻雜埋層38與第二重摻雜區36形成二極體42。重摻雜半導體基板12與第一半導體磊晶層14形成二極體42之陽極，第二摻雜井區22、第二摻雜埋層38與第二重摻雜區36形成二極體42之陰極。
當正靜電放電能量施加在第二接腳30，且第一接腳28接地時，靜電放電電流從第二接腳30經由第一重摻雜區24、第一摻雜井區20、第一摻雜埋層16、第一半導體磊晶層14與重摻雜半導體基板12流至第一接腳28。由於第二摻雜埋層38之存在，靜電放電電流被抑制從第二接腳30經由外部導體26、第一重摻雜區24、第二摻雜井區22、第二摻雜埋層38、第一半導體磊晶層14與重摻雜半導體基板12流向第一接腳28，同時得以避免第二摻雜井區22中的第一重摻雜區24之角落的電流擁擠效應。
當正靜電放電能量施加在第一接腳28，且第二接腳30接地時，靜電放電電流從第一接腳28經由重摻雜半導體基板12、第一半導體磊晶層14、第二摻雜埋層38、第二摻雜井區22、第二重摻雜區36與外部導體26流向第二接腳30。當第二摻雜井區22與第二摻雜埋層38之摻雜濃度愈高，則二極體42之順偏電壓愈低，且二極體42之靜電放電能力愈高。
根據上述實施例，垂直式靜電放電保護裝置包含一雙載子接面電晶體與一二極體，其中雙載子接面電晶體之基極與射極彼此耦接，以增強靜電放電能力。垂直式靜電放電保護裝置分別形成一第一摻雜井區與一摻雜埋層在二磊晶層中。第一摻雜井區與摻雜埋層分別用於主導決定雙載子接面電晶體之崩潰電壓與增益，使崩潰電壓與增益獨立控制。
以上所述者，僅為本發明一較佳實施例而已，並非用來限定本發明實施之範圍，故舉凡依本發明申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本發明之申請專利範圍內。
8:靜電放電保護裝置 9:欲保護裝置 10:垂直式靜電放電保護裝置 12:重摻雜半導體基板 14:第一半導體磊晶層 16:第一摻雜埋層 18:第二半導體磊晶層 20:第一摻雜井區 22:第二摻雜井區 24:第一重摻雜區 26:外部導體 28:第一接腳 30:第二接腳 32:雙載子接面電晶體 34:二極體 36:第二重摻雜區 38:第二摻雜埋層 40:雙載子接面電晶體 42:二極體
第1圖為先前技術之連接積體電路晶片上之欲保護電路之靜電放電保護裝置之示意圖。 第2圖為本發明之垂直式靜電放電保護裝置之第一實施例之結構剖視圖。 第3圖為本發明之垂直式靜電放電保護裝置之一實施例之等效電路圖。 第4圖為本發明之垂直式靜電放電保護裝置之第二實施例之結構剖視圖。 第5圖為本發明之垂直式靜電放電保護裝置之第三實施例之結構剖視圖。 第6圖為本發明之垂直式靜電放電保護裝置之第四實施例之結構剖視圖。 第7圖為本發明之垂直式靜電放電保護裝置之另一實施例之等效電路圖。 第8圖為本發明之垂直式靜電放電保護裝置之第五實施例之結構剖視圖。 第9圖為本發明之垂直式靜電放電保護裝置之第六實施例之結構剖視圖。
10:垂直式靜電放電保護裝置
12:重摻雜半導體基板
14:第一半導體磊晶層
16:第一摻雜埋層
18:第二半導體磊晶層
20:第一摻雜井區
22:第二摻雜井區
24:第一重摻雜區
26:外部導體
28:第一接腳
30:第二接腳

Claims (15)

  1. 一種垂直式靜電放電保護裝置，包含： 一重摻雜半導體基板，具有第一導電型； 一第一半導體磊晶層，具有該第一導電型，該第一半導體磊晶層設於該重摻雜半導體基板上； 一第一摻雜埋層，具有第二導電型，該第一摻雜埋層設於該第一半導體磊晶層中，其中該第一摻雜埋層從該第一半導體磊晶層之頂部露出與佈植； 一第二半導體磊晶層，具有該第一導電型，該第二半導體磊晶層設於該第一半導體磊晶層與該第一摻雜埋層上； 一第一摻雜井區，具有該第二導電型，該第一摻雜井區設於該第二半導體磊晶層中，並設於該第一摻雜埋層上； 至少一第二摻雜井區，具有該第二導電型，該至少一第二摻雜井區設於該第二半導體磊晶層中，其中該至少一第二摻雜井區鄰接該第一摻雜井區；以及 一第一重摻雜區，具有該第一導電型，該第一重摻雜區設於該第一摻雜井區中，其中該第一重摻雜區經由一外部導體耦接該至少一第二摻雜井區。
  2. 如請求項1所述之垂直式靜電放電保護裝置，其中該第一導電型為N型，且該第二導電型為P型。
  3. 如請求項1所述之垂直式靜電放電保護裝置，其中該第一導電型為P型，且該第二導電型為N型。
  4. 如請求項1所述之垂直式靜電放電保護裝置，其中該第一摻雜井區之摻雜濃度實質上小於該第一摻雜埋層之摻雜濃度。
  5. 如請求項1所述之垂直式靜電放電保護裝置，其中該第一摻雜井區之底部直接接觸該第一摻雜埋層。
  6. 如請求項1所述之垂直式靜電放電保護裝置，其中該至少一第二摻雜井區包含複數個第二摻雜井區。
  7. 如請求項1所述之垂直式靜電放電保護裝置，其中該至少一第二摻雜井區環繞該第一摻雜井區。
  8. 如請求項1所述之垂直式靜電放電保護裝置，其中該至少一第二摻雜井區直接接觸該第一摻雜井區。
  9. 如請求項1所述之垂直式靜電放電保護裝置，其中該至少一第二摻雜井區之摻雜濃度實質上大於該第一摻雜井區之摻雜濃度。
  10. 如請求項1所述之垂直式靜電放電保護裝置，其中該第一重摻雜區延伸至該至少一第二摻雜井區。
  11. 如請求項1所述之垂直式靜電放電保護裝置，更包含至少一第二重摻雜區，該至少一第二重摻雜區具有該第二導電型，該至少一第二重摻雜區設於該至少一第二摻雜井區中。
  12. 如請求項1所述之垂直式靜電放電保護裝置，更包含至少一第二摻雜埋層，該至少一第二摻雜埋層設於該第一半導體磊晶層中，該至少一第二摻雜埋層從該第一半導體磊晶層之頂部露出與佈植。
  13. 如請求項12所述之垂直式靜電放電保護裝置，其中該至少一第二摻雜埋層直接接觸該至少一第二摻雜井區之底部。
  14. 如請求項1所述之垂直式靜電放電保護裝置，其中該重摻雜半導體基板耦接一第一接腳，該至少一第二摻雜井區與該第一重摻雜區經由該外部導體耦接一第二接腳。
  15. 如請求項11所述之垂直式靜電放電保護裝置，其中該重摻雜半導體基板耦接一第一接腳，該至少一第二重摻雜區與該第一重摻雜區經由該外部導體耦接一第二接腳。
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