[go: up one dir, main page]

TWI743201B - 電裝置、三維電容結構以及用於製造三維電容結構的方法 - Google Patents

電裝置、三維電容結構以及用於製造三維電容結構的方法 Download PDF

Info

Publication number
TWI743201B
TWI743201B TW106132108A TW106132108A TWI743201B TW I743201 B TWI743201 B TW I743201B TW 106132108 A TW106132108 A TW 106132108A TW 106132108 A TW106132108 A TW 106132108A TW I743201 B TWI743201 B TW I743201B
Authority
TW
Taiwan
Prior art keywords
electrode
closed loop
substrate
contact
top surface
Prior art date
Application number
TW106132108A
Other languages
English (en)
Other versions
TW201814913A (zh
Inventor
福瑞迪瑞克 維諾恩
珍 芮娜 泰米尼亞
Original Assignee
法商村田整合被動式解決方案公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 法商村田整合被動式解決方案公司 filed Critical 法商村田整合被動式解決方案公司
Publication of TW201814913A publication Critical patent/TW201814913A/zh
Application granted granted Critical
Publication of TWI743201B publication Critical patent/TWI743201B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/01—Manufacture or treatment
    • H10D1/041—Manufacture or treatment of capacitors having no potential barriers
    • H10D1/042—Manufacture or treatment of capacitors having no potential barriers using deposition processes to form electrode extensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G11/00—Hybrid capacitors, i.e. capacitors having different positive and negative electrodes; Electric double-layer [EDL] capacitors; Processes for the manufacture thereof or of parts thereof
    • H01G11/22—Electrodes
    • H01G11/26—Electrodes characterised by their structure, e.g. multi-layered, porosity or surface features
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/01—Manufacture or treatment
    • H10D1/041—Manufacture or treatment of capacitors having no potential barriers
    • H10D1/043—Manufacture or treatment of capacitors having no potential barriers using patterning processes to form electrode extensions, e.g. etching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/62—Capacitors having potential barriers
    • H10D1/66—Conductor-insulator-semiconductor capacitors, e.g. MOS capacitors
    • H10D1/665—Trench conductor-insulator-semiconductor capacitors, e.g. trench MOS capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes
    • H10D1/711—Electrodes having non-planar surfaces, e.g. formed by texturisation
    • H10D1/716—Electrodes having non-planar surfaces, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
    • H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
    • H10D84/212—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Ceramic Capacitors (AREA)
  • Electric Double-Layer Capacitors Or The Like (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)

Abstract

本發明提供一種三維電容結構，其係以從一基板(100)的頂面(S100)處被蝕刻並且形成一規律的分離支柱(10)陣列的一溝槽網絡為基礎。該三維電容結構包括一雙電容層堆疊，其連續延伸在該基板頂面處的該些支柱(10)的頂面上、多個溝槽側壁上、以及一溝槽底部(S101)上。該溝槽網絡經過局部修正以便接觸該雙電容層堆疊的一第二電極，同時確保在該第二電極以及該雙電容層堆疊的一第三電極之間不會發生任何不必要的短路。本發明提供一種在高電容密度和確定沒有不必要短路之間提供改良的取捨關係。

Description

電裝置、三維電容結構以及用於製造三維電容結構的方法
本發明關於一種3D電容結構，其代表三維電容結構；包括此三維電容結構的一種電裝置；以及一種製程。
具有超高電容密度的電容結構已成為諸如電源退耦的應用中的問題。在此些退耦應用中，表面黏著電容經常被施行在印刷電路板層。此些電容與一電子電路並聯被連接至該電源，該電子電路由該電源供電。然而，於此些施行方式中在該些表面黏著電容與該電源之間需要超長的電連接線，並且還要連接至該電路，並且此些連接線產生顯著的等效串聯電感。所以，此些施行方式在需要高拒斥時不適合有效的退耦。
矽埋置式電容結構為該些表面黏著電容的替代技術，並且它們不需要很長的電連接線。因此，等效串聯電感不再係電源退耦應用的問題；但是，矽埋置式電容結構卻呈現高等效串聯電阻，尤其是在三維電容結構中。確切地，該些三維電容結構施行被沉積在溝槽內的電極層，並且因而有下面特點：- 該些溝槽內的電極設計導致該些電極中的電荷的流動距離相當長；- 該些電極層很薄，以便在每一個電極層沉積期間防止該些溝槽堵 塞；以及- 針對該些電極之溝槽中沉積所施行的沉積製程受限於不具有超高導電係數數值的電極材料。
此些特點造成提高該等效串聯電阻。它們對該第二電極來說尤其重要，當於該些溝槽內側和之間使用一雙電容層堆疊時，該第二電極亦稱為中間電極。確切地，雖然產生較高的電容密度數值；不過，雙電容層堆疊卻同時導致較高的等效串聯電阻數值，明確地說，肇因於形成該第二電極的層的小厚度和有限的導電係數。
從基於雙電容層堆疊的三維電容結構的此情況開始已經施行的方式係並聯該第二電極排列一金屬接線網絡，並且根據分散式設計從此接線網絡提供電接點至該第二電極，以便避免該第二電極裡面的電荷的長距離流動。然而，提供複數個電接點至基於雙電容層堆疊的三維電容結構的第二電極卻可能係一困難的問題。其必須移除該些接觸區之位置處的第三電極層。但是，因為該雙電容層堆疊和溝槽設計一致，所以，在該些溝槽的頂端邊緣附近可能在該些第二電極與第三電極之間的發生短路。為避免此些短路，連接至該第二電極層的電接點可位於沒有溝槽的電路部分中。此些電路部分中的電容結構的佈局因而不再為立體，也就是，其係由平行於該電路基板的頂面的電極層構成。因而容易移除此些電路部分內的第三電極並且產生連接至該第二電極的電接點，同時確保在該些第二電極與第三電極之間沒有短路。
然而，提供該些電極層平行於該基板頂面的電路部分會導致電容密度低於三維電容結構。
從最後的情況開始，本發明的一目的係提供全新三維電容結構，其在高電容密度數值和確定不會在雙電容層堆疊的第二電極與第三電極之間發生短路兩者之間具有改良的取捨關係。
為符合此目的或其它目的，本發明的第一觀點係提出一種三維電容結構，其包括：- 一基板；- 一溝槽網絡，沿著垂直於該基板之頂面的深度方向從該基板的一頂面往下延伸至一溝槽底部，該溝槽網絡形成一規律的分離支柱陣列，該些支柱彼此分隔並且各自被平行於該基板頂面的一封閉迴路溝槽圖樣包圍；- 一雙電容層堆疊，整體連續延伸在該基板頂面處的該些支柱的頂面上、平行於該深度方向的溝槽側壁上、以及該溝槽底部上，此雙電容層堆疊從該基板處包括：一第一電極、一第一絕緣層、一第二電極、一第二絕緣層、以及一第三電極；以及- 至少一接觸墊，其沿著該深度方向位於該基板頂面之上，並且被排列成用以電接觸該第二電極。
因此，本發明應用於包含一雙電容層堆疊的三維電容結構，亦稱為雙MIM(代表雙金屬-絕緣層-金屬(double Metal-Insulator-Metal))堆疊。所以，本發明的電容結構的電容密度可以很高。此外，該基板埋置式配置可以有低於離散式表面黏著電容的等效串聯電感數值。
根據本發明的第一特點，以/i/表示，該溝槽網絡在該些支柱 之至少一者(稱為接點支撐支柱)附近不同於該規律的分離支柱陣列，不同處為藉由提供額外基板部以便在該接點支撐支柱旁邊的相鄰支柱之間進行橋接。接著，該些額外基板部和該些相鄰支柱一起形成一封閉迴路溝槽分離部，其包圍該接點支撐支柱並且具有併入於該基板頂面中的一平坦頂部。
根據本發明的第二特點，以/ii/表示，該第一電極、該第一絕緣層、以及該第二電極連續延伸跨越該封閉迴路溝槽分離部的平坦頂部並且連續延伸在位於該接點支撐支柱和該封閉迴路溝槽分離部之間的分離封閉迴路溝槽部裡面，並且還連續延伸在位於該封閉迴路溝槽分離部外面的其它溝槽部裡面。
根據本發明的第三特點，以/iii/表示，該封閉迴路溝槽分離部的平坦頂部至少在一封閉迴路長條帶中沒有該第三電極，該封閉迴路長條帶被併入在此平坦頂部中並且包圍該分離封閉迴路溝槽部和該接點支撐支柱。依此方式，被併入在該分離封閉迴路溝槽部裡面的第三電極的一部分和位於該封閉迴路長條帶外面的該第三電極的另一部分隔離。
最後，根據本發明的第四特點，以/iv/表示，該接觸墊至少在該接點支撐支柱的一部分之上電接觸該第二電極。
因為該封閉迴路長條帶位於該封閉迴路溝槽分離部的平坦頂部上，所以，其能夠確保因而彼此分離並且分別位於該封閉迴路長條帶之內測與外側的第三電極的兩個部分之間的電絕緣。該封閉迴路長條帶能夠藉由施行簡易且良好控制的製程而被生產，例如，蝕刻或遮罩製程。該封閉迴路長條帶的絕緣效用及其生產容易性係因為該封閉迴路溝槽分離部抑制含有該封閉迴路長條帶的表面中的任何不連續性。
接著，如果專屬於接觸該第二電極的接觸墊也不小心接觸該第三電極的話，舉例來說，在該分離的封閉迴路溝槽部的頂端邊緣，不會有任何有害的效應，因為該封閉迴路長條帶確保位於此封閉迴路長條帶內側的第三電極部分以及位於該封閉迴路長條帶外側的第三電極其餘部分之間的隔離。
位於該封閉迴路長條帶內側的第三電極部分不再對電容密度有效，但是，這和整個三維電容結構的有限部分有關。然而，由該封閉迴路長條帶內側的第一電極與第二電極所提供的電容貢獻仍然有效。所以，即使複數個此些接點被提供用以保持低等效串聯電阻數值，因需要接觸該第二電極所導致的電容密度損失仍受到限制。依此方式，本發明在高電容密度數值和低等效串聯電阻數值之間提供最佳的取捨關係。因此，根據本發明的三維電容結構被充分調適成用以達成有效的電源退耦。
一般來說，在本發明，該接點支撐支柱的頂面亦可以至少在具有該第二電極的接觸墊的接觸區內沒有第三電極，並且至少在此接觸區內進一步沒有第二絕緣層。
較佳地，該三維電容結構的第三電極可以沒有任何部分在該封閉迴路長條帶內側延伸平行於該基板頂面，包含該接點支撐支柱的頂面的一部分以及在位於此接點支撐支柱和該封閉迴路溝槽分離部之間的分離的封閉迴路溝槽部之上。
於本發明的較佳施行方式中，該三維電容結構可以進一步包括一電絕緣材料頂層，其被排列在該雙電容層堆疊上。此頂層接著有一孔徑，位於該封閉迴路長條帶的外極限內側並且與該封閉迴路長條帶的此外 極限隔開。接著，該接觸墊可以經由該頂層的該孔徑接觸該第二電極。
一般來說，該基板可以為一半導體基板，尤其是，矽基板。所以，該三維電容結構可以為基板埋置式，不同於表面黏著電容以及位於堆疊在該基板頂面之上的金屬層中的電容。於基板埋置式三維電容結構的情況中，該第一電極可以由該基板的一導電部分(其沿著該基板頂面延伸)、該些溝槽側壁、以及該溝槽底部構成。或者，該第一電極可以包括一導電材料層(其覆蓋該基板頂面)、該些溝槽側壁、以及該溝槽底部。
在彼此隔開分散於該基板頂面的複數個接點支撐支柱中較佳符合特點/i/至/iv/。因此，每一個接點支撐支柱具備包圍此接點支撐支柱的一封閉迴路溝槽分離部，並且具備在一分離的封閉迴路長條帶內以獨立於任何其它接點支撐支柱的方式電接觸同一個接點支撐支柱之上的第二電極的一接觸墊。接著，該三維電容結構可以進一步包括一組導電軌道，位於該基板頂面之上並且被排列成以電並聯排列的方式連接所有該些接觸墊。依此方式，該些導電軌道提供平行於該第二電極的導電路徑，以便降低等效串聯電阻數值。
本發明的第二觀點提供一種電裝置，其包括一電源以及一電路，兩者相連俾使得該電路由該電源供電。根據本發明，該裝置進一步包括一三維電容結構，其係根據本發明的第一觀點並且從該電源處並聯電連接該電路。該三維電容結構以該電源基準為該電路產生有效的退耦功能。
該電路可被整合於一晶粒裡面並且該三維電容結構的基板較佳係被排列成緊密抵住該晶粒。此排列進一步確保該等效串聯電阻的低數值。
最後，本發明的第三觀點提出一種製造三維電容結構的方法，其包括下面步驟：/1/提供一基板，其具有一頂面以及垂直於該頂面的一深度方向；/2/沿著該深度方向從該基板頂面處往下蝕刻一溝槽網絡至一溝槽底部，該溝槽網絡形成一規律的分離支柱陣列，該些支柱彼此分隔並且各自被平行於該基板頂面的一封閉迴路溝槽圖樣包圍；/3/沉積一雙電容層堆疊於該基板上，俾使得此雙電容層堆疊整體連續延伸在該基板頂面處的該些支柱的頂面上、平行於該深度方向的溝槽側壁上、以及該溝槽底部上，該雙電容層堆疊從該基板處包括：一第一電極、一第一絕緣層、一第二電極、一第二絕緣層、以及一第三電極；以及/7/沿著該深度方向形成至少一接觸墊於該基板頂面之上，此接觸墊被排列成用以電接觸該第二電極。
根據本發明，該溝槽網絡於步驟/2/中在該些支柱之至少一者(稱為接點支撐支柱)附近以該規律的分離支柱陣列為基準被修正，留下額外基板部以便在該接點支撐支柱旁邊的相鄰支柱之間進行橋接。依此方式，該些額外基板部和該些相鄰支柱一起形成一封閉迴路溝槽分離部，其包圍該接點支撐支柱並且具有併入於該基板頂面中的一平坦頂部。
除此之外，該方法進一步包括介於步驟/3/與/7/之間的步驟/4/，用以移除至少沿著一封閉迴路長條帶的第三電極，其係併入於該封閉迴路溝槽分離部的平坦頂部中並且包圍該接點支撐支柱，並且還包圍位於該接點支撐支柱與該封閉迴路溝槽分離部之間的一分離的封閉迴路溝槽部。因此，被併入於該分離的封閉迴路溝槽部裡面的第三電極的一部分係 和位於該封閉迴路長條帶外側的該第三電極的另一部分隔離，同時在該平坦頂部上、在該分離的封閉迴路溝槽部裡面、以及該接點支撐支柱之上留下連續的第一電極、第一絕緣層、以及第二電極。
另外，在步驟/7/中，該接觸墊被形成用以電接觸至少在該接點支撐支柱的一部分之上的第二電極。
於本發明的較佳施行方式中，該第三電極可以在步驟/4/中沿著該封閉迴路長條帶並且於具有該第二電極的接觸墊的一接觸區裡面同步被移除。此接觸區接著延伸至少在該接點支撐支柱的一部分之上。該第二絕緣層亦至少在該接觸區裡面被移除。
可能地，延伸平行於該基板頂面的該第三電極的任何部分可以在步驟/4/中於該封閉迴路長條帶內側被移除，包含在該接點支撐支柱的一部分之上以及在位於此接點支撐支柱與該封閉迴路溝槽分離部之間的分離的封閉迴路溝槽部之上。
本發明的方法可以進一步包括在步驟/4/與步驟/7/之間被實施的下面步驟：/5/沉積一電絕緣材料頂層於該雙電容層堆疊上；接著/6/蝕刻一孔徑貫穿此頂層，俾使得該孔徑位於該封閉迴路長條帶的外極限內側並且與該封閉迴路長條帶的此外極限隔開。
接著，該接觸墊可以在步驟/7/中被形成，以便經由該頂層的該孔徑接觸該第二電極。
最後，為降低肇因於該第二電極的等效串聯電阻，複數個接點支撐支柱可以同步被提供彼此隔開於該基板頂面中，俾使得每一個接點 支撐支柱結合包圍此接點支撐支柱的一封閉迴路溝槽分離部，並且結合在一分離的封閉迴路長條帶內以獨立於任何其它接點支撐支柱的方式電接觸同一個接點支撐支柱之上的第二電極的一接觸墊。接著，該方法可以進一步包括下面在步驟/7/後面被實施的步驟：/8/形成一組導電軌道，其位於該基板頂面之上並且被排列成以電並聯排列的方式連接所有該些接觸墊。
1:第一電極
1i:第一絕緣層
2:第二電極
2i:第二絕緣層
3:第三電極
10:支柱
10n:支柱
11:接點支撐支柱
12:基板部分
13:封閉迴路溝槽分離部
14:分離的封閉迴路溝槽部
20:接觸墊
21:金屬軌道
22:絕緣材料頂層
23:絕緣材料層
24:保護層
100:基板
150:區帶
200:三維電容結構
201:電連接部
202:電連接部
300:電子電路
400:外部電源
ASC:短路
B:封閉迴路長條帶
C:雙電容層堆疊
D:深度方向
D1:方向
D2:方向
EI:電絕緣距離
S11:接點支撐支柱頂面
S100:頂面
S101:溝槽底部水平
FT13:平坦頂部
O:孔徑
圖1所示的係用於根據本發明之三維電容結構的基板的透視圖；圖1A所示的係圖1的一部分的放大圖；圖2所示的係以圖1之基板產生的根據本發明的三維電容結構從圖1中所示之平面II繪得的剖視圖；以及圖3代表根據本發明的電裝置。
為清楚起見，出現在此些圖中的元件尺寸並未對應真實大小或大小比例。另外，此些圖式之不同圖式中所示的相同元件符號或記號表示具有相同功能的相同元件。
根據圖1與1A，一半導體基板100具有表示為S100的頂面以及垂直於該頂面S100的深度方向D。基板100可以為矽基板。其係從它的頂面S100處向下蝕刻至一溝槽底部水平S101，平行於該深度方向D，在分散於該基板頂面S100的分離遮罩區域外面。該些遮罩區域係根據規律的二維陣列來分散，其可以具有三角形、正方形、矩形、六角形、…等基底圖樣。依 此方式，由多個分離支柱10組成的一規律二維陣列在該基板100上達成，其對應於該些遮罩區域組成的陣列。一溝槽網絡延伸在所有該些支柱10之間，沿著平行於該基板頂面S100並且表示為D1與D2的方向橫向跨越該基板100，並且亦沿著深度方向D延伸在溝槽底部S101與該深度方向D之間。任何遮罩和蝕刻製程皆可被施行用以形成該溝槽網絡，舉例來說，化學蝕刻製程。一般來說，該支柱剖面形狀可為任何形狀，平行於該頂面S100，但是經過有利的選擇以便為該結構提供機械強度，尤其是抵抗平行於該深度方向D的碎裂。於圖1中所示的本發明實施例中，每一個支柱10有獨特的三點星狀剖面，並且該支柱陣列具有同心的六角形圖樣。
根據本發明特點中其中一者，該規律支柱陣列在該些支柱之至少一者附近被修正，以便隔離包圍此支柱的一封閉迴路溝槽部以及該溝槽網絡的其餘部分。所關心的支柱在說明的通用部分中被稱為接點支撐支柱並且在圖1與1A中係以元件符號11來表示。為達此目的，鄰接該支柱11並且以元件符號10n表示的數個支柱係以額外的基板部分12接合在一起，以便在支柱11附近形成一封閉迴路溝槽分離部13。優點係，該些額外基板部分12係在該溝槽蝕刻步驟之前藉由同時排列多個額外的遮罩部分作為專屬於該些支柱10的遮罩部分而被提供。藉由該封閉迴路溝槽分離部13而與該溝槽網絡的其餘部分分離的封閉迴路溝槽部係以元件符號14來表示。依此方式，當從該支柱11處徑向移動時會形成下面的圖樣：該支柱11被該分離的封閉迴路溝槽部14包圍，而該分離的封閉迴路溝槽部14則被封閉迴路溝槽分離部13包圍，並且接著該支柱陣列以其規律的圖樣延伸。元件符號S11與FT13分別表示接點支撐支柱11的頂面以及封閉迴路溝槽分離部 13的平坦頂部，兩者皆落在基板頂面S100裡面。
較佳地，該支柱陣列以及包括支柱11、封閉迴路溝槽分離部13、以及分離的封閉迴路溝槽部14的溝槽網絡的此修正方式可以重複於該基板表面中彼此分隔的數個位置處。接點支撐支柱的位置可以分散在基板頂面S100，以便形成一支柱子陣列，舉例來說，具有正方形基底圖樣。因此，圖1中，在方向D1，九個支柱中會有一個為接點支撐支柱；而在方向D2，五個支柱中會有一個為接點支撐支柱。
視情況，基板頂面S100中的區帶150可以沒有溝槽。此區帶可以再度藉由調適用於限制該些溝槽蝕刻區域的遮罩而被產生，藉由排列匹配該區帶150所希望之形狀的一連續遮罩區域。該區帶150同樣可以重複於該基板頂面S100中，舉例來說，在該接點支撐支柱子陣列的每一個基底圖樣的中心處。
接著，一雙電容層堆疊C被形成在該溝槽網絡中以及剛才所述的支柱結構上，如圖2中所示。為達此目的，下面的材料層可被形成或被沉積，以便連續性延伸每一者於該些支柱10上(包含該些接點支撐支柱11的頂面S11上以及該些封閉迴路溝槽分離部13的平坦頂部FT13上)、平行於該深度方向D的溝槽側壁上、以及溝槽底部S101上(包含該些分離的封閉迴路溝槽部14)、並且還延伸在該非必要的區帶150上。該雙電容層堆疊C從該基板100處包括依照下面順序相互堆疊的下面層：一第一電極1、一第一絕緣層1i、一第二電極2、一第二絕緣層2i、以及一第三電極3。下面兩個實施例可以為該第一電極1的變化例：沿著該些頂面S11、該些平坦頂部FT13、支柱10的頂面、該些溝槽側壁、以及溝槽底部S101於基板100裡面產 生一增強摻雜層；或者，於該基板100的該些相同表面上沉積一導電的材料層。被沉積用於該第一電極1的導電材料可以為耐火金屬，舉例來說，鎢(W)或鉭(Ta)。第一絕緣層1i可以為由該第一電極1的材料製成的氧化層，或是二氧化矽(SiO2)或二氧化鈦(TiO2)層，或是熟知方式製成的多重介電層。第二電極2亦可以為耐火金屬，並且第二絕緣層2i可以和第一絕緣層1i完全相同。第三電極3可以為一多晶矽層。可能地，該第三電極3可以填充該些溝槽，或者，一額外的填充材料可在該第三電極3的材料之後被沉積用於溝槽填入。該雙電容層堆疊C的該些材料層可以利用低壓製程來沉積，例如，化學氣相沉積或原子層沉積。
區帶150可以專屬於排列連接至該第一電極1及/或該第三電極3的電接點；但是，這和本發明並沒有直接相關。確切地，本發明的一主要問題係以可靠的方式電接觸第二電極2，如現在的解釋。
從基板頂面S100之上接觸雙電容層堆疊C的第二電極2需要移除該第三電極3以及該第二絕緣層2i，以便露出該第二電極2。然而，如果連接至該第二電極2的此接點被產生於該規律支柱陣列的一區帶中的話，這還會導致露出該些溝槽中所含的第三電極3的頂端部分，非常靠近被排列成用於接觸該第二電極2的接觸墊。用於接觸該第二電極2的此接觸墊甚至會重疊溝槽中該第三電極3的該些頂端部分和該接點支撐支柱11的頂面S11齊平並且與該封閉迴路溝槽分離部13的平坦頂部FT13齊平的部分。這會在該第二電極2與該第三電極3之間經由用於接觸該第二電極2的接觸墊導致發生可能的意外短路，這並非所希。出現此些短路可能係因為該些支柱10的剖面大小小於或雷同於該接觸墊，而增加該些支柱10的剖 面大小係不利於電容密度數值。
為解決此問題，專屬用於接觸該第二電極2的該些接觸墊位於該些支柱11(因而被稱為接點支撐支柱)之上。此外，根據本發明特點中另一特點，該第三電極3係沿著該封閉迴路溝槽分離部13的平坦頂部FT13中的一封閉迴路長條帶B(參見圖1、1A、以及2)被移除。此封閉迴路長條帶B能夠全部位於該平坦頂部FT13裡面，因為該溝槽分離部13具有封閉迴路設計。此外，該長條帶B還與被該封閉迴路溝槽分離部13包圍的分離的封閉迴路溝槽部14隔開。接著，在被該封閉迴路長條帶B包圍的區域裡面的第三電極3的任何殘餘部分便不再電接觸位於該封閉迴路長條帶B外面的第三電極3的其餘部分。這特別適用在被併入於該分離的封閉迴路溝槽部14中並且可能意外接觸專屬於該第二電極2之接觸墊的第三電極3部分。此意外短路的位置在圖2中以元件符號ASC表示。
較佳地，該封閉迴路長條帶B向內延伸至少至該分離的封閉迴路溝槽部14的周圍側壁。圖2中具有元件符號EI的雙箭頭表示在位於該分離的封閉迴路溝槽部14裡面的第三電極3部分以及位於該封閉迴路長條帶B徑向外側的第三電極3其餘部分之間所產生的電絕緣距離。此電絕緣距離EI防止被併入於該分離的封閉迴路溝槽部14中的第三電極3部分以及專屬於接觸該第二電極2的接觸墊之間意外接觸的任何電氣短路效應(參見圖2中元件符號ASC所示的位置)。
最佳地，該第三電極3在被併入於該封閉迴路長條帶B裡面的整個區域中被移除，其包含在該長條帶B內部的封閉迴路溝槽分離部13的平坦頂部FT13的一部分裡面，但是也包含該接點支撐支柱11的頂面 S11，並且還可能包含該分離的封閉迴路溝槽部14之上的一區帶，在此區帶中可能以受控不足的方式被移除，但是沒有如已解釋般的電氣效應。
從該基板頂面S100連接至該第二電極2的電接點接著會以常見方式被產生。一絕緣材料頂層22係先被沉積在該電容結構C上。此頂層22可為利用LPCVD製程(其代表低壓化學氣相沉積製程)沉積的二氧化矽。一孔徑O被提供在該頂層22中，以便露出該第二絕緣層2i。接著，此第二絕緣層2i在該孔徑O中被移除，並且因而經由該孔徑O露出該第二電極2。
而後會以本技術中眾所熟知的方式產生第一與第二金屬層，通常稱為Metal1與Metal2。
該第一金屬層包括一接觸墊20以及一絕緣材料層23，該接觸墊20經由孔徑O電接觸該第二電極2。該接觸墊20可以利用諸如蒸發、濺鍍、或是CVD的製程所沉積的鋁(Al)製成。該孔徑O因而限制該接觸墊20與該第二電極2之間的接觸區。可能地，此接觸區可以延伸至該分離的封閉迴路溝槽部14，該第三電極3的頂端部分於該處和該頂面S100齊平。但是，會發生在此位置的意外接觸(如圖2中的箭頭ASC所示)因為該電絕緣EI的關係而在該封閉迴路長條帶B之外沒有任何電氣效應。層23可以為利用PECVD製程(其代表電漿增強化學氣相沉積製程)所沉積的二氧化矽層。實際上，一分離的接觸墊20係依此方式被形成在每一個接點支撐支柱11之上。
該第二金屬層包括至少一金屬軌道21以及一保護層24，該金屬軌道電接觸數個接觸墊20。該保護層24可以為再次利用PECVD製程所沉積的氮化矽(Si3N4)層。該(些)金屬軌道21可以為鋁質軌道，可能係利用 和針對該第一金屬層中的接觸墊所施行的相同製程所達成。該(些)金屬軌道21連接數個或全部接觸墊20，以便形成連接至該第二電極2的一組多個電接點，它們分散在整個雙電容層堆疊C並且並聯連接。依此方式，該第二電極2對該電容結構C之等效串聯電阻的貢獻度會降低。
從剛才所述的製程中看見，在該雙電容層堆疊C裡面由通過第二絕緣層2i面向該第二電極2的第三電極3所形成的電容單元在該封閉迴路長條帶B裡面受到局部性抑制。然而，存在於該雙電容層堆疊C裡面由通過第一絕緣層1i面向該第一電極1的第二電極2所形成的另一電容單元則在每一個電接點之下連續延伸至該第二電極2。明確地說，後面的電容單元在每一個分離的封閉迴路溝槽部14裡面延續延伸跨越每一個封閉迴路溝槽分離部13的平坦頂部FT13，並且跨越每一個接點支撐支柱11的頂面S11。依此方式可以達成高電容密度數值。
元件符號200表示依此達成的三維電容結構。其可以作為如圖3中所示之電裝置裡面的退耦電容。其包括一實用的電子電路300，以CIRCUIT所表示，其係由一外部電源400供電。明確地說，電路300的至少一部分可被整合在一晶粒裡面。接著，該三維電容結構200以實際上從電源400供電的方式並聯連接該電路300。優點係，該三維電容結構200的基板100可被排列成靠近電路300的晶粒，電連接部201與202可被排列在電路300的晶粒與該三維電容結構200之間。連接部201與202的連接設計可被較佳施行為連接長度很短並且連接面積很寬。它們在圖3中雖然表示為中間的表面接觸墊；但是，亦可替代使用諸如焊接凸塊的其它連接設計。依此方式，三維電容結構200提供一種有效的退耦功能，在圖3中以 DECOUPL表示。當電源400係要被並聯供電的數個實用電路共用時，此退耦效率可以特別有利。當實用電路300的功率消耗呈現電力突發時，此退耦效率同樣有優點。
本發明亦可應用於包括彼此堆疊的三個以上電極的電容層堆疊，舉例來說，對應於三電容層堆疊的四個電極。接著，額外的封閉迴路溝槽分離部可以同心排列的方式被提供在每一個接點支撐支柱周圍。在雙電容層堆疊的案例之外，其中一個此封閉迴路溝槽分離部可專屬用以避免意外短路至該電容層堆疊的每一個額外的中間電極。因此，除了該接點支撐支柱之外還能夠在內側的封閉迴路溝槽分離部的平坦頂部排列一分離的電接點連接至每一個中間電極。
10:支柱
10n:支柱
11:接點支撐支柱
12:基板部分
13:封閉迴路溝槽分離部
14:分離的封閉迴路溝槽部
100:基板
150:區帶
B:封閉迴路長條帶
D:深度方向
D1:方向
D2:方向
S11:接點支撐支柱頂面
S100:頂面
FT13:平坦頂部

Claims (15)

  1. 一種三維電容結構(200)，其包括：一基板(100)；一溝槽網絡，沿著垂直於該基板(100)之頂面(S 100)的深度方向(D)從該基板的一頂面往下延伸至一溝槽底部(S 101)，該溝槽網絡形成一規律的分離支柱(10)陣列，該等支柱彼此分隔並且各自被平行於該基板頂面的一封閉迴路溝槽圖樣包圍；一雙電容層堆疊(C)，整體連續延伸在該基板頂面(S 100)處的該等支柱(10)的頂面上、平行於該深度方向(D)的溝槽側壁上、以及該溝槽底部上(S 101)，該雙電容層堆疊從該基板處包括：一第一電極(1)、一第一絕緣層(1i)、一第二電極(2)、一第二絕緣層(2i)、以及一第三電極(3)；以及至少一接觸墊(20)，其沿著該深度方向(D)位於該基板頂面(S 100)之上，並且被排列成用以電接觸該第二電極(2)，特徵為符合下面特點：/i/該溝槽網絡在該等支柱之至少一者(稱為接點支撐支柱(11))附近不同於該規律的分離支柱(10)陣列，不同處為藉由提供額外基板部(12)以便在該接點支撐支柱旁邊的相鄰支柱(10n)之間進行橋接，俾使得該等額外基板部和該等相鄰支柱一起形成一封閉迴路溝槽分離部(13)，其包圍該接點支撐支柱並且具有併入於該基板頂面(S 100)中的一平坦頂部(FT 13)；/ii/該第一電極(1)、該第一絕緣層(1i)、以及該第二電極(2)連續延伸跨越該封閉迴路溝槽分離部(13)的平坦頂部(FT 13)並且連續延伸在位於該接點支撐支柱(11)和該封閉迴路溝槽分離部之間的分離封閉迴路溝槽部(14)裡面， 並且還連續延伸在位於該封閉迴路溝槽分離部外面的其它溝槽部裡面；/iii/該封閉迴路溝槽分離部(13)的平坦頂部(FT 13)至少在一封閉迴路長條帶(B)中沒有該第三電極(3)，該封閉迴路長條帶(B)被併入在該平坦頂部中並且包圍該分離封閉迴路溝槽部(14)和該接點支撐支柱(11)，俾使得被併入在該分離封閉迴路溝槽部裡面的第三電極的一部分和位於該封閉迴路長條帶外面的該第三電極的另一部分隔離；以及/iv/該接觸墊(20)至少在該接點支撐支柱(11)的一部分之上電接觸該第二電極(2)。
  2. 根據申請專利範圍第1項的三維電容結構(200)，其中，該接點支撐支柱(11)的頂面(S 11)至少在具有該第二電極(2)的接觸墊(20)的接觸區裡面同樣沒有該第三電極(3)，並且至少在該接觸區裡面進一步沒有該第二絕緣層(2i)。
  3. 根據申請專利範圍第1或2項的三維電容結構(200)，該第三電極(3)可以沒有任何部分在該封閉迴路長條帶(B)內側延伸平行於該基板頂面(S 100)，包含該接點支撐支柱(11)的頂面(S 11)的一部分以及在位於該接點支撐支柱和該封閉迴路溝槽分離部(13)之間的分離的封閉迴路溝槽部(14)之上。
  4. 根據申請專利範圍第1或2項的三維電容結構(200)，其進一步包括一電絕緣材料頂層(22)，其被排列在該雙電容層堆疊(C)上，該頂層有一孔徑(O)，其位於該封閉迴路長條帶(B)的外極限內側並且與該封閉迴路長條帶的該外極限隔開，以及該接觸墊(20)經由該頂層的該孔徑接觸該第二電極(2)。
  5. 根據申請專利範圍第1或2項的三維電容結構(200)，其中，該基板(100)係一半導體基板，尤其是一矽基板。
  6. 根據申請專利範圍第5項的三維電容結構(200)，其中，該第一電極(1)係由該基板(100)的一導電部分(其沿著該基板頂面(S 100)延伸)、該等溝槽側壁、以及該溝槽底部(S 101)構成。
  7. 根據申請專利範圍第5項的三維電容結構(200)，其中，該第一電極(1)包括一導電材料層(其覆蓋該基板頂面(S 100))、該等溝槽側壁、以及該溝槽底部(S 101)。
  8. 根據申請專利範圍第1或2項的三維電容結構(200)，其中，在彼此隔開分散於該基板頂面(S 100)的複數個接點支撐支柱(11)中符合特點/i/至/iv/，因此，每一個接點支撐支柱具備包圍該接點支撐支柱的一封閉迴路溝槽分離部(13)，並且具備在一分離的封閉迴路長條帶內以獨立於任何其它接點支撐支柱的方式電接觸該接點支撐支柱之上的第二電極(2)的一接觸墊(20)，以及該三維電容結構(200)進一步包括一組導電軌道(21)，位於該基板頂面(S 100)之上並且被排列成以電並聯排列的方式連接所有該等接觸墊。
  9. 一種電裝置，其包括一電源(400)以及一電路(300)，它們相連俾使得該電路由該電源供電，特徵為，該裝置進一步包括根據申請專利範圍第1至8項的三維電容結構(200)，該三維電容結構從該電源處並聯電連接該電路。
  10. 根據申請專利範圍第9項的電裝置，其中，該電路(300)被整合於一晶粒裡面並且該三維電容結構(200)的基板(100)被排列成緊密抵住該晶粒。此排列進一步確保該等效串聯電阻的低數值。
  11. 一種用於製造三維電容結構(200)的方法，其包括下面步驟：/1/提供一基板(100)，其具有一頂面(S 100)以及垂直於該頂面的一深度方向(D)； /2/沿著該深度方向(D)從該基板頂面(S 100)處往下蝕刻一溝槽網絡至一溝槽底部(S 101)，該溝槽網絡形成一規律的分離支柱(10)陣列，該等支柱彼此分隔並且各自被平行於該基板頂面的一封閉迴路溝槽圖樣包圍；/3/沉積一雙電容層堆疊(C)於該基板(100)上，俾使得該雙電容層堆疊整體連續延伸在該基板頂面(S 100)處的該等支柱(10)的頂面上、平行於該深度方向(D)的溝槽側壁上、以及該溝槽底部(S 101)上，該雙電容層堆疊從該基板處包括：一第一電極(1)、一第一絕緣層(1i)、一第二電極(2)、一第二絕緣層(2i)、以及一第三電極(3)；以及/7/沿著該深度方向(D)形成至少一接觸墊(20)於該基板頂面(S 100)之上，該至少一接觸墊被排列成用以電接觸該第二電極(2)，特徵為：於步驟/2/中，該溝槽網絡在該等支柱之至少一者(稱為接點支撐支柱(11))附近以該規律的分離支柱(10)陣列為基準被修正，留下額外基板部(12)以便在該接點支撐支柱旁邊的相鄰支柱(10n)之間進行橋接，俾使得該等額外基板部和該等相鄰支柱一起形成一封閉迴路溝槽分離部(13)，其包圍該接點支撐支柱並且具有併入於該基板頂面(S 100)中的一平坦頂部(FT 13)；該方法進一步包括介於步驟/3/與/7/之間的步驟/4/，用以移除至少沿著一封閉迴路長條帶(B)的第三電極(3)，其係併入於該封閉迴路溝槽分離部(13)的平坦頂部(FT 13)中並且包圍該接點支撐支柱(11)，並且還包圍位於該接點支撐支柱與該封閉迴路溝槽分離部之間的一分離的封閉迴路溝槽部(14)，因此，被併入於該分離的封閉迴路溝槽部裡面的第三電極(3)的一部分係和位於該封閉迴路長條帶外側的該第三電極的另一部分隔離，同時在該平坦頂 部上、在該分離的封閉迴路溝槽部裡面、以及該接點支撐支柱之上留下連續的第一電極(1)、第一絕緣層(1i)、以及第二電極(2)；以及在步驟/7/中，該接觸墊(20)被形成用以電接觸至少在該接點支撐支柱(11)的一部分之上的第二電極(2)。
  12. 根據申請專利範圍第11項的方法，其中，該第三電極(3)在步驟/4/中沿著該封閉迴路長條帶(B)並且於具有該第二電極的接觸墊(20)的一接觸區裡面同步被移除，該接觸區延伸至少在該接點支撐支柱(11)之上，且其中，該第二絕緣層(2i)亦至少在該接觸區裡面被移除。
  13. 根據申請專利範圍第11或12項的方法，其中，延伸平行於該基板頂面(S 100)的該第三電極(3)的任何部分在步驟/4/中於該封閉迴路長條帶(B)內側被移除，包含在該接點支撐支柱(11)的一部分之上以及在位於該接點支撐支柱與該封閉迴路溝槽分離部(13)之間的分離的封閉迴路溝槽部(14)之上。
  14. 根據申請專利範圍第11或12項的方法，其進一步包括在步驟/4/與步驟/7/之間被實施的下面步驟：/5/沉積一電絕緣材料頂層(22)於該雙電容層堆疊(C)上；接著/6/蝕刻一孔徑(O)貫穿該頂層(22)，俾使得該孔徑位於該封閉迴路長條帶(B)的外極限內側並且與該封閉迴路長條帶的該外極限隔開，以及該接觸墊(20)係在步驟/7/中被形成，以便經由該頂層(22)的該孔徑(O)接觸該第二電極(2)。
  15. 根據申請專利範圍第11或12項的方法，其中，複數個接點支撐支柱(11)同步被提供彼此隔開於該基板頂面(S 100)中，俾使得每一個接點支撐支柱結合包圍該接點支撐支柱的一封閉迴路溝槽分離部(13)，並且結合在一分 離的封閉迴路長條帶內以獨立於任何其它接點支撐支柱的方式電接觸該接點支撐支柱之上的第二電極(2)的一接觸墊(20)，以及該方法進一步包括下面在步驟/7/後面被實施的步驟：/8/形成一組導電軌道(21)，其位於該基板頂面(S 100)之上並且被排列成以電並聯排列的方式連接所有該等接觸墊(200)。
TW106132108A 2016-09-20 2017-09-19 電裝置、三維電容結構以及用於製造三維電容結構的方法 TWI743201B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP16306200.3A EP3297024A1 (en) 2016-09-20 2016-09-20 3d-capacitor structure
EP16306200.3 2016-09-20
??16306200.3 2016-09-20

Publications (2)

Publication Number Publication Date
TW201814913A TW201814913A (zh) 2018-04-16
TWI743201B true TWI743201B (zh) 2021-10-21

Family

ID=57321244

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106132108A TWI743201B (zh) 2016-09-20 2017-09-19 電裝置、三維電容結構以及用於製造三維電容結構的方法

Country Status (6)

Country Link
US (1) US10403710B2 (zh)
EP (2) EP3297024A1 (zh)
JP (1) JP6609712B2 (zh)
CN (1) CN109075164B (zh)
TW (1) TWI743201B (zh)
WO (1) WO2018054828A1 (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3561859B1 (en) * 2018-04-26 2020-11-25 Murata Manufacturing Co., Ltd. Electronic product comprising a component having triskelion-pillars, and corresponding fabrication method
FR3093592B1 (fr) * 2019-03-04 2021-05-07 St Microelectronics Tours Sas Circuit intégré comportant un condensateur tridimensionnel
CN111937144B (zh) * 2019-03-13 2022-06-14 深圳市汇顶科技股份有限公司 电容器及其制作方法
WO2020217850A1 (ja) * 2019-04-24 2020-10-29 株式会社村田製作所 キャパシタ
WO2020237543A1 (zh) * 2019-05-29 2020-12-03 深圳市汇顶科技股份有限公司 电容器及其制备方法
US11342125B2 (en) * 2019-08-09 2022-05-24 Rohm Co., Ltd. Chip component
US11004785B2 (en) * 2019-08-21 2021-05-11 Stmicroelectronics (Rousset) Sas Co-integrated vertically structured capacitive element and fabrication process
CN113497037B (zh) * 2020-03-20 2023-07-04 长鑫存储技术有限公司 双面电容结构及其形成方法
US12094891B2 (en) * 2020-07-13 2024-09-17 Drs Network & Imaging Systems, Llc High-density capacitor for focal plane arrays
US11756988B2 (en) * 2020-08-20 2023-09-12 Nanya Technology Corporation Semiconductor structure and method for fabricating the same
US11869932B2 (en) 2020-09-10 2024-01-09 Changxin Memory Technologies, Inc. Manufacturing method of capacitive structure, and capacitor
US11784216B2 (en) 2020-09-10 2023-10-10 Changxin Memory Technologies, Inc. Manufacturing method of capacitive structure, and capacitor
CN114334832B (zh) * 2020-09-29 2025-01-14 长鑫存储技术有限公司 半导体结构及其形成方法
TWI799061B (zh) 2022-01-07 2023-04-11 力晶積成電子製造股份有限公司 電容器結構及其製造方法
JP7676334B2 (ja) * 2022-01-28 2025-05-14 株式会社村田製作所 電子部品、電子回路および電子部品の製造方法
EP4283692A1 (en) * 2022-05-27 2023-11-29 Melexis Technologies NV Trench capacitor with reduced mechanical stress
EP4283693A1 (en) 2022-05-27 2023-11-29 Melexis Technologies NV Trench capacitors
CN117423548B (zh) * 2023-12-19 2024-03-29 广州天极电子科技股份有限公司 一种电容器衬底、高容量密度电容器及其制造方法
CN117878106B (zh) * 2024-03-12 2024-05-28 苏州苏纳光电有限公司 硅电容电极结构及硅电容

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100230787A1 (en) * 2006-05-02 2010-09-16 Nxp B.V. Electric device comprising an improved electrode
US20110180931A1 (en) * 2008-09-30 2011-07-28 Nxp B.V. Robust high aspect ratio semiconductor device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH088341B2 (ja) * 1989-10-06 1996-01-29 三菱電機株式会社 半導体記憶装置
DE10158798A1 (de) * 2001-11-30 2003-06-18 Infineon Technologies Ag Kondensator und Verfahren zum Herstellen eines Kondensators
US20060202250A1 (en) * 2005-03-10 2006-09-14 Thomas Hecht Storage capacitor, array of storage capacitors and memory cell array
EP1949418A2 (en) * 2005-11-08 2008-07-30 Nxp B.V. Integrated capacitor arrangement for ultrahigh capacitance values
JP2009246180A (ja) 2008-03-31 2009-10-22 Tdk Corp 薄膜コンデンサ
TW201007930A (en) * 2008-08-07 2010-02-16 Nanya Technology Corp Dynamic random access memory structure, array thereof, and method of making the same
US9178080B2 (en) * 2012-11-26 2015-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Deep trench structure for high density capacitor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100230787A1 (en) * 2006-05-02 2010-09-16 Nxp B.V. Electric device comprising an improved electrode
US20110180931A1 (en) * 2008-09-30 2011-07-28 Nxp B.V. Robust high aspect ratio semiconductor device

Also Published As

Publication number Publication date
EP3297024A1 (en) 2018-03-21
EP3446333A1 (en) 2019-02-27
EP3446333B1 (en) 2019-10-23
JP6609712B2 (ja) 2019-11-20
US20190035880A1 (en) 2019-01-31
WO2018054828A1 (en) 2018-03-29
TW201814913A (zh) 2018-04-16
CN109075164A (zh) 2018-12-21
US10403710B2 (en) 2019-09-03
JP2019522890A (ja) 2019-08-15
CN109075164B (zh) 2023-04-18

Similar Documents

Publication Publication Date Title
TWI743201B (zh) 電裝置、三維電容結構以及用於製造三維電容結構的方法
TWI814935B (zh) 半導體裝置
JP5405322B2 (ja) トレンチコンデンサを備えた半導体装置とその製造方法
CN109192728A (zh) 动态随机存取存储器及其制造方法
JP2006261403A (ja) 半導体装置
CN102569250A (zh) 高密度电容器及其电极引出方法
TWI671885B (zh) 記憶體裝置及其製造方法
CN103247592B (zh) Mom电容器及其制作方法
WO2014178328A1 (ja) 半導体装置及び半導体装置の製造方法
CN105632897A (zh) 一种mim电容及其制备方法
CN100490148C (zh) 降低半导体电容的漏电流的方法与相关的装置
CN102376535B (zh) 半导体元件及其制造方法
TW202339317A (zh) 包括電容器的積體電路及其形成方法
JP5107499B2 (ja) 半導体装置
TW201706988A (zh) 記憶元件及其製造方法
KR101128726B1 (ko) 가변형 ｍｉｍ 커패시터 제조방법
WO2022241962A1 (zh) 芯片、存储器及芯片的制备方法
TWI579849B (zh) 記憶元件及其製造方法
US9048238B1 (en) Integrated circuit device with a connector access region and method for making thereof
US11792974B2 (en) Semiconductor structure and manufacturing method thereof
TWI530975B (zh) 無環溝結構之記憶體電容的製造方法
CN113517273B (zh) 电容器阵列结构及其制备方法和半导体存储器件
JP2012222197A (ja) 半導体集積回路装置及びその製造方法
TW202508080A (zh) 積體裝置、電容器陣列及在積體裝置中形成多個電容器的方法
KR101129862B1 (ko) 반도체 소자 및 그 제조 방법