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TWI742781B - 半導體記憶裝置 - Google Patents

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TWI742781B
TWI742781B TW109125413A TW109125413A TWI742781B TW I742781 B TWI742781 B TW I742781B TW 109125413 A TW109125413 A TW 109125413A TW 109125413 A TW109125413 A TW 109125413A TW I742781 B TWI742781 B TW I742781B
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line
memory device
semiconductor memory
transistor
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Inventor
鈴木慎二
Original Assignee
日商鎧俠股份有限公司
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Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
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Abstract

實施方式提供一種提高寫入記憶胞電晶體之資料可靠性之半導體記憶裝置。 實施方式之半導體記憶裝置包括第1至第4記憶胞電晶體、第1及第2位元線BLprog及BLinh、第1至第3選擇閘極線SGDsel、SGDusel及SGS、第1及第2字元線WLsel及WLusel、以及控制器。控制器於程序循環中，依次執行編程動作、恢復動作、及驗證動作。控制器於恢復動作之第1時刻，對第1選擇閘極線施加第1電壓VSGD，對第3選擇閘極線施加低於第1電壓之第2電壓VSS，對第1位元線施加第1電壓與第2電壓之間之第3電壓VSL。第1字元線與第2字元線於基板之上方，於與基板表面交叉之方向相互分離設置。

Description

半導體記憶裝置
實施方式係關於一種半導體記憶裝置。
已知一種能夠非揮發性地記憶資料之NAND(Not And，反及)型快閃記憶體。
本發明所欲解決之課題在於提供一種提高寫入至記憶胞電晶體之資料之可靠性之半導體記憶裝置。
實施方式之半導體記憶裝置具有第1及第2汲極選擇電晶體、第1及第2源極選擇電晶體、第1至第4記憶胞電晶體、第1及第2位元線、第1至第3選擇閘極線、第1及第2字元線、以及控制器。第1及第2記憶胞電晶體連接於第1汲極選擇電晶體與第1源極選擇電晶體之間。第3及第4記憶胞電晶體連接於第2汲極選擇電晶體與第2源極選擇電晶體之間。第1及第2位元線分別連接於第1及第2汲極選擇電晶體。第1選擇閘極線連接於第1汲極選擇電晶體。第2選擇閘極線連接於第2汲極選擇電晶體。第3選擇閘極線連接於第1及第2源極選擇電晶體。第1字元線連接於第1及第3記憶胞電晶體。第2字元線連接於第2及第4記憶胞電晶體。控制器執行包括複數次程序循環之寫入動作。控制器於程序循環中，依次執行編程動作、恢復動作、及驗證動作。於第1記憶胞電晶體之寫入動作中，控制器於恢復動作之第1時刻，對第1選擇閘極線施加第1電壓，對第3選擇閘極線施加低於第1電壓之第2電壓，對第1位元線施加第1電壓與第2電壓之間之第3電壓。第1字元線與第2字元線於基板之上方，於與基板表面交叉之方向相互分離設置。
以下，參照圖式對實施方式進行說明。各實施方式例示用於將發明之技術思想具體化之裝置或方法。圖式為模式性或概念性者，各圖式之尺寸及比率等不一定和現實者相同。本發明之技術思想並不受構成要素之形狀、構造、配置等特定。
再者，於以下之說明中，對於具有大致相同之功能及構成之構成要素，標註相同符號。構成參照符號之文字後之數字用於區分可藉由包含相同文字之參照符號進行參照且具有相同構成之各要素。於不需要相互區分由包含相同文字之參照符號所示之要素之情形時，該等要素分別由僅包含文字之參照符號參照。
[1]第1實施方式 以下，對第1實施方式之半導體記憶裝置1進行說明。
[1-1]半導體記憶裝置1之構成 [1-1-1]半導體記憶裝置1之整體構成 圖1表示第1實施方式之半導體記憶裝置1之構成例。半導體記憶裝置1係能夠非揮發性地記憶資料之NAND型快閃記憶體，可由外部之記憶控制器2控制。如圖1所示，半導體記憶裝置1具備例如記憶胞陣列10、指令暫存器11、位址暫存器12、定序器13、驅動器模組14、列解碼器模組15、以及感測放大器模組16。
記憶胞陣列10包括複數個區塊BLK0～BLKn(n為1以上之整數)。區塊BLK包括能夠非揮發性地記憶資料之複數個記憶胞之集合，例如用作資料之抹除單位。又，於記憶胞陣列10設有複數個位元線及複數個字元線。各記憶胞例如與1根位元線及1根字元線建立關聯。關於記憶胞陣列10之詳細構成將於下文進行敍述。
指令暫存器11保持由半導體記憶裝置1從記憶控制器2接收之指令CMD。指令CMD例如包含使定序器13執行讀出動作、寫入動作、抹除動作等之命令。
位址暫存器12保持半導體記憶裝置1從記憶控制器2接收之位址資訊ADD。位址資訊ADD例如包括區塊位址BAd、頁位址PAd、及行位址CAd。例如，區塊位址BAd、頁位址PAd、及行位址CAd分別用於區塊BLK、字元線、及位元線之選擇。
定序器13控制半導體記憶裝置1整體之動作。例如，定序器13基於保持於指令暫存器11之指令CMD控制驅動器模組14、列解碼器模組15、及感測放大器模組16等，執行讀出動作、寫入動作、抹除動作等。
驅動器模組14生成讀出動作、寫入動作、抹除動作等中使用之電壓。並且，驅動器模組14例如基於位址暫存器12中保持之頁位址PAd，向與所選擇之字元線對應之信號線施加生成之電壓。
列解碼器模組15基於位址暫存器12中保持之區塊位址BAd，選擇對應之記憶胞陣列10內之1個區塊BLK。並且，列解碼器模組15例如將施加於與所選擇之字元線對應之信號線之電壓傳送至所選擇之區塊BLK內之所選擇之字元線。
感測放大器模組16於寫入動作中，根據從記憶控制器2接收之寫入資料DAT，向各位元線施加所需之電壓。又，感測放大器模組16於讀出動作中，基於位元線之電壓來判定記憶胞中記憶之資料，將判定結果作為讀出資料DAT傳送至記憶控制器2。
半導體記憶裝置1與記憶控制器2之間之通信例如支持NAND介面規格。例如，於半導體記憶裝置1與記憶控制器2之間之通信中，使用指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、讀取賦能信號REn、就緒/忙碌信號RBn、及輸入輸出信號I/O。
指令鎖存賦能信號CLE係表示半導體記憶裝置1所接收之輸入輸出信號I/O為指令CMD之信號。位址鎖存賦能信號ALE係表示半導體記憶裝置1所接收之輸入輸出信號I/O為位址資訊ADD之信號。寫入賦能信號WEn係向半導體記憶裝置1命令輸入輸出信號I/O之輸入之信號。讀取賦能信號REn係向半導體記憶裝置1命令輸入輸出信號I/O之輸出之信號。就緒/忙碌信號RBn係向記憶控制器2通知半導體記憶裝置1為就緒狀態及忙碌狀態之哪一個之信號。就緒狀態為半導體記憶裝置1受理命令之狀態，忙碌狀態為半導體記憶裝置1未受理命令之狀態。輸入輸出信號I/O例如為8位元寬度之信號，可包括指令CMD、位址資訊ADD、資料DAT等。
以上所說明之半導體記憶裝置1及記憶控制器2亦可組合構成1個半導體裝置。作為這種半導體裝置，例如可列舉如SDTM 卡之記憶卡、或SSD(solid state drive，固態磁碟)等。
[1-1-2]半導體記憶裝置1之電路構成 (關於記憶胞陣列10之電路構成) 圖2中擷取記憶胞陣列10中所包含之複數個區塊BLK中之1個區塊BLK，來表示第1實施方式之半導體記憶裝置1所具備之記憶胞陣列10之電路構成之一例。如圖2所示，區塊BLK例如包括4個串單元SU0～SU3。
各串單元SU包括分別與位元線BL0～BLm(m為1以上之整數)建立關聯之複數個NAND串NS。各NAND串NS例如包括記憶胞電晶體MT0～MT7、以及選擇電晶體ST1及ST2。記憶胞電晶體MT包括控制閘極及電荷儲存層，非揮發性地保持資料。選擇電晶體ST1及ST2各自用於各種動作時之串單元SU之選擇。
於各NAND串NS中，記憶胞電晶體MT0～MT7串聯連接。選擇電晶體ST1之汲極連接於相關聯之位元線BL，選擇電晶體ST1之源極連接於串聯連接之記憶胞電晶體MT0～MT7之一端。選擇電晶體ST2之汲極連接於串聯連接之記憶胞電晶體MT0～MT7之另一端。選擇電晶體ST2之源極連接於源極線SL。
於相同區塊BLK中，記憶胞電晶體MT0～MT7之控制閘極分別共通連接於字元線WL0～WL7。串單元SU0～SU3內之各選擇電晶體ST1之閘極分別共通連接於選擇閘極線SGD0～SGD3。相同區塊BLK中所包含之選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。
於以上所說明之記憶胞陣列10之電路構成中，位元線BL由各串單元SU中分配有相同行位址之NAND串NS所共享。源極線SL例如於複數個區塊BLK間共享。
於1個串單元SU內連接於共通之字元線WL之複數個記憶胞電晶體MT之集合例如稱為胞單元CU。例如，將包含各自記憶1位元資料之記憶胞電晶體MT之胞單元CU之記憶容量定義為“1頁資料”。胞單元CU根據記憶胞電晶體MT所記憶之資料之位元數，可具有2頁資料以上之記憶容量。
再者，第1實施方式之半導體記憶裝置1所具備之記憶胞陣列10之電路構成並不限定於以上所說明之構成。例如，各區塊BLK所包含之串單元SU之個數、或各NAND串NS所包含之記憶胞電晶體MT以及選擇電晶體ST1及ST2之個數可分別為任意個數。
(關於列解碼器模組15之電路構成) 圖3表示第1實施方式之半導體記憶裝置1所具備之列解碼器模組15之電路構成之一例。如圖3所示，列解碼器模組15例如包括列解碼器RD0～RDn，經由信號線CG0～CG7、SGDD0～SGDD3、SGSD、USGD、及USGS連接於驅動器模組14。
以下，著眼於對應於區塊BLK0之列解碼器RD0，對列解碼器RD之詳細之電路構成進行說明。列解碼器RD例如包括區塊解碼器BD、傳送閘極線TG及bTG、以及電晶體TR0～TR17。
區塊解碼器BD對區塊位址BAd進行解碼。並且，區塊解碼器BD基於解碼結果向各個傳送閘極線TG及bTG施加特定之電壓。施加於傳送閘極線TG之電壓與施加於傳送閘極線bTG之電壓處於互補關係。換言之，於傳送閘極線bTG輸入傳送閘極線TG之反轉信號。
電晶體TR0～TR17分別為高耐壓之N型MOS電晶體。電晶體TR0～TR12之各自之閘極共通連接於傳送閘極線TG。電晶體TR13～TR17之各自之閘極共通連接於傳送閘極線bTG。又，各電晶體TR連接於自驅動器模組14配線之信號線、與設於對應之區塊BLK之配線之間。
具體而言，電晶體TR0之汲極連接於信號線SGSD。電晶體TR0之源極連接於選擇閘極線SGS。電晶體TR1～TR8各自之汲極分別連接於信號線CG0～CG7。電晶體TR1～TR8各自之源極分別連接於字元線WL0～WL7。電晶體TR9～TR12各自之汲極分別連接於信號線SGDD0～SGDD3。電晶體TR9～TR12各自之源極分別連接於選擇閘極線SGD0～SGD3。電晶體TR13之汲極連接於信號線USGS。電晶體TR13之源極連接於選擇閘極線SGS。電晶體TR14～TR17各自之汲極共通連接於信號線USGD。電晶體TR14～TR17各自之源極分別連接於選擇閘極線SGD0～SGD3。
也就是說，信號線CG0～CG7用作複數個區塊BLK間共享之全局字元線，字元線WL0～WL7用作設於每一區塊BLK之局部字元線。又，信號線SGDD0～SGDD3以及SGSD用作複數個區塊BLK間共享之全局傳送閘極線，選擇閘極線SGD0～SGD3以及SGS用作設於每一區塊BLK之局部傳送閘極線。
藉由以上之構成，列解碼器模組15能夠選擇區塊BLK。具體而言，於各種動作時，對應於所選擇之區塊BLK之區塊解碼器BD將“H”位準及“L”位準之電壓分別施加於傳送閘極線TG及bTG，對應於非選擇之區塊BLK之區塊解碼器BD將“L”位準及“H”位準之電壓分別施加於傳送閘極線TG及bTG。
再者，以上所說明之列解碼器模組15之電路構成始終為一例，能夠進行適當變更。例如，列解碼器模組15所包含之電晶體TR的個數基於設於各區塊BLK之配線之根數來設計個數。
(關於感測放大器模組16之電路構成) 圖4表示第1實施方式之半導體記憶裝置1所具備之感測放大器模組16之電路構成之一例。如圖4所示，各感測放大器單元SAU例如包括位元線連接部BLHU、感測放大器部SA、邏輯電路LC、以及鎖存電路SDL、ADL、BDL及XDL。
位元線連接部BLHU包括連接於相關聯之位元線BL與感測放大器部SA之間之高耐壓之電晶體。感測放大器部SA、邏輯電路LC、以及鎖存電路SDL、ADL、BDL及XDL共通連接於總線LBUS。鎖存電路SDL、ADL、BDL及XDL能夠相互收發資料。
於各感測放大器部SA輸入例如由定序器13生成之控制信號STB。並且，感測放大器部SA基於確立控制信號STB之時序，判定相關聯之位元線BL中讀出之資料是“0”還是“1”。也就是說，感測放大器部SA基於位元線BL之電壓，判定所選擇之記憶胞所記憶之資料。
邏輯電路LC使用連接於共通之總線LBUS之鎖存電路SDL、ADL、BDL及XDL中保持之資料來執行多種邏輯運算。具體而言，邏輯電路LC使用2個鎖存電路中保持之資料，能夠執行AND運算、OR運算、NAND運算、NOR運算、EXNOR運算等。
鎖存電路SDL、ADL、BDL及XDL各自暫時保持資料。鎖存電路XDL用於半導體記憶裝置1之輸入輸出電路與感測放大器單元SAU之間之資料DAT之輸入輸出。又，鎖存電路XDL例如亦可用作半導體記憶裝置1之高速緩衝記憶體。半導體記憶裝置1至少於鎖存電路XDL空閒時能夠成為就緒狀態。
圖5表示第1實施方式之半導體記憶裝置1中之感測放大器單元SAU之電路構成之一例。如圖5所示，例如感測放大器部SA包括電晶體20～27以及電容器28，位元線連接部BLHU包括電晶體29。電晶體20為P型MOS電晶體。電晶體21～27分別為N型MOS電晶體。電晶體29為較各個電晶體20～27更高耐壓之N型MOS電晶體。
電晶體20之源極連接於電源線。電晶體20之汲極連接於節點ND1。電晶體20之閘極例如連接於鎖存電路SDL內之節點SINV。電晶體21之汲極連接於節點ND1。電晶體21之源極連接於節點ND2。於電晶體21之閘極輸入控制信號BLX。電晶體22之汲極連接於節點ND1。電晶體22之源極連接於節點SEN。於電晶體22之閘極輸入控制信號HLL。
電晶體23之汲極連接於節點SEN。電晶體23之源極連接於節點ND2。於電晶體23之閘極中輸入控制信號XXL。電晶體24之汲極連接於節點ND2。於電晶體24之閘極輸入控制信號BLC。電晶體25之汲極連接於節點ND2。電晶體25之源極連接於節點SRC。電晶體25之閘極例如連接於鎖存電路SDL內之節點SINV。
電晶體26之源極接地。電晶體26之閘極連接於節點SEN。電晶體27之汲極連接於總線LBUS。電晶體27之源極連接於電晶體26之汲極。於電晶體27之閘極輸入控制信號STB。電容器28之一個電極連接於節點SEN。於電容器28之另一個電極輸入時脈CLK。
電晶體29之汲極連接於電晶體24之源極。電晶體29之源極連接於位元線BL。於電晶體29之閘極輸入控制信號BLS。
鎖存電路SDL例如包括變流器30及31、以及N型MOS電晶體32及33。變流器30之輸入節點連接於節點SLAT，變流器30之輸出節點連接於節點SINV。變流器31之輸入節點連接於節點SINV，變流器31之輸出節點連接於節點SLAT。電晶體32之一端連接於節點SINV，電晶體32之另一端連接於總線LBUS，於電晶體32之閘極輸入控制信號STI。電晶體33之一端連接於節點SLAT，電晶體33之另一端連接於總線LBUS，於電晶體33之閘極輸入控制信號STL。例如，節點SLAT中保持之資料相當於鎖存電路SDL中保持之資料，節點SINV中保持之資料相當於節點LAT中保持之資料之反轉資料。
鎖存電路ADL、BDL及XDL之電路構成例如與鎖存電路SDL之電路構成相同。例如，鎖存電路ADL於節點ALAT中保持資料，於節點AINV中保持其反轉資料。又，例如於鎖存電路ADL之電晶體32之閘極輸入控制信號ATI，於鎖存電路ADL之電晶體33之閘極輸入控制信號ATL。省略關於鎖存電路BDL及XDL之說明。
關於以上所說明之感測放大器單元SAU之電路構成，於連接於電晶體20之源極之電源線例如施加有電源電壓VDD。於節點SRC例如施加有接地電壓VSS。控制信號BLX、HLL、XXL、BLC、STB、及BLS、以及時脈CLK例如分別由定序器13生成。
再者，第1實施方式之半導體記憶裝置1所具備之感測放大器模組16並不限定於以上所說明之電路構成。例如，各感測放大器單元SAU所具備之鎖存電路之個數基於1個胞單元CU所記憶之頁數能夠進行適當變更。感測放大器單元SAU內之邏輯電路LC只要能夠僅利用感測放大器單元SAU內之鎖存電路執行邏輯運算，則可省略。
[1-1-3]半導體記憶裝置1之構造 以下，對實施方式中之半導體記憶裝置1之構造之一例進行說明。於以下參照之圖式中，X方向對應於字元線WL之延伸方向，Y方向對應於位元線BL之延伸方向，Z方向對應於相對於用作半導體記憶裝置1所形成之半導體層之半導體基板之表面之鉛直方向。於俯視圖中，為了易於觀察圖而適當附加影線。附加於俯視圖之影線不一定與附加有影線之構成要素之原材料或特性相關聯。本說明書中參照之圖式為了易於觀察圖，而適當省略配線、接點等構成要素之圖示。
(關於記憶胞陣列10之平面佈局) 圖6係第1實施方式之半導體記憶裝置1所具備之記憶胞陣列10之平面佈局之一例，擷取與1個串單元SU對應之區域進行表示。如圖6所示，記憶胞陣列10例如包括複數個狹縫SLT、複數個記憶柱MP、複數個位元線BL、及複數個接點CP。
複數個狹縫SLT具有分別沿X方向延伸設置之部分，排列於Y方向上。狹縫SLT分割介隔該狹縫SLT而相鄰之導電體層間。具體而言，狹縫SLT例如分割分別對應於字元線WL0～WL7、以及選擇閘極線SGD及SGS之複數個配線層。又，狹縫SLT例如包括接點LI及間隔件SP。
於各狹縫SLT內，接點LI之至少一部分於X方向上延伸設置。間隔件SP設於接點LI之側面。與狹縫SLT鄰接之複數個配線層與接點LI之間藉由間隔件SP絕緣。接點LI用作源極線SL之一部分。接點LI可為半導體，亦可為金屬。作為間隔件SP，使用氧化矽(SiO2 )或氮化矽(SiN)等絕緣體。
各個記憶柱MP例如作為1個NAND串NS發揮功能。複數個記憶柱MP例如於相鄰之2個狹縫SLT間之區域中，配置為4行鋸齒狀。並不限定於此，相鄰之2個狹縫SLT間之記憶柱MP之個數及配置可進行適當變更。
複數個位元線BL各自之至少一部分於Y方向上延伸，並排列於X方向上。各位元線BL以各串單元SU與至少1個記憶柱MP重疊之方式配置。於本例中，各記憶柱MP上重疊配置有2根位元線BL。
接點CP設於記憶柱MP上重疊之複數個位元線BL中之1根位元線BL、與該記憶柱MP之間。各記憶柱MP經由接點CP電連接於對應之位元線BL。於1根位元線BL上之由狹縫SLT隔開之每一區域連接有1個接點CP。
如上所述，於第1實施方式之半導體記憶裝置1中，由狹縫SLT隔開之各個區域對應於1個串單元SU。例如，於記憶胞陣列10之區域中，圖6所示之佈局於Y方向上重複配置。再者，狹縫SLT至少設於相鄰之區塊BLK之交界部分即可。在於相鄰之狹縫SLT間配置有複數個串單元SU之情形時，相鄰之狹縫SLT間之選擇閘極線SGD例如由與狹縫SLT不同之狹縫分離。
(關於記憶胞陣列10之截面構造) 圖7係沿著圖6之VII-VII線之剖視圖，表示第1實施方式之半導體記憶裝置1所具備之記憶胞陣列10之截面構造的一例。如圖6所示，記憶胞陣列10包括P型井區域40、絕緣體層42～48、以及導電體層50～53。
P型井區域40設於半導體基板之表面附近，包括N型半導體區域41。N型半導體區域41係設於P型井區域40之表面附近之N型雜質之擴散區域。於N型半導體區域41，例如摻雜磷(P)。
於P型井區域40上，設有絕緣體層42。於絕緣體層42上，交替地積層導電體層50及絕緣體層43。導電體層50例如形成為沿XY平面擴展之板狀。積層之複數個導電體層50用作選擇閘極線SGS。導電體層50例如包含鎢(W)。
於最上層之導電體層50上，設有絕緣體層44。於絕緣體層44上，交替地積層導電體層51及絕緣體層45。導電體層51例如形成為沿XY平面擴展之板狀。積層之複數個導電體層51從P型井區域40側起依次分別用作字元線WL0～WL7。導電體層51例如包含鎢(W)。
於最上層之導電體層51上，設有絕緣體層46。於絕緣體層46上，交替地積層導電體層52及絕緣體層47。導電體層52例如形成為沿XY平面擴展之板狀。積層之複數個導電體層52用作選擇閘極線SGD。導電體層52例如包含鎢(W)。
於最上層之導電體層52上，設有絕緣體層48。於絕緣體層48上，設有導電體層53。導電體層53例如形成為沿Y方向延伸之線狀，用作位元線BL。也就是說，在未圖示之區域中，複數個導電體層53排列於X方向上。導電體層53例如包含銅(Cu)。
各記憶柱MP沿Z方向延伸設置，貫通絕緣體層42～47、以及導電體層50～52。記憶柱MP之底部與P型井區域40接觸。又，各記憶柱MP例如包括半導體層60、隧道絕緣膜61、絕緣膜62、及阻擋絕緣膜63。
半導體層60沿Z方向延伸設置。例如，半導體層60之上端包含於比最上層之導電體層52更靠上層中，半導體層60之下端與P型井區域40接觸。隧道絕緣膜61覆蓋半導體層60之側面。絕緣膜62覆蓋隧道絕緣膜61之側面。阻擋絕緣膜63覆蓋絕緣膜62之側面。隧道絕緣膜61及阻擋絕緣膜63分別包含例如氧化矽(SiO2 )。絕緣膜62例如包含氮化矽(SiN)。
接點CP於記憶柱MP內之半導體層60上設為柱狀。於圖示之區域中，顯示出與2根記憶柱MP中之1根記憶柱MP對應之接點CP。於該區域中未連接接點CP之記憶柱MP上，於未圖示之區域中連接著接點CP。
於接點CP上，設有1個導電體層53，即設有1根位元線BL。如上所述，於1個導電體層53(1根位元線BL)，於由狹縫SLT隔開之各個區域中，連接著1個接點CP。也就是說，於各導電體層53，於每一相鄰之狹縫SLT間之區域中電連接著1根記憶柱MP。
狹縫SLT例如形成為沿XZ平面擴展之形狀，將絕緣體層42～47、以及導電體層50～52分斷。狹縫SLT之上端包含於最上層之導電體層52與導電體層53之間之層中。狹縫SLT之下端與P型井區域40內之N型半導體區域41接觸。具體而言，狹縫SLT內之接點LI形成為沿XZ平面擴展之板狀。接點LI之底部與N型半導體區域41電連接。狹縫SLT內之間隔件SP覆蓋接點LI之側面。接點LI、與各個導電體層50～52之間利用間隔件SP隔離及絕緣。
圖8係沿著圖7之VIII-VIII線之剖視圖，表示第1實施方式之半導體記憶裝置1中之記憶柱MP之截面構造之一例，且擷取與半導體基板之表面平行且包括導電體層51之層中之記憶柱MP之截面而表示。如圖8所示，於包括導電體層51之層中，半導體層60例如設於記憶柱MP之中央部。隧道絕緣膜61包圍半導體層60之側面。絕緣膜62包圍隧道絕緣膜61之側面。阻擋絕緣膜63包圍絕緣膜62之側面。導電體層51包圍阻擋絕緣膜63之側面。
於以上所說明之記憶柱MP之構造中，記憶柱MP與導電體層50交叉之部分作為選擇電晶體ST2發揮功能。記憶柱MP與導電體層51交叉之部分作為記憶胞電晶體MT發揮功能。記憶柱MP與導電體層52交叉之部分作為選擇電晶體ST1發揮功能。也就是說，半導體層60作為記憶胞電晶體MT0～MT7以及選擇電晶體ST1及ST2各自之通道發揮功能。絕緣膜62作為記憶胞電晶體MT之電荷儲存層發揮功能。
[1-1-4]關於資料之記憶方式 圖9表示第1實施方式之半導體記憶裝置1中之記憶胞電晶體MT之閾值分佈、讀出電壓、及驗證電壓之一例。再者，於以下所參照之閾值分佈圖中，縱軸之NMTs對應於記憶胞電晶體MT之個數，橫軸之Vth對應於記憶胞電晶體MT之閾值電壓。
如圖9所示，於第1實施方式之半導體記憶裝置1中，由複數個記憶胞電晶體MT形成4種閾值分佈。該4種閾值分佈例如從閾值電壓較低者起依次分別稱為“Er”狀態、“A”狀態、“B”狀態、及“C”狀態。“Er”狀態對應於記憶胞電晶體MT之抹除狀態。“A”狀態、“B”狀態、及“C”狀態各自對應於資料被寫入記憶胞電晶體MT之狀態。
並且，對“Er”狀態、“A”狀態、“B”狀態、及“C”狀態各者分配互不相同之2位元資料，且以於相鄰之2個狀態間僅1位元資料不同之方式設定。如此，對1個記憶胞電晶體記憶2位元資料之方法例如稱為MLC(Multi-Level Cell，多階記憶胞)方式。以下，列出對於4種閾值分佈之資料分配之一例： “Er”狀態：“11(上位位元/下位位元)”資料 “A”狀態：“01”資料 “B”狀態：“00”資料 “C”狀態：“10”資料。
於相鄰之狀態間各自設定寫入動作中使用之驗證電壓。具體而言，於“Er”狀態與“A”狀態之間設定驗證電壓AV，於“A”狀態與“B”狀態之間設定驗證電壓BV，於“B”狀態與“C”狀態之間設定驗證電壓CV。
驗證電壓AV、BV、及CV分別用於“A”狀態、“B”狀態、及“C”狀態之編程。於寫入動作中，半導體記憶裝置1若檢測到記憶某一資料之記憶胞電晶體MT之閾值電壓超過了對應於該資料之驗證電壓，則完成對該記憶胞電晶體MT之編程。
又，於相鄰之狀態間各自設定讀出動作中使用之讀出電壓。具體而言，於“Er”狀態與“A”狀態之間設定讀出電壓AR，於“A”狀態與“B”狀態之間設定讀出電壓BR，於“B”狀態與“C”狀態之間設定讀出電壓CR。又，對高於“C”狀態之電壓設定讀出路徑電壓VREAD。
讀出電壓AR、BR、及CR分別用於“Er”狀態與“A”狀態以上之區別、“A”狀態以下與“B”狀態以上之區別、及“B”狀態以下與“C”狀態之區別。對閘極施加讀出路徑電壓VREAD之記憶胞電晶體MT不依據所記憶之資料而成為接通狀態。於讀出動作中，半導體記憶裝置1藉由使用讀出電壓判定記憶胞電晶體MT分佈之狀態，從而確定讀出資料。
例如，於應用圖9所示之資料分配之情形時，由下位位元構成之1頁資料(下位頁資料)由使用讀出電壓BR之讀出動作確定。由上位位元構成之1頁資料(上位頁資料)由各自使用讀出電壓AR及CR之讀出動作確定。於複數個讀出電壓所使用之頁之讀出動作中，邏輯電路LC適當執行運算處理。
再者，以上所說明之1個記憶胞電晶體MT所記憶之資料之位元數為一例，並不限定於此。例如，記憶胞電晶體MT中亦可記憶1位元或3位元以上之資料。於半導體記憶裝置1中，根據記憶胞電晶體MT所記憶之位元數，可適當設定所形成之閾值分佈數、或讀出電壓、讀出路徑電壓、驗證電壓等。
[1-2]半導體記憶裝置1之動作 其次，對第1實施方式之半導體記憶裝置之動作進行說明。第1實施方式之半導體記憶裝置1於NAND串NS內，從設於選擇電晶體ST2側之記憶胞電晶體MT依次執行寫入動作。換言之，第1實施方式之半導體記憶裝置1於各區塊BLK中，從源極線SL側之胞單元CU依次執行寫入動作。
再者，於以下之說明中，將所選擇之字元線稱為WLsel，將非選擇之字元線稱為WLusel。將與所選擇之胞單元CU相關聯之選擇閘極線稱為SGDsel，將與非選擇之胞單元CU相關聯之選擇閘極線稱為SGDusel。位元線BL中施加有電壓對應於感測放大器單元SAU對位元線BL施加電壓。字元線WL或選擇閘極線SGD等配線中施加有電壓對應於驅動器模組14經由信號線及列解碼器模組15對該配線施加電壓。半導體記憶裝置1所接收之指令CMD及位址資訊ADD假設為分別傳送至指令暫存器11及位址暫存器12。
[1-2-1]關於寫入動作之概要 圖10表示第1實施方式之半導體記憶裝置1中之寫入動作之指令序列及時序圖之一例，表示施加於字元線WLsel之電壓。如圖10所示，於寫入動作前之狀態下，例如就緒/忙碌信號RBn為“H”位準，字元線WLsel之電壓為VSS。
首先，記憶控制器2將指令集CS1及CS2依次發送至半導體記憶裝置1。指令集CS1及CS2各自例如包括指示寫入動作之指令及位址資訊，指令集CS1及CS2分別包括下位頁及上位頁之寫入資料。
半導體記憶裝置1若接收指令集CS1，則暫時從就緒狀態轉換為忙碌狀態。並且，定序器13將各鎖存電路XDL中保持之下位頁之寫入資料傳送至例如於感測放大器單元SAU內共享總線LBUS之鎖存電路ADL。
半導體記憶裝置1若接收指令集CS2，則從就緒狀態轉換為忙碌狀態。如此一來，定序器13基於指令暫存器11中保持之指令CMD、位址暫存器12中保持之位址資訊、及感測放大器模組16內保持之寫入資料，開始寫入動作。於寫入動作中，定序器13重複執行程序循環。程序循環例如包括編程動作及驗證動作。
編程動作係使記憶胞電晶體MT之閾值電壓上升之動作。於編程動作中，所選擇之胞單元CU內之記憶胞電晶體MT基於感測放大器單元SAU內保持之寫入資料，設定為編程對象或編程禁止。具體而言，未到達對應於感測放大器單元SAU內之寫入資料之狀態之閾值電壓之記憶胞電晶體MT被設定為編程對象，到達之記憶胞電晶體MT被設定為編程禁止。以下，將對應於感測放大器單元SAU內之寫入資料之狀態稱為寫入狀態。將連接於編程對象之記憶胞電晶體MT之位元線稱為BLprog，將連接於編程禁止之記憶胞電晶體MT之位元線稱為BLinh。
於編程動作中，對字元線WLsel施加編程電壓VPGM。編程電壓VPGM係能夠使記憶胞電晶體MT之閾值電壓上升之高電壓。若對字元線WLsel施加編程電壓VPGM，則連接於字元線WLsel並且連接於編程對象之位元線BLprog之記憶胞電晶體MT之閾值電壓上升。另一方面，連接於字元線WLsel並且連接於編程禁止之位元線BLinh之記憶胞電晶體MT之閾值電壓之上升例如受到自升壓技術抑制。若編程動作結束，則定序器13移行至驗證動作。
驗證動作係判定所選擇之胞單元CU內之記憶胞電晶體MT是否到達寫入狀態之閾值電壓之讀出動作。於驗證動作中，針對每一感測放大器單元SAU決定閾值電壓之判定所使用之驗證電壓。例如，於初次程序循環之驗證讀出中，執行使用了驗證電壓AV之讀出動作。
藉由驗證讀出確認到達了寫入狀態之閾值電壓之記憶胞電晶體MT判定為通過了驗證。並且，各感測放大器單元SAU將寫入狀態之驗證結果保持於內部之任一鎖存電路。然後，定序器13參照各感測放大器單元SAU之判定結果，針對每一寫入狀態計數寫入完成之記憶胞電晶體MT之數量，判定該狀態之寫入是否完成。
以上所說明之編程動作及驗證動作組對應於1次程序循環。編程電壓VPGM每次重複程序循環時升高。也就是說，施加於字元線WLsel之編程電壓VPGM根據所執行之程序循環之次數變高。編程電壓VPGM之升高量DVPGM可設定為任意值。
於程序循環之重複中，定序器13例如檢測未通過“A”狀態、“B”狀態、及“C”狀態之驗證之記憶胞電晶體MT之數量低於特定之數量，則寫入動作結束，使半導體記憶裝置1從忙碌狀態轉換為就緒狀態。若寫入動作結束，則所選擇之胞單元CU中被寫入2頁資料。圖示之tProg對應於寫入動作所執行之時間。
[1-2-2]關於程序循環之詳細內容 圖11表示第1實施方式之半導體記憶裝置1之寫入動作中之程序循環之時序圖之一例。具體而言，圖11表示程序循環中之選擇閘極線SGDsel及SGDusel、字元線WLsel及WLusel、選擇閘極線SGS、位元線BLprog及BLinh、以及源極線SL各自之電壓變化之一例。再者，程序循環之處理前之選擇閘極線SGD及SGS、字元線WL、位元線BL、以及源極線SL各自之電壓假設為VSS(例如0V)。
如圖11所示，定序器13於程序循環中，依次執行時刻t0～t9之處理。例如，時刻t0至時刻t3期間對應於編程動作，時刻t3至時刻t6期間對應於恢復動作，時刻t6至時刻t9期間對應於驗證動作。恢復動作是將編程動作之結束動作、及驗證動作之準備動作合併之動作。以下，參照圖11，對各個編程動作、恢復動作、及驗證動作依次進行說明。
(關於編程動作) 於時刻t0時，對選擇閘極線SGDsel施加電壓VSGD，對寫入禁止之位元線BLinh施加電壓VBL。VSGD係高於VSS之電壓，例如為4 V。VBL係高於VSS之電壓，例如為2 V。此時，連接於編程對象之位元線BLprog並且閘極中施加有VSGD之選擇電晶體ST1成為接通狀態。另一方面，連接於編程禁止之位元線BLinh並且閘極中施加有VSGD之選擇電晶體ST1、及閘極中施加有VSS之選擇電晶體ST1成為斷開狀態。又，選擇電晶體ST2由於閘極中施加有VSS，因此為斷開狀態。因此，包括斷開狀態之選擇電晶體ST1及ST2之NAND串NS之通道成為浮動狀態。
於時刻t1時，對字元線WLsel及WLusel各自施加電壓VPASS。VPASS係高於VSGD之電壓，例如為10 V。若對字元線WLsel及WLusel各自施加VPASS，則作為浮動狀態之NAND串NS之通道電壓藉由通道及控制閘極間之耦合而上升(自升壓)。另一方面，選擇電晶體ST1為斷開狀態之NAND串NS之通道電壓之上升受到施加於編程對象之位元線BLprog之電壓(例如VSS)抑制。
於時刻t2時，對字元線WLsel施加編程電壓VPGM。VPGM例如為20 V。若對字元線WLsel施加VPGM，則在連接於編程對象之位元線BLprog並且連接於閘極中施加有VSGD之選擇電晶體ST1之記憶胞電晶體MT之電荷儲存層，基於通道及控制閘極間之電壓差注入電子。如此一來，記憶胞電晶體MT之閾值電壓基於電荷儲存層中注入了電子之情況而上升。另一方面，其他NAND串NS內之記憶胞電晶體MT之閾值電壓之上升由於通道及控制閘極間之電壓差因自升壓變小，因此受到抑制。
(關於恢復動作) 於時刻t3時，對字元線WLsel施加VPASS，字元線WLsel之電壓下降。於編程動作中，編程對象之記憶胞電晶體MT之閾值電壓之上升量基於VPGM之電壓值及對字元線WLsel施加VPGM之時間。
於時刻t4時，對字元線WLsel及WLusel各自施加電壓VCGM。VCGM係高於VSS且低於VPASS之電壓，例如為3～5 V。若對字元線WLsel及WLusel施加VCGM，則作為浮動狀態之NAND串NS之通道電壓由於通道及控制閘極間之耦合而下降。
於時刻t5時，對位元線BLprog及BLinh、以及源極線SL各自施加電壓VSL。VSL係高於VSS且低於VBL之電壓，例如為1 V。此時，於連接於位元線BLprog之NAND串NS中，選擇電晶體ST1為接通狀態，選擇電晶體ST2為斷開狀態。
第1實施方式之半導體記憶裝置1由於從源極線SL側執行寫入動作，因此編程對象之記憶胞電晶體MT與選擇電晶體ST1之間之記憶胞電晶體MT之閾值電壓包含於“Er”狀態。因此，編程對象之記憶胞電晶體MT與選擇電晶體ST1之間之記憶胞電晶體MT藉由施加VCGM而成為接通狀態。結果為，連接於位元線BLprog之NAND串NS之通道內殘留之電子基於編程對象之位元線BLprog中施加有VSL之情況，而被引伸至位元線BL。
(關於驗證動作) 於時刻t6時，對選擇閘極線SGDsel及SGDusel各自施加電壓VSGDH，對字元線WLsel及WLusel各自施加VREAD，對選擇閘極線SGS施加電壓VSGS。VSGDH係高於VSGD之電壓，例如為6 V。VREAD係高於VCGM之電壓，例如為8 V。VSGS係高於VSS且低於VSGDH之電壓，例如為4 V。藉由時刻t6時之處理，所選擇之區塊BLK內之選擇電晶體ST1及ST2以及記憶胞電晶體MT成為接通狀態，各NAND串NS之通道之狀態變得均勻。
於時刻t7時，對選擇閘極線SGDusel及字元線WLsel各自施加VSS。若對選擇閘極線SGDusel施加VSS，則非選擇之串單元SU內之選擇電晶體ST1成為斷開狀態。也就是說，於各位元線BL與源極線SL之間，經由非選擇之串單元SU阻斷電流路徑。
於時刻t8時，對字元線WLsel例如依次施加驗證電壓AV及CV，對位元線BL施加電壓VBLC。VBLC係高於VSL且低於VBL之電壓，例如為1.5 V。若對字元線WLsel施加驗證電壓，則連接於該字元線WLsel之記憶胞電晶體MT基於所保持之資料(閾值電壓)成為接通狀態或斷開狀態。並且，位元線BL之電壓基於記憶胞電晶體MT成為斷開狀態或接通狀態而發生變化。其後，定序器13於施加有各驗證電壓(例如驗證電壓AV及BV)期間確立控制信號STB，將讀出結果保持於感測放大器單元SAU內之鎖存電路。
於時刻t9時，對選擇閘極線SGDsel、字元線WLsel及WLusel、選擇閘極線SGDsel、位元線BLprog及BLinh、以及源極線SL各自施加VSS。藉此，各配線之電壓返回至程序循環之開始前之狀態。
如上所述，於第1實施方式之半導體記憶裝置1中，定序器13執行包括編程動作、恢復動作、及驗證動作之程序循環。第1實施方式中之恢復動作至少具有對選擇閘極線SGDsel施加VSGD並且對位元線BLprog施加VSL之期間即可。驗證動作中使用之驗證電壓之種類及數量可基於寫入資料及程序循環之進行狀況發生變化。
[1-3]第1實施方式之效果 根據以上所說明之第1實施方式之半導體記憶裝置1，能夠抑制錯誤位元之產生，提高記憶胞電晶體MT中寫入之資料之可靠性。以下，對第1實施方式之半導體記憶裝置1之效果之詳細內容進行說明。
於半導體記憶裝置中，存在記憶胞之閾值電壓於編程動作後即刻發生變動之情況。例如，於電荷捕獲型記憶胞中，通過寫入動作注入至電荷儲存層之電子之一部分可於寫入動作後發射至通道。以此方式在寫入動作後產生之閾值電壓之下降被稱為資料留存。以下，將記憶胞電晶體MT之電荷儲存層內之電子由於資料留存而發射至通道之情況稱為去捕獲。
圖12表示半導體記憶裝置之寫入動作中之程序循環中之記憶胞電晶體MT之閾值分佈之變化的一例。又，圖12(1)表示編程動作後即刻之閾值分佈，圖12(2)表示驗證動作時之閾值分佈。如圖12所示，資料留存於程序循環中，亦可發生於從編程動作移行至驗證動作之期間，即恢復動作之期間。因此，寫入動作中使用之各狀態之驗證電壓考慮設定在恢復動作期間產生之資料留存。
然而，於恢復動作期間，閾值電壓下降之大小有時根據編程對象之記憶胞電晶體MT之閾值電壓、或完成寫入之記憶胞電晶體MT之閾值電壓而發生變化。例如，記憶胞電晶體MT之閾值電壓越高，NAND串NS之通道中捕獲之電子數越多。並且，NAND串NS之通道中所捕獲之電子妨礙將電荷儲存層內之電子去捕獲。換言之，NAND串NS之通道中所捕獲之電子能夠抑制恢復動作期間之編程對象之記憶胞電晶體MT中之閾值電壓之降低。
又，認為NAND串NS之通道中所捕獲之電子數越多，抑制編程對象之記憶胞電晶體MT中之電子之去捕獲之影響越大。如此，於電子之去捕獲受到抑制之狀態下通過驗證之記憶胞電晶體MT之閾值電壓有由於其後之資料留存，與通常相比而言大幅度下降之虞。結果為，有各狀態之閾值分佈之下端變寬，讀出動作時之錯誤位元數增加之虞。
作為該對策，認為藉由於恢復動作中使選擇電晶體ST1為接通狀態，將NAND串NS內殘存之電子引伸至位元線BL側。另一方面，在於恢復動作中使選擇電晶體ST1為接通狀態之情形時，有在選擇電晶體ST1中發生電場集中之虞。於該情形時，NAND串NS內殘存之電子成為熱載子，可注入至選擇電晶體ST1。熱載子對選擇電晶體ST1之注入可成為選擇電晶體ST1之特性劣化之原因。
圖13表示第1實施方式之比較例之半導體記憶裝置1之寫入動作中之程序循環之時序圖的一例。如圖13所示，第1實施方式之比較例中之程序循環相對於圖11所示之第1實施方式中之程序循環，時刻t5及t6間之選擇閘極線SGDsel之動作不同。具體而言，於第1實施方式之比較例中，於恢復動作所包含之時刻t5及t6間，對選擇閘極線SGDsel施加VSS。
也就是說，第1實施方式之比較例之半導體記憶裝置於恢復動作中，將各區塊BLK內之選擇電晶體ST1控制為斷開狀態。藉此，第1實施方式之比較例之半導體記憶裝置1能夠抑制NAND串NS內殘存之電子成為熱載子，且注入至選擇電晶體ST1。然而，於第1實施方式之比較例中之寫入動作中，如上所述，程序循環中產生之資料留存之偏差變大，記憶胞電晶體MT之閾值分佈之下端可能變寬。
因此，第1實施方式之半導體記憶裝置1具有包括複數個導電體層52之選擇閘極線SGD，使複數個導電體層52與記憶柱MP之交叉部分作為選擇電晶體ST1發揮功能。也就是說，第1實施方式中之半導體記憶裝置1將各NAND串NS中串聯連接之複數個選擇電晶體ST1用作1個選擇電晶體ST1。
並且，第1實施方式之半導體記憶裝置1於恢復動作中，將所選擇之串單元SU內之選擇電晶體ST1控制為接通狀態。藉此，於第1實施方式之半導體記憶裝置1中，NAND串NS內殘存之電子於恢復動作中被引伸至位元線BL側。此時，於選擇閘極線SGD中，由於設有複數個導電體層52，因此電場集中得到緩和。
其結果，第1實施方式之半導體記憶裝置1能夠藉由於恢復動作中穩定地產生資料留存而縮小閾值分佈之寬度，且能夠抑制選擇電晶體ST1之性能降低。因而，第1實施方式之半導體記憶裝置1能夠抑制錯誤位元之產生，且提高記憶胞電晶體MT中寫入之資料之可靠性。
[1-4]第1實施方式之變化例 以上所說明之第1實施方式之半導體記憶裝置1中之恢復動作能夠進行各種變化。以下，對第1實施方式之第1～第3變化例之半導體記憶裝置1中之程序循環依次進行說明。
(第1實施方式之第1變化例) 圖14表示第1實施方式之第1變化例之半導體記憶裝置1中之程序循環之時序圖的一例。如圖14所示，第1實施方式之第1變化例中之程序循環與第1實施方式之程序循環之間，時刻t5時之選擇閘極線SGDsel之動作不同。
具體而言，於第1實施方式之第1變化例中，於時刻t5，對選擇閘極線SGDsel施加VSGDH。也就是說，於第1實施方式之第1變化例中，對選擇閘極線SGDsel施加VSGDH之時序較第1實施方式早。於第1實施方式之第1變化例中，對選擇閘極線SGDsel施加VSGDH之時序至少處於恢復動作中即可。第1實施方式之第1變化例之半導體記憶裝置1之其他動作與第1實施方式相同。
如此，於第1實施方式之第1變化例中，定序器13於恢復動作中執行驗證動作所需之選擇閘極線SGDsel之控制。結果為，第1實施方式之第1變化例之半導體記憶裝置1能夠獲得與第1實施方式相同之效果，進而能夠縮短驗證動作之時間。
(第1實施方式之第2變化例) 圖15表示第1實施方式之第2變化例之半導體記憶裝置1中之程序循環之時序圖的一例。如圖15所示，第1實施方式之第2變化例中之程序循環與第1實施方式之程序循環之間，時刻t5時之字元線WLsel之動作不同。
具體而言，於第1實施方式之第2變化例中，於時刻t5，對字元線WLsel施加VSS。也就是說，於對選擇閘極線SGDsel及位元線BLprog分別施加VSGD及VSL期間，對字元線WLsel施加VSS。於第1實施方式之第2變化例中，對字元線WLsel施加VSS之時序至少處於恢復動作中即可。第1實施方式之第2變化例之半導體記憶裝置1之其他動作與第1實施方式相同。
藉此，於第1實施方式之第2變化例中之恢復動作中，被連接於字元線WLsel之記憶胞電晶體MT之通道捕獲之電子藉由對字元線WLsel施加VSS而變得易於去捕獲。結果為，第1實施方式之第2變化例之半導體記憶裝置1與第1實施方式相比，能夠更穩定地產生恢復動作時之編程對象之記憶胞電晶體MT之電子之去捕獲。因而，第1實施方式之第2變化例之半導體記憶裝置1與第1實施方式相比，能夠更加縮小閾值分佈之寬度，從而能夠提高記憶胞電晶體MT中寫入之資料之可靠性。
(第1實施方式之第3變化例) 第1實施方式之第3變化例之半導體記憶裝置1相對於第1實施方式，執行寫入動作之順序不同。具體而言，第1實施方式之第3變化例之半導體記憶裝置1於NAND串NS內，從設於選擇電晶體ST1側之記憶胞電晶體MT依次執行寫入動作。換言之，第1實施方式之第3變化例之半導體記憶裝置1於各區塊BLK中，從位元線BL側之胞單元CU依次執行寫入動作。
圖16表示第1實施方式之第3變化例之半導體記憶裝置1中之程序循環之時序圖的一例。如圖16所示，第1實施方式之第3變化例中之程序循環與第1實施方式之程序循環之間，時刻t5時之選擇閘極線SGDsel及SGS之動作不同。
具體而言，於第1實施方式之第3變化例中，於時刻t5，對選擇閘極線SGDsel施加VSS，對選擇閘極線SGS施加VSGS。也就是說，於恢復動作中，選擇電晶體ST1及ST2分別控制為斷開狀態及接通狀態。於第1實施方式之第3變化例中，對選擇閘極線SGDsel及SGS分別施加VSS及VSGS之時序至少處於恢復動作中即可。再者，於時刻t5，選擇閘極線SGDsel中較佳為施加有VSS，但亦可施加VSGD。
又，於第1實施方式之第3變化例中，由於寫入動作是從位元線BL側執行，因此編程對象之記憶胞電晶體MT與選擇電晶體ST2之間之記憶胞電晶體MT之閾值電壓包含於“Er”狀態。因此，編程對象之記憶胞電晶體MT與選擇電晶體ST2之間之記憶胞電晶體MT藉由施加有VCGM而成為接通狀態。第1實施方式之第3變化例之半導體記憶裝置1之其他動作與第1實施方式相同。
於以上所說明之第1實施方式之第3變化例中之恢復動作中，連接於字元線WLsel之記憶胞電晶體MT之通道中所捕獲之電子根據對源極線SL施加VSL，而被引伸至源極線SL。此時，於選擇閘極線SGS中，由於設有複數個導電體層50，因此電場集中得到緩和。藉此，第1實施方式之第3變化例之半導體記憶裝置1於寫入動作是從位元線BL側執行之情形時，與第1實施方式同樣地，能夠縮小閾值分佈之寬度，提高記憶胞電晶體MT中寫入之資料之可靠性。
[2]第2實施方式 第2實施方式之半導體記憶裝置1之構成與第1實施方式相同。第2實施方式與第1實施方式之間，寫入動作中之選擇閘極線SGDsel之控制方法不同。以下，關於第2實施方式之半導體記憶裝置1，對與第1實施方式不同之方面進行說明。
[2-1]關於半導體記憶裝置1之寫入動作 圖17表示第2實施方式之半導體記憶裝置1中之程序循環之時序圖的一例。如圖17所示，於第2實施方式之程序循環與第1實施方式之程序循環之間，時刻t5時之編程對象之位元線BLprog之動作不同。
具體而言，於第2實施方式中，於時刻t5，對位元線BLprog施加VBL。也就是說，於第2實施方式中，於恢復動作中施加於位元線BLprog之電壓高於第1實施方式。又，與第1實施方式同樣地，於連接於位元線BLprog之NAND串NS中，選擇電晶體ST1為接通狀態，選擇電晶體ST2為斷開狀態。
因此，連接於位元線BLprog之NAND串NS之通道內殘留之電子基於對編程對象之位元線BLprog施加了VBL，而被引伸至位元線BL。再者，於第2實施方式中，施加於位元線BLprog之電壓至少高於VSL即可。第2實施方式之半導體記憶裝置1之其他動作與第1實施方式相同。
[2-2]第2實施方式之效果 如上所述，第2實施方式之半導體記憶裝置1於恢復動作中，對位元線BLprog施加較第1實施方式高之電壓VBL。因此，於第2實施方式中，於恢復動作中，NAND串NS內之通道中殘存之電子與第1實施方式相比被更強地引伸至位元線BL。
藉此，第2實施方式之半導體記憶裝置1能夠於恢復動作中較第1實施方式更多地去除NAND串NS內殘存之電子。也就是說，第2實施方式之半導體記憶裝置1於恢復動作中，能夠比第1實施方式更穩定地產生資料留存。因而，第2實施方式之半導體記憶裝置1與第1實施方式相比，能夠抑制錯誤位元之產生，並且提高記憶胞電晶體MT中寫入之資料之可靠性。
[2-3]第2實施方式之變化例 以上所說明之第2實施方式之半導體記憶裝置1中之恢復動作能夠進行各種變形。以下，對第2實施方式之第1～第3變化例之半導體記憶裝置1中之程序循環依次進行說明。
(第2實施方式之第1變化例) 圖18表示第2實施方式之第1變化例之半導體記憶裝置1中之程序循環之時序圖的一例。如圖18所示，第2實施方式之第1變化例中之程序循環與第2實施方式之程序循環之間，時刻t5時之選擇閘極線SGDsel之動作不同。
具體而言，於第2實施方式之第1變化例中，於時刻t5，對選擇閘極線SGDsel施加VSGDH。也就是說，於第2實施方式之第1變化例中，對選擇閘極線SGDsel施加VSGDH之時序比第2實施方式早。於第2實施方式之第1變化例中，對選擇閘極線SGDsel施加VSGDH之時序至少處於恢復動作中即可。第2實施方式之第1變化例之半導體記憶裝置1之其他動作與第2實施方式相同。
如此，於第2實施方式之第1變化例中，定序器13於恢復動作中執行驗證動作所需之選擇閘極線SGDsel之控制。結果為，第2實施方式之第1變化例之半導體記憶裝置1能夠獲得與第2實施方式相同之效果，進而能夠縮短驗證動作之時間。
(第2實施方式之第2變化例) 圖19表示第2實施方式之第2變化例之半導體記憶裝置1中之程序循環之時序圖的一例。如圖19所示，第2實施方式之第2變化例中之程序循環與第2實施方式之程序循環之間，時刻t5時之字元線WLsel之動作不同。
具體而言，於第2實施方式之第2變化例中，於時刻t5，對字元線WLsel施加VSS。也就是說，於對選擇閘極線SGDsel及位元線BLprog分別施加VSGD及VBL期間，對字元線WLsel施加VSS。於第2實施方式之第2變化例中，對字元線WLsel施加VSS之時序至少處於恢復動作中即可。第2實施方式之第2變化例之半導體記憶裝置1之其他動作與第2實施方式相同。
藉此，於第2實施方式之第2變化例中之恢復動作中，連接於字元線WLsel之記憶胞電晶體MT之通道中捕獲之電子藉由對字元線WLsel施加VSS而變得易於去捕獲。結果為，第2實施方式之第2變化例之半導體記憶裝置1與第2實施方式相比，能夠更穩定地產生恢復動作時之編程對象之記憶胞電晶體MT之電子之去捕獲。因而，第2實施方式之第2變化例之半導體記憶裝置1與第2實施方式相比，能夠縮小閾值分佈之寬度，能夠提高記憶胞電晶體MT中寫入之資料之可靠性。
(第2實施方式之第3變化例) 第2實施方式之第3變化例之半導體記憶裝置1為第1實施方式之第3變化例與第2實施方式之組合。於第2實施方式之第3變化例中，與第1實施方式之第3變化例同樣地，於NAND串NS內，從設於選擇電晶體ST1側之記憶胞電晶體MT依次執行寫入動作。
圖20表示第2實施方式之第3變化例之半導體記憶裝置1中之程序循環之時序圖的一例。如圖20所示，第2實施方式之第3變化例中之程序循環相對於第1實施方式之第3變化例之程序循環，時刻t5時之源極線SL之動作不同。
具體而言，於第2實施方式之第3變化例中，於時刻t5，對源極線SL施加電壓VSLH。VSLH係高於VBLC之電壓。也就是說，於第2實施方式之第3變化例中，於恢復動作中，施加於源極線SL之電壓較第1實施方式之第3變化例高。又，與第1實施方式之第3變化例同樣地，於連接於位元線BLprog之NAND串NS中，選擇電晶體ST1為斷開狀態，選擇電晶體ST2為接通狀態。
又，於第2實施方式之第3變化例中，由於寫入動作係從位元線BL側執行，因此編程對象之記憶胞電晶體MT與選擇電晶體ST2之間之記憶胞電晶體MT之閾值電壓包含於“Er”狀態。因此，編程對象之記憶胞電晶體MT與選擇電晶體ST2之間之記憶胞電晶體MT藉由施加VCGM而成為接通狀態。第2實施方式之第3變化例之半導體記憶裝置1之其他動作與第1實施方式之第3變化例相同。
於以上所說明之第2實施方式之第3變化例中之恢復動作中，連接於字元線WLsel之記憶胞電晶體MT之通道中捕獲之電子根據對源極線SL施加了VSLH，與第1實施方式之第3變化例相比被更強地引伸至源極線SL。藉此，第2實施方式之第3變化例之半導體記憶裝置1於寫入動作係從位元線BL側執行之情形時，與第1實施方式相比，能夠縮小閾值分佈之寬度，能夠提高記憶胞電晶體MT中寫入之資料之可靠性。
[3]第3實施方式 第3實施方式之半導體記憶裝置1之構成與第1實施方式相同。於第3實施方式與第1實施方式之間，寫入動作中之選擇閘極線SGDusel之控制方法不同。以下，關於第3實施方式之半導體記憶裝置1，對與第1及第2實施方式不同之方面進行說明。
[3-1]關於半導體記憶裝置1之寫入動作 圖21表示第3實施方式之半導體記憶裝置1中之程序循環之時序圖的一例。如圖21所示，第3實施方式之程序循環與第1實施方式之程序循環之間，時刻t5時之選擇閘極線SGDusel之動作不同。
具體而言，於第3實施方式中，於時刻t5，對選擇閘極線SGDusel施加VSGD。也就是說，選擇閘極線SGDusel之電壓於驗證動作開始之前上升至VSGD。因此，於第3實施方式中，於時刻t6，於對選擇閘極線SGDusel施加VSGDH時，選擇閘極線SGDusel中之電壓之上升量與第1實施方式相比變小。於第3實施方式中，對選擇閘極線SGDusel施加VSGD之時序至少處於恢復動作中即可。又，於第3實施方式中，施加於選擇閘極線SGDusel之電壓高於VSS並且為VSGDH以下即可。第3實施方式之半導體記憶裝置1之其他動作與第1實施方式相同。
[3-2]第3實施方式之效果 如上所述，於第3實施方式之半導體記憶裝置1中，定序器13於恢復動作中執行驗證動作所需之選擇閘極線SGDsel之控制。因此，第3實施方式之半導體記憶裝置1與第1實施方式相比，能夠縮短驗證動作之準備所需之時間。因而，第1實施方式之第1變化例之半導體記憶裝置1與第1實施方式同樣地，能夠提高寫入之資料之可靠性，進而縮短驗證動作之時間。
[3-3]第3實施方式之變化例 以上所說明之第3實施方式之半導體記憶裝置1中之恢復動作可進行各種變形。以下，對第3實施方式之第1及第2變化例之半導體記憶裝置1中之程序循環依次進行說明。
(第3實施方式之第1變化例) 圖22表示第3實施方式之第1變化例之半導體記憶裝置1中之程序循環之時序圖的一例。如圖22所示，第3實施方式之第1變化例中之程序循環與第3實施方式之程序循環之間，時刻t5時之選擇閘極線SGDsel之動作不同。
具體而言，於第3實施方式之第1變化例中，於時刻t5，對選擇閘極線SGDsel及SGDusel各自施加VSGDH。也就是說，於第3實施方式之第1變化例中，對選擇閘極線SGDsel及SGDusel各自施加VSGDH之時序較第3實施方式早。於第3實施方式之第1變化例中，對選擇閘極線SGDsel及SGDusel各自施加VSGDH之時序至少處於恢復動作中即可。第3實施方式之第1變化例之半導體記憶裝置1之其他動作與第3實施方式相同。
如此，於第3實施方式之第1變化例中，定序器13於恢復動作中執行驗證動作所需之選擇閘極線SGDsel及SGDusel之控制。結果為，第3實施方式之第1變化例之半導體記憶裝置1能夠獲得與第3實施方式相同之效果，進而能夠縮短驗證動作之時間。
(第3實施方式之第2變化例) 圖23表示第3實施方式之第2變化例之半導體記憶裝置1中之程序循環之時序圖的一例。如圖23所示，第3實施方式之第2變化例中之程序循環與第3實施方式之程序循環之間，時刻t5時之字元線WLsel之動作不同。
具體而言，於第3實施方式之第2變化例中，於時刻t5，對字元線WLsel施加VSS。也就是說，於對選擇閘極線SGDsel及位元線BLprog分別施加VSGD及VSL期間，對字元線WLsel施加VSS。於第3實施方式之第2變化例中，對字元線WLsel施加VSS之時序至少處於恢復動作中即可。第3實施方式之第2變化例之半導體記憶裝置1之其他動作與第3實施方式相同。
藉此，於第3實施方式之第2變化例中之恢復動作中，連接於字元線WLsel之記憶胞電晶體MT之通道中捕獲之電子通過對字元線WLsel施加VSS而變得易於去捕獲。結果為，第3實施方式之第2變化例之半導體記憶裝置1與第3實施方式相比，能夠更穩定地產生恢復動作時之編程對象之記憶胞電晶體MT之電子之去捕獲。因而，第3實施方式之第2變化例之半導體記憶裝置1與第3實施方式相比，能夠縮小閾值分佈之寬度，能夠提高記憶胞電晶體MT中寫入之資料之可靠性。
[4]第4實施方式 第4實施方式之半導體記憶裝置1之構成與第1實施方式相同。第4實施方式之半導體記憶裝置1根據程序循環之進行而變更恢復動作之方法。以下，關於第4實施方式之半導體記憶裝置1，對與第1～第3實施方式不同之方面進行說明。
[4-1]關於半導體記憶裝置1之寫入動作 圖24表示第4實施方式之半導體記憶裝置中之寫入動作之流程圖的一例。如圖24所示，於第4實施方式中之寫入動作中，定序器13根據程序循環之進行，分開使用包括第1實施方式之比較例之恢復動作之第1程序循環、及包括第1實施方式之恢復動作之第2程序循環。
具體而言，首先，定序器13執行包括比較例之恢復動作的第1程序循環(步驟S10)。簡潔地說，於比較例中之恢復動作中，定序器13使選擇閘極線SGDsel之電壓下降至VSS。
並且，定序器13確認是否執行了N次程序循環(步驟S11)。於程序循環未執行N次之情形時(步驟S11，NO)，定序器13升高編程電壓VPGM(步驟S12)，返回至步驟S10之處理。另一方面，於程序循環執行了N次之情形時(步驟S11，YES)，定序器13升高編程電壓VPGM(步驟S13)，移行至步驟S14之處理。
於步驟S14之處理中，定序器13執行包括第1實施方式之恢復動作的第2程序循環。簡潔地說，於第1實施方式之恢復動作中，定序器13將選擇閘極線SGDsel之電壓維持在VSGD。
並且，定序器13確認是否通過了所有狀態之驗證(步驟S15)。於未通過所有狀態之驗證之情形時(步驟S15，NO)，定序器13升高編程電壓VPGM(步驟S16)，返回至步驟S14之處理。另一方面，於通過所有狀態之驗證之情形時(步驟S15，YES)，定序器13結束寫入動作。
[4-2]第4實施方式之效果 例如，於程序循環中，恢復動作中之記憶胞電晶體MT之閾值電壓之降低量有寫入狀態越高則越大之傾向。因此，第4實施方式之半導體記憶裝置1於寫入動作之中途，根據寫入動作之變更而變更程序循環中之恢復動作。
具體而言，第4實施方式之半導體記憶裝置1於程序循環中之資料留存之影響較小之寫入動作之前半部分，執行第1實施方式之比較例之恢復動作。並且，第4實施方式之半導體記憶裝置1於程序循環中之資料留存之影響較大之寫入動作之後半部分，執行第1實施方式之恢復動作。
第1實施方式之比較例中之恢復動作由於對選擇閘極線SGDsel施加VSS，因此與第1實施方式中之恢復動作相比，功耗更低。因此，第4實施方式之半導體記憶裝置1能夠抑制程序循環中之資料留存之影響，並且與第1實施方式相比，能夠抑制功耗。
再者，於第4實施方式中，例示了於執行包括比較例之恢復動作的第1程序循環後，執行包括第1實施方式之恢復動作的第2程序循環之情形，但並不限定於此。例如，定序器13可執行第1實施方式之第1～第3變化例、第2實施方式、第2實施方式之第1～第3變化例、第3實施方式、以及第3實施方式之第1及第2變化例之任一恢復動作，而代替第1實施方式之恢復動作。又，定序器13亦可執行該等恢復動作中之多種恢復動作。
又，於第4實施方式中，例示了於第1程序循環之後執行第2程序循環之情形，但亦可於第2程序循環之後再次執行第1程序循環。於第4實施方式中，定序器13至少根據寫入動作之進行及記憶胞電晶體MT之特性，執行恢復動作不同之程序循環即可。
[5]其他變化例等 上述實施方式及變化例能夠於可能之範圍內進行組合。例如，可組合第2實施方式及第3實施方式。並不限定於此，第1實施方式之第1～第3變化例、第2實施方式、第2實施方式之第1～第3變化例、第3實施方式、以及第3實施方式之第1及第2變化例能夠於可能之範圍內進行組合。
於上述實施方式中，記憶柱MP可為複數個柱於Z方向上連結之構造。例如，記憶柱MP可為貫通導電體層52(選擇閘極線SGD)之柱、與貫通複數個導電體層51(字元線WL)之柱連結之構造。又，記憶柱MP亦可為各自貫通複數個導電體層51之複數個柱於Z方向上連結之構造。
於上述實施方式中，例示了記憶胞陣列10設於半導體基板上之情形，但並不限定於此。例如，半導體記憶裝置1可具有於記憶胞陣列10下配置有感測放大器模組16等電路之構造。又，半導體記憶裝置1亦可具有將設有感測放大器模組16等之晶片、及設有記憶胞陣列10之晶片貼合之構造。
於上述實施方式中用於讀出動作之說明之時序圖始終為一例。例如，於各時刻控制各個信號及配線之電壓之時序亦可錯開。又，於上述實施方式中，施加於記憶胞陣列10內之各種配線之電壓可基於驅動器模組14及列解碼器模組15間之信號線之電壓進行推測。例如，施加於字元線WLsel之電壓可基於信號線CG之電壓進行推測。施加於選擇閘極線SGDsel之電壓可基於信號線SGDD之電壓進行推測。
於本說明書中，“H”位準之電壓係閘極施加有該電壓之N型MOS電晶體成為接通狀態，閘極施加有該電壓之P型MOS電晶體成為斷開狀態之電壓。“L”位準之電壓係閘極施加有該電壓之N型MOS電晶體成為斷開狀態，閘極施加有該電壓之P型MOS電晶體成為接通狀態之電壓。“電晶體之一端”表示MOS電晶體之汲極或源極。“電晶體之另一端”表示MOS電晶體之源極或汲極。“選擇電晶體ST1”可稱作汲極選擇電晶體。“選擇電晶體ST2”可稱作源極選擇電晶體。
於本說明書中，“連接”表示電連接，例如不排除中間介隔其他元件。“斷開狀態”表示對應之電晶體之閘極施加有小於該電晶體之閾值電壓之電壓，例如不排除如電晶體之漏電流之微少電流流動。
已對本發明之若干實施方式進行了說明，但該等實施方式係作為例子而提出的，並不意圖限定發明之範圍。該等新穎之實施方式能以其他多種方式實施，且能夠於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施方式或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。 [相關申請]
本申請案享有以日本專利申請2019-168394號(申請日：2019年9月17日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請之全部內容。
1:半導體記憶裝置 2:記憶控制器 10:記憶胞陣列 11:指令暫存器 12:位址暫存器 13:定序器 14:驅動器模組 15:列解碼器模組 16:感測放大器模組 20～27:電晶體 28:電容器 29:電晶體 30:變流器 31:變流器 32:N型MOS電晶體 33:N型MOS電晶體 40:P型井區域 41:N型半導體區域 42～48:絕緣體層 50～53:導電體層 60:半導體層 61:隧道絕緣膜 62:絕緣膜 63:阻擋絕緣膜 ADL:鎖存電路 AINV:節點 ALAT:節點 BD:區塊解碼器 BDL:鎖存電路 BL0～BLm:位元線 BLHU:位元線連接部 BLinh:位元線 BLK0～BLKn:區塊 BLprog:位元線 bTG:傳送閘極線 CG0～CG7:信號線 CP:接點 CU:胞單元 LAT:節點 LBUS:總線 LC:邏輯電路 LI:接點 MP:記憶柱 MT0～MT7:記憶胞電晶體 ND1:節點 ND2:節點 NS:NAND串 RD0～RDn:列解碼器 SA:感測放大器部 SAU:感測放大器單元 SAU:感測放大器單元 SDL:鎖存電路 SEN:節點 SGD0～SGD3:選擇閘極線 SGDD0～SGDD3:信號線 SGDsel:選擇閘極線 SGDusel:選擇閘極線 SGS:選擇閘極線 SGSD:信號線 SINV:節點 SL:源極線 SLAT:節點 SLT:狹縫 SP:間隔件 SRC:節點 ST1:選擇電晶體 ST2:選擇電晶體 SU0～SU3:串單元 TG:傳送閘極線 TR0～TR17:電晶體 USGD:信號線 USGS:信號線 WL0～WL7:字元線 WLsel:字元線 WLusel:字元線 XDL:鎖存電路
圖1係表示第1實施方式之半導體記憶裝置之構成例之方塊圖。 圖2係表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列之電路構成之一例的電路圖。 圖3係表示第1實施方式之半導體記憶裝置所具備之列解碼器模組之電路構成之一例的電路圖。 圖4係表示第1實施方式之半導體記憶裝置所具備之感測放大器模組之電路構成之一例的電路圖。 圖5係表示第1實施方式之半導體記憶裝置所具備之感測放大器模組中所包含之感測放大器單元之電路構成之一例的電路圖。 圖6係表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列之平面佈局之一例的俯視圖。 圖7係表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列之截面構造之一例的沿著圖6之VII-VII線之剖視圖。 圖8係表示第1實施方式之半導體記憶裝置中之記憶柱之截面構造之一例的沿著圖7之VIII-VIII線之剖視圖。 圖9係表示於第1實施方式之半導體記憶裝置中應用於記憶胞電晶體之資料分配之一例的圖。 圖10係表示第1實施方式之半導體記憶裝置中之寫入動作之一例的時序圖。 圖11係表示第1實施方式之半導體記憶裝置中之程序循環之一例的時序圖。 圖12係表示半導體記憶裝置之寫入動作中之程序循環中之記憶胞電晶體之閾值分佈之變化之一例的閾值分佈圖。 圖13係表示第1實施方式之比較例之半導體記憶裝置中之程序循環之一例的時序圖。 圖14係表示第1實施方式之第1變化例之半導體記憶裝置中之程序循環之一例的時序圖。 圖15係表示第1實施方式之第2變化例之半導體記憶裝置中之程序循環之一例的時序圖。 圖16係表示第1實施方式之第3變化例之半導體記憶裝置中之程序循環之一例的時序圖。 圖17係表示第2實施方式之半導體記憶裝置中之程序循環之一例的時序圖。 圖18係表示第2實施方式之第1變化例之半導體記憶裝置中之程序循環之一例的時序圖。 圖19係表示第2實施方式之第2變化例之半導體記憶裝置中之程序循環之一例的時序圖。 圖20係表示第2實施方式之第3變化例之半導體記憶裝置中之程序循環之一例的時序圖。 圖21係表示第3實施方式之半導體記憶裝置中之程序循環之一例的時序圖。 圖22係表示第3實施方式之第1變化例之半導體記憶裝置中之程序循環之一例的時序圖。 圖23係表示第3實施方式之第2變化例之半導體記憶裝置中之程序循環之一例的時序圖。 圖24係表示第4實施方式之半導體記憶裝置中之寫入動作之一例的流程圖。
BLinh:位元線
BLprog:位元線
SGDsel:選擇閘極線
SGDusel:選擇閘極線
SGS:選擇閘極線
SL:源極線
WLsel:字元線
WLusel:字元線

Claims (12)

  1. 一種半導體記憶裝置，其具備： 第1及第2汲極選擇電晶體； 第1及第2源極選擇電晶體； 第1及第2記憶胞電晶體，其等連接於上述第1汲極選擇電晶體與上述第1源極選擇電晶體之間； 第3及第4記憶胞電晶體，其等連接於上述第2汲極選擇電晶體與上述第2源極選擇電晶體之間； 第1及第2位元線，其等分別連接於上述第1及第2汲極選擇電晶體； 第1選擇閘極線，其連接於上述第1汲極選擇電晶體； 第2選擇閘極線，其連接於上述第2汲極選擇電晶體； 第3選擇閘極線，其連接於上述第1及第2源極選擇電晶體； 第1字元線，其連接於上述第1及第3記憶胞電晶體； 第2字元線，其連接於上述第2及第4記憶胞電晶體；及 控制器，其執行包括複數次程序循環之寫入動作；且 上述控制器於上述程序循環中，依次執行編程動作、恢復動作、及驗證動作， 於上述第1記憶胞電晶體之寫入動作中，上述控制器於上述恢復動作之第1時刻，對上述第1選擇閘極線施加第1電壓，對上述第3選擇閘極線施加低於上述第1電壓之第2電壓，對上述第1位元線施加上述第1電壓與上述第2電壓之間之第3電壓， 上述第1字元線與上述第2字元線於基板之上方，於與上述基板表面交叉之方向相互分離設置。
  2. 如請求項1之半導體記憶裝置，其進而具備： 第1導電體層，其設於上述基板之上方； 第2導電體層，其設於上述第1導電體層之上方； 第3及第4導電體層，其等設於上述第2導電體層之上方； 第5及第6導電體層，其等分別設於上述第3及第4導電體層之上方； 第1柱，其貫通上述第1、第2、第3、及第5導電體層地設置；及 第2柱，其貫通上述第1、第2、第4、及第6導電體層地設置；且 上述第1導電體層作為上述第1字元線發揮功能， 上述第2導電體層作為上述第2字元線發揮功能， 上述第3及第5導電體層作為上述第1選擇閘極線發揮功能， 上述第4及第6導電體層作為上述第2選擇閘極線發揮功能。
  3. 如請求項2之半導體記憶裝置，其中 上述控制器按上述第1字元線、上述第2字元線之順序執行寫入動作。
  4. 如請求項1之半導體記憶裝置，其中 上述控制器於上述第1時刻，對上述第2選擇閘極線施加上述第2電壓，對上述第1字元線施加高於上述第2電壓且低於編程電壓之第4電壓，對上述第2字元線施加高於上述第2電壓且低於上述編程電壓之第5電壓，對上述第2位元線施加上述第3電壓。
  5. 如請求項1之半導體記憶裝置，其中 上述控制器於上述編程動作中對上述第1字元線施加編程電壓時，對上述第1選擇閘極線施加高於上述第2電壓且低於上述第1電壓之第6電壓。
  6. 如請求項1之半導體記憶裝置，其中 上述控制器於上述第1時刻，對上述第1字元線施加上述第2電壓，對上述第2字元線施加高於上述第2電壓且低於編程電壓之第5電壓。
  7. 如請求項1之半導體記憶裝置，其中 上述控制器於上述驗證動作開始時，使上述第1及第2位元線之電壓從上述第3電壓下降至上述第2電壓與上述第3電壓之間之第7電壓。
  8. 如請求項1之半導體記憶裝置，其中 上述控制器於上述第1時刻，對上述第2選擇閘極線施加上述第1電壓，對上述第1字元線施加高於上述第2電壓且低於編程電壓之第4電壓，對上述第2字元線施加高於上述第2電壓且低於上述編程電壓之第5電壓。
  9. 一種半導體記憶裝置，其具備： 第1及第2汲極選擇電晶體； 第1及第2源極選擇電晶體； 第1及第2記憶胞電晶體，其等連接於上述第1汲極選擇電晶體與上述第1源極選擇電晶體之間； 第3及第4記憶胞電晶體，其等連接於上述第2汲極選擇電晶體與上述第2源極選擇電晶體之間； 第1選擇閘極線，其連接於上述第1汲極選擇電晶體； 第2選擇閘極線，其連接於上述第2汲極選擇電晶體； 第3選擇閘極線，其連接於上述第1及第2源極選擇電晶體； 第1字元線，其連接於上述第1及第3記憶胞電晶體； 第2字元線，其連接於上述第2及第4記憶胞電晶體； 源極線，其分別連接於上述第1及第2源極選擇電晶體；及 控制器，其執行包括複數次程序循環之寫入動作；且 上述控制器於上述程序循環中，依次執行編程動作、恢復動作、及驗證動作， 於上述第1記憶胞電晶體之寫入動作中，上述控制器於上述恢復動作之第1時刻，對上述第3選擇閘極線施加第1電壓，對上述第1選擇閘極線施加低於上述第1電壓之第2電壓，對上述源極線施加上述第1電壓與上述第2電壓之間之第3電壓。
  10. 如請求項9之半導體記憶裝置，其進而具備： 第1導電體層，其設於基板之上方； 第2導電體層，其設於上述第1導電體層之上方； 第3導電體層，其設於上述第2導電體層之上方； 第4導電體層，其設於上述第3導電體層之上方； 第5及第6導電體層，其等設於上述第4導電體層之上方； 第1柱，其貫通上述第1、第2、第3、第4、及第5導電體層地設置；及 第2柱，其貫通上述第1、第2、第3、第4、及第6導電體層地設置；且 上述第1及第2導電體層作為上述源極線發揮功能， 上述第3導電體層作為上述第1字元線發揮功能， 上述第4導電體層作為上述第2字元線發揮功能， 上述第5導電體層作為上述第1選擇閘極線發揮功能， 上述第6導電體層作為上述第2選擇閘極線發揮功能。
  11. 如請求項10之半導體記憶裝置，其中 上述控制器按上述第2字元線、上述第1字元線之順序執行寫入動作。
  12. 如請求項9之半導體記憶裝置，其中 上述控制器於上述第1時刻，對上述第2選擇閘極線施加上述第2電壓，對上述第1字元線施加高於上述第2電壓且低於編程電壓之第4電壓，對上述第2字元線施加高於上述第2電壓且低於上述編程電壓之第5電壓。
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