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TWI642065B - Semiconductor memory device - Google Patents

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Publication number
TWI642065B
TWI642065B TW106124252A TW106124252A TWI642065B TW I642065 B TWI642065 B TW I642065B TW 106124252 A TW106124252 A TW 106124252A TW 106124252 A TW106124252 A TW 106124252A TW I642065 B TWI642065 B TW I642065B
Authority
TW
Taiwan
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voltage
word line
line
memory device
signal line
Prior art date
Application number
TW106124252A
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English (en)
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TW201833914A (zh
Inventor
山岡雅史
Original Assignee
東芝記憶體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 東芝記憶體股份有限公司 filed Critical 東芝記憶體股份有限公司
Publication of TW201833914A publication Critical patent/TW201833914A/zh
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Publication of TWI642065B publication Critical patent/TWI642065B/zh

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Abstract

本發明之實施形態提供一種可高速動作之半導體記憶裝置。 實施形態之半導體記憶裝置10具備：第1及第2記憶單元，其等可記憶n位元資料(n為1以上之整數)；第1及第2字元線，其等分別連接於第1及第2記憶單元；第1電晶體，其一端連接於上述第1字元線之一端；以及第2及第3電晶體，其等一端分別連接於上述第2字元線之一端及另一端。於第1位元資料之讀出動作中，若選擇第1字元線之情形時，對第2字元線施加第1時間之第1電壓，若選擇第2字元線之情形時，對第1字元線施加短於第1時間之第2時間之第1電壓。

Description

半導體記憶裝置
實施形態係關於一種半導體記憶裝置。
已知一種將記憶單元三維地積層而成之NAND(Not And，與非)型快閃記憶體。
本發明之實施形態提供一種可高速動作之半導體記憶裝置。
實施形態之半導體記憶裝置具備：第1及第2記憶單元，其等可記憶n位元資料(n為1以上之整數)；第1及第2字元線，其等分別連接於第1及第2記憶單元；第1電晶體，其一端連接於上述第1字元線之一端；以及第2及第3電晶體，其等一端分別連接於上述第2字元線之一端及另一端。於第1位元資料之讀出動作中，若選擇第1字元線之情形時，對第2字元線施加第1時間之第1電壓，若選擇第2字元線之情形時，對第1字元線施加短於第1時間之第2時間之第1電壓。
10‧‧‧半導體記憶裝置
11‧‧‧記憶單元陣列
12‧‧‧感測放大器模組
13‧‧‧列解碼器模組
13A‧‧‧列解碼器模組
13B‧‧‧列解碼器模組
14‧‧‧輸入輸出電路
15‧‧‧暫存器
15A‧‧‧狀態暫存器
15B‧‧‧位址暫存器
15C‧‧‧指令暫存器
16‧‧‧邏輯控制器
17‧‧‧序列發生器
18‧‧‧就緒/忙碌控制電路
19‧‧‧電壓產生電路
20‧‧‧p通道MOS電晶體
21~27‧‧‧n通道MOS電晶體
28‧‧‧電容器
30‧‧‧反相器
31‧‧‧反相器
32‧‧‧n通道MOS電晶體
33‧‧‧n通道MOS電晶體
40‧‧‧電荷泵
41A‧‧‧CG驅動器
41B‧‧‧CG驅動器
41C‧‧‧CG驅動器
42‧‧‧電晶體
43‧‧‧位準轉換器
50‧‧‧導電體
51‧‧‧導電體
52‧‧‧導電體
53‧‧‧導電體
54‧‧‧導電體
55‧‧‧塊絕緣膜
56‧‧‧絕緣膜(電荷累積層)
57‧‧‧隧道氧化膜
58‧‧‧半導體材料
60‧‧‧P型井區域
61‧‧‧n+雜質擴散區域
61A‧‧‧擴散區域
61B‧‧‧擴散區域
61C‧‧‧擴散區域
62‧‧‧n+雜質擴散區域
62A‧‧‧擴散區域
62B‧‧‧擴散區域
62C‧‧‧擴散區域
63‧‧‧導電體
63A‧‧‧導電體
63B‧‧‧導電體
63C‧‧‧導電體
64‧‧‧導電體
64A‧‧‧導電體
64B‧‧‧導電體
64C‧‧‧導電體
65‧‧‧絕緣膜
66‧‧‧導電體
67‧‧‧導電體
70‧‧‧電阻元件
ADD‧‧‧位址信息
ALE‧‧‧位址閂鎖賦能信號
BA‧‧‧塊位址
BD‧‧‧塊解碼器
BL(BL0~BLm)‧‧‧位元線
BLinh‧‧‧寫入禁止之位元線
BLprog‧‧‧寫入對象之位元線
BLC‧‧‧控制信號
BLC‧‧‧通孔接點
BLK(BLK0~BLKn)‧‧‧塊
BLX‧‧‧控制信號
CA‧‧‧列位址
CG(CG0~CG7)‧‧‧信號線
CGsel‧‧‧選擇信號線
CGusel‧‧‧非選擇信號線
CLE‧‧‧指令閂鎖賦能信號
CLK‧‧‧時脈
CMD‧‧‧指令
COM‧‧‧節點
CR‧‧‧區域
CS1‧‧‧控制信號
CS2‧‧‧控制信號
CS3‧‧‧控制信號
DAT‧‧‧資料
DIS‧‧‧放電電路
HLL‧‧‧控制信號
HU‧‧‧通孔接點
HR1‧‧‧區域
HR2‧‧‧區域
HU1‧‧‧通孔接點
HU2‧‧‧通孔接點
I/O(I/O1~I/O8)‧‧‧輸入輸出信號
INV‧‧‧節點
LAT‧‧‧節點
LBUS‧‧‧總線
LDL‧‧‧閂鎖電路
LI‧‧‧接觸插塞
MH‧‧‧半導體柱
MT(MT0~MT7)‧‧‧記憶單元電晶體
NS‧‧‧NAND串
PA‧‧‧頁位址
PG‧‧‧通過閘極
RBn‧‧‧就緒/忙碌信號
RDA(RDA0~RDAn)‧‧‧列解碼器
RDB(RDB0~RDBn)‧‧‧列解碼器
SA‧‧‧感測放大器部
SAU(SAU0~SAUm)‧‧‧感測放大器單元
SDL‧‧‧閂鎖電路
SEN‧‧‧節點
SGD(SGD0~SGD3)‧‧‧選擇閘極線
SGDsel‧‧‧選擇之選擇閘極線
SGDusel‧‧‧非選擇之選擇閘極線
SGDD(SGDD0~SGDD3)‧‧‧信號線
SGSD‧‧‧信號線
SGS‧‧‧選擇閘極線
SL‧‧‧源極線
ST1‧‧‧選擇電晶體
ST2‧‧‧選擇電晶體
STB‧‧‧控制信號
STI‧‧‧控制信號
STL‧‧‧控制信號
STS‧‧‧狀態信息
SRC‧‧‧節點
SU(SU0~SU3)‧‧‧串單元
SUA‧‧‧串單元
SUB‧‧‧串單元
TG‧‧‧傳輸閘極線
TR1~TR18‧‧‧電晶體
UDL‧‧‧閂鎖電路
VC‧‧‧通孔接點
WL(WL0~WL7)‧‧‧字元線
WLsel‧‧‧選擇字元線
WLusel‧‧‧非選擇字元線
XDL‧‧‧閂鎖電路
XXL‧‧‧控制信號
/CE‧‧‧晶片賦能信號
/RE‧‧‧讀賦能信號
/WE‧‧‧寫賦能信號
/WP‧‧‧寫保護信號
圖1係第1實施形態之半導體記憶裝置之方塊圖。
圖2係第1實施形態之半導體記憶裝置所具備之記憶單元陣列之電路圖。
圖3係對第1實施形態之半導體記憶裝置所具備之記憶單元之閾值分佈及資料分配進行說明之圖。
圖4係第1實施形態之半導體記憶裝置所具備之感測放大器模組之方塊圖。
圖5係第1實施形態之半導體記憶裝置所具備之感測放大器模組之電路圖。
圖6係第1實施形態之半導體記憶裝置所具備之列解碼器模組之電路圖。
圖7係第1實施形態之半導體記憶裝置所具備之電壓產生電路之方塊圖。
圖8係第1實施形態之半導體記憶裝置所具備之記憶單元陣列之平面佈局圖。
圖9係沿圖8所示之IX-IX之記憶單元陣列之剖視圖。
圖10係第1實施形態之半導體記憶裝置所具備之記憶單元陣列及列解碼器模組之剖視圖。
圖11係第1實施形態之半導體記憶裝置中之第1讀出動作之時序圖。
圖12係第1實施形態之半導體記憶裝置中之第2讀出動作之時序圖。
圖13係第1實施形態之半導體記憶裝置中之第1寫入動作之時序圖。
圖14係第1實施形態之半導體記憶裝置中之第2寫入動作之時序圖。
圖15係表示半導體記憶裝置中之讀出動作速度之層依存性之圖。
圖16係第2實施形態之半導體記憶裝置中之讀出動作之時序圖圖17係第2實施形態之半導體記憶裝置中之寫入動作之時序圖。
圖18係第3實施形態之半導體記憶裝置所具備之列解碼器模組之電路圖。
圖19係第4實施形態之半導體記憶裝置中之讀出動作之時序圖。
圖20係第4實施形態之半導體記憶裝置中之寫入動作之時序圖。
圖21係第5實施形態之半導體記憶裝置中之第1讀出動作之時序圖。
圖22係第5實施形態之半導體記憶裝置中之第2讀出動作之時序圖。
圖23係第6實施形態之半導體記憶裝置中之第1讀出動作之時序圖。
圖24係第6實施形態之半導體記憶裝置中之第2讀出動作之時序圖。
圖25係第6實施形態之變化例之半導體記憶裝置中之第2讀出動作之時序圖。
圖26係第7實施形態之半導體記憶裝置所具備之列解碼器模組之電路圖。
圖27係第7實施形態之半導體記憶裝置所具備之列解碼器模組之電路圖。
圖28係第1~第7實施形態之變化例之半導體記憶裝置所具備的記憶單元陣列及列解碼器模組之剖視圖。
以下，參照圖式對實施形態進行說明。圖式係模式性之圖。再者，於以下之說明中，對具有大致相同之功能及構成之構成要素標註相同符號。構成參照符號之文字後之數字、及構成參照符號之數字後之文字係用以區分藉由包含相同文字及數字之參照符號進行參照且具有相同構成之要素彼此。於無需對以包含相同文字及數字之參照符號表示之要素相互加以區分之情形時，該等要素係藉由僅包含相同文字及數字之參照符號進行參照。
[1]第1實施形態
以下，對第1實施形態之半導體記憶裝置進行說明。
[1-1]構成
[1-1-1]半導體記憶裝置10之整體構成
首先，使用圖1對半導體記憶裝置10之整體構成進行說明。於圖1中示出了半導體記憶裝置10之方塊圖。如圖1所示，半導體記憶裝置10具備記憶單元陣列11、感測放大器模組12、列解碼器模組13A及13B、輸入輸出電路14、暫存器15、邏輯控制器16、序列發生器17、就緒/忙碌控制電路18、以及電壓產生電路19。
記憶單元陣列11具備塊BLK0~BLKn(n係1以上之自然數)。塊BLK係與位元線及字元線建立關聯之複數個非揮發性記憶單元之集合，例如成為資料之抹除單位。半導體記憶裝置10藉由應用例如MLC(Multi-Level Cell，多層單元)方式，可使各記憶單元記憶2位元以上之資料。
感測放大器模組12將自記憶單元陣列11讀出之資料DAT經由輸入輸出電路14而輸出至外部之記憶體控制器。又，感測放大器模組12將自記憶體控制器經由輸入輸出電路14而接收到之寫入資料DAT傳輸至記憶單元陣列11。
列解碼器模組13基於保持在位址暫存器15B中之塊位址BA，而選擇執行各種動作之對象之塊BLK。然後，列解碼器模組13將自電壓產生電路19供給之電壓傳輸至所選擇之塊BLK。例如，列解碼器模組13A自字元線之一端施加電壓，列解碼器模組13B自字元線之另一端施加電壓。
輸入輸出電路14於與記憶體控制器之間收發例如寬度為8位元之輸入輸出信號I/O(I/O1~I/O8)。例如輸入輸出電路14將自記憶體控制器接收到之輸入輸出信號I/O中所包含之寫入資料DAT傳輸至感測放大器模組12。又，輸入輸出電路14將自感測放大器模組12傳輸之讀出資料DAT作 為輸入輸出信號I/O而發送至記憶體控制器。
暫存器15包含狀態暫存器15A、位址暫存器15B、及指令暫存器15C。狀態暫存器15A例如保持序列發生器17之狀態信息STS。位址暫存器15B保持自輸入輸出電路14傳輸之位址信息ADD。位址信息ADD中所包含之列位址CA、塊位址BA、及頁位址PA分別於感測放大器模組12、列解碼器模組13、及電壓產生電路19中使用。指令暫存器15C保持自輸入輸出電路14傳輸之指令CMD。
邏輯控制器16基於自記憶體控制器接收到之各種控制信號，控制輸入輸出電路14及序列發生器17。作為該控制信號，例如使用晶片賦能信號/CE、指令閂鎖賦能信號CLE、位址閂鎖賦能信號ALE、寫賦能信號/WE、讀賦能信號/RE、及寫保護信號/WP。信號/CE係用以使半導體記憶裝置10啟動之信號。信號CLE係將與已被確證之信號CLE並行輸入至半導體記憶裝置10之信號為指令CMD通知給輸入輸出電路14之信號。信號ALE係將與已被確證之信號ALE並行輸入至半導體記憶裝置10之信號為位址信息ADD通知給輸入輸出電路14之信號。信號/WE及/RE分別係對輸入輸出電路14指示例如輸入輸出信號I/O之輸入及輸出之信號。信號/WP係用以於例如電源接通或斷開時使半導體記憶裝置10處於保護狀態之信號。
序列發生器17基於保持在指令暫存器15C中之指令CMD，控制半導體記憶裝置10整體之動作。具體而言，序列發生器17控制感測放大器模組12、列解碼器模組13、電壓產生電路19等，而執行寫入動作及讀出動作等各種動作。
就緒/忙碌控制電路18基於序列發生器17之動作狀態而產生就緒/忙碌信號RBn。信號RBn係將半導體記憶裝置10為受理來自記憶體控制器之命 令之就緒狀態還是不受理命令之忙碌狀態通知給記憶體控制器之信號。
電壓產生電路19基於序列發生器17之控制而產生所期望之電壓，並將所產生之電壓供給至記憶單元陣列11、感測放大器模組12、列解碼器模組13等。例如，電壓產生電路19基於保持在位址暫存器15B中之頁位址PA，對與選擇字元線對應之信號線、及與非選擇字元線對應之信號線分別施加所期望之電壓。
[1-1-2]記憶單元陣列11之構成
其次，使用圖2對記憶單元陣列11之電路構成進行說明。圖2係記憶單元陣列11之電路圖，示出了關於記憶單元陣列11內之1個塊BLK之詳細電路構成。如圖2所示，塊BLK具備例如串單元SU0~SU3。再者，塊BLK所包含之串單元SU之個數並不限定於此，可設計為任意之個數。
串單元SU各自包含複數個NAND串NS。各串單元SU中所包含之複數個NAND串NS分別對應於位元線BL0~BLm(m係1以上之自然數)而設置。NAND串NS各自包含例如8個記憶單元電晶體MT(MT0~MT7)、以及選擇電晶體ST1及ST2。再者，NAND串NS所包含之記憶單元電晶體MT之個數並不限定於此，可設計為任意之個數。
記憶單元電晶體MT具備控制閘極及電荷累積層，將資料非揮發性地保持。記憶單元電晶體MT0~MT7串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。同一塊BLK內之記憶單元電晶體MT0~MT7之控制閘極分別共通連接於字元線WL0~WL7。
串單元SU0~SU3內之選擇電晶體ST1之閘極分別共通連接於選擇閘極線SGD0~SGD3。於同一塊BLK內位於同一行之選擇電晶體ST1之汲極共通連接於對應之位元線BL，進而，位於同一行之選擇電晶體ST1之汲極 藉由對應之位元線BL而於複數個塊BLK間共通連接。同一塊內之選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。同一塊內之選擇電晶體ST2之源極共通連接於源極線SL。進而，選擇電晶體ST2之源極藉由源極線SL而於複數個塊BLK間共通連接。
於以下之說明中，將連接於共通之字元線WL之複數個記憶單元電晶體MT所保持之1位元資料之集合稱為“頁”。因此，當於1個記憶單元電晶體MT中記憶2位元資料之情形時，連接於1條字元線WL之複數個記憶單元電晶體MT之集合中記憶2頁資料。
再者，記憶單元電晶體MT之閾值分佈例如成為圖3所示之分佈。於圖3中示出了應用MLC方式之情形時之記憶單元電晶體MT之閾值分佈、被分配之資料、及讀出動作中所使用之電壓。圖3之縱軸及橫軸分別對應於記憶單元電晶體MT之數量及閾值電壓。
如圖3所示，於應用MLC方式之情形時，記憶單元電晶體MT之閾值分佈被分為4個。將該4個閾值分佈按照閾值電壓由低至高之順序稱為“ER”位準、“A”位準、“B”位準、“C”位準。“ER”位準相當於記憶單元電晶體MT之抹除狀態，“A”位準、“B”位準、及“C”位準相當於記憶單元電晶體MT之寫入狀態。
對該等閾值分佈分別分配2位元資料。具體而言，對“ER”位準、“A”位準、“B”位準、及“C”位準之閾值分佈分別分配例如“01”(“高階(Upper)位元/低階(Lower)位元”)資料、“11”資料、“01”資料、及“00”資料。
而且，讀出動作中所使用之讀出電壓分別設定為相鄰之閾值分佈之間。具體而言，用以判定某個記憶單元電晶體MT之閾值電壓為“ER”位 準還是“A”位準以上之讀出電壓AR設定為“ER”位準中之最大閾值電壓與“A”位準中之最小閾值電壓之間。用以判定某個記憶單元電晶體MT為“A”位準以下還是“B”位準以上之讀出電壓BR設定為“A”位準中之最大閾值電壓與“B”位準中之最小閾值電壓之間。對於讀出電壓CR，亦與讀出電壓AR及BR同樣地設定。而且，作為於讀出動作時施加至非選擇字元線之電壓之讀出通過電壓Vread設定為較“C”位準之閾值分佈中之最大閾值電壓高之電壓。即，控制閘極被施加了電壓Vread之記憶單元電晶體MT不依存於所要保持之資料皆成為接通狀態。
於應用以上所說明之資料分配之情形時，低階頁資料係根據使用電壓BR之讀出結果而確定，高階頁資料係根據使用電壓AR及CR之讀出結果而確定。即，低階頁資料係藉由1次讀出而確定，高階頁資料係藉由2次讀出而確定。
[1-1-3]感測放大器模組12之構成
其次，使用圖4及圖5對感測放大器模組12之構成進行說明。於圖4中示出了感測放大器模組12之方塊圖，於圖5中示出了感測放大器模組12之詳細電路構成。如圖4所示，感測放大器模組12具備感測放大器單元SAU0~SAUm。
感測放大器單元SAU0~SAUm分別對應於位元線BL0~BLm而設置。各感測放大器單元SAU包含感測放大器部SA、以及閂鎖電路SDL、LDL、UDL、及XDL。於各感測放大器單元SAU中，感測放大器部SA、以及閂鎖電路SDL、LDL、UDL、及XDL係以相互可收發資料之方式連接。
感測放大器部SA於讀出動作中，感測由對應之位元線BL讀出之資 料，判定所讀出之資料為“0”還是“1”，於寫入動作中，基於寫入資料向對應之位元線BL施加電壓。如圖5所示，感測放大器部SA具備p通道MOS(Metal-Oxide-Semiconductor，金氧半導體)電晶體20、n通道MOS電晶體21~27、及電容器28。
電晶體20係一端連接於電源線，閘極連接於節點INV。電晶體21係一端連接於電晶體20之另一端，另一端連接於節點COM，且閘極被輸入控制信號BLX。電晶體22係一端連接於節點COM，另一端連接於對應之位元線BL，且閘極被輸入控制信號BLC。電晶體23係一端連接於節點COM，另一端連接於節點SRC，閘極連接於節點INV。電晶體24係一端連接於電晶體20之另一端，另一端連接於節點SEN，且閘極被輸入控制信號HLL。電晶體25係一端連接於節點SEN，另一端連接於節點COM，且閘極被輸入控制信號XXL。電晶體26係一端接地，閘極連接於節點SEN。電晶體27係一端連接於電晶體26之另一端，另一端連接於總線LBUS，且閘極被輸入控制信號STB。電容器28係一端連接於節點SEN，另一端被輸入時脈CLK。
閂鎖電路SDL、LDL、及UDL暫時保持讀出資料及寫入資料。如圖5所示，閂鎖電路SDL具備反相器30及31、以及n通道MOS電晶體32及33。
反相器30係輸入端子連接於節點LAT，輸出端子連接於節點INV。反相器31係輸入端子連接於節點INV，輸出端子連接於節點LAT。電晶體32係一端連接於節點INV，另一端連接於總線LBUS，且閘極被輸入控制信號STI。電晶體33係一端連接於節點LAT，另一端連接於總線LBUS，且閘極被輸入控制信號STL。再者，閂鎖電路LDL及UDL之電路構成與以上所說明之閂鎖電路SDL之電路構成相同，因此省略說明。
閂鎖電路XDL用於感測放大器單元SAU與輸入輸出電路14之間之資料之輸入輸出。例如，自輸入輸出電路14接收到之寫入資料經由閂鎖電路XDL而傳輸至閂鎖電路SDL、LDL、或UDL，自記憶單元電晶體MT讀出之讀出資料經由閂鎖電路XDL而傳輸至輸入輸出電路14。
於以上所說明之感測放大器單元SAU之構成中，對連接於電晶體20之一端之電源線施加例如作為半導體記憶裝置10之電源電壓之電壓Vdd，對節點SRC施加例如作為半導體記憶裝置10之接地電壓之電壓Vss。又，以上所說明之各種控制信號例如係由序列發生器17產生。例如，於讀出動作中，若序列發生器17確證信號STB，則感測放大器部SA基於節點SEN之電壓而確定讀出資料。
再者，以上所說明之感測放大器模組12之構成並不限定於此。例如，感測放大器單元SAU所具備之閂鎖電路之個數亦可基於1個記憶單元電晶體MT所保持之資料之位元數而變更。
又，於以上之說明中，列舉了感測放大器單元SAU及位元線BL一對一地對應之情況為例，但並不限定於此。例如，亦可為複數條位元線BL經由選擇器而連接於1個感測放大器單元SAU。
[1-1-4]列解碼器模組13之構成
其次，使用圖6對列解碼器模組13之構成進行說明。於圖6中示出了列解碼器模組13之電路圖。如圖6所示，列解碼器模組13A包含列解碼器RDA0~RDAn，列解碼器模組13B包含列解碼器RDB0~RDBn。
列解碼器RDA0及RDB0與塊BLK0建立關聯，列解碼器RDAn及RDBn與塊BLKn建立關聯。即，於1個塊BLK關聯有列解碼器RDA及RDB之組。以下，著眼於與塊BLK0對應之列解碼器RDA0及RDB0，對列 解碼器RDA及RDB之詳細構成進行說明。
列解碼器RDA包含塊解碼器BD以及高耐壓n通道MOS電晶體TR1~TR13，列解碼器RDB包含高耐壓n通道MOS電晶體TR14及TR15。
塊解碼器BD將塊位址BA解碼，並基於該解碼結果對傳輸閘極線TG施加特定之電壓。傳輸閘極線TG共通連接於電晶體TR1~TR15之閘極。
電晶體TR1~TR15連接於自電壓產生電路19配線之各種信號線與建立了關聯之塊BLK之各種配線之間。具體而言，電晶體TR1之一端連接於信號線SGSD，電晶體TR1之另一端連接於選擇閘極線SGS。電晶體TR2~TR9之一端分別連接於信號線CG0~CG7，電晶體TR2~TR9之另一端分別連接於字元線WL0~WL7之一端。電晶體TR10~13之一端連接於信號線SGDD0~SGDD3，電晶體TR10~13之另一端連接於選擇閘極線SGD0~SGD3。電晶體TR14及TR15之一端分別連接於信號線CG6及CG7，電晶體TR14及TR15之另一端分別連接於字元線WL6及WL7之另一端。
如此，字元線WL0~WL5由列解碼器RDA自字元線WL之單側驅動，字元線WL6及WL7由列解碼器RDB自字元線WL之兩側驅動。於以下之說明中，將對應於單側驅動之字元線WL及信號線CG稱為第1組(Gr.1)之字元線WL及信號線CG，將對應於兩側驅動之字元線WL及信號線CG稱為第2組(Gr.2)之字元線WL及信號線CG。
藉由以上之構成，列解碼器模組13可選擇執行各種動作之塊BLK。具體而言，於各種動作時，對應於選擇及非選擇塊BLK之塊解碼器BD分別將“H”位準及“L”位準之電壓施加至傳輸閘極線TG。“H”位準及“L”位準之電壓係若被施加至n通道MOS電晶體之閘極便會使電晶體分 別成為接通狀態及斷開狀態之電壓。例如，於選擇了塊BLK0之情形時，列解碼器RDA0及RDB0中所包含之電晶體TR1~TR15成為接通狀態，其他列解碼器RDA及RDB中所包含之電晶體TR1~TR15成為斷開狀態。其結果，塊BLK0之字元線WL以及選擇閘極線SGD及SGS與各種信號線之電流路徑得以形成，其他塊BLK之字元線WL以及選擇閘極線SGD及SGS與各種信號線之電流路徑被阻斷。
[1-1-5]電壓產生電路19之構成
其次，使用圖7對電壓產生電路19之構成進行說明。於圖7中示出了電壓產生電路19之方塊圖。如圖7所示，電壓產生電路19具備電荷泵40、以及CG驅動器41A、41B、及41C。
電荷泵40係基於序列發生器17之控制而產生所期望之電壓之電路。又，電荷泵40可對CG驅動器41A、41B、及41C分別供給不同之電壓，進而可變更對每個CG驅動器41供給之電壓之緩變率(Ramp Rate)。
CG驅動器41係根據自電荷泵40供給之電壓而產生對字元線WL施加之電壓之驅動器。CG驅動器41A、41B、及41C分別對應於例如選擇字元線、第1組之非選擇字元線、及第2組之非選擇字元線。各CG驅動器41包含高耐壓n通道電晶體42及位準轉換器43。
電晶體42連接於電荷泵40與列解碼器模組13之間，且閘極連接於位準轉換器43。位準轉換器43基於序列發生器17之控制，而控制施加至電晶體42之閘極之電壓。即，位準轉換器43基於序列發生器17之控制而使電晶體42成為接通狀態，藉此將自電荷泵40供給之電壓傳輸至列解碼器模組13。
具體而言，CG驅動器41A、41B、及41C所傳輸之電壓經由未圖示之 選擇器而施加至所期望之信號線CG。該選擇器係基於頁位址PA由序列發生器17控制。又，序列發生器17可基於頁位址PA，對每個CG驅動器41應用不同之賦能時序。該賦能時序表示CG驅動器41對信號線開始供給電壓之時序。
再者，以上所說明之電壓產生電路19之構成並不限定於此。例如，電壓產生電路19亦可包含產生對選擇閘極線SGD及SGS施加之電壓之SG驅動器、或產生對源極線SL施加之電壓之SL驅動器等其他驅動器。
[1-1-6]半導體記憶裝置10之構造
其次，對半導體記憶裝置10之構造進行說明。第1實施形態之半導體記憶裝置10具有將列解碼器模組13設置於記憶單元陣列11下部之構造。第1實施形態中之記憶單元陣列11之平面佈局例如成為圖8所示之佈局。於圖8中示出了將1個串單元SU抽出後之記憶單元陣列11之平面佈局之一例、及分別相互交叉之X軸、Y軸、及Z軸。再者，Z方向對應於相對於半導體基板表面之鉛垂方向。
如圖8所示，串單元SU於Y方向上延伸而設置，沿Y方向被分成3個區域(CR、HR1、HR2)。以下，對記憶單元陣列11之區域CR內之詳細構造、與記憶單元陣列11及列解碼器模組13之區域HR1及HR2內之詳細構造進行說明。
首先，對記憶單元陣列11之區域CR內之詳細構造進行說明。區域CR係設置複數個記憶單元之區域，配置於區域HR1與區域HR2之間。具體而言，於區域CR設置複數個半導體柱MH，1個半導體柱MH例如對應於1個NAND串NS。即，區域CR作為實質上之資料保持區域發揮功能。
將記憶單元陣列11之區域CR內之截面構造之一例示於圖9。圖9係沿 圖8之IX-IX線之記憶單元陣列11之剖視圖。再者，以下之說明中使用之圖式係省略層間絕緣膜而進行表示。
如圖9所示，於記憶單元陣列11中，沿Z方向且自下層向上層依序設置有導電體50、導電體51、複數個導電體52、導電體53、及導電體54。導電體50~53設置成於X方向及Y方向上擴展之板狀，分別作為源極線SL、選擇閘極線SGS、字元線WL、及選擇閘極線SGD發揮功能。又，圖9所示之8層導電體52自下層起依序對應於字元線WL0~WL7。導電體54係於X方向上延伸設置，且作為位元線BL發揮功能。如此，於區域CR中，串單元SU具備交替地設置與選擇閘極線SGS、字元線WL0~WL7、及選擇閘極線SGD中之任一者對應之導電體、及絕緣膜而成之積層構造。
半導體柱MH係以自導電體53之上表面到達至導電體50之上表面之方式形成。即，半導體柱MH係以沿Z方向通過導電體51~53之方式設置。半導體柱MH包含塊絕緣膜55、絕緣膜(電荷累積層)56、隧道氧化膜57、及導電性之半導體材料58。具體而言，於半導體材料58之周圍設置有隧道氧化膜57，於隧道氧化膜57之周圍設置有絕緣膜56，於絕緣膜56之周圍設置有塊絕緣膜55。再者，半導體材料58亦可由複數種材料構成。
於此種構造中，導電體51與半導體柱MH之交點部分作為選擇電晶體ST2發揮功能，導電體52與半導體柱MH之交點部分作為記憶單元電晶體MT發揮功能，導電體53與半導體柱MH之交點部分作為選擇電晶體ST1發揮功能。而且，於同一串單元SU中，於X方向排列之半導體柱MH分別連接於不同之位元線BL。具體而言，於半導體材料58之Z方向上之一端與對應之導電體54(位元線BL)之間，設置有導電性之通孔接點BLC。
以上所說明之記憶單元陣列11之積層構造對應於1個串單元SU，且 於X方向上排列有複數個。於X方向上相鄰之串單元SU之間設置埋入有絕緣體之狹縫，而將相鄰之上述積層構造之導電體51~53分離。而且，於該狹縫內，例如接觸插塞LI設置成自導電體50上起沿Y方向及Z方向擴展之板狀。換而言之，1個串單元SU設置於例如於X方向上相鄰之接觸插塞LI之間。
再者，以上所說明之記憶單元陣列11之構造並不限定於此。例如，於上述說明中選擇閘極線SGS及SGD分別由1層導電體51及53構成，但選擇閘極線SGS及SGD亦可由複數層導電體構成。又，上述說明中1個半導體柱MH通過之導電體52之個數並不限定於此。例如，藉由將1個半導體柱MH通過之導電體52之個數設為9個以上，可將1個NAND串NS中所含之記憶單元電晶體MT之個數設為9個以上。
其次，對記憶單元陣列11及列解碼器模組13之區域HR1及HR2內之詳細構造進行說明。區域HR1係用以將設置於每個串單元SU之導電體51~53與列解碼器模組13A之間之配線連接之區域，區域HR2係用以將設置於每個串單元SU之導電體51~53與列解碼器模組13B之間之配線連接之區域。
如圖8所示，對應於選擇閘極線SGS之導電體51、對應於字元線WL0~WL7之導電體52、及對應於選擇閘極線SGD之導電體53其Y方向之一端自區域CR向朝區域HR1之方向被引出，對應於字元線WL6及WL7之導電體52其Y方向之另一端自區域CR向朝區域HR2之方向被引出。換而言之，於區域HR1中，導電體51及52具有不與上層之導電體52及53重疊之配線引出部，於區域HR2中，導電體52具有不與上層之導電體52及53重疊之配線引出部。即，區域HR1內之導電體51~53之端部與區域HR2內之 導電體52及53之端部分別設置成例如階梯狀。而且，區域HR1內之字元線WL0~WL7之配線引出部、與區域HR2內之字元線WL6及WL7之配線引出部分別設置導電性之通孔接點VC。
將記憶單元陣列11及列解碼器模組13之區域HR1及HR2內之截面構造之一例示於圖10。圖10係沿圖8之Y方向之串單元SU之剖視圖，包含區域HR1及HR2中之通孔接點VC之截面、及區域CR中之半導體柱MH之截面。再者，於圖10中示出了與字元線WL0及WL7相關之構成要素之詳細情況，省略了對應於其他字元線WL等之配線而進行顯示。又，半導體柱MH之詳細之截面構造與使用圖9所說明之半導體柱MH之構造相同，因此予以省略而表示。
如圖10所示，於半導體記憶裝置10之基板上，設置有列解碼器模組13A及13B。具體而言，於半導體記憶裝置10之基板上設置有P型井區域60，於P型井區域60之表面內形成有複數個n+雜質擴散區域61及62。於1組擴散區域61及62間且P型井區域60上，介隔未圖示之閘極絕緣膜而設置有導電體63。該1組擴散區域61及62以及導電體63對應於圖6所示之電晶體TR。即，擴散區域61及62以及導電體63分別對應於電晶體TR之源極、汲極、及閘極。
於區域HR1及HR2中，於不與上層之導電體52及53重疊之各導電體52之配線引出部之上方分別設置有導電體64。具體而言，例如導電體64設置於設置有導電體53之配線層與設置有導電體54之配線層之間之配線層。再者，設置導電體64之配線層並不限定於此，例如亦可設置於與導電體54相同之配線層或較導電體54靠上層之配線層。
於區域HR1中，對應於字元線WL0之導電體52之配線引出部經由導 電性之通孔接點HU而連接於導電體64A。導電體64A經由通孔接點VC而連接於擴散區域61A。通孔接點VC與導電體50~53之間利用絕緣膜65而絕緣。再者，於以下之說明中，設為各通孔接點VC與導電體50~53之間利用絕緣膜65而絕緣。
同樣地，於區域HR1中，對應於字元線WL7之導電體52之配線引出部經由通孔接點HU而連接於導電體64B。導電體64B經由通孔接點VC而連接於擴散區域61B。於區域HR2中，對應於字元線WL7之導電體52之配線引出部經由通孔接點HU而連接於導電體64C。導電體64C經由通孔接點VC而連接於擴散區域61C。
即，在對應於字元線WL7之導電體52中，Y方向之一端經由通孔接點VC及HU以及導電體64B而連接於電晶體TR9之源極，Y方向之另一端經由通孔接點VC及HU以及導電體64C而連接於電晶體TR15之源極。相對於此，在對應於字元線WL0之導電體52中，Y方向之一端經由通孔接點VC及HU以及導電體64A而連接於電晶體TR2之源極，Y方向之另一端不與半導體基板上之電晶體TR連接。即，在對應於字元線WL0之導電體52之Y方向之另一端，未設置例如對應之通孔接點VC及HU以及導電體64，該另一端成為被層間絕緣膜覆蓋之狀態。
如上所述，與第1組之字元線WL對應之導電體52於區域HR1中連接於設置在較源極線SL靠下層之列解碼器模組13，與第2組之字元線WL對應之導電體52於區域HR1及HR2中分別連接於設置在較源極線SL靠下層之列解碼器模組13。
再者，於以上之說明中，列舉了將各導電體52電連接之通孔接點VC通過該導電體52之情況為例，但並不限定於此。例如，對應於各導電體 52之通孔接點VC亦可自不同之配線層之導電體52通過導電體50而連接於對應之擴散區域61。
又，於以上之說明中，以通孔接點BLC、VC、及HU由1段柱子形成之情況為例進行了說明，但並不限定於此。例如，該等通孔接點亦可將2段以上之柱子連結而形成。又，於如此將2段以上之柱子連結之情形時，亦可經由不同之導電體。
又，於以上所說明之區域HR1及HR2中，例如對應於同一串單元SU且同一字元線WL之導電體52亦可經由導電體64或連接於導電體64之其他導電體而短路。
[1-2]動作
[1-2-1]讀出動作
其次，對半導體記憶裝置10之讀出動作進行說明。於第1實施形態之半導體記憶裝置10之讀出動作中，選擇了第1組(單側驅動)之字元線WL之情形時之讀出動作之時間與選擇了第2組(兩側驅動)之字元線WL之情形時之讀出動作之時間不同。以下，將選擇了第1組之字元線WL之讀出動作稱為第1讀出動作，將選擇了第2組之字元線WL之讀出動作稱為第2讀出動作。
首先，使用圖11對半導體記憶裝置10中之第1讀出動作進行說明。於圖11中示出了自以MLC方式記憶有資料之記憶單元讀出高階位元資料之情形時之波形之一例，且示出了對第1組之選擇字元線WLsel(Gr.1)及非選擇字元線WLusel施加之電壓及控制信號STB之波形。
如圖11所示，於時刻t0以前之初始狀態下，列解碼器模組13對第1組之選擇字元線WLsel及非選擇字元線WLusel施加電壓Vss。
於時刻t0，對第1組之非選擇字元線WLusel(Gr.1)，由列解碼器模組13A自單側施加讀出通過電壓Vread，對第2組之非選擇字元線WLusel(Gr.2)，由列解碼器模組13A及13B自兩側施加讀出通過電壓Vread。此時，關於非選擇字元線WLusel，第2組之非選擇字元線WLusel(Gr.2)較第1組之非選擇字元線WLusel(Gr.1)早地上升至電壓Vread。
於時刻t1，對第1組之選擇字元線WLsel(Gr.1)，由列解碼器模組13A自單側施加讀出電壓AR。此處，將第1組之選擇字元線WLsel(Gr.1)自電壓Vss上升至讀出電壓AR之時間設為時間T1。然後，序列發生器17於選擇字元線WLsel(Gr.1)之電壓成為讀出電壓AR期間，確證控制信號STB。如此則各感測放大器單元SAU於控制信號STB被確證之時序，根據對應之位元線BL之電壓判定讀出資料，並將該資料保持於內部之任一閂鎖電路。
於時刻t2，對第1組之選擇字元線WLsel(Gr.1)，由列解碼器模組13A自單側施加讀出電壓CR。然後，序列發生器17於選擇字元線WLsel(Gr.1)之電壓成為讀出電壓CR期間，確證控制信號STB。如此則各感測放大器單元SAU於控制信號STB被確證之時序，根據對應之位元線BL之電壓判定讀出資料，並將該資料保持於內部之任一閂鎖電路。
於時刻t3，列解碼器模組13A及13B對各字元線WL施加電壓Vss。此時，關於非選擇字元線WLusel，第2組之非選擇字元線WLusel(Gr.2)較第1組之非選擇字元線WLusel(Gr.1)早地下降至電壓Vss。又，感測放大器單元SAU基於保持在內部之電壓AR下之讀出資料、及電壓CR下之讀出資料對高階位元資料進行運算。然後，該高階位元資料經由閂鎖電路XDL而 傳輸至外部之控制器。
以上之說明對應於第1讀出動作。將執行該第1讀出動作之時間設為時間tR1，用於以下之說明中。
其次，使用圖12，關於半導體記憶裝置10中之第2讀出動作，說明與第1讀出動作不同之方面。於圖12中示出了自以MLC方式記憶有資料之記憶單元讀出高階位元資料之情形時之波形之一例，且示出了對第2組之選擇字元線WLsel(Gr.2)及非選擇字元線WLusel施加之電壓及控制信號STB之波形。如圖12所示，第2讀出動作相對於使用圖11所說明之第1讀出動作而言，各時刻之動作時序提前。
具體而言，於時刻t1，對第1組之選擇字元線WLsel(Gr.2)，由列解碼器模組13A及13B自兩側施加讀出電壓AR。此時，第2組之選擇字元線WLsel(Gr.1)自電壓Vss上升至讀出電壓AR之時間T2短於第1讀出動作中之時間T1。隨之，序列發生器17在早於第1讀出動作之時序確證控制信號STB，並移行至其次之時刻t2之動作。然後，時刻t2時之動作時序亦與時刻t1時之動作時序同樣地，早於第1讀出動作。即，執行第2讀出動作之時間tR2短於執行第1讀出動作之時間tR1。
再者，於以上之說明中，列舉了將記憶2位元資料之記憶單元之高階頁資料讀出之情況為例，但並不限定於此。例如，於讀出低階頁資料之情形時亦同樣地，第2讀出動作之執行時間短於第1讀出動作之執行時間。
[1-2-2]寫入動作
其次，對半導體記憶裝置10之寫入動作進行說明。於寫入動作中，序列發生器17使編程電壓Vpgm增量而反覆執行編程動作與驗證讀出動作之組合即編程迴圈。
編程動作係對選擇字元線WLsel施加編程電壓Vpgm，而使寫入對象之記憶單元電晶體MT之閾值電壓上升之動作。寫入禁止之記憶單元電晶體MT利用施加編程電壓時之自升壓技術等，而抑制閾值電壓之變動。
驗證讀出動作係判定記憶單元電晶體MT之閾值電壓係否已達到所期望之閾值電壓之讀出動作。驗證讀出動作可應用[1-2-1]中所說明之第1及第2讀出動作，可使選擇字元線WLsel為第2組之情形時之驗證時間短於選擇字元線WL為第1組之情形時之驗證時間。
以下，對半導體記憶裝置10之編程動作之詳細情況進行說明。於第1實施形態之半導體記憶裝置10之編程動作中，與讀出動作同樣地，選擇了第1組(單側驅動)之字元線WL之情形時之編程動作之時間與選擇了第2組(兩側驅動)之字元線WL之情形時之編程動作之時間不同。以下，將選擇了第1組之字元線WL之編程動作稱為第1編程動作，將選擇了第2組之字元線WL之編程動作稱為第2編程動作。
首先，使用圖13對半導體記憶裝置10中之第1編程動作進行說明。於圖13中示出了編程動作時之選擇及非選擇之選擇閘極線SGDsel及SGDusel、第1組之選擇字元線WLsel(Gr.1)、非選擇字元線WLusel、以及寫入對象及寫入禁止之位元線BLprog及BLinh之波形之一例。
如圖13所示，於時刻t0以前之初始狀態下，列解碼器模組13對選擇閘極線SGD及字元線WL施加電壓Vss，感測放大器模組12對位元線BL施加電壓Vss。
於時刻t0，列解碼器模組13A對選擇閘極線SGD_sel及SGD_usel施加電壓Vsgdh，感測放大器模組12對位元線BLinh施加電壓Vdd。電壓Vsgdh係較選擇電晶體ST1之閾值電壓高之電壓。若對選擇閘極線 SGD_sel及SGD_usel施加電壓Vsgdh，則對應之選擇電晶體ST1成為接通狀態，而於各位元線BL與對應之NAND串NS之間形成電流路徑。然後，藉由對位元線BLinh施加電壓Vdd，從而與位元線BLinh對應之NAND串NS之通道電位上升。
於時刻t1，列解碼器模組13A對選擇閘極線SGDsel及SGDusel施加電壓Vss。若對選擇閘極線SGDsel及SGDusel施加電壓Vss，則選擇電晶體ST1成為斷開狀態，對應之NAND串NS之通道成為浮動狀態。此時，與寫入禁止之位元線BLinh對應之NAND串之通道電位保持藉由於時刻t0與t1間施加之電壓而上升之狀態。即，與位元線BLinh對應之NAND串NS之通道電位高於與位元線BLprog對應之NAND串NS之通道電位。
於時刻t2，列解碼器模組13A對選擇閘極線SGDsel施加電壓Vsgd。電壓Vsgd係高於選擇電晶體ST1之閾值電壓且低於電壓Vsgdh之電壓。對第1組之選擇及非選擇字元線WLsel及WLusel(Gr.1)，由列解碼器模組13A及13B自兩側施加寫入通過電壓Vpass，對第2組之非選擇字元線WLusel(Gr.2)，由列解碼器模組13A自單側施加電壓Vpass。寫入通過電壓Vpass係高於電壓Vsgd之電壓。此時，第2組之非選擇字元線WLusel(Gr.2)較第1組之非選擇字元線WLusel(Gr.1)早地上升至電壓Vpass。若對選擇閘極線SGDsel施加電壓Vsgd，且對位元線BLinh施加電壓Vdd，則選擇電晶體ST1成為斷開狀態，對應之NAND串NS之通道成為浮動狀態。然後，若對字元線WLsel及WLusel施加電壓Vpass，則成為浮動狀態之NAND串NS之通道電位藉由與字元線WL之耦合而上升(自升壓技術)。另一方面，與位元線BLprog對應之NAND串之通道電位維持由感測放大器模組12施加之電壓Vss。
於時刻t3，對第1組之選擇字元線WLsel(Gr.1)，由列解碼器模組13A自單側施加編程電壓Vpgm。此處，將第1組之選擇字元線WLsel(Gr.1)自電壓Vss上升至讀出電壓AR之時間設為時間T3。若對字元線WLsel施加電壓Vpgm，則利用字元線WLsel與對應於位元線BLprog之NAND串NS之通道之電位差，將電子注入至寫入對象之記憶單元之電荷累積層，從而記憶單元之閾值電壓上升。另一方面，字元線WLsel與對應於位元線BLinh之NAND串NS之通道之電位差藉由自升壓而變小，因此寫入禁止之記憶單元中之閾值電壓之變動得以抑制。
於時刻t4，列解碼器模組13A使施加至選擇字元線WLsel之電壓下降至Vpass。
於時刻t5，列解碼器模組13A及13B使施加至選擇字元線WLsel及非選擇字元線WLusel之電壓下降至Vss，感測放大器模組12使施加至位元線BLinh之電壓下降至Vss。此時，第2組之非選擇字元線WLusel(Gr.2)較第1組之非選擇字元線WLusel(Gr.1)早地下降至電壓Vss。如此則成為浮動狀態之NAND串NS之通道電位隨字元線WL之電壓之下降而下降。
於時刻t6，列解碼器模組13A使施加至選擇閘極線SGDsel之電壓下降至Vss。如此則對應於選擇閘極線SGDsel之選擇電晶體ST1成為斷開狀態，而恢復為初始狀態。然後，序列發生器17使第1編程動作結束，並移行至例如驗證動作。將執行該第1編程動作之時間設為時間tP1，用於以下之說明中。
其次，使用圖14，關於半導體記憶裝置10中之第2編程動作，說明與第1編程動作不同之方面。於圖14中示出了編程動作時之選擇及非選擇之選擇閘極線SGDsel及SGDusel、第2組之選擇字元線WLsel(Gr.2)、非選 擇字元線WLusel、以及寫入對象及寫入禁止之位元線BLprog及BLinh之波形之一例。如圖14所示，第2編程動作相對於使用圖13所說明之第1編程動作而言，各時刻之動作時序提前。
具體而言，於時刻t2，對第1組之選擇字元線WLsel(Gr.2)，由列解碼器模組13A及13B自兩側施加讀出電壓AR。此時，第2組之選擇字元線WLsel(Gr.2)自電壓Vss上升至編程電壓Vpgm之時間T4短於第1編程動作中之時間T3。隨之，序列發生器17在早於第1讀出動作之時序，移行至其次之時刻t4之動作。即，執行第2編程動作之時間tP2短於執行第1編程動作之時間tP1。
[1-3]第1實施形態之效果
根據以上所說明之第1實施形態之半導體記憶裝置10，可使讀出動作及寫入動作高速化。以下，對本效果之詳細情況進行說明。
於將記憶單元三維地積層而成之半導體記憶裝置中，例如記憶單元由圖9所示般之半導體柱MH形成。此種半導體柱MH例如係藉由執行高縱橫比之蝕刻而形成，所以存在記憶體柱MH之直徑於每層皆不同之情況。若半導體柱MH之直徑發生變化，則半導體柱MH與作為字元線WL發揮功能之導電體52相接觸之面積、及作為字元線WL發揮功能之導電體52本身之面積會發生變化，因此記憶單元之特性根據半導體柱MH之直徑而變化。
例如，於半導體柱MH係直徑如圖9所示般自上層向下層變細之形狀之情形時，就字元線WL與半導體柱MH間之耦合電容而言，與半導體柱MH之上層對應之字元線WL大於與半導體柱MH之下層對應之字元線WL。進而，因為半導體柱MH之直徑於上層較大，所以上層之字元線WL 之電阻值高於下層之字元線WL之電阻值。因此，上層之字元線WL之RC延遲大於下層之字元線WL之RC延遲。作為抑制此種RC延遲之方法，可考慮自字元線WL之兩側進行驅動之方法、或將作為字元線WL發揮功能之導電體之寬度擴大之方法。
然而，於使所有字元線WL皆為兩側驅動之情形時，用以將作為字元線WL發揮功能之配線層引出之區域變大，因此半導體記憶裝置之電路面積會變大。又，使作為字元線WL發揮功能之導電體之寬度變大之情形時亦同樣地，半導體記憶裝置之電路面積會變大。
因此，第1實施形態之半導體記憶裝置10具備單側驅動之字元線WL、及兩側驅動之字元線WL。具體而言，第1實施形態之半導體記憶裝置10具備：列解碼器模組13A，其自作為字元線WL發揮功能之導電體52之一端施加電壓；及列解碼器模組13B，其自另一端施加電壓。例如，下層之字元線WL0~WL5係由列解碼器模組13A自單側驅動，上層之字元線WL6及WL7係由列解碼器模組13A及13B自兩側驅動。
如此，第1實施形態之半導體記憶裝置10係利用列解碼器模組13A自單側驅動設為單側驅動之情形時的RC延遲相對較小之下層之字元線WL，利用列解碼器模組13A及13B自兩側驅動設為單側驅動之情形時的RC延遲相對較大之上層之字元線WL。
藉此，半導體記憶裝置10相較於使所有字元線WL皆為兩側驅動之情況而言，可抑制用以將字元線WL設為兩側驅動之配線引出區域，因此可抑制半導體記憶裝置10之電路面積之增大。進而，第1實施形態之半導體記憶裝置10可使選擇上層之字元線WL之動作高速化，因此可使讀出動作及寫入動作高速化。
又，於第1實施形態之半導體記憶裝置10中，兩側驅動之字元線WL之RC延遲小於單側驅動之字元線WL之RC延遲。該情形時，於讀出動作及寫入動作中，就選擇字線WL之電壓達到所期望之讀出電壓及編程電壓為止之時間而言，兩側驅動之字元線WL短於單側驅動之字元線WL。
因此，於第1實施形態之半導體記憶裝置中，進而使選擇了兩側驅動之字元線WL之情形時之動作時序早於選擇了單側驅動之字元線WL之情形時之動作時序。具體而言，例如根據所選擇之字元線WL，於讀出動作中，縮短列解碼器模組13施加讀出電壓後至序列發生器17確證控制信號STB為止之期間，於寫入動作中，縮短列解碼器模組13施加編程電壓之期間等。
藉此，第1實施形態之半導體記憶裝置10可使選擇了兩側驅動之字元線WL之讀出動作及寫入動作較選擇了RC延遲相對較小之下層之字元線WL之讀出動作及寫入動作更高速化。因此，第1實施形態之半導體記憶裝置10可進一步縮短讀出動作及寫入動作之時間。
再者，於以上之說明中，以半導體柱MH係自上層向下層變細之形狀之情況為例進行了說明，但並不限定於此。例如，半導體柱MH存在成為如中層鼓起般之形狀之情況。又，於將記憶單元三維地積層而成之半導體記憶裝置10中，亦存在設為使半導體柱MH縱向連結而成之構造之情況。於此種情形時，半導體記憶裝置10亦可藉由選擇性地使設為單側驅動之情形時的RC延遲變大之字元線WL為兩側驅動，而抑制電路面積之增大，並且提高動作速度。
再者，於以上所說明之半導體記憶裝置10中，積層有64層字元線WL之情形時之讀出時間與選擇字元線WL之關係示於圖15。圖15所示之橫軸 表示所選擇之字元線WL所對應之層之編號，圖15所示之縱軸表示選擇了該字元線WL之情形時之最佳讀出時間(tR)。
如圖15所示，於將記憶單元三維地積層而成之半導體記憶裝置中，選擇了64層中之上層側1/3以內之字元線WL之情形時，讀出時間推遲之傾向變強。因此，半導體記憶裝置10較佳為使所積層之字元線WL中上層側1/3以內之字元線WL為兩側驅動。於該情形時，半導體記憶裝置10藉由兩側驅動而使動作速度提高之效果與電路面積之增加之均衡性尤其優異。
[2]第2實施形態
其次，對第2實施形態之半導體記憶裝置10進行說明。第2實施形態之半導體記憶裝置10係於第1實施形態中所說明之第2讀出動作及第2編程動作中，在與單側驅動之非選擇字元線WLusel對應之信號線CG、及與兩側驅動之非選擇字元線WLusel對應之信號線CG變更了緩變率之半導體記憶裝置。
[2-1]動作
[2-1-1]讀出動作
首先，使用圖16對第2實施形態之半導體記憶裝置10之讀出動作進行說明。圖16係第2實施形態中之第2讀出動作之時序圖，示出了字元線WL及對應之信號線CG之波形。圖16所示之時刻t0~t3時之動作分別對應於使用圖12所說明之時刻t0~t3時之動作。
再者，以下之說明中所使用之時序圖係以虛線表示與第1組(單側驅動)之字元線WL及信號線CG對應之波形，以實線表示與第2組(兩側驅動)之字元線WL及信號線CG對應之波形。又，於以下之說明中，將對應於選擇字元線WLsel之信號線CG稱為選擇信號線CGsel，將對應於非選擇字元 線WLusel之信號線稱為非選擇信號線CGusel。又，以下，為了使說明變得簡便，列舉如下情況為例進行說明，即，於經由電晶體TR而自信號線CG對字元線WL供給電壓之情形時，不會因為電晶體TR而發生電壓下降。
如圖16所示，選擇信號線CGsel之波形與選擇字元線WLsel之波形相同。另一方面，非選擇信號線CGusel之波形於第1組之非選擇信號線CGusel與第2組之非選擇信號線CGusel不同。
具體而言，於時刻t0，對非選擇信號線CGusel施加讀出通過電壓Vread。此時，電荷泵40使對與第2組之非選擇信號線CGusel對應之CG驅動器41供給電壓之緩變率低於對與第1組之非選擇信號線CGusel對應之CG驅動器41供給電壓之緩變率。即，第2組之非選擇信號線CGusel在晚於第1組之非選擇信號線CGusel之時序達到電壓Vread。而且，與此對應之第1及第2組之非選擇字元線WLusel之波形成為與例如圖12所示之第1組之非選擇字元線WLusel之波形相同。其他動作與第1實施形態中使用圖12所說明之第2讀出動作相同，因此省略說明。
[2-1-2]寫入動作
其次，使用圖17對第2實施形態之半導體記憶裝置10之寫入動作進行說明。圖17係第2實施形態中之第2編程動作之時序圖，示出了選擇閘極線SGD、字元線WL、及信號線CG之波形。圖17所示之第2讀出動作之時刻t0~t6時之動作分別對應於使用圖14所說明之第2編程動作之時刻t0~t6時之動作。
如圖17所示，選擇信號線CGsel之波形與選擇字元線WLsel之波形相同。另一方面，非選擇信號線CGusel之波形於第1組之非選擇信號線 CGusel與第2組之非選擇信號線CGusel不同。
具體而言，於時刻t2，對非選擇信號線CGusel施加寫入通過電壓Vpass。此時，電荷泵40使對與第2組之非選擇信號線CGusel對應之CG驅動器41供給電壓之緩變率低於對與第1組之非選擇信號線CGusel對應之CG驅動器41供給電壓之緩變率。即，第2組之非選擇信號線CGusel在晚於第1組之非選擇信號線CGusel之時序達到電壓Vpass。而且，與此對應之第1及第2組之非選擇字元線WLusel之波形成為與例如圖14所示之第1組之非選擇字元線WLusel之波形相同。
時刻t2時之第2組之選擇信號線CGsel之動作與第2組之非選擇信號線CGusel之動作相同。即，第2組之選擇信號線CGsel在晚於第1組之非選擇信號線CGusel之時序達到電壓Vpass。然後，使於時刻t3對第2組之選擇信號線CGsel施加之電壓之緩變率低於第1實施形態中所說明之第2寫入動作之緩變率。其結果，第2實施形態中選擇字元線WLsel之電壓自Vpass上升至Vpgm之時間長於第1實施形態中選擇字元線WLsel之電壓自Vpass達到Vpgm之時間。其他動作與第1實施形態中使用圖14所說明之第2編程動作相同，因此省略說明。
[2-2]第2實施形態之效果
根據以上所說明之第2實施形態之半導體記憶裝置10，可提高記憶單元所記憶之資料之可靠性。以下，對本效果之詳細情況進行說明。
於半導體記憶裝置10中，兩側驅動之字元線WL較單側驅動之字元線WL早地達到特定電壓。即，即便於列解碼器模組13對單側驅動之字元線WL及兩側驅動之字元線WL僅以相同期間施加了特定電壓之情形時，就實質上被施加特定電壓之時間而言，兩側驅動之字元線WL亦長於單側驅 動之字元線WL。
具體而言，於讀出動作中，例如對兩側驅動之非選擇字元線WLusel實質上施加讀出通過電壓Vread之時間長於對單側驅動之非選擇字元線WLusel實質上施加讀出通過電壓Vread之時間。於該情形時，兩側驅動之非選擇字元線WLusel相較於單側驅動之非選擇字元線WLusel而言，有可能讀干擾之影響會變大。
又，於寫入動作中，例如對兩側驅動之非選擇字元線WLusel實質上施加寫入通過電壓Vpass之時間長於對單側驅動之非選擇字元線WLusel實質上施加寫入通過電壓Vpass之時間。於該情形時，兩側驅動之非選擇字元線WLusel相較於單側驅動之非選擇字元線WLusel而言，有可能通道升壓之效果會降低。
因此，第2實施形態之半導體記憶裝置10於與兩側驅動之非選擇字元線WLusel對應之信號線CG、及與單側驅動之非選擇字元線WLusel對應之信號線CG變更緩變率。具體而言，電荷泵40使對與兩側驅動之非選擇字元線WLusel對應之CG驅動器41供給之電壓之緩變率低於對與單側驅動之非選擇字元線WLusel對應之CG驅動器41供給之電壓之緩變率。
即，第2實施形態之半導體記憶裝置10可使兩側驅動之非選擇字元線WLusel達到所期望之電壓之時序延遲。又，於第2實施形態之半導體記憶裝置10中，可藉由調整電荷泵40之緩變率，而使兩側驅動之非選擇字元線WL達到所期望之電壓之時序、與單側驅動之非選擇字元線達到所期望之電壓之時序一致。
藉此，第2實施形態之半導體記憶裝置10於讀出動作中，可縮短對兩側驅動之非選擇字元線WLusel施加電壓Vread之時間，因此可抑制讀取干 擾之影響。又，於寫入動作中，可使對兩側驅動之非選擇字元線WLusel施加電壓Vpass之時序一致，因此可抑制通道升壓效果下降所致之編程干擾之影響。因此，第2實施形態之半導體記憶裝置10可提高記憶單元所記憶之資料之可靠性。
又，於第2實施形態之半導體記憶裝置10之寫入動作中，亦考慮如圖17所示般亦降低對兩側驅動之選擇字元線WLsel施加編程電壓Vpgm時之緩變率。於該情形時，抑制兩側驅動之選擇字元線WLsel於被施加編程電壓Vpgm時之電壓之急劇上升。
藉此，半導體記憶裝置10可於在時刻t2對非選擇字元線WLusel施加寫入通過電壓Vpass之後，設置通道充分地升壓之時間。即，選擇字元線WLsel可於通道充分地升壓之狀態下達到編程電壓Vpgm，故可抑制通道升壓不足所致之編程干擾。因此，第2實施形態之半導體記憶裝置10可提高記憶單元所記憶之資料之可靠性。
再者，於以上之說明中，以將施加讀出動作中之電壓Vread、以及寫入動作中之電壓Vpass及Vpgm之情形時之緩變率加以變更為例進行了說明，但並不限定於此。例如，亦可對半導體記憶裝置10僅應用其中任一個動作，且以上所說明之各動作可自由組合。
[3]第3實施形態
其次，對第3實施形態之半導體記憶裝置10進行說明。第3實施形態之半導體記憶裝置10係利用設置於電壓產生電路19與列解碼器模組13間之電阻元件而實現第2實施形態中所說明之第2讀出動作及第2編程動作之半導體記憶裝置。
[3-1]構成
以下，使用圖18，針對第3實施形態之半導體記憶裝置10之構成，說明與第1實施形態不同之方面。圖18係第3實施形態中之列解碼器模組13之電路圖，且將與第1組(單側驅動)之字元線WL0及第2組之(兩側驅動)之字元線WL7相關之構成要素抽出而顯示。
如圖18所示，於第3實施形態中，相對於在第1實施形態中使用圖6所說明之列解碼器模組13之電路構成，其不同點在於，於第2組之信號線CG(Gr.2)之中途設置有電阻元件70。換而言之，與兩側驅動之字元線WL對應之信號線CG經由電阻元件70而連接於電壓產生電路19。
具體而言，例如電阻元件70之一端經由第2組之信號線CG7(Gr.2)而連接於列解碼器RDA0之電晶體TR9及列解碼器RDB0之電晶體TR15，電阻元件70之另一端連接於電壓產生電路19。
作為電阻元件70，例如使用利用形成於半導體基板之擴散區域之擴散層電阻。電阻元件70之構成並不限定於此，例如亦可使用PolySi(多晶矽)電阻、WSi電阻、配線電阻等。關於第1組之信號線CG(Gr.1)，因為與第1實施形態中使用圖6所說明之構成相同，所以省略說明。
[3-2]第3實施形態之效果
如上所述，第3實施形態之半導體記憶裝置10對與兩側驅動之字元線WL對應之信號線CG設置有電阻元件70。即，第2組之信號線CG之配線電阻大於第1組之信號線CG之配線電阻。
例如，若假定為CG驅動器41對信號線CG施加相同電壓，則第2組之信號線CG(Gr.2)之電壓上升率小於第1組之信號線CG(Gr.2)之電壓上升率。
如此，第3實施形態之半導體記憶裝置10無需如第2實施形態般由序 列發生器17變更電荷泵40之緩變率，便可執行與第2實施形態相同之動作。因此，第3實施形態之半導體記憶裝置10可與第2實施形態同樣地提高記憶單元所記憶之資料之可靠性，進而可使序列發生器17之控制較第2實施形態更簡便。
[4]第4實施形態
其次，對第4實施形態之半導體記憶裝置10進行說明。第4實施形態之半導體記憶裝置10係於第1實施形態中所說明之第2讀出動作及第2編程動作中，在對單側驅動之非選擇字元線WLusel供給電壓之CG驅動器41、及對兩側驅動之非選擇字元線WLusel供給電壓之CG驅動器41變更了賦能時序之半導體記憶裝置。
[4-1]動作
[4-1-1]讀出動作
首先，使用圖19對第4實施形態之半導體記憶裝置10之讀出動作進行說明。圖19係第4實施形態中之第2讀出動作之時序圖，示出了字元線WL及對應之信號線CG之波形。圖19所示之時刻t0~t3時之動作分別對應於使用圖12所說明之時刻t0~t3時之動作。
如圖19所示，選擇信號線CGsel之波形與選擇字元線WLsel之波形相同。另一方面，非選擇信號線CGusel之波形於第1組(單側驅動)之非選擇信號線CGusel與第2組(兩側驅動)之非選擇信號線CGusel不同。
具體而言，於時刻t0，對第1組之非選擇信號線CGusel施加讀出通過電壓Vread，於其次之時刻t0'，對第2組之非選擇信號線CGusel施加讀出通過電壓Vread。即，序列發生器17使與第2組對應之CG驅動器41之賦能時序相對於與第1組對應之CG驅動器41之賦能時序而言較晚。
其結果，第2組之非選擇信號線CGusel在晚於第1組之非選擇信號線CGusel之時序達到電壓Vread。而且，與此對應之第1組之非選擇字元線WLusel之波形成為與例如圖12所示之第1組之非選擇字元線WLusel之波形相同，第2組之非選擇字元線WLusel之波形成為例如圖12所示之第2組之非選擇字元線WLusel之波形以時刻t0與時刻t0'之差量移位而成之波形。其他動作與第1實施形態中使用圖12所說明之第2讀出動作相同，因此省略說明。
[4-1-2]寫入動作
其次，使用圖20，關於第4實施形態之半導體記憶裝置10之寫入動作，說明與第1實施形態不同之方面。圖20係第2實施形態中之第2編程動作之時序圖，示出了選擇閘極線SGD、字元線WL、及信號線CG之波形。
如圖17所示，選擇信號線CGsel之波形與選擇字元線WLsel之波形相同。另一方面，非選擇信號線CGusel之波形於第1組(單側驅動)之非選擇信號線CGusel與第2組(兩側驅動)之非選擇信號線CGusel不同。
具體而言，於時刻t2，對第1組之非選擇信號線CGusel施加寫入通過電壓Vpass，於其次之時刻t2'，對第2組之非選擇信號線CGusel施加寫入通過電壓Vpass。即，序列發生器17使與第2組對應之CG驅動器41之賦能時序相對於與第1組對應之CG驅動器41之賦能時序而言較晚。
其結果，第2組之非選擇信號線CGusel在晚於第1組之非選擇信號線CGusel之時序達到電壓Vpass。而且，與此對應之第1組之非選擇字元線WLusel之波形成為與例如圖14所示之第1組之非選擇字元線WLusel之波形相同，第2組之非選擇字元線WLusel之波形成為例如圖14所示之第2組之非選擇字元線WLusel之波形以時刻t2與時刻t2'之差量移位而成之波 形。
時刻t2時之第2組之選擇信號線CGsel之動作與第2組之非選擇信號線CGusel之動作相同。即，第2組之選擇信號線CGsel在晚於第1組之非選擇信號線CGusel之時序達到電壓Vpass。其他動作與於第1實施形態中使用圖14所說明之第2編程動作相同，因此省略說明。
[4-2]第4實施形態之效果
如上所述，第4實施形態之半導體記憶裝置10係於與兩側驅動之字元線WL對應之信號線CG、及與單側驅動之字元線WL對應之信號線CG變更了動作時序。
其結果，於第4實施形態之半導體記憶裝置10中之各種動作中，可使第2組之字元線WL達到所期望之電壓之時序與第1組之字元線WL達到所期望之電壓之時序一致。
如此，第4實施形態之半導體記憶裝置10可與第2實施形態同樣地，控制兩側驅動之字元線WL達到所期望之電壓之時序。因此，第4實施形態之半導體記憶裝置10可與第2實施形態同樣地，提高記憶單元所記憶之資料之可靠性。
又，於第4實施形態之半導體記憶裝置10之寫入動作中，亦考慮使對兩側驅動之選擇字元線WLsel施加編程電壓Vpgm時之動作時序晚於對單側驅動之選擇字元線WLsel施加編程電壓Vpgm時之動作時序。於該情形時，例如將使用圖20所說明之第2編程動作中之時刻t3之動作時序設定為晚於第1實施形態中使用圖13所說明之第1編程動作中之時刻t3之動作時序。
於該情形時，半導體記憶裝置10可於在時刻t2對非選擇字元線 WLusel施加寫入通過電壓Vpass之後設置通道充分地升壓之時間。即，可於使通道充分地升壓後之狀態下對選擇字元線WLsel施加編程電壓Vpgm，所以可抑制通道升壓不足所致之編程干擾。因此，第4實施形態之半導體記憶裝置10可提高記憶單元所記憶之資料之可靠性。
再者，於以上之說明中，以如下情況為例進行了說明，即，對施加讀出動作中之電壓Vread、以及寫入動作中之電壓Vpass及Vpgm之情形時之動作時序進行變更，但並不限定於此。例如，亦可對半導體記憶裝置10僅應用其中任一個動作，以上所說明之各動作可自由組合。
[5]第5實施形態
其次，對第5實施形態之半導體記憶裝置10進行說明。第5實施形態之半導體記憶裝置10係於第1實施形態中所說明之第1及第2讀出動作中，於施加特定之讀出電壓之前先施加突跳(Kick)電壓之半導體記憶裝置。
[5-1]動作
以下，使用圖21及圖22對第5實施形態之半導體記憶裝置10之讀出動作進行說明。圖21及圖22分別係第5實施形態中之第1及第2讀出動作之時序圖，示出了字元線WL之波形及控制信號STB之波形。圖21及圖22所示之時刻t0~t3時之動作分別對應於使用圖11及圖12所說明之時刻t0~t3時之動作。
如圖21及圖22所示，第5實施形態中之第1及第2讀出動作相對於第1實施形態中使用圖11及圖12分別說明之第1及第2讀出動作而言，於施加讀出電壓之前先施加突跳電壓之方面不同。
突跳電壓係針對所要讀出之每一位準而設定，且設定為較對應之讀出電壓高之電壓。如圖21所示，於第1讀出動作中，列解碼器模組13A於 時刻t1對選擇字元線WLsel(Gr.1)施加與“A”位準之讀出對應之突跳電壓AR+△AR1，然後於時刻t1'使選擇字元線WLsel之電壓下降至讀出電壓AR。同樣地，列解碼器模組13A於時刻t2對選擇字元線WLsel(Gr.1)施加與“C”位準之讀出對應之突跳電壓CR+△CR1，然後於時刻t2'使選擇字元線WLsel之電壓下降至讀出電壓CR。
另一方面，於第2讀出動作中，如圖22所示，列解碼器模組13A及13B於時刻t1對選擇字元線WLsel(Gr.1)施加突跳電壓AR+△AR2，然後於時刻t1'使選擇字元線WLsel之電壓下降至讀出電壓AR。同樣地，列解碼器模組13A及13B於時刻t2對選擇字元線WLsel(Gr.1)施加突跳電壓CR+△CR2，然後於時刻t2'使選擇字元線WLsel之電壓下降至讀出電壓CR。
於以上所說明之第1及第2讀出動作中，△AR2設定為小於△AR1之電壓，△CR2設定為小於△CR1之電壓。其他動作與於第1實施形態中使用圖11及圖12所說明之第1及第2讀出動作相同，因此省略說明。
[5-2]第5實施形態之效果
根據以上所說明之第5實施形態之半導體記憶裝置10，可使讀出動作高速化。以下，對本效果之詳細情況進行說明。
於讀出動作中，已知藉由於施加所期望之讀出電壓之前先暫時施加高電壓(突跳電壓)而使讀出動作高速化之方法。突跳電壓係輔助選擇字元線WLsel中之電壓上升之電壓，藉由施加突跳電壓，可縮短選擇字元線WLsel達到所期望之電壓之時間。
然而，於對兩側驅動之字元線WL施加了突跳電壓之情形時，由於電壓之上升早於單側驅動之字元線WL，所以存在字元線WL之電壓過度上升之情況。其結果，例如藉由被施加突跳電壓而上升之字元線WL之電壓 下降至所期望之讀出電壓時，位元線BL之電壓會因為字元線WL與通道之耦合而發生變動。於讀出動作中，需於位元線BL之電壓穩定之狀態下確證控制信號STB，因此於位元線BL產生了因如此施加突跳電壓所致之噪音之情形時，需設置用以使位元線BL之電壓穩定之放置時間。
因此，於第5實施形態之半導體記憶裝置10中，使選擇了兩側驅動之字元線WL之讀出動作中之突跳電壓小於選擇了單側驅動之字元線WL之讀出動作中之突跳電壓。具體而言，例如於讀出“A”位準之情形時，使選擇了兩側驅動之字元線WL之情形時之突跳電壓AR+△AR2小於選擇了單側驅動之字元線WL之情形時之突跳電壓AR+△AR1。
藉此，第5實施形態之半導體記憶裝置10於選擇了兩側驅動之字元線WL之讀出動作中，可抑制因施加突跳電壓而產生於位元線BL之噪音。因此，第5實施形態之半導體記憶裝置10於讀出動作時可縮短用以使位元線BL之電壓穩定之放置時間，因此可使讀出動作高速化。
再者，於以上之說明中，以如下情況為例進行了說明，即，於第2讀出動作中，利用較第1讀出動作小之突跳電壓，但並不限定於此。例如，亦可於第1讀出動作中施加突跳電壓，於第2讀出動作中不施加突跳電壓。於此種情形時，半導體記憶裝置10亦可獲得與以上所說明之第5實施形態之效果相同之效果。
[6]第6實施形態
其次，對第6實施形態之半導體記憶裝置10進行說明。第6實施形態之半導體記憶裝置10係第5實施形態之半導體記憶裝置10之變化例，第1及第2讀出動作中與讀出通過電壓Vread相關之動作不同。
[6-1]動作
以下，使用圖23及圖24對第6實施形態之半導體記憶裝置10之讀出動作進行說明。圖23及圖24分別係第6實施形態中之第1及第2讀出動作之時序圖，示出了字元線WL之波形及控制信號STB之波形。圖23及圖24所示之時刻t0~t3時之動作分別對應於使用圖11及圖12所說明之時刻t0~t3時之動作。
如圖23及圖24所示，第6實施形態中之第1及第2讀出動作相對於在第5實施形態中使用圖21及圖22分別說明之第1及第2讀出動作而言，施加讀出通過電壓Vread之時序不同。
具體而言，於第1讀出動作中，如圖23所示，列解碼器模組13A於時刻t0對選擇字元線WLsel(Gr.1)施加讀出通過電壓Vread，然後於時刻t0'使讀出通過電壓Vread下降至接地電壓Vss。之後之動作與使用圖21所說明之第1讀出動作相同。
同樣地，於第2讀出動作中，如圖24所示，列解碼器模組13A及13B於時刻t0對選擇字元線WLsel(Gr.2)施加讀出通過電壓Vread，然後於時刻t0'使讀出通過電壓Vread下降至接地電壓Vss。之後之動作與使用圖22所說明之第2讀出動作相同。
關於以上所說明之第1及第2讀出動作中之時刻t0'之期間，例如以第2讀出動作短於第1讀出動作之方式進行設定。其他動作與於第1實施形態中使用圖11及圖12所說明之第1及第2讀出動作相同，因此省略說明。
[6-2]第6實施形態之效果
如上所述，於第6實施形態中之第1及第2讀出動作中，對選擇字元線WLsel施加各種讀出電壓之前，與非選擇字元線WLusel同樣地先施加讀出通過電壓Vread。
半導體記憶裝置10於此種讀出動作中，亦如第5實施形態中所說明般，使第2讀出動作中之突跳電壓小於第1讀出動作中之突跳電壓，藉此可獲得與第5實施形態相同之效果。因此，第6實施形態之半導體記憶裝置10與第5實施形態同樣地，可使讀出動作高速化。
再者，作為以上所說明之第6實施形態中之第2讀出動作之變化例，考慮如圖25所示之情況。於圖25中示出了第6實施形態之變化例中之第2讀出動作之時序圖。如圖25所示，變化例中之第2讀出動作相對於使用圖24所說明之第2讀出動作而言，時刻t0'時之動作不同。
具體而言，於時刻t0'，如圖24所示，列解碼器模組13A及13B自讀出通過電壓Vread直接下降至讀出電壓AR。即，於“A”位準之讀出時，省略了突跳電壓之施加。於此種情形時，半導體記憶裝置10亦可獲得與以上所說明之第6實施形態之效果相同之效果。
[7]第7實施形態
其次，對第7實施形態之半導體記憶裝置10進行說明。第7實施形態之半導體記憶裝置10係將第1~第6實施形態中之兩側驅動之字元線WL根據動作以單側驅動使用之半導體記憶裝置。
[7-1]構成
以下，使用圖26，關於第7實施形態之半導體記憶裝置10之構成，說明與第1實施形態不同之方面。圖26係第7實施形態中之列解碼器模組13之電路圖，且將與1組列解碼器RDA及RDB、以及第1組(單側驅動)之字元線WL0及第2組(兩側驅動)之字元線WL7相關之構成要素抽出而表示。如圖26所示，第7實施形態中之列解碼器RDB進而具備通過閘極PG及放電電路DIS。
通過閘極PG連接於對應之塊解碼器BD之傳輸閘極線TG與列解碼器RDB內連接於信號線CG之電晶體TR之閘極之間。而且，通過閘極PG可基於序列發生器17之控制，而形成或阻斷傳輸閘極線TG與列解碼器RDB內連接於信號線CG之電晶體TR之閘極之間之電流路徑。
放電電路DIS連接於列解碼器RDB內連接於信號線CG之電晶體TR之閘極。而且，放電電路DIS基於序列發生器17之控制使該電晶體TR之閘極接地。例如，放電電路DIS於將可自兩側驅動之字元線WL以單側驅動使用之情形時，使該電晶體TR之閘極接地。
將包含以上所說明之通過閘極PG及放電電路DIS之列解碼器RDB之詳細電路構成之一例示於圖27。圖27係列解碼器RDB之詳細電路圖，且將與字元線WL7相關之構成要素抽出而表示。如圖27所示，通過閘極PG包含高耐壓n通道電晶體TR16，放電電路DIS包含高耐壓n通道電晶體TR17、及低耐壓n通道電晶體TR18。
電晶體TR16係一端連接於對應之傳輸閘極線TG，另一端連接於電晶體TR15之閘極。電晶體TR17係一端連接於電晶體TR15之閘極，另一端連接於電晶體TR18之一端。電晶體TR18係另一端連接於接地線。而且，對電晶體TR16~TR18之閘極分別輸入控制信號CS1、CS2、及CS3。控制信號CS1、CS2、及CS3例如係由序列發生器17產生之信號。
[7-2]第7實施形態之效果
如上所述，第6實施形態中之半導體記憶裝置10之列解碼器RDB分別具備通過閘極PG及放電電路DIS。而且，序列發生器17與各種動作對應地控制通過閘極PG及放電電路DIS。
具體而言，序列發生器17於將與兩側驅動對應之字元線WL以兩側驅 動使用之情形時，使通過閘極PG內之電晶體TR16成為接通狀態，使放電電路DIS內之電晶體TR17及TR18成為斷開狀態。如此則傳輸閘極TG之電壓經由通過閘極PG而輸入至例如電晶體TR14及TR15之閘極。其結果，對應之字元線WL可於選擇了該塊BLK之情形時自兩側進行驅動。
另一方面，序列發生器17於將與兩側驅動對應之字元線WL以單側驅動使用之情形時，使通過閘極PG內之電晶體TR16成為斷開狀態，使放電電路DIS內之電晶體TR17及TR18成為接通狀態。如此則通過閘極PG將傳輸閘極TG與電晶體TR之電流路徑阻斷，放電電路DIS例如使電晶體TR14及TR15之閘極電壓下降至接地電壓Vss。其結果，例如電晶體TR14及TR15成為斷開狀態，而不再對與兩側驅動對應之字元線WL供給經由列解碼器模組13B之電壓。即，與兩側驅動對應之字元線WL成為由列解碼器模組13A自單側驅動之狀態。
如上所述，第7實施形態之半導體記憶裝置10可藉由序列發生器17之控制，而將與兩側驅動對應之字元線WL以單側驅動使用。藉此，半導體記憶裝置10例如可對兩側驅動所產生之效果較大之動作應用兩側驅動，對兩側驅動所產生之效果較小之動作應用單側驅動。作為字元線WL之驅動方法之區別使用方法，例如考慮對讀出動作應用兩側驅動，對寫入動作應用單側驅動。
再者，於以上之說明中，列舉了通過閘極PG及放電電路DIS為如圖27所示般之電路構成之情況為例，但並不限定於此。例如，於圖27所示之放電電路DIS之電路構成中，亦可不設置電晶體TR18。於該情形時，電晶體TR17之另一端直接連接於接地線。
再者，於以上之說明中，以列解碼器RDB具備通過閘極PG及放電電 路DIS之情況為例進行了說明，但並不限定於此。例如，通過閘極PG及放電電路DIS亦可設置於列解碼器RDA，只要設置於列解碼器RDA及RDB中之任一者即可。
[8]變化例等
實施形態之半導體記憶裝置10具備可記憶n位元資料(n係1以上之整數)之第1及第2記憶單元<MT0、MT7，圖6>、分別連接於第1及第2記憶單元之第1及第2字元線<WL0、WL7，圖6>、一端連接於上述第1字元線之一端之第1電晶體<RDA：TR2，圖6>、以及一端分別連接於上述第2字元線之一端及另一端之第2及第3電晶體<RDA：TR9，RDB：TR15，圖6>。於第1位元資料<高階位元，圖3>之讀出動作中，選擇了第1字元線之情形時<圖11>，對第2字元線施加第1時間<t0~t3，圖11>之第1電壓<Vread>，選擇了第2字元線之情形時<圖12>，對第1字元線施加短於第1時間之第2時間<t0~t3，圖12>之第1電壓。
藉此，可提供可高速動作之半導體記憶裝置。
再者，作為上述實施形態中所說明之半導體記憶裝置10之構造，亦可設為例如圖28所示般之構造。圖28係第1~第7實施形態之變化例之半導體記憶裝置10所具備的記憶單元陣列11及列解碼器模組13之剖視圖，示出了串單元SUA及SUB之區域HR1內之截面構造。再者，於圖28中省略了區域CR及HR2之詳細構造而表示。又，圖28中係模式性地以串單元SUA及SUB相鄰之方式表示。
如圖28所示，串單元SUA與使用圖10所說明之串單元SU之區域HR1內之截面構造相同。另一方面，串單元SUB係將使用圖10所說明之串單元SU之區域HR1內之截面構造反轉，與省略對應於列解碼器模組13A之構成 後之構造相同。具體而言，於串單元SUB之區域HR1內，相對於串單元SUA，省略了擴散區域61及62、導電體63、通孔接點VC、以及絕緣膜65。而且，於串單元SUA及SUB之導電體64A上分別設置有通孔接點HU1，且於各通孔接點HU1上設置有導電體66。同樣地，於串單元SUA及SUB之導電體64B上分別設置有通孔接點HU2，且於各通孔接點HU2上設置有導電體67。再者，設置導電體66及67之層既可相同，亦可不同。又，使用圖28所說明之半導體記憶裝置10之構成並不限定於此，只要於串單元SUA與SUB之間對應之字元線WL間電連接即可。
如上所述，於第1~第7實施形態之變化例之半導體記憶裝置10中，串單元SU之間共享列解碼器模組13A。於如此般列解碼器模組13A於串單元SU之間共享之情形時，亦可應用第1~第7實施形態中所說明之構成及動作，且可獲得相同之效果。
再者，於上述實施形態中，對應於字元線WL之電晶體TR與對應於選擇閘極線SGD及SGS之電晶體TR亦可為不同之構造。例如，對應於選擇閘極線SGD之電晶體TR之閘極長與對應於字元線WL之電晶體TR之閘極長亦可不同。如此，半導體記憶裝置10所具備之列解碼器模組13亦可設計成電晶體TR之耐壓於每條對應之配線不同。
再者，於上述實施形態中，列解碼器模組13A連接於單側驅動及兩側驅動之字元線WL，列解碼器模組13B連接於兩側驅動之字元線WL。即，於圖10所示之區域HR1及HR2內，就通過導電體52而連接於半導體基板上之擴散區域61之通孔接點VC之數量而言，區域HR2少於區域HR1。
再者，於上述第1~第6實施形態中，列解碼器RDA及RDB中之電晶體TR之分配並不限定於此。例如，只要與兩側驅動之字元線WL對應之電 晶體TR分別設置於列解碼器RDA及RDB，與單側驅動之字元線WL對應之電晶體TR設置於列解碼器RDA及RDB中之任一者即可。
再者，於上述實施形態中，以列解碼器模組13設置於記憶單元陣列11下部之情況為例進行了說明，但並不限定於此。例如，亦可將記憶單元陣列11形成於半導體基板上，且以介隔記憶單元陣列11之方式配置列解碼器模組13A及13B。於此種情形時，亦可執行上述實施形態中所說明之動作。
再者，於上述實施形態中，以半導體記憶裝置10逐頁讀出資料之情況為例進行了說明，但並不限定於此。例如，亦可使半導體記憶裝置10統括地讀出記憶於記憶單元之複數位元之資料。
再者，於上述實施形態中，各種動作中之動作時序係基於例如時脈CLK而決定。例如，於上述實施形態中，選擇了兩側驅動之字元線WL之情形時之各種動作藉由將執行各時刻之動作之時脈CLK之時序提前而高速化。
再者，於第1、第5、及第6實施形態中，使用示出字元線WL之波形之時序圖對各讀出動作及寫入動作進行了說明，此時之信號線CG之波形成為與對應之字元線WL之波形相同之波形。具體而言，假定為於第1、第5、及第6實施形態中所說明之各讀出動作及寫入動作中，例如對與單側驅動之非選擇字元線WLusel對應之信號線CG、及與兩側驅動之非選擇字元線WLusel對應之信號線CG施加相同之電壓。又，於第1、第5、及第6實施形態中所說明之各讀出動作及寫入動作中，對與單側驅動及兩側驅動之字元線WL對應之信號線CG施加了相同之電壓之情形時，接近於RC延遲相對較小之兩側驅動之字元線WL之波形。如此，於第1、第5、及第6實 施形態中施加至字元線WL之電壓及對字元線WL施加電壓之期間可藉由調查對應之信號線CG之電壓而大概獲知。
再者，於上述實施形態中，以如下情況為例進行了說明，即，於經由電晶體TR而自信號線CG對字元線WL供給電壓之情形時，不會因電晶體TR而發生電壓下降，但並不限定於此。例如，亦可於經由電晶體TR而自信號線CG對字元線WL供給電壓之情形時，因電晶體TR而發生電壓下降。於該情形時，施加至信號線CG之電壓高於施加至對應之字元線WL之電壓。
再者，於上述實施形態中所說明之寫入動作中，以對1個記憶單元記憶2位元之資料之情況為例進行了說明，但並不限定於此。例如，亦可對1個記憶單元記憶1位元或3位元以上之資料。於此種情形時，亦可應用第1~第7實施形態中所說明之各種動作。
再者，於上述實施形態中，以於記憶單元使用MONOS(Metal-Oxide-Nitride-Oxide-Silicon，金屬-氧化物-氮化物-氧化物-矽)膜之情況為例進行了說明，但並不限定於此。例如，於使用利用浮動閘極之記憶單元之情形時，亦可藉由執行上述實施形態中所說明之讀出動作及寫入動作，而獲得相同之效果。
再者，於上述實施形態中，記憶單元陣列11之構成亦可為其他構成。關於其他記憶單元陣列11之構成，例如於2009年3月19日提出申請之名為“三維積層非揮發性半導體記憶體”之美國專利申請12/407,403號中有所記載。又，於2009年3月18日提出申請之名為“三維積層非揮發性半導體記憶體”之美國專利申請12/406,524號、2010年3月25日提出申請之名為“非揮發性半導體記憶裝置及其製造方法”之美國專利申請 12/679,991號、2009年3月23日提出申請之名為“半導體記憶體及其製造方法”之美國專利申請12/532,030號中有所記載。該等專利申請整體藉由參照而援用至本申請之說明書中。
再者，於上述實施形態中，以塊BLK係資料抹除單位之情況為例進行了說明，但並不限定於此。關於其他抹除動作，於2011年9月18日提出申請之名為“非揮發性半導體記憶裝置”之美國專利申請13/235,389號、2010年1月27日提出申請之名為“非揮發性半導體記憶裝置”之美國專利申請12/694,690號中有所記載。該等專利申請整體藉由參照而援用至本申請之說明書中。
再者，於本說明書中，所謂“連接”表示電連接，不排除例如中間介置其他元件之情況。再者，於本說明書中，所謂“阻斷”表示該開關變為斷開狀態，不排除例如如電晶體之漏電流般之微少電流流動之情況。
再者，於上述各實施形態中，
(1)於讀出動作中，“A”位準之讀出動作中施加至所選擇之字元線之電壓例如為0~0.55V之間。並不限定於此，亦可設為0.1~0.24V、0.21~0.31V、0.31~0.4V、0.4~0.5V、0.5~0.55V中之任一者之間。
“B”位準之讀出動作中施加至所選擇之字元線之電壓例如為1.5~2.3V之間。並不限定於此，亦可設為1.65~1.8V、1.8~1.95V、1.95~2.1V、2.1~2.3V中之任一者之間。
“C”位準之讀出動作中施加至所選擇之字元線之電壓例如為3.0V~4.0V之間。並不限定於此，亦可設為3.0~3.2V、3.2~3.4V、3.4~3.5V、3.5~3.6V、3.6~4.0V中之任一者之間。
作為讀出動作之時間(tRead)，例如可設為25~38μs、38~70μs、70~80μs之間。
(2)寫入動作係如上所述般包含編程動作及驗證動作。於編程動作時首先施加至所選擇之字元線之電壓例如為13.7~14.3V之間。但不限定於此，例如亦可設為13.7~14.0V、14.0~14.6V中之任一者之間。作為編程動作時施加至非選擇之字元線之電壓，亦可設為例如6.0~7.3V之間。並不限定於該情況，例如亦可設為7.3~8.4V之間，或可設為6.0V以下。
於寫入動作中，選擇了第奇數號字元線時首先施加至所選擇之字元線之電壓與選擇了第偶數號字元線時首先施加至所選擇之字元線之電壓亦可不同。於寫入動作中，亦可根據非選擇之字元線為第奇數號字元線還是第偶數號字元線而變更所施加之通過電壓。
作為將編程動作設定為ISPP方式(Incremental Step Pulse Program，增量步進脈衝編程)之情形時之編程電壓之上升幅度，例如可列舉0.5V左右。
作為寫入動作之時間(tProg)，例如亦可設為1700~1800μs、1800~1900μs、1900~2000μs之間。
(3)於抹除動作中，首先施加至形成於半導體基板上部且上方配置有上述記憶單元之井之電壓例如為12.0~13.6V之間。並不限定於該情況，例如亦可為13.6~14.8V、14.8~19.0V、19.0~19.8V、19.8~21.0V之間。
作為抹除動作之時間(tErase)，例如亦可設為3000~4000μs、4000~5000μs、4000~9000μs之間。
(4)記憶單元之構造係於半導體基板(矽基板)上具有介隔膜厚為4~10nm之隧道絕緣膜而配置之電荷累積層。該電荷累積層可設定成膜厚為2~3nm之SiN或SiON等絕緣膜與膜厚為3~8nm之多晶矽之積層構造。又，亦可於多晶矽中添加Ru等金屬。於電荷累積層之上具有絕緣膜。該絕緣膜具有例如被膜厚為3~10nm之下層High-k膜與膜厚為3~10nm之上層High-k膜夾持之、膜厚為4~10nm之氧化矽膜。作為High-k膜，可列舉HfO等。又，氧化矽膜之膜厚可厚於High-k膜之膜厚。於絕緣膜上，經由膜厚為3~10nm之材料而形成有膜厚為30~70nm之控制電極。此處，材料為TaO等金屬氧化膜、TaN等金屬氮化膜。控制電極可使用W等。又，可於記憶單元間形成氣隙。
已對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出，並非意欲限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，且可於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施形態及其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請]
本申請享有以日本專利申請2017-40437號(申請日：2017年3月3日)作為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。

Claims (13)

  1. 一種半導體記憶裝置，其具備：第1及第2記憶單元，其等可記憶n位元資料(n係1以上之整數)；第1及第2字元線，其等分別連接於上述第1及第2記憶單元；第1電晶體，其連接於上述第1字元線之一端；以及第2及第3電晶體，其等分別連接於上述第2字元線之一端及另一端；且於第1位元資料之讀出動作中，於選擇上述第1字元線之情形時，對上述第2字元線施加第1時間之第1電壓，於選擇上述第2字元線之情形時，對上述第1字元線施加第2時間之上述第1電壓，上述第2時間短於上述第1時間。
  2. 如請求項1之半導體記憶裝置，其進而具備連接於上述第1及第2記憶單元之感測放大器；且於上述讀出動作中，選擇上述第2字元線之情形時，對上述第2字元線施加讀出電壓後上述感測放大器感測資料之時序，早於選擇上述第1字元線之情形時，對上述第1字元線施加上述讀出電壓後上述感測放大器感測資料之時序。
  3. 如請求項1之半導體記憶裝置，其具備：第1信號線，其連接於上述第1電晶體；及 第2信號線，其連接於上述第2及第3電晶體；且對上述第1字元線經由上述第1電晶體而供給上述第1信號線之電壓，對上述第2字元線經由上述第2及第3電晶體而供給上述第2信號線之電壓。
  4. 如請求項3之半導體記憶裝置，其中於上述讀出動作中，於選擇上述第1字元線之情形時，對上述第2信號線施加第2電壓，於選擇上述第2字元線之情形時，對上述第1信號線施加上述第2電壓；且選擇上述第1字元線之情形時，對上述第2信號線施加上述第2電壓時之電壓上升率，低於選擇上述第2字元線之情形時，對上述第1信號線施加上述第2電壓時之電壓上升率。
  5. 如請求項4之半導體記憶裝置，其進而具備：第1驅動器，其對上述第1信號線供給電壓；第2驅動器，其對上述第2信號線供給電壓；及電阻元件，其連接於上述第2信號線與上述第2驅動器之間。
  6. 如請求項3之半導體記憶裝置，其中於上述讀出動作中，於選擇上述第1字元線之情形時，對上述第2信號線施加第2電壓，於選擇上述第2字元線之情形時，對上述第1信號線施加上述第2電壓；且選擇上述第1字元線之情形時，對上述第2信號線施加上述第2電壓之 時序，晚於選擇上述第2字元線之情形時，對上述第1信號線施加上述第2電壓之時序。
  7. 如請求項2之半導體記憶裝置，其中於上述讀出動作中，於選擇上述第1字元線之情形時，在對上述第1字元線於施加上述讀出電壓之前施加第2電壓，於選擇上述第2字元線之情形時，在對上述第2字元線於施加上述讀出電壓之前施加第3電壓；且上述第2電壓高於上述讀出電壓，上述第3電壓為上述讀出電壓以上且未達上述第2電壓。
  8. 一種半導體記憶裝置，其具備：第1及第2記憶單元，其等可記憶資料；第1及第2字元線，其等分別連接於上述第1及第2記憶單元；第1電晶體，其連接於上述第1字元線之一端；以及第2及第3電晶體，其等分別連接於上述第2字元線之一端及另一端；且上述第2字元線位於上述第1字元線之上方；寫入動作包含編程迴圈(loop)，上述編程迴圈包含對所選擇之字元線施加編程脈衝之編程動作及驗證動作；於上述寫入動作之上述編程動作中，於選擇上述第1字元線之情形時，施加第1時間之上述編程脈衝，於選擇上述第2字元線之情形時，施加第2時間之上述編程脈衝，上述第2時間短於上述第1時間。
  9. 如請求項8之半導體記憶裝置，其具備：第1信號線，其連接於上述第1電晶體；及第2信號線，其連接於上述第2及第3電晶體；且對上述第1字元線經由上述第1電晶體而供給上述第1信號線之電壓，對上述第2字元線經由上述第2及第3電晶體而供給上述第2信號線之電壓。
  10. 如請求項9之半導體記憶裝置，其中於上述編程動作中，於選擇上述第1字元線之情形時，在將上述編程脈衝施加於上述第1字元線之前對上述第2信號線施加第1電壓，於選擇上述第2字元線之情形時，在將上述編程脈衝施加於上述第2字元線之前對上述第1信號線施加上述第1電壓；且選擇上述第1字元線之情形時，對上述第2信號線施加上述第1電壓時之電壓上升率，低於選擇上述第2字元線之情形時，對上述第1信號線施加上述第1電壓時之電壓上升率。
  11. 如請求項10之半導體記憶裝置，其進而具備：第1驅動器，其對上述第1信號線供給電壓；第2驅動器，其對上述第2信號線供給電壓；及電阻元件，其連接於上述第2信號線與上述第2驅動器之間。
  12. 如請求項9之半導體記憶裝置，其中於上述編程動作中， 於選擇上述第1字元線之情形時，在將上述編程脈衝施加於上述第1字元線之前對上述第2信號線施加第1電壓，於選擇上述第2字元線之情形時，在將上述編程脈衝施加於上述第2字元線之前對上述第1信號線施加上述第1電壓；且選擇上述第1字元線之情形時，對上述第2信號線施加上述第1電壓之時序，晚於選擇上述第2字元線之情形時，對上述第1信號線施加上述第1電壓之時序。
  13. 如請求項1至12中任一項之半導體記憶裝置，其進而具備：串聯連接之複數個上述第1記憶單元、串聯連接之複數個上述第2記憶單元、及位元線；且複數個上述第1記憶單元、複數個上述第2記憶單元、及上述位元線依序連接，上述第2記憶單元之個數為上述第1記憶單元之個數之1/3以下。
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