TWI741431B

TWI741431B - 列印頭用晶粒

Info

Publication number: TWI741431B
Application number: TW108144328A
Authority: TW
Inventors: 史考特Ａ琳恩; 詹姆士Ｍ葛德納; 麥可 W 庫米比
Original assignee: 美商惠普發展公司有限責任合夥企業
Priority date: 2019-02-06
Filing date: 2019-12-04
Publication date: 2021-10-01
Also published as: CA3126056A1; JP7218439B2; CL2021001999A1; AU2019428014B2; MX2021009109A; US12350932B2; CO2021011662A2; US11701880B2; IL284504B1; CN113348086A; BR112021015008A2; IL284504B2; EP4556233A3; US20230302790A1; KR20210113286A; AR117890A1; NZ778979A; EP3710266A1; KR102621235B1; EP4556233A2

Abstract

實例中提供一種用一於列印頭之晶粒。該晶粒包括若干流體致動器陣列。一資料塊與該複數個流體致動器陣列之各者相關聯。該晶粒包括一介面，該介面包含一資料墊及一時脈墊，其中存在於該資料墊處之一資料位元值是在一時脈升緣予以載入到對應於一第一流體致動器陣列之一第一資料塊裡，並且是在一時脈降緣予以載入到對應於一第二流體致動器陣列之一第二資料塊裡。

Description

列印頭用晶粒

本揭示係有關於列印頭用晶粒。

舉一流體噴出系統作為一項實例，一列印系統可包括一列印頭、將液體墨水供應到該列印頭之一墨水供應器、以及控制該列印頭之一電子控制器。列印頭透過複數個流體致動器或孔口將列印流體之液滴噴出到一列印媒體上。列印頭可包括在積體電路晶圓或晶粒上製作之熱列印頭或壓電列印頭。首先製作驅動電子器件及控制特徵，然後新增數欄加熱器電阻器，最後新增並處理例如由可光成像環氧化物所形成之結構層以形成微流體噴出器、或液滴產生器。在一些實例中，將微流體噴出器布置成至少一欄或一個陣列，使得當列印頭及列印媒體彼此相對移動時，從孔口適當地依序噴出墨水造成列印媒體上列印出字元或其他影像。其他流體噴出系統包括三維列印系統或其他高精密流體施配系統，舉例而言，用於生命科學、實驗室、法醫或製藥應用。適合的流體可包括墨水、列印劑或由這些流體噴出系統所使用之任何其他流體。

依據本發明之一實施例，係特地提出一種用於一列印頭之晶粒，其包含：複數個流體致動器陣列；一資料塊，其與複數個流體致動器陣列之各者相關聯；以及一介面，其包含一資料墊及一時脈墊，其中該等資料塊係經組配以使得存在於該資料墊處之一資料位元值是在一時脈升緣予以載入到對應於一第一流體致動器陣列之一第一資料塊裡，並且是在一時脈降緣予以載入到對應於一第二流體致動器陣列之一第二資料塊裡。

100、200、302、304、1900:晶粒

102、206、502、504、1006:流體致動器

104:墨水饋送槽

106、402、408、1302:接墊

108、214:寬度

202、320、204:流體饋送孔

208:熱電阻器

210:矽橋

212:縱軸

216:熱感測器

310:聚合架座

314:槽體

316:通訊線路

322:實心區段

324:區段

400:列印機匣體

404:外罩

406:撓曲連接

500:示意圖

506:中央流體饋送區域

600:布局

602:低電壓側

604:流體饋送孔陣列

606:高電壓側

608:位址解碼器

610、612、1630:功率FET

614、632:位址資料

616、618:啟動信號

620:電力線

622、626:流體致動器陣列

624:交叉路由安排之電力線

628:低電壓邏輯

630:信號

702:匯流排

704:基元邏輯電路系統

706:解碼電路系統

708:記憶體帶域

710、712、1002:FET

714:Vpp匯流排

716、718、1636:TIJ電阻器

720:共享電力匯流排

802:可組配位址映射連接

804:發射控制信號

806:流體致動器邏輯

808:連接

902、904:位址映射

1004:映射

1102:方塊

1104、1106:區塊

1300:電路圖

1304:時脈墊

1306:資料墊

1308:資料儲存區

1310:發射墊

1312:執行器陣列

1314:記憶體位元

1316:組態暫存器

1318:記憶體組態暫存器

1320:狀態暫存器

1322:計時器電路

1324:延遲偏置控制器

1326:記憶體電壓調節器

1328:模式墊

1330:感測匯流排

1332:感測墊

1334:NReset接墊

1336、1338、1340、1342:電力墊

1400:指向性羅盤

1402:北接墊

1404:數位控制北邊

1406:位址組態北邊

1408:區域

1410:南接墊

1412:數位控制南邊

1414:位址組態南邊

1504、1508、1512、1514:資料塊

1506:左欄

1510:右欄

1516:頭端資料

1518、1804:流體致動器資料

1520:尾端資料

1600:邏輯功能

1602、1604:邏輯電路

1606:發射信號

1608:類比延遲塊

1610:相關聯資料塊

1612:資料線

1614:時控脈衝

1616:資料

1618:或閘/及閘

1620:預熱脈衝

1622:啟動脈衝

1624:及閘

1626:位址線

1628:控制信號

1632:Vpp

1634:Pgnd

1702:特殊記憶體位元

1704:記憶體鎖定位元

1706:非依電性閂鎖器

1802:記憶體組態位元

1806:記憶體控制位元

1808:看門狗失效位元

1810:修訂位元

1902:印表機

1904:列印頭

1906、1908、1910:熱二極體感測器

1912:多工器

1913:晶粒控制邏輯

1914、1920、1926:控制線

1916:高電壓保護開關

1918:記憶體匯流排

1922:個別位元

1924:位元致能線

2002:MOSFET

2004:電阻器

2102:高電壓位準移位器

2104:高電壓電阻分壓器

2106:高電壓二極體保護

2200、2300、2400:方法

2202~2212、2302~2308、2402~2408:程序塊

某些實例是在以下詳細說明中並且參照圖式作說明，其中：圖1A係用於一先前技術噴墨列印頭之一晶粒之一部分的一視圖；圖1B係該晶粒之一部分的一放大圖；圖2A係用於一列印頭之一晶粒之一實例的一視圖；圖2B係該晶粒之一部分的一放大圖；圖3A係一列印頭之一實例的一圖式，其包括安裝在一灌封化合物中之一黑色晶粒；圖3B係一列印頭之一實例的一圖式，其包括可用於三種墨水顏色之三個晶粒；圖3C展示包括已安裝晶粒之列印頭的截面圖，該等已安裝晶粒穿過實心區段及穿過具有流體饋送孔之區段；圖4係一印表機匣體之一實例，其合併對照圖3B所述之列印頭；圖5係一四基元集合之一實例的一示意圖，該四基元集合稱為一四元基元；圖6係晶粒電路系統之一布局之一實例的一圖式，其展示可藉由單一流體致動器電路系統集合實現之簡化；圖7係一電路平面布置圖之一實例之的一圖式，其繪示用於一顏色晶粒之若干晶粒帶域；圖8係一晶粒上位址解碼之一實例的一示意圖；圖9係一晶粒上位址解碼之另一實作態樣之一實例的一示意圖；圖10係一晶粒上位址解碼之另一實作態樣之一實例的一示意圖；圖11係一黑色晶粒之一實例的一圖式，其展示從位址線到邏輯電路系統形成通孔；圖12係一黑色晶粒之一實例的一圖式，其根據實例，展示流體饋送孔陣列各側諸流體致動器欄之間基元位址順序之一偏移；圖13係一晶粒之一電路圖之一實例；圖14係一晶粒之一實例的一圖式，其展示用於將資料及控制信號載入到該晶粒裡之介面墊及邏輯位置；圖15係將資料串列載入到資料儲存區裡之一實例的一示意圖；圖16係用於將基元中之單一流體致動器發射之一邏輯功能之一實例的一電路圖；圖17係資料儲存區中蔭蔽基元塊之記憶體位元的一示意圖之一實例；圖18係組態暫存器、記憶體組態暫存器、及狀態暫存器的一方塊圖之一實例；圖19係一晶粒之一實例的一示意圖，其展示用於讀取及規劃記憶體位元及存取熱感測器之一感測匯流排；圖20係用於保護更低電壓MOS電路系統免受高電壓損壞之一高電壓保護開關之一實例的一電路圖；圖21係一記憶體電壓調節器之一實例的一電路圖；圖22A係用於形成一列印頭組件之一方法之一實例的一處理流程圖；圖22B係該方法中藉由程序塊2204之層所形成之組件的一處理流程圖；圖22C係組合方法的一處理流程圖，其展示所形成之層及結構；圖23係用於將資料載入到一列印頭組件裡之一方法之一實例的一處理流程圖；以及圖24係用於將一記憶體位元寫入一列印頭組件之一方法之一實例的一處理流程圖。

列印頭係使用流體致動器形成，諸如微流體噴出器及微流體泵浦。流體致動器可基於熱電阻器或壓電技術，其可迫使微滴從一噴嘴噴出，或迫使少量流體從泵送腔室移出。流體致動器係使用長、窄矽件形成，本文中稱為晶粒或列印組件。在本文中所述之實例中，一微流體噴出器用作為一晶粒中用於一噴嘴之一噴出器，用於列印及其他應用。舉例而言，列印頭可在二維及三維列印應用、以及包括製藥、實驗室、醫學、生命科學及法醫應用在內之其他高精密流體施配系統中用作為流體噴出裝置。儘管本揭露可有關於噴墨及墨水應用，本文中所揭示之原理仍將與任何流體推進或流體噴出應用相關聯，並不受限於墨水。

列印頭之成本通常是由晶粒中矽之使用量決定，因為晶粒及製作過程之成本隨著一晶粒中矽之總使用量增加。因此，成本更低之列印頭可藉由將功能從晶粒移到其他積體電路來形成，讓晶粒更小。

許多目前之晶粒在晶粒之中間具有一墨水饋送槽，用以將墨水帶到流體致動器。墨水饋送槽大致提供一屏障，用以將信號從一晶粒之一側攜載至一晶粒之另一側，這通常需要在晶粒之各側複製電路系統，使晶粒之尺寸進一步增大。在這種布置結構中，槽體在可稱為左側或西側之一側之流體致動器與墨水饋送槽在可稱為右側或東側之相對側之流體致動器具有獨立之定址及電力匯流排電路。

本文中所述之實例提供一種向液滴噴出器之流體致動器提供流體之新方法。在這種方法中，墨水饋送槽係以沿著晶粒設置、貼近於流體致動器之一流體饋送孔取代。沿著晶粒設置之流體饋送孔陣列在本文中可稱為一饋送帶域。結果是，信號可穿過饋送帶域，予以在流體饋送孔之間路由安排，舉例而言，從位於流體饋送孔一側之邏輯電路系統路由安排至位於流體饋送孔相對側之列印電力電路，諸如場效電晶體(FET)。這在本文中稱為橫槽路由安排。用以路由安排信號之電路系統包括設置在介於相鄰墨水或流體饋送孔之間的層中之跡線。

晶粒之一第一側及晶粒之一第二側於本文中使用時，表示晶粒之與流體饋送孔對準之長邊緣，該等流體饋送孔係置放於晶粒之附近或中心處。再者，流體致動器於本文中使用時，係位於晶粒之正面上，並且墨水或流體係從晶粒之背面上之槽體饋送至流體饋送孔。因此，晶粒之寬度係從晶粒之第一側之邊緣測量到晶粒之第二側之邊緣。類似的是，晶粒之厚度係從晶粒之正面測量到晶粒之背面。

橫槽路由安排允許消除晶粒上之重複電路系統，這可使晶粒之寬度減小例如150微米(μm)以上。在一些實例中，這可提供具有約450μm或約360μm、或更小寬度之一晶粒。在一些實例中，藉由橫槽路由安排消除重複電路系統可用於使晶粒上電路系統之尺寸增大，舉例而言，用以增強更高價值應用中之效能。在這些實例中，功率FET、電路跡線、電力跡線、及類似者之尺寸可增大。這可提供支援更高微滴重量之晶粒。因此，在一些實例中，晶粒之寬度可小於約500μm、或小於約750μm、或小於約1000μm。

晶粒從正面到背面之厚度亦藉由使用流體饋送孔所獲得之效率而減小。在厚度方面，以前使用墨水饋送槽之晶粒可大於約675μm，而使用流體饋送孔之晶粒則可小於約400μm。晶粒之長度可為約10毫米(mm)、約20mm、或約20mm，端視用於設計之流體致動器之數量而定。晶粒之長度在晶粒之各末端包括用於電路系統之空間，因此，流體致動器佔有晶粒之長度之一部分。舉例而言，對於長度約20mm之黑色晶粒，流體致動器可佔有約13mm，其為條區長度。條區長度係隨著列印頭橫跨列印媒體移動而形成之列印帶、或流體噴出帶之寬度。

再者，橫槽路由安排允許類似裝置共置，以提高效率及布局。橫槽路由安排藉由允許流體致動器之左欄及右欄共享電力及接地路由安排電路來最佳化電力遞送。然而，一更窄晶粒可比一更寬晶粒更易碎。因此，可將晶粒安裝在一聚合灌封化合物中，該聚合灌封化合物具有起於一反側之一槽體，用以允許墨水流動至流體饋送孔。在一些實例中，灌封化合物雖然可以是一丙烯酸、一聚碳酸酯、一聚苯硫、及類似者，但仍係一環氧化物。

橫槽路由安排亦允許電路布局最佳化。舉例而言，高電壓域與低電壓域可予以在流體饋送孔之相對側隔離，允許提高晶粒之可靠度及形狀因子。高電壓域及低電壓域之分離可減小或消除寄生電壓、串擾、以及其他影響晶粒可靠度之問題。再者，位址資料之單一執行個體係輸送至邏輯塊，該等邏輯塊針對一流體饋送孔陣列之各側唯一地解碼位址值。

為了符合流體限制條件並使流體流動至多個流體致動器之效應達到最小，諸如使會影響影像品質之流體串擾達到最小，流體致動器之位址解碼在流體饋送孔陣列之各相應側偏移。對於流體致動器或基元之各群組，可在晶粒之製作期間客製化位址解碼，舉例而言，作為製作過程期間之一最終步驟。其他客製化可用於判斷要從位址線上之值發射哪些流體致動器。

用於列印頭之晶粒如本文中所述，使用電阻器來加熱一微流體噴出器中之流體，藉由熱膨脹造成微滴噴出。然而，晶粒並不受限於熱驅動之流體致動器，而且可使用從流體饋送孔饋送之壓電流體致動器。

再者，除了列印頭以外，晶粒還用於形成用於其他應用之流體致動器，諸如微流體泵浦，用在分析儀器中。在這項實例中，可從流體饋送孔向流體致動器饋送試液、或其他流體，而不是墨水。因此，在各種實例中，流體饋送孔及墨水可用於提供可從熱膨脹或壓電活化藉由微滴噴出予以噴出或泵送之流體材料。

除了藉由將信號從一側交叉路由安排至另一側所獲得之效率以外，本文中所述之晶粒還將邏輯電路從晶粒移動到一外部晶片、或其他支持電路。在各種實例中，外部晶片係整合到印表機裡之一特定應用積體電路(ASIC)。再者，相較於在一單晶粒上合併多種顏色，將個別顏色分離到諸單晶粒上能夠使流體歧管成本降低，以將墨水及其他流體遞送至該等晶粒。將熱控制迴路從晶片移出亦實現更複雜之熱系統行為，但不增加成本，諸如有能力進行多次測量並取平均、使用相對設定點、實現更高熱解析度感測、以及個別晶粒及顏色上增加感測器或感測帶域之數量，還有其他行為。使記憶體位元與用於定址流體致動器之解碼邏輯相關聯，能夠以一低間接成本建立大型記憶體陣列。

在一些實例中，記憶體位元係使用一感測器匯流排來讀取，該感測器匯流排亦用於外部類比測量，諸如熱測量，以進一步降低成本。由於諸如熱感測器、破裂檢測感測器等各種感測器、及記憶體位元之間共享感測器匯流排，晶粒上、高電壓保護電路系統防止記憶體寫入期間損壞連接至感測匯流排之低電壓裝置。在一些實例中，一晶粒上電壓產生器、或記憶體電壓調節器係用於寫入記憶體位元，而不需要起於外部電路系統之一附加電氣介面。

圖1A係用於一先前技術噴墨列印頭之一晶粒100之一部分的一視圖。晶粒100包括用以對一墨水饋送槽104兩側之流體致動器102進行操作之所有電路系統。因此，所有電氣連接都是在位於晶粒100各末端處之接墊106上引出。圖1B係晶粒100之一部分的一放大圖。在此放大圖中可看出，墨水饋送槽104在晶粒100之中心佔有一頗大空間，使晶粒100之寬度108增大。

圖2A係用於一列印頭之一晶粒200之一實例的一視圖。與圖1A之晶粒100作比較，具有一有效率且新穎之電路布局，其中個別電路塊可具有更多功能，允許晶粒200相對窄及/或有效率，如本文中所述。在此設計中，有些功能係藉由諸如一特定應用積體電路(ASIC)200之一外部電路提供給晶粒。

在這項實例中，晶粒200使用流體饋送孔204將諸如墨水之流體提供給流體致動器206，以供藉由熱電阻器208噴出。如本文中所述，橫槽路由安排允許電路系統沿著介於流體饋送孔204之間的矽橋210並且橫跨晶粒200之縱軸212路由安排。在一項實例中，這還允許晶粒200之寬度214相對較小，舉例而言，小於約420μm、小於約500μm、或小於約750μm、或小於約1000μm，例如介於約330μm與約460μm之間。晶粒200之窄寬度舉例而言，可藉由減少晶粒200中使用之矽量來降低成本。

如本文中所述，晶粒200還包括用於操作及診斷之感測器電路系統。在一些實例中，晶粒200包括例如在晶粒之一末端附近、在晶粒之中間處、以及在晶粒之對立端附近沿著晶粒之縱軸置放之熱感測器216。在一些實例中，更多熱感測器216係用於改善熱控制。

圖3A至3C係藉由將晶粒302及304安裝在由一灌封化合物形成之一聚合架座310中所形成之列印頭的圖式。在一些實例中，晶粒302及304窄到無法直接附接至筆體、或無法流體路由安排來自流體貯器之墨水、或其他流體。因此，可將晶粒302及304安裝在由諸如一環氧化物材料之一灌封化合物、還有其他材料所形成之一聚合架座310中。聚合架座310具有槽體314，槽體314提供一開區域以允許流體從流體貯器流動到晶粒302及304之背面上之流體饋送孔204。

圖3A係一列印頭之一實例的一圖式，其包括安裝在一灌封化合物中之一黑色晶粒302。在圖3A之黑色晶粒302中，可看見兩行流體致動器320，其中各群組之兩個交錯流體致動器320係沿著黑色晶粒302從其中一個流體饋送孔204饋送出來。各流體致動器320係連至一熱電阻器上面一流體腔室之一開口。熱電阻器之致動迫使流體穿過流體致動器320流出，因此，熱電阻器流體腔室與噴嘴之各組合代表一流體致動器，具體而言，代表一微流體噴出器。可注意到，流體饋送孔204彼此未隔離，允許墨水從流體饋送孔204流動到附近之流體饋送孔204，為主動流體致動器提供一更高流動率。

圖3B係一列印頭之一實例的一圖式，其包括可用於三種墨水顏色之三個晶粒304。舉例而言，一個顏色晶粒304可用於一青色墨水、另一顏色晶粒304可用於一洋紅色墨水，並且最後一顏色晶粒304可用於一黃色墨水。將該等墨水各從一單獨顏色墨水貯器饋送到顏色晶粒304之相關聯槽體314裡。雖然此圖式僅在架座中展示三個顏色晶粒304，仍可包括諸如一黑色晶粒302之一第四晶粒以形成一CMYK晶粒。類似的是，可使用其他晶粒組態。可將通訊線路316嵌埋在一聚合架座310中，以與顏色晶粒304介接。諸如位址線、一感測器匯流排、及一發射線、還有其他線路之通訊線路316有些可予以在顏色晶粒304之間共享。通訊線路316亦包括個別資料線，以提供用於啟動流體致動器陣列、或基元之個別控制信號。

圖3C展示包括已安裝晶粒302及304之列印頭的截面圖，已安裝晶粒302及304穿過實心區段322及穿過具有流體饋送孔204之區段324。這展示流體供給孔204耦合至槽體314，以允許墨從槽體314穿過已安裝晶粒302及304流動。如本文中所述，圖3A至圖3C中之結構並不受限於墨水，而是可用於向晶粒中之流體致動器提供一流體饋送系統。

圖4係一印表機匣體400之一實例，其合併對照圖3B所述之列印頭。已安裝顏色晶粒304形成一接墊402。如本文中所述，接墊402包括多個矽晶粒、以及聚合安裝化合物，諸如一環氧化物灌封化合物。外罩404保持用於饋送接墊402中已安裝顏色晶粒304之墨水貯器。諸如一撓性電路之撓曲連接406保持用於與印表機匣體400介接之印表機觸點、或接墊408。與先前之印表機匣體相比，本文中所述之電路設計允許在印表機匣體400中使用更少接墊408。舉例而言，使用在印表機匣體400中存在之所有顏色晶粒304之間多工處理之共享感測器匯流排允許單一接墊408用於一或多種感測功能，包括熱感測、破裂檢測，而且還用於記憶體讀取。再者，時脈信號、模式信號、及發射信號各在晶粒之間共享諸單一接墊。

圖5係一四基元集合之一實例的一示意圖500，該四基元集合稱為一四元基元。如本文中所述，一基元係共享一位址線集合之一流體致動器群組。為了促進解釋基元及共享定址，示意圖500右邊之基元係標記為東邊，例如東北邊(NE)及東南邊(SE)。示意圖500左邊之基元係標記為西邊，例如西北邊(NW)及西南邊(SW)。在這項實例中，各流體致動器502係藉由標記為Fx之一FET來致能，其中x為1至32，並且其中該FET將用於流體致動器502之一TIJ電阻器耦合至一高電壓電源(Vpp)以及接地。示意圖500亦展示標記為Rx之TIJ電阻器，其中x亦為1至32，其對應於各流體致動器502。雖然示意圖500所示流體致動器位在墨水饋體之各側，此仍為一虛擬布置結構。在一些實例中，使用目前技巧形成之一顏色晶粒304將使流體致動器502位在墨水饋體之同一側。

在這項實例中係為各基元NE、NW、SE、以及SW，標記為0至7之八個位址係用於選擇一流體致動器以供發射。在其他實例中，每個基元有16個位址，每四元基元有64個流體致動器。該等位址為共享位址，其中一位址在各群組中選擇一流體致動器。在這項實例中，如果提供位址四，則選擇由FET F9、F10、F25、及F26致能之流體致動器504以供發射。在一些實例中，發射順序可偏移，以使已致能流體致動器504之間的流體串擾達到最小，如對照圖12進一步所述。若有的話，這些流體致動器504中哪一個取決於單獨基元選擇，有哪些位元值儲存在對各基元具有唯一性之一資料塊中。亦將一發射信號輸送至各基元。當輸送至該基元之位址資料選擇供發射之一流體致動器、載入到用於該基元之一資料塊裡之一資料值指出該基元應該發生發射、以及發送一發射信號時，將一基元內之一流體致動器發射。

在一些實例中，一流體致動器資料封包在本文中稱為一發射脈衝群組(FPG)，其包括用於識別一FPG之起始之起始位元、用於在各基元資料中選擇一流體致動器502之位址位元、用於各基元之發射資料、用於組配操作設定之資料、以及用於識別一FPG之結束之FPG停止位元。在其他實例中，一FPG沒有起始位元及停止位元，使資料轉移之效率提升。這對照圖15有進一步論述。

一旦已載入一FPG，便將一發射信號發送至所有基元群組，其將發射所有已定址流體致動器。舉例而言，為了發射列印頭上之所有流體致動器，連同列印頭中所有基元之一啟動，為各位址值發送一FPG。因此，將發出八個各與一唯一位址0至7相關聯之FPG。如本文中所述，可修改示意圖500中所示之定址，以因應流體串擾、影像品質、及電力遞送限制條件之考量。舉例而言，FPG 亦可用於寫入與各流體致動器相關聯之一記憶體元件，而不是發射流體致動器。

一中央流體饋送區域506可以是一墨水饋送槽或流體饋送孔。然而，如果中央流體饋送區域506係一墨水饋送槽，則諸如這項實例中所使用之三條位址線提供位址0至7以供選擇各基元中要發射之一流體致動器，邏輯電路系統及定址線重複，因為跡線不可與中央流體饋送區域506交叉。然而，如果中央流體饋送區域506係由流體饋送孔所構成，則各側可共享電路系統，使邏輯簡化。

雖然圖5所述基元中之流體致動器502在晶粒之相對側係以兩欄示出，舉例而言，係在中央流體饋送區域506之各側示出，這些欄仍是虛擬欄。流體致動器502與中央流體饋送區域506有關之位置取決於晶粒之設計，如以下圖式中所述。在一實例中，一黑色晶粒302在流體饋送孔之各側具有交錯之流體致動器，其中該等交錯之流體致動器具有相同尺寸。在另一實例中，一顏色晶粒304具有沿晶粒向下之一行流體致動器，其中該行流體致動器中流體致動器之尺寸在較大流體致動器與較小流體致動器之間交錯。

圖6係晶粒電路系統之一布局600之一實例的一圖式，其展示可藉由單一流體致動器電路系統集合實現之簡化。在一項實例中，所示布局600與一黑色晶粒302相關聯，其中流體致動器及致動器陣列位在流體饋送孔204之任一側。然而，布局600可用於黑色晶粒302或顏色晶粒304任一者。

在布局600中，將低電壓裝置及邏輯固結在流體饋送孔陣列604之一低電壓側602。諸如流體致動器用電力遞送裝置之高電壓裝置係固結在流體饋送孔陣列604之一高電壓側606。由於包括由功率FET 610用於右流體致動器之解碼器、及由功率FET 612用於左流體致動器之解碼器在內之所有位址解碼器608全都共置，因此可將位址資料614之單一執行個體路由安排至流體饋送孔陣列604之低電壓側602。位址資料614包括若干位址線，各位址線攜載位址資料614之一位元。然後，橫跨流體饋送孔陣列604對控制信號進行路由安排，包括就用於右流體致動器之功率FET 610對於啟動信號616進行之交叉路由安排、以及就用於左流體致動器之功率FET 612對於啟動信號618進行之交叉路由安排。

電力線620將左流體致動器陣列622連接至功率FET 612，以供啟動所選擇之流體致動器。交叉路由安排之電力線624係穿過流體饋送孔陣列604交叉路由安排，以將用於右流體致動器及解碼器之功率FET 610連接至右流體致動器陣列626，以供啟動所選擇之流體致動器。可在流體饋送孔202、320之間或在流體饋送孔202、320之子集之間對交叉路由安排616、618、624進行路由安排。

除了位址解碼器608以外，流體饋送孔陣列604之低電壓側602還具有其他低電壓邏輯628，包括非位址控制，諸如發射信號、基元資料、記憶體元件、熱感測、及類似者。將信號630從此低電壓邏輯628提供至位址解碼器608，以與位址信號組合，用於選擇要發射之基元。低電壓邏輯628亦可使用位址資料632來選擇記憶體元件、感測器、及類似者。

圖7係一電路平面布置圖之一實例之的一圖式，其繪示用於一顏色晶粒304之若干晶粒帶域。相似之編號項目係如對照圖2、6及7所述。在顏色晶粒304中，一匯流排702攜載用於基元邏輯電路系統704之控制線、資料線、位址線及電力線，包括一邏輯電力帶域，該邏輯電力帶域包括一公用邏輯電力線(Vdd)及一公用邏輯接地線(Lgnd)，用以為邏輯電路系統提供約2.5V至約15V之一供應電壓。匯流排702亦包括一位址線帶域，該位址線帶域包括用於為各流體致動器基元群組中之一流體致動器提供一位址之位址線。如本文中所述，該基元群組係顏色晶粒304上流體致動器之一流體致動器群組或子集。

一位址邏輯帶域包括位址線電路，諸如基元邏輯電路系統704及解碼電路系統706。基元邏輯電路系統704將位址線耦合至解碼電路系統706，以供在一基元群組中選擇一流體致動器。基元邏輯電路系統704亦儲存透過資料線載入到基元裡之資料位元。該等資料位元包括用於位址線之位址值、以及與各基元相關聯之一位元，其選擇該基元是發射一己定址流體致動器還是儲存資料。

解碼電路系統706選擇供發射之一流體致動器、或在包括記憶體位元、或元件之一記憶體帶域708中選擇一記憶體位元，用以接收資料。當透過匯流排702中之資料線接收到一發射信號時，資料係儲存到記憶體帶域708中之一記憶體元件、或用於啟動顏色晶粒304之高電壓側606之一電力電路系統帶域中之一FET 710或712。FET 710或712之啟動將一對應之TIJ電阻器716或718耦合至一共享電力(Vpp)匯流排714。Vpp匯流排714處於約25V至約35V。在這項實例中，跡線包括供電給電力TIJ電阻器716或718之電力電路系統。另一共享電力匯流排720可用於為TIJ電阻器716或718提供一接地。在一些實例中，Vpp匯流排714及第二共享電力匯流排720可顛倒。

一流體饋送帶域包括流體饋送孔204及介於諸流體饋送孔204之間的跡線。對於顏色晶粒304，可使用兩種微滴尺寸，每種微滴尺寸係由與各流體致動器相關聯之熱電阻器噴出。一高重量微滴(HWD)可使用一更大TIJ電阻器716噴出。一低重量微滴(LWD)可使用一更小TIJ電阻器718噴出。在一些實例中，對於不同尺寸之TIJ電阻器，FET可具有相同尺寸，而用於更小TIJ電阻器718之FET則攜載更少電流。在電氣方面，LWD流體致動器位在第一欄中，例如位在左欄中，如對照圖6所述。HWD流體致動器係電氣耦合在一第二欄中，例如電氣耦合在右欄中，如對照圖6所述。在這項實例中，顏色晶粒304之實體流體致動器係指叉式流體致動器，將LWD流體致動器與HWD流體致動器交錯。

布局之效率可藉由變更對應FET 710及712之尺寸來進一步提升，以符合TIJ電阻器716及718之電力需求。因此，在這項實例中，對應FET 710及712之尺寸係基於受供電之TIJ電阻器716或718。一更大TIJ電阻器716係藉由一更大FET 712來致能，而一更小TIJ電阻器718係藉由一更小FET 710來致能。在其他實例中，雖然透過用於供電給更小TIJ電阻器718之FET 710所汲取之電力更低，FET 710與712仍具有相同尺寸。

一類似電路平面布置圖可用於一黑色晶粒302。然而，如本文中舉例所述，用於一黑色晶粒之FET可具有相同尺寸，因為TIJ電阻器與流體致動器具有相同尺寸。

圖8係一晶粒上位址解碼之一實例的一示意圖。相似之編號項目係如對照圖6所述。位址解碼之目的是要獲取位址資料614，並且在一基元中選擇要發射之一個流體致動器。可修改位址解碼，以修改致動器對發送至一基元之一位址資料序列作出回應之發射順序。因此，依據流體、電氣及其他系統限制條件最佳化發射順序，以最佳化影像品質。如本文中所述，可將一晶粒上之基元分組成諸欄或諸陣列。在一些實例中，一欄或一陣列中之基元利用相同位址解碼順序。

位址解碼可使用可組配位址映射連接802來修改，可組配位址映射連接802選擇位址解碼器608中之解碼邏輯使用哪些位址資料614。這可在一後製作、或後處理操作中進行，其中連接或通孔是在完成晶粒之初始製作之後，於位址線與解碼邏輯之間形成。這對照圖11有進一步論述。除了位址解碼器608以外，還將其他發射控制信號804用於啟動流體致動器邏輯806，以供選擇及發射一基元中之一流體致動器。

在圖8之實例中，其他連接是在晶粒之初始製作期間形成，諸如位址解碼器608與流體致動器邏輯806之間映射之連接、以及流體致動器邏輯806與FET之間的連接808之映射。在這項實例中，晶粒之初始製作期間形成之這些連接屬於不可組配。

圖9係一晶粒上位址解碼之另一實作態樣之一實例的一示意圖。相似之編號項目係如對照圖6及8所述。在這項實例中，位址資料614與位址解碼器608之間的位址映射902屬於不可組配。再者，位址解碼器608與流體致動器邏輯806之間的位址映射亦屬於不可組配。然而，流體致動器邏輯806與FET之間的位址映射904屬於可組配。在一些實例中，這是在晶粒之初始製作階段期間進行，舉例而言，藉由將跡線從低電壓流體致動器邏輯路由安排至更遠之FET來進行。

位址解碼器608之後的映射連接可使用其他技巧來進行。在一項實例中，位址解碼器608與流體致動器邏輯806之間的連接屬於可組配，舉例而言，將信號從個別位址解碼塊發送至用於啟動更遠FET之流體致動器邏輯塊。再者，在一些實例中，用於一基元之位址解碼器608 及流體致動器邏輯806係固結成單一邏輯塊，並且已固結邏輯輸出與致動器FET之間的連接被組配用以選擇發射順序。

圖10係一晶粒上位址解碼之另一實作態樣之一實例的一示意圖。相似之編號項目係如對照圖6、8及9所述。在這項實例中，位址資料614對位址解碼器608之位址映射902屬於不可組配。再者，流體致動器邏輯806之連接808對FET 1002之映射亦屬於不可組配。然而，FET 1002對流體致動器1006之映射1004屬於可組配，舉例而言，對熱電阻器之映射1004屬於可組配。在實例中，映射1004是在初始製作期間進行，以將FET 1002映射至位於一更遠距離處之流體致動器1006，舉例而言，旁通更靠近之流體致動器1006。

雖然圖8至10中之實例展示三種用於映射之個別技巧，其中將其他映射技巧表示為不可組配，該等技巧仍不受限於此。舉例而言，可在處理期間使用多種映射技巧。在一些實例中，如對照圖9所述，流體致動器邏輯806與FET之間的位址映射904屬於可組配，以及如對照圖8所述，對位址解碼器608中之解碼邏輯使用哪些位址資料614進行選擇之連接802之映射亦屬於可組配。

圖11係一黑色晶粒302之一實例的一圖式，其展示從位址線到邏輯電路系統形成通孔。相似之編號項目係如對照圖3及6所述。在此圖式中，一方塊1102繪示位址資料614與位址解碼器608之間的耦合。如對照圖8所述，在初始製作之後，由於通孔之遮罩組態尚未完成，所以位址資料614未耦合至位址解碼器608，如區塊1104之展開圖所示。在完成次級處理之後，區塊1106之展開圖展示位址解碼器608與位址資料614之間已完成之通孔。雖然圖11係針對一黑色晶粒302，仍將為顏色晶粒304在位址資料614與位址解碼器608之間施作類似連接。

圖12係一黑色晶粒302之一實例的一圖式，其根據實例，展示流體饋送孔陣列604各側流體致動器陣列622與626之間基元位址順序之一偏移。相似之編號項目係如對照圖3及6所述。圖12展示基元，各基元具有16個流體致動器，並且流體饋送孔陣列604各側具有一個基元。在這項實例中，左流體致動器陣列622與右流體致動器陣列624之間位址順序之八偏移已藉由使用位址解碼器608與位址資料614之間的遮罩可組配連接來實施。這使一列印系統能夠發送位址資料614之單一集合，針對流體饋送孔陣列604兩側之流體致動器解碼該集合。

因此，基於位址資料614與位址解碼器608之間的連接之組態，位址偏移一所欲量。結果是，舉例而言，穿過流體饋送孔陣列604向流體饋送孔陣列604任一側之致動器之一流體流動的流體限制條件較無問題。

圖13係一晶粒之一電路圖1300之一實例。在一項實例中，晶粒上包括記憶體元件及感測器，諸如熱感測器。記憶體元件可包括資料塊及記憶體位元。在一項實例中，一熱測量及控制系統可設置在晶粒外，舉例而言，設置在一主機列印裝置ASIC上。因此，外部控制電路系統，例如ASIC，可在一共享感測匯流排上支援多個晶粒。在一項實例中，這為與晶粒中較少矽量相關聯之一較簡單設計、以及較低成本作準備。

外部連接、或接墊1302係用於存取晶粒之功能。接墊1302包括用於提供一時脈信號以供載入資料之一時脈墊1304。如本文中進一步所述，將一資料墊1306處之資料在一時脈升緣載入到一資料儲存區1308中之一個致動器欄裡，舉例而言，載入到左欄裡，並且在一時脈降緣載入到資料儲存區1308中之一第二致動器欄裡，舉例而言，載入到右欄裡。當將各新資料位元集合載入到第一及第二致動器欄裡時，那些位置中之先前資料位元係移位到一新位置裡，舉例而言，作為一更大移位暫存器。這對照圖15有進一步說明。

提供穿過一發射墊1310之一發射信號，並將該發射信號用於觸發一致動器陣列1312中已透過資料串流中之位址位元選擇之一流體致動器，或用於觸發對記憶體位元1314之一記憶體存取，記憶體位元1314與致動器陣列1312中之一對應TIJ電阻器共享一位址。

晶粒具有可用於組態參數之暫存器。可注意到，暫存器一詞於本文中使用時，包括任何數量之儲存組態，包括移位暫存器、正反器、及類似者。這些舉例而言，包括一組態暫存器1316、一記憶體組態暫存器1318、及一狀態暫存器1320。

在一些實例中，組態暫存器1316及1318係唯寫暫存器。寫入之位元係藉由晶粒之行為來確認。消除對暫存器1316及1318之讀取存取使電路數量減少，並且使晶粒上節省某面積。記憶體組態暫存器1318係一影子暫存器，與組態暫存器1316平行，但僅在連同特定輸入接墊狀態，符合諸如以某一順序設定之流體致動器資料位元及組態暫存器資料位元等某些複雜條件時，才予以致能以供寫入。狀態暫存器1320係用於讀取資料以識別一晶粒失效或一修訂值，並且還用於在製造期間進行積體電路測試之測試目的。

除了暫存器1316、1318及1320以外，晶粒還具有類比塊，舉例而言，包括一計時器電路1322、一延遲偏置控制器1324、及一記憶體電壓調節器1326。一模式墊1328係用於選擇各種操作模式，諸如將組態從資料墊1306載入到組態暫存器1316裡或載入到記憶體組態暫存器1318裡。模式墊1328亦可用於選擇與透過感測墊1332讀出之感測匯流排1330連接之感測器，舉例而言，包括熱感測器、或記憶體位元1314、還有其他。在一些實例中，一NReset接墊1334係用於接受送至晶粒所有功能塊之一重設信號，迫使該等功能塊返回到一初始組態。這舉例而言，可在計時器電路1322例如根據一逾時條件從晶粒向外部ASIC回報一問題之情況下進行。

除了上述信號墊1304、1306、1310、1328、1332及1334以外，還使用四個電力墊1336、1338、1340 及1342向晶片提供電力。這些包括一Vdd接墊1336及一Lgnd接墊1338，用以向邏輯電路系統提供低電壓電力。一Vpp接墊1340及一Pgnd接墊1342提供高電壓電力以供啟動致動器陣列1312之TIJ電阻器，並且向用於提供一更高電壓以供寫入記憶體位元1314之記憶體電壓調節器1326提供電力。記憶體電壓調節器1326可設計用來同時規劃多個記憶體位元1314。

圖14係一晶粒200之一實例的一圖式，其展示用於將資料及控制信號載入到該晶粒裡之介面墊及邏輯位置。為了闡明布局，包括一指向性羅盤1400以在晶粒之正面上指出參考方向。具體而言，晶粒之長維度可由一南北軸指出，而晶粒之窄維度則可由一東西(或左右)軸指出。將對照圖13所述之12個介面墊區分並置放在晶粒之各末端處。北接墊1402係位於晶粒北端之六個接墊。從晶粒之頂端或北端移動，一數位控制北邊1404包括邏輯電路系統，用以將串列載入之資料解碼並載入到組態或位址暫存器裡。稱為位址組態北邊之一區段1406係用於將位址資料映射至沿晶粒長度延伸之位址線。晶粒大部分係由包括欄基元、流體致動器、及功率FET之一區域1408佔有。記憶體位元可位於數位控制北邊1404中或區域1408之數位邏輯區段中。

另一接墊集合係位處晶粒之南邊。南接墊1410提供對照圖13所述12個接墊之其餘部分。這些係相鄰於一數位控制南邊1412，至於數位控制北邊1404，係用於將串列載入之資料解碼並將位址位元載入到位址暫存器裡。位址組態南邊1414將此位址位元集合映射到沿晶粒之長度延伸之另一位址線集合上。

圖15係將資料串列載入到資料儲存區1308裡之一實例的一示意圖。相似之編號項目係如對照圖13所述。在示意圖中，將用於一資料位元(零或一)之一值置放到資料線1502上。一出現時脈升緣，便將資料位元載入到資料儲存區1308之左欄1506之第一資料塊1504裡。一資料塊於本文中使用時，可以是用於儲存及/或移位一位元值之一記憶體元件、一正反器、或其他解碼器或儲存器。然後將另一資料值置放到資料線1502上。一出現時脈降緣，便將新資料位元載入到資料儲存區1308之右欄1510之第一資料塊1508裡。當將各連續資料位元載入到資料儲存區1308之欄1506及1510裡時，儲存在資料塊1504及1508中之先前資料位元係移位至資料儲存區1308之下一個資料塊1512及1514。這持續進行直到將一完全整資料集合載入到資料儲存區1308裡為止。

如本文中所述，載入之資料稱為一發射脈衝群組(FPG)。一旦將資料完全載入到資料儲存區1308裡，在本文中稱為頭端資料1516之初始資料便處於資料儲存區1308之最終資料塊中。在一些實例中，頭端資料1516包括位址位元及控制位元。在其他實例中，重新安排位元順序，並且頭端資料1516僅包括位址位元。在本文中稱為流體致動器資料1518之以下資料包括各資料塊中用於各基元之一位元值。該位元值指出是否要發射該基元中之一流體致動器。在這項實例中，各基元包括16個流體致動器，如對照圖12所述。在一些實例中，有256個基元，但基元之數量取決於晶粒之設計。舉例而言，一些晶粒可包括128個基元、512個基元、1024個基元、或更多基元。這些實例中將該數量之所有基元都展示為二的次方，該數量並不受限於二的次方，並且可包括約100個基元、約200個基元、約500個基元、及類似者。在本文中稱為尾端資料1520之最後資料集合可包括位址位元及其他控制位元，諸如記憶體控制位元、熱控制位元、及類似者。在這項實例中，各側僅展示21個基元。然而，如本文中所述，可包括任何數量之基元。

在表1之例示性FPG資料中，位址資料係拆分於頭端資料1516與尾資料1520之間。這允許定址要在數位控制北邊1404與數位控制南邊1412之間拆分之電路系統，如對照圖14所述。藉由將控制資訊包括在FPG之頭端及尾端中，可將讀取頭端及尾端資訊之晶片電路分段，以允許電路散布開來，對於某些實例，這可有助於實現一較窄晶粒使用空間。然而，在一些實例中，定址、熱控制位元及其他控制位元可完全位於FPG之頭端或尾端，而控制電路系統係完全位於晶粒之一端。

因此，在對照圖13所述之模式墊1328具有一零值之一正常操作模式中，資料在時脈脈衝之正緣及負緣都移位到資料儲存區1308之資料塊裡，如本文中所述。在一些實例中，發射墊1310從0驅動至1至0至1至0，作為要發射一流體致動器之一發射信號。在這項實例中，兩個正脈衝係用於允許其他脈衝序列控制晶粒之預熱及記憶體存取。

圖16係用於將基元中之單一流體致動器發射之一邏輯功能1600之一實例的一電路圖。亦請參照圖8至12，其中將邏輯功能1600展示為流體致動器邏輯806。如本文中所述，基元可包括16個流體致動器。各基元將共享第一邏輯電路1602，而各流體致動器將具有與邏輯功能1600相關聯之第二邏輯電路1604。

對於由一基元中之所有流體致動器所共享之第一邏輯電路1602，一發射信號1606係接收自與一晶粒中之所有基元耦合之一共享發射匯流排。共享發射匯流排從發射墊1310接收發射信號1606，如對照圖13所述。發射信號1606是在外部ASIC中產生。在這項實例中，將發射信號1606提供給一類比延遲塊1608，舉例而言，用以調諧基元之發射以供與其他基元同步。各基元具有一相關聯資料塊1610，如對照圖15之流體致動器資料1518所述。將資料塊1610從一資料線1612載入，其來自用於一先前基元或控制值之一資料塊。如本文中所述，資料塊1610係予以針對位於左欄中之一基元於一時脈脈衝1614之一升緣載入，或針對位於右欄中之一基元於一時脈脈衝1614之下一緣載入。來自資料塊1610之資料1616係用在或閘/及閘1618中，以允許一預熱脈衝1620或發射信號1606作為一啟動脈衝1622通過。具體而言，如果資料1616處高，則傳遞發射信號1606或預熱脈衝1620作為一啟動脈衝1622。

在與各流體致動器相關聯之第二邏輯電路1604中，一及閘1624接收與基元中所有流體致動器用之及閘共享之啟動脈衝1622。一位址線1626起於對照圖6所述之位址解碼器608。當啟動脈衝1622及位址線兩者都處高時，及閘1624將控制信號1628傳遞至一功率FET 1630。功率FET 1630切換為接通，允許電流從Vpp 1632穿過一TIJ電阻器1636流動至Pgnd 1634。一發射信號1606可在足夠長之時間內提供一信號，以造成流體致動器中之流體加熱，導致噴出一微滴。相比之下，一預熱脈衝1620可具有更短持續時間，允許使用TIJ電阻器1636加熱與基元中之流體致動器貼近之晶粒。

圖17係資料儲存區1308中蔭蔽基元塊之記憶體位元1314的一示意圖之一實例。相似之編號項目係如對照圖13及15所述。在這項實例中，記憶體位元僅與流體致動器資料之左欄1506相關聯，但其他實例可具有與資料儲存區1308之兩欄1506及1510都相關聯之記憶體位元。記憶體位元1314係利用流體致動器資料、發射位址、以及一些實例中之組態暫存器位元之一組合來存取。

頭端資料1516及尾端資料1520未與記憶體位元1314相關聯。然而，位址位元可針對晶粒組態與特殊記憶體位元1702相關聯。該等記憶體位元與升緣及降緣輸入資料兩者都相關。一記憶體鎖定位元1704可用於防止寫入至一些、或所有記憶體位元1314。在一些實例中，一經退出重設狀態，便將特殊記憶體位元1702轉移到非依電性閂鎖器1706裡。

圖18係組態暫存器1316、記憶體組態暫存器1318、及狀態暫存器1320的一方塊圖之一實例。相似之數字符號項目係如對照圖13所述。如本文中所述，組態暫存器1316係唯寫暫存器，並且使用一特殊組態來致能寫入。在一項實例中，當模式墊1328處高、資料處高時、以及當時脈信號出現第一正緣時，便致能組態暫存器1316以供寫入。在致能組態暫存器1316以供寫入之後，進一步時脈脈衝將透過組態暫存器1316使資料移位。

進一步保護記憶體組態暫存器1318以免透過組態暫存器1316中之一特殊位元序列、控制信號、及FPG封包資料進行寫入。舉例而言，連同來自流體致動器資料1804之一位元設定組態暫存器1316中之一記憶體組態位元1802致能寫入至記憶體組態暫存器1318。記憶體組態暫存器1318可接著提供送至資料儲存區1308之記憶體控制位元1806、及記憶體位元1314，舉例而言，用以致能對記憶體位元1314之存取。在一些實例中，從流體致動器資料1518之對應資料塊，舉例而言，從具有如所選擇記憶體位元1314同位址之資料塊，提供為了寫入而存取之記憶體位元1314。

在一些實例中，發射墊1310保持處高以允許記憶體存取。當發射墊1310下降到低時，清除記憶體組態暫存器1318中之位元、以及組態暫存器1316中之記憶體組態位元1802。除了這項實例以外，還可使用任何數量之其他技巧來致能對記憶體組態暫存器1318、及對記憶體位元1314之存取。

狀態暫存器1320可以是記錄晶粒相關資訊之一唯讀暫存器。在一實例中，當模式墊1328處高、資料墊1306上之資料值處高、以及出現時脈升緣時，致能狀態暫存器1320之讀取。在這項實例中，發射墊1310接著提升為處高，隨著時脈墊1304上之信號上升及下降，允許將狀態暫存器中之資料從資料墊1306移位出去並透過資料墊1306讀取。在一些實例中，狀態暫存器1320包括一看門狗失效位元1808，將看門狗失效位元1808設定為高以指出一錯誤條件，諸如一逾時。這項實例中之其他位元可包括修訂位元1810，舉例而言，指出晶粒之修訂號碼。在其他實例中，於狀態暫存器1320中使用更多位元，舉例而言，用來指出其他條件，以將位元新增到該修訂號碼、或提供關於晶粒之其他資訊。

圖19係一晶粒1900之一實例的一示意圖，其展示用於讀取及規劃記憶體位元及存取熱感測器之一感測匯流排1330。相似之編號項目係如對照圖2及13所述。在示意圖中，繪示印表機1902之ASIC 202與列印頭1904之晶粒1900之間的功能劃分。

在一些實例中，本文中所論述之晶粒使用一種基於非依電性記憶體(NVM)位元之記憶體架構，該等NVM位元係一次性可規劃(OTP)位元。NVM記憶體位元係使用一特殊存取序列寫入以致能記憶體電壓調節器1326。此晶粒上調節器電路產生規劃記憶體位元所需之高電壓電位，例如約11V之電位。然而，金屬氧化物半導體具有約2.5V至6V之一最大操作電壓。若超出此低電壓，則可能使裝置損壞。因此，晶粒之架構包括具有高電壓能力之裝置，用以為低電壓裝置與晶粒上產生之寫入模式電壓提供高電壓隔離。

本文中所述之設計可藉由在記憶體電壓調節器1326中提供晶粒上電壓產生來減少系統互連，不用附加電氣介面墊也可寫入記憶體位元。再者，晶粒上高電壓保護電路可防止記憶體寫入期間損壞連接至感測匯流排1330之低電壓裝置，允許透過感測墊1332讀取記憶體位元。調節器設計之複雜度可相對較低，其可與一較小電路面積使用空間相關聯。

在各種實例中，感測匯流排1330是在控制線1914之控制下，透過一多工器1912，連接至熱二極體感測器1906、1908及1910，該控制係藉由載入到晶粒控制邏輯1913裡之位元值來設定，晶粒控制邏輯1913可包括組態暫存器1316及記憶體控制暫存器1318，還有其他電路。熱二極體感測器之數量不受限於三個，在其他實例中，可以有五個、七個或更多個，例如每個基元一個熱感測器。熱二極體感測器1906、1908及1910係用於測量晶粒之溫度，舉例而言，在北端、南端、及中間進行測量。起於晶粒控制邏輯1913之控制線1914從熱二極體感測器1906、1908或1910中選擇耦合至感測匯流排1330之熱二極體感測器。舉例而言，當連接記憶體、破裂檢測器、或其他感測器時，控制線1914亦可用於將三個熱二極體感測器1906、1908及1910全都從感測匯流排1330取消選擇或斷接。在這項實例中，所有控制線1914都可設定為零，以取消選擇熱二極體感測器1906、1908及1910。

除了連接至熱二極體感測器1906、1908及1910以外，感測匯流排1330還用於透過耦合至一記憶體匯流排1918之一高電壓保護開關1916來讀取可規劃記憶體位元。在一讀取程序期間，啟動高電壓保護開關1916以將記憶體匯流排1918通訊性耦合至感測匯流排1330，舉例而言，係透過一控制線1920來啟動，控制線1920係藉由晶粒控制邏輯1913中之一位元值來設定，諸如藉由記憶體組態暫存器1318中之一位元值來設定。個別位元1922係透過位元致能線1924來選擇，以及透過施加在其他接墊上之值之組合來存取，舉例而言，一位元致能可藉由組態暫存器中之一記憶體模式位元、基元位址資料與一發射脈衝之一組合來啟動。

一寫入序列可使用位元致能邏輯，與一特定序列組合將高電壓保護開關1916停用，其將記憶體匯流排1918與感測匯流排1330斷接。起於晶粒控制邏輯1913之一控制線1926可用於啟動記憶體電壓調節器1326。從Vpp接墊1340向記憶體電壓調節器1326供應約32V之一電壓。記憶體電壓調節器1326接著將此電壓轉換成約11V之一電壓，並且在一寫入程序期間將該11V置放在記憶體匯流排1918上。

一旦完成寫入程序，便使記憶體電壓調節器1326停止動作，使記憶體匯流排1918上之電壓降低，可接著將記憶體匯流排1918拉至一接地電位。一旦寫入序列不作動，便可藉由在晶粒控制邏輯1913中，諸如在記憶體控制暫存器1318中，設定一位元值來進行一記憶體讀取，用以致能高電壓保護開關1916，並且將記憶體匯流排1918耦合至感測匯流排1330。由於感測匯流排1330係一共享、多工處理匯流排，因此在記憶體讀取程序期間，使多工器1912停止動作，將熱二極體感測器1906、1908及1910與感測匯流排1330斷接。類似的是，在熱讀取操作期間，停用高電壓保護開關1916，將記憶體匯流排1918與感測匯流排1330斷接。

圖20係用於保護更低電壓MOS電路系統免受高電壓損壞之一高電壓保護開關1916之一實例的一電路圖。相似之編號項目係如對照圖13及19所述。在圖20所示之實例中，高電壓保護開關1916包括兩個各具有背體二極體之背對背、高電壓MOSFET。這兩個具有高電壓能力之裝置在規劃模式之11V與連接至感測匯流排1330之更低電壓邏輯之間提供保護，該更低電壓邏輯例如小於約3.6V。在一些實例中，當記憶體電壓調節器1326停止動作時，另一MOSFET 2002可用於將記憶體匯流排1918拉至接地。可在一記憶體讀取序列期間停用此MOSFET 2002。可包括一電阻器2004以防止閂鎖狀況。

圖21係一記憶體電壓調節器1326之一實例的一電路圖。相似之編號項目係如對照圖13、16及19所述。在這項實例中，記憶體電壓調節器1326包括三個主要子電路。一高電壓位準移位器2102使用一MOSFET陣列將一低電壓控制信號轉化成一高電壓輸出信號，以供高電壓電阻分壓器使用。一高電壓電阻分壓器2104接著對電壓進行分壓以提供11V輸出信號。該11V輸出信號例如在一寫入週期期間，於置放在記憶體匯流排1918上之前流經一高電壓二極體保護2106。

圖22A係用於形成一列印頭組件之一方法2200之一實例的一處理流程圖。方法2200可用於使顏色晶粒304作為一列印頭組件用於彩色印表機，以及使黑色晶粒302用於黑色墨水，並且施作包括流體致動器之其他晶粒類型。方法2200始於程序塊2202，將流體饋送孔向下蝕刻到一矽基材之中心。在一些實例中，首先沉積諸層，接著在形成該等層之後進行對流體饋送孔之蝕刻。

在一實例中，於晶粒之一部分上方形成一層光阻聚合物，諸如SU-8，用以保護不要蝕刻之區域。光阻可以是藉由光交聯之一負光阻，或可以是藉由曝光而更可溶之正光阻。在一實例中，將一遮罩曝露至一UV光源，以固定保護層之部分，並且例如以一溶劑洗滌來移除未曝露至UV光之部分。在這項實例中，遮罩防止保護層將流體饋送孔之區域覆蓋之部分進行交聯。

於程序塊2204，在基材上形成複數個層以形成列印頭組件。該等層可包括一多晶矽、位在該多晶矽上方之一介電質、一第一金屬層、位在該第一金屬層上方之一介電質、一第二金屬層、位在該第二金屬層上方之一介電質、以及位在頂端上方之一鉭層。接著可將一SU-8分層疊放在晶粒之頂端，並且進行圖型化以實施流動通道及流體致動器。該等層之形成可藉由化學氣相沉積來形成以沉積該等層，然後進行蝕刻以移除不需要之部分。製作技巧可以是用於形成互補式金屬氧化物半導體(CMOS)之標準製作。可在程序塊2204中形成之層以及組件之位置係對照圖22B作進一步論述。

圖22B係方法2200中藉由程序塊2204之層所形成之組件的一處理流程圖。該方法始於程序塊2206，形成貼近於流體饋送孔之若干流體致動器陣列。於程序塊 2208，在設置於複數個流體饋送孔一側之一低電壓區域中形成貼近於若干邏輯電路之若干位址線。於程序塊2210，在晶粒上形成與位址線之至少一部分耦合之一位址解碼器電路，用以在一流體致動器陣列中選擇一流體致動器以供發射。於程序塊2212，在晶粒上形成一邏輯電路，該邏輯電路至少部分地基於與流體致動器相關聯之一位元值，觸發位於流體饋送孔之一相對側之一高電壓區域中之一驅動電路。

圖22B所示之程序塊不視為循序程序塊。如所屬技術領域中具有通常知識者將清楚瞭解，各種線路及電路係隨著形成各種層而同時橫跨晶粒形成。再者，對照圖22B所述之過程可用於在一顏色晶粒或一黑白晶粒上形成組件。

圖22C係組合方法2200的一處理流程圖，其展示所形成之層及結構。相似之編號項目係如對照圖22A及22B所述。

圖23係用於將資料載入到一列印頭組件裡之一方法2300之一實例的一處理流程圖。方法2300在將一位元值置放在列印頭組件上之一資料墊上時始於程序塊2302。於程序塊2304，將列印頭組件上一時脈墊上之一位元值從一低位準提升至一高位準，以將位元值載入到一第一資料塊裡。於程序塊2306，將一第二位元值置放在列印頭組件上之資料墊上。在程序塊2308，將時脈墊之位元值從高位準降低至低位準，以將第二位元值載入到第二資料塊裡。

圖24係用於將一記憶體位元寫入一列印頭組件之一方法2400之一實例的一處理流程圖。於程序塊2402，藉由使一高電壓保護開關停止動作將一感測匯流排與一記憶體匯流排隔離。於程序塊2404，啟動一記憶體電壓調節器，用以在記憶體匯流排上產生一高電壓以供規劃一記憶體位元。於程序塊2406，從通訊性耦合至記憶體匯流排之複數個記憶體位元選擇一記憶體位元。於程序塊2408，規劃該記憶體位元。該規劃可持續進行一預設時段，諸如約0.1毫秒(mS)、約0.5(mS)、約1mS、或更長時間，舉例而言，長達約100mS。規劃時間越長，記憶體位元之回應將越強。在此預定時段之後，可使記憶體電壓調節器停止動作以結束規劃序列。

本文之實例可能易受各種修改及替代形式影響，而且已僅為了說明性目的而示出。再者，要瞭解的是，本技巧並非意欲受限於本文中所揭示之特定實例。實際上，隨附申請專利範圍之範疇係視為包括對涉及所揭示標的內容之所屬領域之技術人員顯而易見之所有替代方案、修改及均等論述。