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TWI741185B - 半導體裝置及半導體裝置之製造方法 - Google Patents

半導體裝置及半導體裝置之製造方法 Download PDF

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TWI741185B
TWI741185B TW107118373A TW107118373A TWI741185B TW I741185 B TWI741185 B TW I741185B TW 107118373 A TW107118373 A TW 107118373A TW 107118373 A TW107118373 A TW 107118373A TW I741185 B TWI741185 B TW I741185B
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前田涼
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日商富士電機股份有限公司
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Abstract

[課題] 提供不用增長終端區域之長度，可以容易使終端區域之耐壓容易較活性區域之耐壓更提高的半導體装置及半導体體裝置之製造方法。 　　[解決手段] 半導體裝置具有電流流動之活性區域(200)，和被配置在活性區域(200)之外側，形成有耐壓構造之終端構造部(30)。在終端構造部(30)，具備有在半導體基板(1)之正面的第1導電型的第1半導體層(2)，和配置有第1導電型之下部第1柱區(3a)和第2導電型之下部第2柱區(4a)的下部並列pn構造(20a)，和配置有第1導電型之中央部第1柱區(3b)和第2導電型之第1環區(15)的中央部並列pn構造(20b)，和配置有第1導電型之上部第1柱區(3c)和第2導電型之上部第2柱區(4c)的上部並列pn構造(20c)，和配置有第1導電型之最上部第1柱區(3d)和第2導電型之第2環區(14)的最上部並列pn構造(20d)。第1環區(15)及第2環區(14)之寬度較下部第2柱區(4a)之寬度寬，間隔較下部第2柱區(4a)間之間隔寬，第1環區(15)和第2環區(14)被設置在與正面平行之方向的不同位置上。

Description

半導體裝置及半導體裝置之製造方法
該發明係關於半導體裝置及半導體裝置之製造方法。
在通常之n型通道縱型MOSFET(Metal Oxide Semiconductor Field Effect Transistor：絕緣閘極型場效電晶體)中，被形成在半導體基板內之複數半導體層之中，n型傳導層(漂移層)為最高電阻的半導體層。該n型漂移層之電阻對縱型MOSFET全體之導通電阻有很大的影響。為了降低縱型MOSFET全體之導通電阻，藉由使n型漂移層之厚度變薄，縮短電流路徑，而可以實現。
但是，縱型MOSFET也具有藉由在斷開狀態下空乏層擴展至高電阻之n型漂移層，保持耐壓的功能。因此，為了較低導通電阻，使n型漂移層變薄之情況下，因在斷開狀態下之空乏層之擴展變短，故容易以低施加電壓到達至破壞電場強度，耐壓下降。另外，為了提高縱型MOSFET之耐壓，需要增加n型漂移層之厚度，增加導通電阻。將如此導通電阻和耐壓之關係稱為權衡關係，一般難以同時提升處於權衡關係的兩者。該導通電阻和耐壓之權衡關係即使在IGBT(Insulated Gate Bipolar Transistor：絕緣閘極雙極性電晶體)或雙極性電晶體、二極體等之半導體裝置也同樣成立之情形為眾知。
作為解決上述般之問題的半導體裝置之構造，所知的有超接合(SJ：Super Junction)構造。例如，所知的有具有超接合構造之MOSFET(以下，SJ-MOSFET)。圖18係表示以往之SJ-MOSFET之構造的圖19之A-A’之剖面圖。圖19為表示以往之SJ-MOSFET之構造的上視圖。圖19係從上方(源極電極10側)觀看圖18之氧化膜13的上視圖。
如圖18所示般，SJ-MOSFET係以在高雜質濃度之n+ 型半導體基板1生長n- 型漂移層2之晶圓當作材料。從該晶圓表面貫穿n- 型漂移層2不到達至n+ 型半導體基板1之p型柱區域4。在圖18中，p型柱區域4雖然不到達至n+ 型半導體基板1，但是即使到達至n+ 型半導體基板1亦可。
再者，在n- 型漂移層2中，具有在與基板主面平行之面，交互重複排列在與基板主面垂直之方向延伸，並且在與基板主面平行之面具有寬度窄的p型區域(p型柱區域4)和n型區域(被夾在p型柱區域4的n- 型漂移層2之部分，以下稱為n型柱區域3)的並列構造(之後，為並列pn區域19)。構成並列pn區域19之p型柱區域4及n型柱區域3係對n- 型漂移層2提高雜質濃度的區域。在並列pn區域19中，藉由使p型柱區域4及n型柱區域3所含之雜質濃度略相等，可以在斷開狀態模擬性地製作非摻雜層而謀求高耐壓化。
在SJ-MOSFET之形成元件成為導通狀態之時流通電流的活性區域200側之並列pn區域19上，設置p+ 型基極區域5。在p+ 型基極區域5之內部，設置有n+ 型源極區域6。再者，在整個p+ 型基極區域5及n型柱區域3之表面設置有閘極絕緣膜7。在閘極絕緣膜7之表面上設置有閘極電極8，以覆蓋閘極電極8之方式，設置有層間絕緣膜9。再者，n+ 型源極區域6上設置有源極電極10，在n+ 型半導體基板1之背面設置有汲極電極(無圖示)。
如圖18、圖19所示般，在SJ-MOSFET之包圍活性區域200之周圍的終端區域300，於n- 型漂移層2中，設置有當作通道阻擋層而發揮功能之n+ 型區域12，在n- 型漂移層2、並列pn區域20及n+ 型區域12上設置氧化膜13，在n+ 型半導體基板1之背面設置有汲極電極(無圖示)。
再者，在功率半導體元件中，與活性區域200相同，終端區域300也必須保持耐壓。為了在終端區域300中取得高耐壓，作為眾知的技術，所知的有形成場板(field plate)、降低表面電場(RESURF)、保護環等之構造。除此之外，在具有並列pn領域之元件中，有較活性區域200側之並列pn區域19之間距更縮窄終端區域300側之並列pn區域20之間距的技術(例如，參照下述專利文獻1)。在此，間距係將並列pn領域19之相鄰的p型柱區域4和n型柱區域3之寬度予以總合的寬度W，也稱為重複間距。如此一來，因終端區域300之雜質濃度較活性區域200之雜質濃度薄，故能夠提升終端區域300之耐壓。
再者，有在具有並列pn區域之元件中，有在不設置終端區域之並列pn區域之高電阻層之表面，以與保護環層和保護環層之外側之角偶部相接而覆蓋之方式，填埋嵌入保護層之技術(例如，參照下述專利文獻2)。如此一來，嵌入保護環層空乏化，可以使成為平穩之電場分布。 [先前技術文獻] [專利文獻]
[專利文獻1] 日本特開2001-298190號公報 　　[專利文獻2] 日本特開2008-4643號公報
[發明所欲解決之課題]
但是，在上述專利文獻1之構造中，空乏層從容易從活性區域200往橫向(n+ 型區域12側)延伸，難以在縱向(n+ 型半導體基板1側)延伸。因此，等電位線在橫向緊密分布，等電位線在縱向比橫向寬，在縱向保持之耐壓變少，終端區域300之耐壓減少。因此，因滿足目標之耐壓，故產生需要增長終端區域300之長度。
該發明之目的係為了解除上述以往技術所致的問題點，提供不用增長終端區域之長度，可以容易使終端區域之耐壓較活性區域之耐壓更提高的半導體裝置及半導體裝置之製造方法。 [用以解決課題之手段]
為了解決上述課題，達成本發明之目的，與該發明有關的半導體裝置具有下述特徵。半導體裝置具有電流流動之活性區域，和被配置在上述活性區域之外側，且形成有包圍上述活性區域之周圍的耐壓構造之終端構造部的半導體裝置。上述終端構造部係在第1導電型之半導體基板之正面，設置有具有較上述半導體基板雜質濃度更低之第1導電型的第1半導體層。具有並列pn構造，其係被設置在上述第1半導體層之表面，上述並列pn構造在上述第1半導體層之表面，設置有下部並列pn構造，其係在與上述正面平行之面重複交互配置有第1導電型之下部第1柱區和第2導電型之下部第2柱區。在上述下部並列pn構造之上表面，設置有中央部並列pn構造，其係在與上述正面平行之面重複交互配置有第1導電型之中央部第1柱區和包圍上述活性區域之第2導電型之第1環區。在上述中央部並列pn構造之上表面，設置有上部並列pn構造，其係在與上述正面平行之面重複交互配置有第1導電型之上部第1柱區和第2導電型之上部第2柱區。在上述上部並列pn構造之上表面，設置有最上部並列pn構造，其係被設置在與上述正面平行之面重複交互配置有第1導電型之最上部第1柱區和包圍上述活性區域之第2導電型之第2環區。上述第1環區及上述第2環區之寬度較上述下部第2柱區之寬度寬，上述第1環區間之間隔及上述第2環區間之間隔較上述下部第2柱區間之間隔寬。上述第1環區和上述第2環區被設置在與上述正面平行之方向的不同位置。
再者，與該發明有關之半導體裝置係在上述發明中，上述下部第1柱區、上述中央部第1柱區、上述上部第1柱區及上述最上部第1柱區被電性連接。
再者，與該發明有關之半導體裝置係在上述發明中，上述終端構造部進一步具備：第1導電型之第1半導體區域，其係包圍上述壁並列pn構造之外側；及第1導電型之第2半導體區域，其係包圍上述第1半導體區域之外側，上述並列pn構造之上述下部並列pn構造、上述中央部並列pn構造、上述上部並列pn構造及上述最上部並列pn構造具有相同的寬度，在上述終端構造部中，上述並列pn構造之寬度和上述第1半導體區域之寬度之比為0.2以上0.8以下。
再者，與該發明有關之半導體裝置係在上述發明中，上述第1環區之寬度及上述第2環區之寬度係上述上部第2柱區或上述下部第2柱區之寬度的1.3倍以上2倍以下，上述第1環區間之間隔及上述第2環區間之間隔係上述上部第2柱區或上述下部第2柱區間之間隔的1.5倍以上2倍以下。
為了解決上述課題，達成本發明之目的，與該發明有關的半導體裝置之製造方法具有下述特徵。為一種半導體之製造方法，其具有：電流流動之活性區域；和被配置在上述活性區域之外側，且形成有包圍上述活性區域之周圍的耐壓構造之終端構造部。首先，進行第1工程，其係在第1導電型之半導體基板之正面，形成較上述半導體基板雜質濃度更低之第1導電型的第1半導體層。接著，進行第2工程，其係在上述第1半導體層之表面，形成在與上述正面平行之面重複交互配置有第1導電型之下部第1柱區和第2導電型之下部第2柱區的下部並列pn構造。接著，進行第3工程，其係在上述下部並列pn構造之表面，形成在與上述正面平行之面重複交互配置有第1導電型之中央部第1柱區和包圍上述活性區域之複數第2導電型之第1環區的中央部並列pn構造。
接著，進行第4工程，其係在上述中央部並列pn構造之表面，形成在與上述正面平行之面重複交互配置有第1導電型之上部第1柱區和第2導電型之上部第2柱區的上部並列pn構造。接著，進行第5工程，其係在上述上部並列pn構造之表面，形成在與上述正面平行之面重複交互配置有第1導電型之最上部第1柱區和包圍上述活性區域之複數第2導電型之第2環區的最上部並列pn構造。在上述第3工程中，將上述第1環區之寬度形成為較上述下部第2柱區之寬度寬，將上述第1環區間之間隔形成為較上述下部第2柱區間之間隔寬。上述第5工程中，將上述第2環區之寬度形成為與上述第1環區之寬度相同，將上述第2環區間之間隔形成為與上述第1環區間之間隔相同，將上述第2環區形成在與上述表面平行之方向中與上述第1環區不同的位置上。
再者，與該發明有關之半導體裝置係在上述發明中，以在上述第3工程及上述第5工程中，使用開口寬度為在上述第2工程及上述第4工程中所使用之遮罩的1倍以上1.2倍以下之遮罩作為特徵。
再者，若藉由上述發明時，在終端區域之並列pn區域之內部設置有重複間距寬的中央部並列pn區域，及在並列pn區域之表面層設置重複間距寬的最上部並列pn區域。依此，比起以往構造，n型之雜質濃度在中央部並列pn區域、最上部並列pn區域之部分變薄，以更低的電壓空乏化，可以取得終端區域之耐壓較以往高的半導體裝置。 [發明之效果]
若藉由與本發明有關之半導體裝置及半導體裝置之製造方法時，可達成不用增長終端區域之長度，能夠容易(不用增大終端區域之面積)使終端區域之耐壓高於活性區域之耐壓這樣的效果。
以下，參照圖面，詳細說明與該發明有關之半導體裝置及半導體裝置之製造方法之最佳實施型態。在本說明書及附件圖面中，在標示有n或p之層或區域中，各意味著電子或電洞為多數載子。再者，標示在n或p的+及-各意味著較無標示之層或區域雜質濃度更高或更低。含有+及-之n或p之標示相同之情況下表示濃度接近，並不限於濃度相同。另外，在以下實施型態之說明及附件圖面中，對相同構成標示相同符號，省略重複說明。
(實施型態) 　　針對與本發明有關之半導體裝置，以SJ-MOSFET為例進行說明。圖1係表示與實施型態有關之SJ-MOSFET之構造的圖2之A-A’之剖面圖。圖2為表示與實施型態有關之SJ-MOSFET之構造的上視圖。再者，圖2係從上方(源極電極10側)觀看無圖1之氧化膜13之狀態的上視圖。
圖1所示之SJ-MOSFET係在由矽(Si)所構成之半導體基板(矽基板：半導體晶片)之正面(p+ 型基極區域5側之面)具備MOS(Metal Oxide Semiconductor)閘極的SJ-MOSFET。該SJ-MOSFET具備活性區域200，和包圍活性區域200之周圍的終端區域300。活性區域200係導通狀態之時電流流通的區域。終端區域300係緩和漂移區域之基體正面側之電場且保持耐壓的區域。在圖1之活性區域200，僅表示兩個單位單元(元件之機能單位)，省略與該些鄰接之其他單位單元的圖示。另外，活性區域200和終端區域300之境界成為源極電極10之端面。
n＋ 型半導體基板(第1導電型之半導體基板)1係被摻雜例如磷(P)之矽單晶基板。n- 型漂移層(第1導電型之第1半導體層)2係以較n+ 型半導體基板更低的雜質濃度，摻雜例如磷的低濃度n- 型漂移層。以下，將n+ 型半導體基板1和n- 型漂移層2合併設為半導體基體。在半導體基體之正面側，形成有MOS閘極(金屬-氧化膜-半導體所構成之絕緣閘極)構造(元件構造)。再者，在半導體基體之背面，設置有汲極電極(無圖示)。
在SJ-MOSFET之活性區域200側，設置有並列pn區域19。並列pn區域19係交互重複配置有n型柱區域3和p型柱區域4。p型柱區域4係被設置成從n- 型漂移層2之表面不到達至n+ 型半導體基板層1之表面。n型柱區域3和p型柱區域4之平面形狀例如為條紋狀。圖2所示之A-A’剖面線表示與n型柱區域3和p型柱區域4之長邊方向垂直的剖面。
再者，在p型柱區域4之表面層設置有p+ 型基極區域5，在p+ 型基極區域5之表面層設置有n+ 型源極區域6。在p+ 型基極區域5之被夾持於n+ 型源極區域6和n型柱區域3之部分的表面，隔著閘極絕緣膜7設置有閘極電極8。即使閘極電極8隔著閘極絕緣膜7設置在n型柱區域3之表面亦可。
層間絕緣膜9在半導體基板體之主面側被設置成覆蓋閘極電極8。源極電極10係經由在層間絕緣膜9開口的觸孔，與n+ 型源極區域6及p+ 型基極區域5相接，與n+ 型源極區域6及p+ 型基極區域5電性連接。
源極電極10係藉由層間絕緣膜9與閘極電極8電性絕緣。在源極電極10上選擇性地設置有例如由聚醯亞胺所構成之鈍化膜等之保護膜(無圖示)。
在SJ-MOSFET之終端區域300側，選擇性地設置有並列pn區域20。在並列pn區域20之外側，以包圍並列pn區域20之方式設置有較n- 型漂移層2雜質濃度更低的n- 型層21，在n- 型層21之外側，以包圍n- 型層21之方式設置有作通道阻擋層發揮功能之n+ 型區域(第1導電型之第1半導體區域)12。在並列pn區域20、n- 型層21及n+ 型區域12之表面設置有氧化膜13。另外，n- 型層21之雜質濃度即使與n- 型漂移層2之雜質濃度相同亦可。
終端區域300側之並列pn區域20係在區域內之一部分設置有最上部p型層環區14及中央部p型層環區15。最上部p型層環區14和最上部n型柱區域3d，及中央部p型層環區15和中央部n型柱區域3b之重複間距(將p型層環區之寬度和n型柱區域之寬度予以總合的寬度)大於其他層。具體而言，成為下述般。終端區域300側之並列pn區域20係從n- 型漂移層2之表面依序構成下部並列pn區域20a、中央部並列pn區域20b、上部並列pn區域20c及最上部並列pn區域20d。下部並列pn區域20a係在與n+ 型半導體基板1平行之面交互重複配置有下部n型柱區域3a和下部p型柱區域4a。中央部並列pn區域20b係在與n+ 型半導體基板1平行之面交互重複配置有中央部n型柱區域3b和中央部p型層環區15。上部並列pn區域20c係在與n+ 型半導體基板1平行之面交互重複配置有上部n型柱區域3c和上部p型柱區域4c。最上部並列pn區域20d係在與n+ 型半導體基板1平行之面交互重複配置有最上部n型柱區域3d和最上部p型層環區14。再者，下部並列pn區域20a、中央部並列pn區域20b、上部並列pn區域20c及最上部並列pn區域20d具有相同的寬度。以下，將終端區域300側之並列pn區域20單稱為並列pn區域20。
在此，最上部p型層環區14及中央部p型層環區15係被設置成包圍活性區域200之環區，各環區之寬度Wa較下部p型柱區域4a、上部p型柱區域4c之寬度寬。具體而言，各環區之寬度Wa係下部p型柱區域4a、上部p型柱區域4c之寬度的1.3倍以上2.0倍以下。再者，最上部p型層環區14間之間隔及中央部p型層環區15間的間隔Wb(相當於最上部n型柱區域3d之寬度及中央部n型柱區域3b之寬度)，較下部p型柱區域4a之間隔、上部p型柱區域4c間之間隔(相當於下部n型柱區域3a之寬度及上部n型柱區域3c之寬度)。具體而言，環區間之間隔Wb係下部p型柱區域4a、上部p型柱區域4c間之間隔的1.3倍以上2.0倍以下。
因此，下部並列pn區域20a和上部並列pn區域20c係n型柱區域和p型柱區域之重複間距(將n型柱區域之寬度和p型柱區域之寬度予以總合的寬度)相同，中央部並列pn區域20b和最上部並列pn區域20d係n型柱區域和p型層環區之重複間距相同。再者，中央部並列pn區域20b和最上部並列pn區域20d比起下部並列pn區域20a和上部並列pn區域20c，其重複間距較寬，具體而言，成為1.5倍以上2.0倍以下。再者，在中央部並列pn區域20b和最上部並列pn區域20d的n型柱區域間之間隔及p型層環區間之間隔，成為在下部並列pn區域20a和上部並列pn區域20c的n型柱區域間之間隔及p型柱區域間之間隔的1.5倍以上2.0倍以下。
再者，下部n型柱區域3a和下部p型柱區域4a具有相同的寬度，上部n型柱區域3c和上部p型柱區域4c具有相同的寬度。再者，下部n型柱區域3a和上部n型柱區域3c具有相同的寬度，因此，下部p型柱區域4a和上部p型柱區域4c具有相同的寬度。另外，下部n型柱區域3a和上部n型柱區域3c及下部p型柱區域4a和上部p型柱區域4c之平面形狀例如為條紋狀。並列pn區域19之n型柱區域3和p型柱區域4之長邊方向被配置成平行，並列pn區域20之下部n型柱區域3a和上部n型柱區域3c(以下，稱為並列pn區域20之n型柱區域)及下部p型柱區域4a和上部p型柱區域4c(以下，稱為並列pn區域20之p型柱區域)之長邊方向被配置成平行。
下部n型柱區域3a、上部n型柱區域3c、下部p型柱區域4a及上部p型柱區域4c之寬度以3μm以上5μm以下為佳，例如為4μm。再者，中央部n型柱區域3b、最上部n型柱區域3d、中央部p型層環區15及最上部p型層環區14之寬部以6μm以上14μm以下為佳，例如10μm。再者，上部並列pn區域20c之厚度和中央部並列pn區域20b之厚度之比為例如5：2左右，上部並列pn區域20c之厚度和最上部並列pn區域20d之厚度之比為例如2：1左右。
再者，中央部並列pn區域20b和最上部並列pn區域20d比起下部並列pn區域20a和上部並列pn區域20c，其重複間距寬2倍左右為佳。當重複間距為2倍時，如圖1所示般，上側之pn區域(例如，中央部並列pn區域20b)和下側之pn區域(例如，下部並列pn區域20a)之各p型柱區域成為周期性配置，等電位線均等分布，在耐壓改善上最具有效果。
再者，中央部並列pn區域20b和最上部並列pn區域20d之重複間距以一定為佳。即是，最上部p型層環區14間之間隔，及中央部p型層環區15間之間隔即使在內側(活性區域200側)或在外側(終端區域300側)也一定。例如，當縮小內側之重複間距，提高最上部p型層環區14或中央部p型層環區15之密度時，有電場內側集中，耐壓下降之情況。因此，在實施型態中藉由使重複間距成為一定，使等電位線均勻，防止局部性地產生電場強之部分，提升終端區域300之耐壓。
再者，如圖2所示般，最上部p型層環區14和中央部p型層環區15被設置在橫向(與n+ 型半導體基板1平行之方向，例如並列pn區域20之n型柱區域及p型柱區域之短邊方向)之不同的位置。因此，在中央部並列pn區域20b和最上部並列pn區域20d，p型柱區域之橫向之位置不同。因此，在並列pn區域20中，n型柱區域，例如下部n型柱區域3a、中央部n型柱區域3b、上部n型柱區域3c及最上部n型柱區域3d被電性連接於n- 型漂移層。另外，平面形狀為條紋狀之並列pn區域20中，在下部p型柱區域4a及上部p型柱區域4c之短邊方向和中央部p型層環區15及最上部p型層環區14之長邊方向成為平行之區域，p型柱區域(例如下部p型柱區域4a、中央部p型層環區15、上部p型柱區域4c及最上部p型層環區14)被電性連接。再者，藉由使p型柱區域之橫向之位置不同，可以控制斜方向之柱區中的空乏化，而進行改善耐壓。另外，在相同位置設置有p型柱區域之情況下，耐壓之增加幅度縮小。
再者，中央部p型層環區15之縱向(與n+ 型半導體基板1垂直的方向，例如並列pn區域19之n型柱區域及p型柱區域之長邊方向)之位置係以活性區域200側之n型柱區域3之中央程度為佳。因此，下部並列pn區域20a之厚度係與加上中央部並列pn區域20b、上部並列pn區域20c及最上部並列pn區域20d之厚度相加後的厚度相同程度。
如此一來，在並列pn區域20之內部設置有重複間距寬的中央部並列pn區域20b，及在並列pn區域20之表面層設置重複間距寬的最上部並列pn區域20d。例如，在最上部並列pn區域20d和中央部並列pn區域20b之間配置重複間距較最上部並列pn區域20d且較中央部並列pn區域20b窄的上部並列pn區域20c。依此，比起以往構造，n型之雜質濃度在中央部並列pn區域20b、最上部並列pn區域20d之部分變薄，以更低的電壓空乏化，可以取得終端區域300之高耐壓。
在此，圖3為表示與實施型態有關之SJ-MOSFET之等電位線的剖面圖。圖4為表示以往之SJ-MOSFET之等電位線的剖面圖。圖3、圖4中之任一者皆表示終端區域300之長度相同，在SJ-MOSFET流通一定電流之狀態下的等電位線40。如圖3、圖4所示般，在相同的終端區域300之位置A中，與實施型態有關之SJ-MOSFET之等電位線為1050V，對此以往之SJ-MOSFET之等電位線成為1000V。
圖5為比較與實施型態有關之SJ-MOSFET和以往之SJ-MOSFET之耐壓的曲線圖。在圖5中，縱軸表示耐壓，單位為V。如圖5所示般，可知與實施型態有關之SJ-MOSFET比起以往之SJ-MOSFET，其耐壓高50V。如此一來，與實施型態有關之SJ-MOSFET可以藉由相同終端區域300之長度，改善50V左右耐壓。再者，在實現相同耐壓之情況下，與實施型態有關之SJ-MOSFET比起以往之SJ-MOSFET，可以縮短終端區域300之長度。
此係藉由下述之理由。在以往之SJ-MOSFET中，因空乏層在橫向延伸，之後，在深度方向延伸，故圖4之區域S之部分無助於耐壓之改善。另外，與實施型態有關之SJ-MOSFET中，由於在中央部並列pn區域20b、最上部並列pn區域20d之部分，空乏層難擴展，故空乏層與橫向同時也在深度方向延伸。因此，空乏層係以四角形之形狀延伸，以往不使用之部分(圖3之區域S之部分)也有助於耐壓之改善。因此，在與實施型態有關之SJ-MOSFET中，因等電位線40不突出於箭號B之方向，故等電位線40之密度上升。如此一來，在與實施型態有關之SJ-MOSFET中，以往不使用之部分有助於耐壓，等電位線之密度上升，依此可以藉由相同終端區域300之長度改善耐壓。
再者，在圖1及圖2中，雖然最上部p型層環區14被設置在較中央部p型層環區15更外側(n+ 型區域12側)，但是即使中央部p型層環區15為外側亦可。
在此，圖6為表示並列pn區域之寬度/n- 型層之寬度和耐壓之關係的曲線圖。在圖6中，橫軸為並列pn區域20之寬度Wp(參照圖1)對n- 型層21之寬度Wn(參照圖1)之比，縱軸表示SJ-MOSFET之耐壓，單位為V。如圖6所示般，在SJ-MOSFET中，並列pn區域20之寬度Wp/n- 型層21之寬度Wn至特定值，耐壓為一定，當大於特定值時，隨著並列pn區域20之寬度Wp/n- 型層21之寬度Wn變大，耐壓變低。因此，在實現1000V以上之耐壓之情況下，並列pn區域20之寬度Wp/n- 型層21之寬度Wn之比以0.2以上0.8以下為佳。再者，在實現600V以上之耐壓之情況下，並列pn區域20之寬度Wp/n- 型層21之寬度Wn之比以2.0以下為佳。
(與實施型態有關之半導體裝置之製造方法) 　　接著，針對與實施型態有關之半導體裝置之製造方法予以說明。圖7～圖16為表示與實施型態有關之SJ-MOSFET之製造途中之狀態的剖面圖。首先，由矽所構成，準備成為n+ 型汲極層之n+ 型半導體基板1。接著，在n+ 型半導體基板1之主面上，磊晶生長較n+ 型半導體基板1雜質濃度更低之n- 型漂移層2。
接著，在n- 型漂移層2之表面上，藉由光微影技術以例如光阻形成具有開口寬度w1之離子注入用遮罩16a。以該離子注入用遮罩16a作為遮罩，進行p型雜質，例如硼(B)之離子注入，在n- 型漂移層2之表面層，形成p型植入區域17。在圖7記載至此的狀態。接著，除去離子注入用遮罩16a。
接著，在n- 型漂移層2之表面上，藉由光微影技術以例如光阻形成具有開口寬度w1和開口寬度w2之離子注入用遮罩16b。以該離子注入用遮罩16b作為遮罩，進行n型雜質，例如磷(P)之離子注入，在n- 型漂移層2之表面層，形成n型植入區域18。在圖8記載至此的狀態。接著，除去離子注入用遮罩16b。
接著，在n- 型漂移層2之主面側，磊晶生長較n- 型漂移層2雜質濃度更低之n- 型層21。此時，例如，即使以例如n- 型層21之雜質濃度成為1.0×1012 /cm3 以上1.0×1015 /cm3 以下之方式，摻雜n型雜質並使磊晶生長亦可。在圖9記載至此的狀態。
接著，p型植入區域17及n型植入區域18之厚度成為下部n型柱區域3a及下部p型柱區域4a之厚度為止，重複從圖7～圖9之離子注入至磊晶生長之工程。在圖10記載至此的狀態。在圖10之例中，雖然表示重複三次離子注入、磊晶生長之例，但是並不限定於此，離子注入、磊晶生長之次數可以因應耐壓等之目標特性而適當變更。
另外，下部n型柱區域3a及下部p型柱區域4a除如上述般藉由多段離子注入形成之外，可以藉由溝槽形成。例如，在n- 型漂移層2之主面側，使n- 型層21磊晶生長至成為下部n型柱區域3a及下部p型柱區域4a之厚度，在下部p型柱區域4a之位置形成溝槽，在該溝槽內磊晶生長p型之雜質。
接著，在n- 型層21之表面，磊晶生長較n- 型漂移層2雜質濃度更低之n- 型層21。此時，例如，即使以例如n- 型層21之雜質濃度成為1.0×1011 /cm3 以上1.0× 1013 /cm3 以下之方式，摻雜n型雜質並使磊晶生長亦可。
接著，在n- 型層21之表面上，藉由光微影技術以例如光阻形成具有開口寬度w3之離子注入用遮罩16c。開口寬度w3為開口寬度w1之1以上1.2倍以下，開口寬度w3之遮罩之間距成為開口寬度w1之遮罩之間距的2倍程度。在此，遮罩之間距係指從開口部至下一個開口部為止之長度。以該離子注入用遮罩16c作為遮罩，進行p型雜質，例如硼之離子注入，在n- 型層21之表面層，形成p型植入區域17。在圖11記載至此的狀態。接著，除去離子注入用遮罩16c。另外，在圖11中，藉由進行一次從磊晶生長至離子注入之工程，可以形成與中央部p型層環區15、中央部n型柱區域3b之厚度對應的p型植入區域17，但是即使藉由進行複數次從磊晶生長至離子注入之工程亦可。
接著，在n- 型層21之表面上，藉由光微影技術以例如光阻形成具有開口寬度w2之離子注入用遮罩16d。以該離子注入用遮罩16d作為遮罩，進行n型雜質，例如磷之離子注入，在n- 型層21之表面層，形成n型植入區域18。在圖12記載至此的狀態。接著，除去離子注入用遮罩16d。
接著，p型植入區域17及n型植入區域18之厚度成為上部n型柱區域3c及上部p型柱區域4c之厚度為止，重複從圖7～圖9之離子注入至磊晶生長之工程。在圖13記載至此的狀態。在圖13之例中，表示進行一次離子注入之例。
接著，在n- 型層21之表面，磊晶生長較n- 型漂移層2雜質濃度更低之n- 型層21。此時，例如，即使以例如n- 型層21之雜質濃度成為1.0×1012 /cm3 以上1.0× 1015 /cm3 以下之方式，摻雜n型雜質並使磊晶生長亦可。
接著，在n- 型層21之表面上，藉由光微影技術以例如光阻形成具有開口寬度w3之離子注入用遮罩16e。在此，離子注入用遮罩16e之開口部之位置形成在與離子注入用遮罩16c之開口部不同的位置。再者，使離子注入用遮罩16e之開口部之遮罩的間距與離子注入用遮罩16c之開口部之遮罩之間距相同。以該離子注入用遮罩16e作為遮罩，進行p型雜質，例如硼之離子注入，在n- 型層21之表面層，形成p型植入區域17。在圖14記載至此的狀態。接著，除去離子注入用遮罩16e。另外，在圖14中，雖然藉由進行一次從磊晶生長至離子注入之工程，在最上部p型層環區14、最上部n型柱區域3d之厚度形成p型植入區域17，但是即使進行複數次從磊晶生長至離子注入之工程亦可。
接著，在n- 型層21之表面上，藉由光微影技術以例如光阻形成具有開口寬度w2之離子注入用遮罩16d。以該離子注入用遮罩16d作為遮罩，進行n型雜質，例如磷之離子注入，在n- 型層21之表面層，形成n型植入區域18。在圖15記載至此的狀態。接著，除去離子注入用遮罩16d。
接著，進行用以使p型植入區域17及n型植入區域18活性化之熱處理(退火)。藉由該熱處理，被注入之雜質擴散，被擴散的雜質在縱向連接，形成n型柱區域3、p型柱區域4、n+ 型區域12、最上部p型層環區14及中央部p型層環區15。在此，用以形成最上部p型層環區14及中央部p型層環區15之開口寬度w3，成為用以形成n型柱區域3、p型柱區域4之開口寬度w1之1倍以上1.2倍以下。因雜質藉由熱處理擴散，故最上部p型層環區14之寬度及中央部p型層環區15之寬度，成為n型柱區域3之寬度及p型柱區域4之寬度之1.3倍以上2.0倍以下。在圖16記載至此的狀態。
如上述般，形成在實施型態之SJ-MOSFET之終端區域300側的並列pn區域20。在活性區域200側的並列pn區域19也可以藉由圖7～圖9所示之多段離子注入或溝槽而形成。
接著，在活性區域200側之n型柱區域3及p型柱區域4之表面上，藉由光微影技術，以例如光阻形成具有期望之開口部的遮罩。而且，藉由將該光阻遮罩作為遮罩以離子注入法進行p型雜質離子注入。依此，在n型柱區域3及p型柱區域4之表面區域之一部分，形成p+ 型基極區域5。接著，除去於用以形成p+ 型基極區域5之離子注入時所使用之遮罩。
接著，在p+ 型基極區域5之表面上，藉由光微影技術以例如光阻形成具有期望之開口部的遮罩。而且，藉由將該光阻遮罩作為遮罩以離子注入法進行n型雜質離子注入。依此，在p+ 型基極區域5之表面區域之一部分，設置有n+ 型源極區域6。接著，除去於用以形成n+ 型源極區域6之離子注入時所使用之遮罩。
接著，進行用以使p+ 型基極區域5及n+ 型源極區域6活性化之熱處理(退火)。再者，形成p+ 型基極區域5及n+ 型源極區域6之順序能夠做各種變更。
接著，使半導體基板之主面側熱氧化，形成閘極絕緣膜7、氧化膜13。依此，以閘極絕緣膜7覆蓋被形成在活性區域200側之n- 型漂移層2之表面的各區域。
接著，在閘極絕緣膜7上形成例如被摻雜磷之多晶矽層以作為閘極電極8。接著，圖案製作多晶矽層而予以選擇性地除去，在被夾持於p+ 型基極區域5之n+ 型源極區域6和n型柱區域3之部分上殘留多晶矽層。此時，在n型柱區域3上殘留多晶矽層亦可。
接著，以覆蓋閘極電極8之方式，形成例如磷玻璃(PSG：Phospho Silicate Glass)以作為層間絕緣膜9。接著，圖案製作層間絕緣膜9及閘極絕緣膜7而予以選擇性除去。例如，藉由除去n+ 型源極區域6上之層間絕緣膜9及閘極絕緣膜7，形成觸孔，使n+ 型源極區域6露出。接著，為了進行層間絕緣膜9之平坦化，進行熱處理(回流)。
接著，藉由濺鍍形成源極電極10，藉由光微影及蝕刻，圖案製作源極電極10。此時，在觸孔內埋入源極電極10，電性連接n+ 型源極區域6和源極電極10。另外，即使在觸孔內經由阻障金屬埋入鎢插塞等亦可。
接著，在n+ 型半導體基板1之表面(半導體基體之背面)形成例如鎳膜以作為汲極電極(無圖示)。而且，進行熱處理，形成n+ 型半導體基板1和汲極電極之歐姆接合。依此，完成圖1所示之MOSFET。
再者，即使在終端區域300中，設置場板、降低表面電場(RESURF)、保護環構造亦可。
圖17係表示與實施型態有關之SJ-MOSFET之構造的圖2之A-A’之另一例的剖面圖。與圖1不同之點係活性區域200側之閘極電極成為溝槽閘極構造之點。再者，圖1之p+ 型基極區域5成為p型基極區域22，在相鄰之n+ 型源極區域6之間配置有p+ 型接觸區域23。n+ 型源極區域6和p+ 型接觸區域23與源極電極10電性連接。即使活性區域200側之並列pn層19之閘極電極8為溝槽閘極構造，亦可以取得相同之效果。
如以上說明般，若藉由實施型態時，在終端區域之並列pn區域之內部，設置有間距寬之中央部並列pn區域，及在並列pn區域之表面設置有間距寬之最上部並列pn區域。依此，比起以往構造，n型之雜質濃度在中央部並列pn區域、最上部並列pn區域之部分變薄，以更低的電壓空乏化，可以取得終端區域之耐壓較以往高的半導體裝置。
在上述中，雖然本發明係以在矽基板之第1主面上構成MOS閘極構造之情況為例而予以說明，但是並不限定於此，能夠將半導體之種類(例如，碳化矽(SiC)等)、基板之主面之面方位等做各種變更。再者，在本發明中，雖然在各實施型態將第1導電型設為p型，將第2導電型設為n型，但是即使本發明係將第1導電型設為n型，將第2導電型設為p型亦同樣成立。 [產業上之利用可能性]
如上述般，與本發明有關之半導體裝置及半導體裝置之製造方法對被使用於電力轉換裝置或各種產業用機械等之電源裝置等之高耐壓半導體裝置有效用。
1‧‧‧n+型半導體基板2‧‧‧n-型漂移層3‧‧‧n型柱區域3a‧‧‧下部n型柱區域3b‧‧‧中央部n型柱區域3c‧‧‧上部n型柱區域3d‧‧‧最上部n型柱區域4‧‧‧p型柱區域4a‧‧‧下部p型柱區域4c‧‧‧上部p型柱區域5‧‧‧p+型基極區域6‧‧‧n+型源極區域7‧‧‧閘極絕緣膜8‧‧‧閘極電極9‧‧‧層間絕緣膜10‧‧‧源極電極12‧‧‧n+型區域13‧‧‧氧化膜14‧‧‧最上部p型層環區15‧‧‧中央部p型層環區16a～16e‧‧‧遮罩17‧‧‧p型植入區域18‧‧‧n型植入區域19‧‧‧並列pn區域20‧‧‧並列pn區域20a‧‧‧下部並列pn區域20b‧‧‧中央部並列pn區域20c‧‧‧上部並列pn區域20d‧‧‧最上部並列pn區域21‧‧‧n-型層22‧‧‧p型基極區域23‧‧‧p+型接觸區域40‧‧‧等電位線200‧‧‧活性區域300‧‧‧終端區域
圖1係表示與實施型態有關之SJ-MOSFET之構造的圖2之A-A’之剖面圖。 　　圖2為表示與實施型態有關之SJ-MOSFET之構造的上視圖。 　　圖3為表示與實施型態有關之SJ-MOSFET之等電位線的剖面圖。 　　圖4為表示以往之SJ-MOSFET之等電位線的剖面圖。 　　圖5為比較與實施型態有關之SJ-MOSFET和以往之SJ-MOSFET之耐壓的曲線圖。 　　圖6為表示並列pn區域之寬度/n- 型層之寬度和耐壓之關係的曲線圖。 　　圖7為表示與實施型態有關之SJ-MOSFET之製造途中之狀態的剖面圖(其1)。 　　圖8為表示與實施型態有關之SJ-MOSFET之製造途中之狀態的剖面圖(其2)。 　　圖9為表示與實施型態有關之SJ-MOSFET之製造途中之狀態的剖面圖(其3)。 　　圖10為表示與實施型態有關之SJ-MOSFET之製造途中之狀態的剖面圖(其4)。 　　圖11為表示與實施型態有關之SJ-MOSFET之製造途中之狀態的剖面圖(其5)。 　　圖12為表示與實施型態有關之SJ-MOSFET之製造途中之狀態的剖面圖(其6)。 　　圖13為表示與實施型態有關之SJ-MOSFET之製造途中之狀態的剖面圖(其7)。 　　圖14為表示與實施型態有關之SJ-MOSFET之製造途中之狀態的剖面圖(其8)。 　　圖15為表示與實施型態有關之SJ-MOSFET之製造途中之狀態的剖面圖(其9)。 　　圖16為表示與實施型態有關之SJ-MOSFET之製造途中之狀態的剖面圖(其10)。 　　圖17係表示與實施型態有關之SJ-MOSFET之構造的圖2之A-A’之另一例的剖面圖。 　　圖18係表示以往之SJ-MOSFET之構造的圖19之A-A’之剖面圖。 　　圖19為表示以往之SJ-MOSFET之構造的上視圖。
1‧‧‧n+型半導體基板
2‧‧‧n-型漂移層
3‧‧‧n型柱區域
3a‧‧‧下部n型柱區域
3b‧‧‧中央部n型柱區域
3c‧‧‧上部n型柱區域
3d‧‧‧最上部n型柱區域
4‧‧‧p型柱區域
4a‧‧‧下部p型柱區域
4c‧‧‧上部p型柱區域
5‧‧‧p+型基極區域
6‧‧‧n+型源極區域
7‧‧‧閘極絕緣膜
8‧‧‧閘極電極
9‧‧‧層間絕緣膜
10‧‧‧源極電極
12‧‧‧n+型區域
13‧‧‧氧化膜
14‧‧‧最上部p型層環區
15‧‧‧中央部p型層環區
19‧‧‧並列pn區域
20‧‧‧並列pn區域
20a‧‧‧下部並列pn區域
20b‧‧‧中央部並列pn區域
20c‧‧‧上部並列pn區域
20d‧‧‧最上部並列pn區域
21‧‧‧n-型層
200‧‧‧活性區域
300‧‧‧終端區域

Claims (6)

  1. 一種半導體裝置，其係具有電流流動之活性區域，和被配置在上述活性區域之外側，且形成有包圍上述活性區域之周圍的耐壓構造之終端構造部的半導體裝置，其特徵在於，上述終端構造部具有較上述半導體基板雜質濃度更低之第1導電型的第1半導體層，其係被設置在第1導電型之半導體基板之正面；和並列pn構造，其係被設置在上述第1半導體層之表面，上述並列pn構造具備：下部並列pn構造，其係被設置在上述第1半導體層之表面，在與上述正面平行之面重複交互配置有第1導電型之下部第1柱區和第2導電型之下部第2柱區；中央部並列pn構造，其係被設置在上述下部並列pn構造之上表面，在與上述正面平行之面重複交互配置有第1導電型之中央部第1柱區和包圍上述活性區域之第2導電型之第1環區；上部並列pn構造，其係被設置在上述中央部並列pn構造之上表面，在與上述正面平行之面重複交互配置有第1導電型之上部第1柱區和第2導電型之上部第2柱區；最上部並列pn構造，其係被設置在上述上部並列pn構 造之上表面，在與上述正面平行之面重複交互配置有第1導電型之最上部第1柱區和包圍上述活性區域之第2導電型之第2環區；上述第1環區及上述第2環區之寬度較上述下部第2柱區之寬度寬，上述第1環區間之間隔及上述第2環區間之間隔較上述下部第2柱區間之間隔寬，上述第1環區和上述第2環區被設置在與上述正面平行之方向的不同位置。
  2. 如請求項1所記載之半導體裝置，其中上述下部第1柱區、上述中央部第1柱區、上述上部第1柱區及上述最上部第1柱區被電性連接。
  3. 如請求項1或2所記載之半導體裝置，其中上述終端構造部進一步具備：第1導電型之第1半導體區域，其係包圍上述壁並列pn構造之外側；及第1導電型之第2半導體區域，其係包圍上述第1半導體區域之外側，上述並列pn構造之上述下部並列pn構造、上述中央部並列pn構造、上述上部並列pn構造及上述做上部並列pn構造具有相同的寬度，在上述終端構造部中，上述並列pn構造之寬度和上述第1半導體區域之寬度之比為0.2以上0.8以下。
  4. 如請求項1或2所記載之半導體裝置，其中上述第1環區之寬度及上述第2環區之寬度係上述上部第2柱區或上述下部第2柱區之寬度的1.3倍以上2倍以下，上述第1環區間之間隔及上述第2環區間之間隔係上述上部第2柱區或上述下部第2柱區間之間隔的1.5倍以上2倍以下。
  5. 一種半導體裝置之製造方法，其係具有電流流動之活性區域；和被配置在上述活性區域之外側，且形成有包圍上述活性區域之周圍的耐壓構造之終端構造部的半導體裝置之製造方法，其特徵在於，包含：第1工程，其係在第1導電型之半導體基板之正面，形成較上述半導體基板雜質濃度更低之第1導電型的第1半導體層；第2工程，其係在上述第1半導體層之表面，形成在與上述正面平行之面重複交互配置有第1導電型之下部第1柱區和第2導電型之下部第2柱區的下部並列pn構造；第3工程，其係在上述下部並列pn構造之表面，形成在與上述正面平行之面重複交互配置有第1導電型之中央部第1柱區和包圍上述活性區域之第2導電型之第1環區的中央部並列pn構造；第4工程，其係在上述中央部並列pn構造之表面，形成在與上述正面平行之面重複交互配置有第1導電型之上 部第1柱區和第2導電型之上部第2柱區的上部並列pn構造；及第5工程，其係在上述上部並列pn構造之表面，形成在與上述正面平行之面重複交互配置有第1導電型之最上部第1柱區和包圍上述活性區域之第2導電型之第2環區的最上部並列pn構造；在上述第3工程中，將上述第1環區之寬度形成為較上述下部第2柱區之寬度寬，將上述第1環區間之間隔形成為較上述下部第2柱區間之間隔寬，上述第5工程中，將上述第2環區之寬度形成為與上述第1環區之寬度相同，將上述第2環區間之間隔形成為與上述第1環區間之間隔相同，將上述第2環區形成在與上述正面平行之方向中與上述第1環區不同的位置上。
  6. 如請求項5所記載之半導體裝置之製造方法，其中在上述第3工程及上述第5工程中，使用開口寬度為在上述第2工程及上述第4工程中所使用之遮罩的1倍以上1.2倍以下之遮罩。
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