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TWI638385B - 半導體裝置的圖案化結構及其製作方法 - Google Patents

半導體裝置的圖案化結構及其製作方法 Download PDF

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TWI638385B
TWI638385B TW104110484A TW104110484A TWI638385B TW I638385 B TWI638385 B TW I638385B TW 104110484 A TW104110484 A TW 104110484A TW 104110484 A TW104110484 A TW 104110484A TW I638385 B TWI638385 B TW I638385B
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曾奕銘
黃同雋
李冠賢
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聯華電子股份有限公司
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Abstract

半導體裝置的圖案化結構包括基板、第一特徵結構和第二特徵結構。第一特徵結構和第二特徵結構均設置在基板上，其中第一特徵結構和第二特徵結構均包括垂直區段以及水平區段，且第一特徵結構的垂直區段和第二特徵結構的垂直區段間具有一距離，此距離小於光微影曝光機台所能達到的最小曝光尺寸。

Description

半導體裝置的圖案化結構及其製作方法
本發明係關於半導體裝置的領域，特別是關於一種半導體裝置中的圖案化結構及其製作方法。
近年來，隨著場效電晶體(field effect transistors，FETs)元件尺寸持續地縮小，習知平面式(planar)場效電晶體元件之發展已面臨製程上之極限。為了克服製程限制，以非平面(non-planar)之場效電晶體元件，例如鰭狀場效電晶體(fin field effect transistor，Fin FET)元件來取代平面電晶體元件已成為目前之主流發展趨勢。由於鰭狀場效電晶體元件的立體結構可增加閘極與鰭狀結構的接觸面積，因此，可進一步增加閘極對於載子通道區域的控制，從而降低小尺寸元件面臨的汲極引發能帶降低(drain induced barrier lowering，DIBL)效應，並可以抑制短通道效應(short channel effect，SCE)。再者，由於鰭狀場效電晶體元件在同樣的閘極長度下會具有更寬的通道寬度，因而可獲得加倍的汲極驅動電流。甚而，電晶體元件的臨界電壓(threshold voltage)亦可藉由調整閘極的功函數而加以調控。
然而，在現行的鰭狀場效電晶體元件製程中，鰭狀結構的設計仍存在許多瓶頸。舉例來說，為了將兩相鄰的鰭狀電晶體電性絕緣，一般會在兩者之間設置電性絕緣結構。然而，由於此電性絕緣結構的尺寸不易微縮，因此導致半導體裝置整體積集度的降低。
因此，如何改良現有鰭狀場效電晶體的結構和製程即為現今一重要課題。
有鑑於此，有必要提出一種半導體裝置的圖案化結構及其製作方法，以解決上述之缺陷。
根據本發明之一實施例，提供一種半導體裝置的圖案化結構。半導體裝置的圖案化結構包括基板、第一特徵結構和第二特徵結構。第一特徵結構和第二特徵結構均設置在基板上，其中第一特徵結構和第二特徵結構均包括垂直區段以及水平區段，且第一特徵結構的垂直區段和第二特徵結構的垂直區段間具有一距離，此距離小於光微影曝光機台所能達到的最小曝光尺寸。
根據本發明另一實施例，提供一種半導體裝置的圖案化結構的製作方法，包括：提供基板，其上設置有目標層；於目標層上形成圖案化犧牲層，其中圖案化犧牲層具有犧牲圖案；於各犧牲圖案的側壁上形成側壁子，其中側壁子會構成佈局圖案；以及將佈局圖案轉移至目標層中，以形成第一特徵結構和第二特徵結構，其中第一特徵結構和第二特徵結構均包括垂直區段以及水平區段，且第一特徵結構的垂直區段和第二特徵結構的垂直區段間具有一距離，此距離小於光微影曝光機台所能達到的最小曝光尺寸。
100‧‧‧基板
102‧‧‧目標層
102’‧‧‧圖案化目標層
104‧‧‧硬遮罩層
104a‧‧‧底部硬遮罩
104b‧‧‧中間硬遮罩
104c‧‧‧頂部遮罩層
104’‧‧‧圖案化硬遮罩層
106‧‧‧圖案化犧牲層
110‧‧‧遮罩層
112‧‧‧開口
114‧‧‧斷開部
116‧‧‧區域
120‧‧‧側壁子
122‧‧‧淺溝渠絕緣結構
126‧‧‧閘極結構
126a‧‧‧閘極介電層
126b‧‧‧閘極電極層
127‧‧‧虛置閘極結構
127a‧‧‧虛置閘極介電層
127b‧‧‧虛置閘極電極層
128‧‧‧閘極側壁子
130‧‧‧層間介電層
132‧‧‧高介電常數介電層
134‧‧‧功函數金屬層
136‧‧‧閘極電極層
138‧‧‧蓋層
140‧‧‧磊晶結構
142‧‧‧金屬閘極結構
144‧‧‧虛置金屬閘極結構
150‧‧‧第一特徵圖案
152‧‧‧第二特徵圖案
150a、152a‧‧‧垂直區段
150b、152b‧‧‧水平區段
d1‧‧‧距離
d2‧‧‧距離
D‧‧‧深度差
W1‧‧‧間距
W2‧‧‧間距
W3‧‧‧間距
W4‧‧‧寬度
第1圖是製程初始之結構俯視圖。
第2圖是沿著第1圖剖線A-A’所繪示的剖面示意圖。
第3圖是部份圖案化犧牲層被去除後的俯視示意圖。
第4圖是沿著第3圖中剖線A-A’所繪示的剖面示意圖。
第5圖是在圖案化犧牲層側壁形成側壁子後的示意圖。
第6圖是將側壁子構成的佈局圖案轉移至遮罩層後的示意圖。
第7圖是沿著第6圖中剖線B-B’所繪示的剖面示意圖。
第8圖是形成淺溝渠絕緣和閘極結構後的示意圖。
第9圖是沿著第8圖中剖線C-C’所繪示的剖面示意圖。
第10圖是形成磊晶結構和金屬閘極結構的剖面示意圖。
於下文中，係加以陳述本發明之半導體裝置的圖案化結構及其製作方法的具體實施方式，以使本技術領域中具有通常技術者可據以實施本發明。該些具體實施方式可參考相對應的圖式，使該些圖式構成實施方式之一部分。雖然本發明之實施例揭露如下，然而其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範疇內，當可作些許之更動與潤飾。
第1圖繪示了在製程初始之結構俯視圖。在此階段，基板100上設置有硬遮罩層104以及圖案化犧牲層106。圖案化犧牲層106係設置在硬遮罩層104上，其具有呈現特定佈局圖案的多個犧牲圖案。舉例來說，圖案化犧牲層106內的各犧牲圖案均沿著相同方向延伸，但不限於此。
第2圖為沿著第1圖剖線A-A’所繪示的剖面示意圖。進一步來說，基板100上除了有設置硬遮罩層104和圖案化犧牲層106之外，其上亦可以設置有其他層。舉例來說，基板100和硬遮罩層104之間另可以設置主體組成和基板100相同或不同的目標層102。舉例來說，對於由單晶矽所組成的基板100而言，目標層102的組成可以是具有摻質或不具摻質的矽、矽 鍺或是III-V族半導體的單晶或多晶層。此外，端視需求，目標層102的組成亦可以是金屬層或是絕緣層。
其中，上述基板100較佳是矽基板、矽鍺(SiGe)基板、矽覆絕緣(silicon-on-insulator,SOI)基板或其他合適的半導體基板。硬遮罩層104可以是單層或多層結構。舉例來說，當硬遮罩層104是多層結構時，其由下至上可包括底部硬遮罩104a、中間硬遮罩104b以及頂部硬遮罩104c的多層結構，且底部硬遮罩104a、中間硬遮罩104b及頂部遮罩層104c的材質可以分別對應至氧化矽、氮化矽、氧化矽，但不限定於此。圖案化犧牲層106的組成可以是半導體材料，例如多晶矽材料，或其他合適的材質，且其較佳會與下方的硬遮罩層104，特別是頂部硬遮罩104c具有適當地蝕刻選擇比。換言之，在施行蝕刻製程以形成圖案化犧牲層106的製程中，由於蝕刻劑蝕刻圖案化犧牲層106的速率會快於蝕刻頂部硬遮罩104c的速率，致使暴露出於圖案化犧牲層106的頂部硬遮罩104c不會被蝕刻或蝕穿。
在獲得上述的圖案化犧牲層106後，接著可以在圖案化犧牲層106上塗佈遮罩層，例如是光阻層，並利用光微影製程，將遮罩層106圖案化，以於遮罩層中形成適當的圖案，例如矩形開口，致使部份的圖案化犧牲層106暴露出於開口。較佳來說，此開口的尺寸係達到光學微影製程的最小曝光極限尺寸，或稱為臨界尺寸(critical dimension,CD)。
第3圖繪示了在部份圖案化犧牲層被去除後的俯視示意圖。接著，在遮罩層110的覆蓋下，進行一蝕刻製程，將暴露出於開口112的圖案化犧牲層106去除，致使原本相連的圖案化犧牲層106被斷開，且兩相鄰的斷開處會具有一頭對頭(head-to-head)間距W1。
第4圖是沿著第3圖中剖線A-A’所繪示的剖面示意圖。具體來說，由於圖案化犧牲層106斷開部114的間距W1係藉由遮罩層110的開口112尺寸定義，因此在開口112的尺寸係達到臨界尺寸的前提下，圖案化犧牲層106的間距W1亦具有臨界尺寸的數值。
需注意的是，上述形成圖案化犧牲層106以及蝕刻斷開圖案化犧牲層106的製程係利用一道光微影-蝕刻製程，以形成條狀的圖案化犧牲層106，之後再利用另一道光微影-蝕刻製程，以斷開條狀圖案化犧牲層106的部份區域。亦即，此製程係為光微影-蝕刻-光微影-蝕刻的製程(photolithography-etch-photolithography-etch，2P2E)，但本發明不限定於此。根據其他實施例，亦可以透過多重曝光(multiple patterning)製程，並搭配一次性的蝕刻製程，以獲得上述斷開的圖案化犧牲層106。
第5圖是在圖案化犧牲層側壁形成側壁子後的示意圖。接著，在去掉遮罩層110之後，於圖案化犧牲層106的表面上以及硬遮罩層104的頂面上順向性地沉積一薄介電層。接著施行一非等向蝕刻製程，以蝕除位於圖案化犧牲層106及硬遮罩層104頂面上的薄介電層，而在圖案化犧牲層106的側壁上形成側壁子120。需注意的是，相應於圖案化犧牲層106斷開部114的兩相對側壁子120亦具有一間距W2，且由於側壁子120是在斷開圖案化犧牲層106後才形成，因此間距W2會小於間距W1。亦即，間距W2可以小於光學微影製程所能達到的最小曝光極限尺寸。接著，可以進一步去除圖案化犧牲層106，致使硬遮罩層104僅被側壁子120所覆蓋。
上述側壁子120的材質可以是氮化物、氧化物、氮氧化物或其他合適的材質，其材質較佳會與圖案化犧牲層106及/或下方的硬遮罩層104，特別是頂部遮罩層104c具有適當地蝕刻速率選擇比。舉例來說，藉由調整適 當的蝕刻速率選擇比，可以使得圖案化犧牲層106在後續的蝕刻製程中被完全移除，而不會使得側壁子120被完全移除，或是使得暴露出於側壁子120的頂部遮罩層104c被完全移除，而不會使得側壁子120被完全移除。
接著，進行圖案轉移製程，例如是側壁圖案轉移(sidewall image transfer,SIT)製程，首先將側壁子120的佈局圖案轉移至其下方的硬遮罩層，較佳是將圖案轉移至頂部硬遮罩，之後將側壁子120去除，並以頂部遮罩層作為蝕刻遮罩，進一步將頂部遮罩層構成的佈局圖案轉移至下方的目標層中，致使部份的基板100被暴露出於目標層，而獲得如第6圖和第7圖所示的結構。其中，第6圖是將側壁子構成的佈局圖案轉移至遮罩層後的示意圖，第7圖是沿著第6圖中剖線B-B’所繪示的剖面示意圖。如第7圖所示，經過上述圖案轉移製程之後，圖案化目標層102會被圖案化硬遮罩層104覆蓋，且圖案化遮罩層104包括圖案化底部硬遮罩104a、圖案化中間硬遮罩104b以及圖案化頂部硬遮罩104c。需注意的是，由於圖案化目標層102和圖案化硬遮罩層104的佈局圖案係根據側壁子120的佈局圖案而被定義出，因此圖案化目標層102和圖案化硬遮罩層104的頭對頭區域116的間距W3實質上會相等於相對應側壁子120的間距W2。亦即，間距W3可以小於光學微影製程所能達到的最小曝光極限尺寸。此外，頭對頭區域116內的深度較佳會淺於其他區域的深度，因此兩區域間可以具有一深度差D。接著，可以選擇性的施行一道或多道圖案化製程，以去除基板上100特定區域內的圖案化目標層102及圖案化硬遮罩層104。
第8圖是形成淺溝渠絕緣和閘極結構後的示意圖。在完成上述的圖案轉移製程之後，可依序進行介電層沉積製程、介電層平坦化製程、介電層回蝕刻製程，並搭配進行圖案化遮罩層移除製程，以於暴露出各圖案化目標層102的頂面並於各圖案化目標層102間形成絕緣結構，例如淺溝渠絕緣 結構(shallow trench isolation,STI)122。此時，各圖案化目標層102會至少具有兩相對設置的特徵圖案，例如第一特徵圖案150和第二特徵圖案152。其中，第一特徵圖案150和第二特徵圖案152會分別具有垂直區段150a、152a以及水平區段150b、152b。垂直區段150a、152a實質上互相平行，且水平區段150b、152b實質上亦會互相平行，致使垂直區段150a、152a可以垂直於水平區段150b、152b，但不限於此。接著，對於電晶體元件而言，可以進一步在淺溝渠絕緣結構122以及圖案化目標層102上製備相應的閘極結構126和虛置閘極結構127。其中，閘極結構126會覆蓋住各圖案化目標層102的部份水平區段150b、152b，而虛置閘極結構127會覆蓋各圖案化目標層102的全部垂直區段150a、152a和部份水平區段150b、152b。
第9圖是沿著第8圖中剖線C-C’所繪示的剖面示意圖。具體來說，上述各圖案化目標層102的上部區段會突出於淺溝渠絕緣結構122，致使圖案化目標層102的部份側壁至少會直接接觸虛置閘極結構127，或進一步直接接觸閘極結構126。此突出於淺溝渠絕緣結構122的區段亦可被稱作是鰭狀結構，其高度大約為300至400埃(Angstroms)。需注意的是，此時虛置閘極結構127的底面和圖案化目標層102的頂面會部份重疊，且由於製程考量，此重疊處的距離d1較佳會大於一預設值，例如大於5奈米。
上述閘極結構126可包括閘極介電層126a和閘極電極層126b，且閘極結構126的側壁會被閘極側壁子128所覆蓋。虛置閘極結構127可包括虛置閘極介電層127a和虛置閘極電極層127b，且虛置閘極結構127的側壁會被閘極側壁子128所覆蓋。此外，由於閘極結構126和虛置閘極結構127可以透過同樣的製程步驟而得，因此其組成結構和材料均會相同。舉例來說，閘極介電層126a和虛置閘極介電層127a的組成可以是氧化矽或高介電常數介電層、閘極電極層126b和虛置閘極電極層127b的組成可以是多晶矽或其 他合適的導電材料、閘極側壁子128可以包括氮化矽、碳化矽、氮碳化矽、氮氧化矽或其它合適之介電材料。
此外，若將上述實施例應用於電晶體元件，則可以選擇性地在形成閘極結構126和虛置閘極結構127之前施行離子佈植製程，以於圖案化目標層102內形成井摻雜區、抗貫穿摻雜區(punch-through stopper region)等摻雜區。此外，亦可以選擇性地在形成閘極結構126和虛置閘極結構127之後施行離子佈植製程，以於圖案化目標層102內形成源、汲極摻雜區，但不限定於此。又，在形成閘極結構126和虛置閘極結構127之後，亦可以選擇性地施行磊晶成長製程和取代金屬閘極(replacement metal gate,RMG)製程，以獲得所需的鰭狀電晶體結構。
第10圖是形成磊晶結構和金屬閘極結構的剖面示意圖。在施行磊晶成長製程和取代金屬閘極製程之後，磊晶結構140會被形成在金屬閘極結構142和虛置金屬閘極結構144兩側的圖案化目標層102中，並分隔於金屬閘極結構142和虛置金屬閘極結構144，以作為電晶體的源、汲極區域。此外，金屬閘極結構142和虛置金屬閘極結構144會被設置於層間介電層130中，且其位置係對應於原先閘極結構和虛置閘極結構的位置。具體來說，各金屬閘極結構142和各虛置金屬閘極結構144由下至上會包括高介電常數介電層132、功函數金屬層134、閘極電極層136以及蓋層138。類似地，由於虛置金屬閘極結構144的位置係對應原先虛置閘極結構的位置而設置，因此虛置金屬閘極結構144的底面和圖案化目標層102亦會具有一重疊處。此重疊處的距離d2實質上會等同於上述虛置閘極結構底面和圖案化目標層間重疊處的距離d1，其數值較佳會大於一預設值，例如大於5奈米。
本實施例之一特徵在於，由於圖案化目標層102的頭對頭區域的 間距W3可藉由上述圖案化轉移製程的側壁子間距所定義，且由於此側壁子間距可以小於光學微影製程所能達到的最小曝光極限尺寸，因此各圖案化目標層102間的間距W3亦可以小於光學微影製程所能達到的最小曝光極限尺寸。在此情況下，由於圖案化目標層102間的間距W3可以被減縮，在虛置金屬閘極結構144和圖案化目標層102頂面間具有一特定重疊距離d2的前提下，便能有效降低單一虛置金屬閘極結構144的寬度W4，進而增加了半導體裝置的積集度。
上述高介電常數介電層132較佳為介電常數大於4的介電材料，例如係選自氧化鉿(hafnium oxide，HfO2)、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO4)、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al2O3)、氧化鑭(lanthanum oxide，La2O3)、氧化鉭(tantalum oxide，Ta2O5)、氧化釔(yttrium oxide，Y2O3)、氧化鋯(zirconium oxide，ZrO2)、鈦酸鍶(strontium titanate oxide，SrTiO3)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO4)、鋯酸鉿(hafnium zirconium oxide，HfZrO4)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZrxTi1-xO3,PZT)、鈦酸鉭鍶(barium strontium titanate,BaxSr1-xTiO3,BST)、或其組合所組成之群組。功函數金屬層134用以調整形成的金屬閘極之功函數，使其適用於N型電晶體(NMOS)或P型電晶體(PMOS)。若電晶體為N型電晶體，功函數金屬層134可選用功函數為3.9電子伏特(eV)~4.3eV的金屬材料，如鋁化鈦(TiAl)、鋁化鋯(ZrAl)、鋁化鎢(WAl)、鋁化鉭(TaAl)、鋁化鉿(HfAl)或TiAlC(碳化鈦鋁)等，但不以此為限；若電晶體為P型電晶體，功函數金屬層134可選用功函數為4.8eV~5.2eV的金屬材料，如氮化鈦(TiN)、氮化鉭(TaN)或碳化鉭(TaC)等，但 不以此為限。閘極電極層136可包括具有優良填充能力與較低阻值的金屬或金屬氧化物，例如鋁(aluminum,Al)、鋁化鈦(titanium aluminide,TiAl)、氧化鋁鈦(titanium aluminum oxide,TiAlO)、鎢(tungsten,W)或銅(copper,Cu)，但不限於此。蓋層138可以包括氮碳化矽、氮氧化矽、氮化矽或碳化矽等相異於層間介電層130之材質，使得彼此間會具有一定的蝕刻速率選擇比，但不限於此。
此外，由於上述製程係為一後閘極(gate-last)製程搭配後高介電常數介電層(high-k last)製程，因此高介電常數介電層132和功函數金屬層134較佳均會位於各閘極結構內的側壁以及底部。但本實施例不限於此，其亦可適用後閘極製程搭配前高介電常數介電層(high-k first)製程。因此在去除閘極電極層前，溝渠內的圖案化目標層上便會被高介電常數介電層覆蓋。在此情況下，高介電常數介電層頂面可選擇性地形成一阻障層(圖未示)，用以避免高介電常數介電層連同犧牲層一起被去除。其中，上述阻障層可以是金屬層，例如氮化鈦層。
在完成上述磊晶結構140和金屬閘極結構142、144之後，可依據不同需求，繼以施行金屬前介電層(pre-metal dielectric,PMD)沉積製程、接觸插塞製程、矽金屬化製程、金屬內連線製程等其他合適的半導體製程，但不限定於此。
此外，雖然上述實施例係以鰭狀電晶體作為實施標的，但是本案不限定於此，上述的圖案化目標層亦可以作為半導體裝置的金屬內連線或是閘極電極。舉例來說，當目標層的組成為金屬時，其相應的圖案化目標層可以作為半導體裝置的金屬內連線，此金屬內連線亦可以具有垂直區段以及水平區段。此外，當目標層的組成為半導體材料時，例如多晶矽，其相應的圖 案化目標層可以作為半導體裝置的閘極電極，此閘極電極亦可以具有垂直區段以及水平區段。
綜上所述，根據上述的實施例，係提供一種半導體裝置的圖案化結構和其製作方法。由於圖案化結構係利用在圖案化犧牲層上形成側壁子，以減縮圖案化犧牲層頭對頭區域間的間距，並利用圖案化轉移技術，將此側壁子構成的圖案轉移至目標層中，因此圖案化結構可以具有垂直區段以及水平區段，且垂直區段及/或水平區段間的距離可以小於光學微影製程所能達到的最小曝光極限尺寸。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

Claims (18)

  1. 一種半導體裝置的圖案化結構，包括：一基板；一第一特徵結構，設置在該基板上，其中該第一特徵結構從頂視的角度來看包括一垂直區段以及一水平區段；以及一第二特徵結構，設置在該基板上，其中該第二特徵結構從頂視的角度來看包括一垂直區段以及一水平區段，且該第一特徵結構的該垂直區段和該第二特徵結構的該垂直區段間具有一距離，該距離小於一光微影曝光機台所能達到的最小曝光尺寸。
  2. 如申請專利範圍第1項所述的半導體裝置的圖案化結構，其中該第一特徵結構和該第二特徵結構的組成係為金屬、單晶半導體材料或多晶半導體材料。
  3. 如申請專利範圍第1項所述的半導體裝置的圖案化結構，其中各該垂直區段互相平行。
  4. 如申請專利範圍第1項所述的半導體裝置的圖案化結構，另包括一絕緣結構，環繞該第一特徵結構和該第二特徵結構的下半部，且該第一特徵結構的頂面和該第二特徵結構的頂面會高於該絕緣結構的頂面。
  5. 如申請專利範圍第4項所述的半導體裝置的圖案化結構，另包括一虛置結構，設置於該絕緣結構之上，且覆蓋住部份該第一特徵結構和部份該第二特徵結構。
  6. 如申請專利範圍第5項所述的半導體裝置的圖案化結構，其中該虛置結構 係為虛置閘極結構或虛置金屬閘極結構。
  7. 如申請專利範圍第5項所述的半導體裝置的圖案化結構，其中該虛置結構會完全覆蓋住各該垂直區段。
  8. 如申請專利範圍第5項所述的半導體裝置的圖案化結構，其中該虛置結構會覆蓋住部份的各該水平區段。
  9. 如申請專利範圍第5項所述的半導體裝置的圖案化結構，另包括一閘極側壁子，設置於該虛置結構的側壁上，其中該閘極側壁子會覆蓋住部份該第一特徵結構和部份該第二特徵結構。
  10. 如申請專利範圍第5項所述的半導體裝置的圖案化結構，另包括複數個閘極結構，分別覆蓋住該第一特徵結構的部分該水平區段和該第二特徵結構的部分該水平區段。
  11. 如申請專利範圍第5項所述的半導體裝置的圖案化結構，另包括複數個磊晶結構，分別設置在該虛置結構兩側的該第一特徵結構和該第二特徵結構內。
  12. 如申請專利範圍第11項所述的半導體裝置的圖案化結構，其中該些磊晶結構會分隔於該虛置結構。
  13. 一種半導體裝置的圖案化結構的製作方法，包括：提供一基板，其上設置有一目標層；於目標層上形成一圖案化犧牲層，其中該圖案化犧牲層具有複數個犧牲圖案； 於各該犧牲圖案的側壁上形成一側壁子，其中該些側壁子會構成一佈局圖案；以及將該佈局圖案轉移至該目標層中，以形成一第一特徵結構和一第二特徵結構，其中該第一特徵結構從頂視的角度來看包括一垂直區段以及一水平區段，該第二特徵結構從頂視的角度來看包括一垂直區段以及一水平區段，且該第一特徵結構的該垂直區段和該第二特徵結構的該垂直區段間具有一距離，該距離小於一光微影曝光機台所能達到的最小曝光尺寸。
  14. 如申請專利範圍第13項所述的半導體裝置的圖案化結構的製作方法，其中形成該圖案化犧牲層的步驟包括：沉積一犧牲層於該基板上；圖案化該犧牲層，以形成複數個條狀結構；以及圖案化該條狀結構，以於該犧牲層內形成一斷開部。
  15. 如申請專利範圍第13項所述的半導體裝置的圖案化結構的製作方法，其中在形成該第一特徵結構和該第二特徵結構之後，另包括：沉積一介電層，以覆蓋住該第一特徵結構和該第二特徵結構；以及蝕刻該介電層，致使該第一特徵結構和該第二特徵結構的頂面突出於該介電層的頂面。
  16. 如申請專利範圍第13項所述的半導體裝置的圖案化結構的製作方法，其中在形成該第一特徵結構和該第二特徵結構之後，另包括：依序沉積一介電層和一金屬層，以覆蓋住該第一特徵結構和該第二特徵結構；以及圖案化該介電層和一金屬層，以形成一虛置結構，其中該虛置結構會覆蓋 住部份該第一特徵結構和部份該第二特徵結構。
  17. 如申請專利範圍第16項所述的半導體裝置的圖案化結構的製作方法，其中該虛置結構會完全覆蓋住該第一特徵結構的該垂直區段以及該第二特徵結構的該垂直區段。
  18. 如申請專利範圍第16項所述的半導體裝置的圖案化結構的製作方法，其中該虛置結構係為虛置閘極結構或虛置金屬閘極結構。
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