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TWI630661B - 薄膜電晶體陣列基板及其製備方法 - Google Patents

薄膜電晶體陣列基板及其製備方法 Download PDF

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TWI630661B
TWI630661B TW105130363A TW105130363A TWI630661B TW I630661 B TWI630661 B TW I630661B TW 105130363 A TW105130363 A TW 105130363A TW 105130363 A TW105130363 A TW 105130363A TW I630661 B TWI630661 B TW I630661B
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高逸群
Yi-Chun Kao
林欣樺
Hsin-Hua Lin
施博理
Po-Li Shih
張煒熾
Wei-Chih Chang
陸一民
I-Min Lu
吳逸蔚
I-Wei Wu
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鴻海精密工業股份有限公司
Hon Hai Precision Industry Co., Ltd.
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Abstract

一種薄膜電晶體陣列基板的製備方法，包括在通道層上形成第一子層，所述第一子層包含銦、鋅，形成第二子層覆蓋於所述第一子層上，所述第二子層包含金屬材料；形成第三子層覆蓋於所述第二子層上，所述第三子層包含金屬銦、鋅，第一子層、第二子層和第三子層共同構成了第二導電層，蝕刻該第二導電層形成一凹槽使得第二導電層形成間隔設置的源極與汲極；形成鈍化層覆蓋在所述源極、所述汲極以及所述通道層之上，在鈍化層的形成過程中凹槽的側壁上形成一側副層夾設於所述第二導電層與鈍化層之間。本發明還提供一種薄膜電晶體陣列基板。

Description

薄膜電晶體陣列基板及其製備方法
本發明涉及一種半導體技術，特別涉及一種薄膜電晶體(TFT)陣列基板的製造方法及其該薄膜電晶體(TFT)陣列基板。
習知的平面顯示裝置通常包括：作為開關元件的薄膜電晶體、傳導掃描信號以控制薄膜電晶體的掃描線、傳導信號給畫素電極的資料線等。薄膜電晶體的性能對平面顯示裝置有重要影響。
鑒於此，本發明提供一種可以改善薄膜電晶體性能的薄膜電晶體陣列基板及其製備方法。
一種薄膜電晶體陣列基板製備方法包括：提供一基底，在基底上形成通道層；在通道層上形成第一子層，所述第一子層至少部分垂直投影在所述通道層上，所述第一子層包含含銦、鋅的金屬氧化物材料，其銦原子個數占銦鋅原子個數總量的比重與鋅原子個數占銦鋅原子個數總量的比重之比定義為第一銦鋅比； 形成第二子層覆蓋於所述第一子層上，所述第二子層包含金屬材料；形成第三子層覆蓋於所述第二子層上，所述第三子層包含含銦、鋅的氧化物材料，其銦原子個數占銦鋅原子個數總量的比重與鋅原子個數占銦鋅原子個數總量的比重之比定義為第二銦鋅比，所述第二銦鋅比小於所述第一銦鋅比，該第一子層、第二子層和第三子層共同構成了多層結構的第二導電層；蝕刻該第二導電層形成一貫穿該第一子層、第二子層、第三子層的凹槽，該凹槽使得第二導電層形成間隔設置的源極與汲極；形成鈍化層覆蓋在所述源極、所述汲極以及所述通道層之上，在鈍化層的形成過程中所述凹槽的側壁上形成一側副層夾設於所述第二導電層與鈍化層之間，該側副層主要包含第二子層所含金屬材料的氧化物。
一種薄膜電晶體陣列基板，包含：基底；形成在基底上的通道層；形成在通道層上的多層結構的第二導電層，所述多層結構的第二導電層包含：第一子層，其與位於通道層之上，所述第一子層包含導電性金屬銦、鋅的氧化物材料，其銦原子個數占銦鋅原子個數總量的比重與鋅原子個數占銦鋅原子個數總量的比重之比定義為第一銦鋅比；第二子層，所述第二子層覆蓋在所述第一子層上，所述第二子層包含金屬材料；第三子層，所述第三子層覆蓋在所述第二子層上，所述第三子層的材質為含銦、鋅的氧化物材料，其銦原子個數占銦鋅原子個數總量的比 重與鋅原子個數占銦鋅原子個數總量的比重之比定義為第二銦鋅比，所述第二銦鋅比小於所述第一銦鋅比；該第二導電層上開設有凹槽貫穿所述第一子層、所述第二子層及所述第三子層，使第二導電層形成為間隔的源極和汲極；側副層，所述側副層形成於凹槽的側壁，主要包含第二子層所含金屬材料的氧化物。
本發明的陣列基板通過在第二導電層上形成多層子層，第一子層與第三子層中銦原子個數占銦鋅原子個數總量的比重與鋅原子個數占銦鋅原子個數總量的比重不同，所述第一子層和所述第三子層銦原子個數占銦鋅原子個數總量的比重與鋅原子個數占銦鋅原子個數總量的比重的差異影響蝕刻過程中凹槽的輪廓的形成，使該凹槽在所述第三子層的寬度大於該凹槽在所述第一子層的寬度。所述具有多層結構的第二導電層的陣列基板具有良好的電性效果。
10‧‧‧畫素單元
100‧‧‧TFT元件
101‧‧‧基底
102‧‧‧閘極
103‧‧‧閘極絕緣層
104‧‧‧通道層
105‧‧‧第二導電層
1051‧‧‧源極
1052‧‧‧汲極
105-1‧‧‧第一子層
105-2‧‧‧第二子層
105-3‧‧‧第三子層
105-4‧‧‧附加子層
106‧‧‧缺口
107‧‧‧鈍化層
111‧‧‧閘極線
112‧‧‧資料線
120‧‧‧畫素電極
h1‧‧‧垂直分離高度
h2‧‧‧垂直厚度
t1‧‧‧第一側厚度
t2‧‧‧第二側厚度
t3‧‧‧第三側厚度
圖1為本發明較佳實施例薄膜電晶體陣列基板的局部平面示意圖。
圖2為本發明較佳實施例薄膜電晶體陣列基板的TFT元件的剖面結構示意圖。
圖3A~3D為圖2中Ⅲ處經圖案化處理後的多層導電層的不同輪廓的放大圖。
圖4為本發明另一較佳實施例薄膜電晶體陣列基板的TFT元件的剖面結構示意圖。
圖5A~5G為製造本發明一實施例薄膜電晶體陣列基板的TFT元件的各步驟的示意圖。
圖6A~6C為不同實施例中凹槽側壁的蝕刻形貌微觀剖面圖
圖7A~7C為側副層的電勢效應示意圖。
圖8A~8B為一些實施例中導體裝置剖面示意圖。
圖1是本發明較佳實施例的薄膜電晶體陣列基板的佈局示意圖。圖1揭示一種TFT陣列基板，其包括多個畫素單元10，所述多個畫素單元10排布形成一個多行多列的矩陣。每個畫素單元10包括至少一個TFT元件100和至少一個畫素電極120。TFT元件100是一種低場效應的電晶體，由半導體薄膜、導電薄膜和介電層構成，所述不同材質的薄膜通常設置在支撐結構(比如絕緣基底101)上。每個TFT元件100包括一個閘極102以及一對可相互切換功能的源極1051和汲極1052。畫素電極120在顯示器中用於驅動液晶(圖未示)。畫素電極120與TFT元件100的源極1051或者汲極1052連接。TFT元件100作為開關，選擇性地控制畫素電極120的開與關，由此控制進入畫素電極區域的電荷載體的流量(比如電子)。
畫素單元10矩陣通過網狀的信號傳導線相互連接，所述信號傳導線包括與TFT元件100的閘極102連接的多條閘極線111(在圖中橫向延伸)和將TFT元件100的源極1051或者汲極1052之一連接的多條資料線112(在圖中縱向延伸)。結構上，閘極線111和資料線112可由一個或者多個設置在支撐結構上的圖案化的導電層形成。為了節省基底101上有限的平面區域，閘極線111和資料線112可以設置在基底101上的不同層級。閘極線111用於電性連接所述TFT元件100與位於基底101上的閘極驅動晶片(圖未示)。另一方面，資料線112可將所述TFT元件100與位於基底101上的源極驅動晶片(圖未示)進行電性連接。在當前的平面直角顯示器，TFT陣列基板可以形成很多畫素單元10，以提高解析度。
由信號傳導線構成的網路承擔著畫素單元和驅動晶片之間的電性連接，信號傳導線的電性傳導功能極大地影響平面顯示器的性能，尤其是在大面積和/或高清晰度顯示裝置的應用。可將導線在基底101上有限的平面區域進行合理配置以利於提高顯示器性能。另外，為了滿足高解析度的要求，則需要最小化導線的寬度同時減少其電阻/阻抗。
圖2為一TFT元件100的剖面示意圖。TFT元件100設在起支撐作用的基底101的一主要表面上。基底101通常為絕緣材料製成。適合做基底101的材料通常包括具有足夠透光度的玻璃、石英和塑膠(比如應用於可見光譜中電磁輻射的視覺顯示)。在一些實施例中，基底101可包含陶瓷和矽材料。在其他的實施例中，基底101會採用柔性基底材料。柔性基底材料可選自以下列舉的一種或者幾種的組合：聚醚碸(PES)、酸乙二酯(PEN)、聚乙烯(PE)、聚醯亞胺(PI)、聚氯乙烯(PVC)、聚對苯二甲酸乙二醇酯(PET)和不銹鋼。
TFT元件100包括閘極102，設在閘極102上的閘極絕緣層103，設在閘極絕緣層103上且與閘極102絕緣的通道層104，以及形成為源極1051和汲極1052的第二導電層105，該第二導電層105設在通道層104上且與通道層104電連接。在基底101主要表面上設置第一導電層，所述第一導電層的一部分可圖案化形成TFT元件100的閘極102，一部分可蝕刻形成閘極線111，閘極線111用於閘極102與設置在基底101上的閘極驅動晶片之間進行電傳導。優選地，閘極線111和TFT元件100的閘極102同時沉積可以簡化TFT裝置的加工製造。第一導電層的材料可以選自鋁(Al)、銀(Ag)、金(Au)、鈷(Co)、鉻(Cr)、銅(Cu)、銦(In)、錳(Mn)、鉬(Mo)、鎳(Ni)、釹(Nd)、(pd)鈀、鉑(Pt)、鈦(Ti)、鎢(W)、鋅(鋅)、及其他合適的導電材料中的至少一種。為了實現更高的光 效率，在一些實施例中，第一導電層可以為透明傳導材料，例如氧化銦錫(ITO)、銦氧化鋅(IZO)、摻鋁氧化鋅(AZO)、或上述物質的組合。
閘極絕緣層103可以在第一導電層的特定區域提供保護，在結構上保護閘極102(和/或第一級信號傳導線)避免閘極102與設備的其他部分電連接造成短路。閘極絕緣層103可以選自氧化矽(SiOx)、氮化矽(SiNx)、氧氮化矽(SiOxNy)、氧化鋁(AlOx)、氧化釔(Y2O3)、氧化鉿(HfOx)、氧化鋯(ZrOx)、氮化鋁(AlN)、鋁氮氧化物(AINO)、氧化鈦(TiOx)、鈦酸鋇(BaTiO3)、和鈦酸鉛(PbTiO3)等介電材料中的至少一種。在一些具體實施例中，高介電材料可以用作TFT元件100的絕緣層，高介電材料可包括：Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu等上述物質的氧化物及這些氧化物的混合物。一個閘極絕緣層103包含介電材料，用於與閘極連接，該閘極絕緣層103相比傳統的多晶矽材料通常可以提高電性能。
在一些具體實施例中，閘極絕緣層103可包含多層結構，根據實際應用和操作的需求，多層閘極絕緣層103可以包含具有不同介電材料和不同厚度的子層。閘極絕緣層103中的介電子層可以調整結構中介面的性能，例如減少不同材料層之間的介面損傷或者提供其他結構上的保護。在一些實施例中，閘極絕緣層103包含位於閘極102上的第一介電子層，其主要成分為氮化矽(SiNx)。閘極絕緣層103還包含位於閘極上的第二介電子層，其主要成分為氧化矽(SiOx)。閘極介電層覆蓋在通道層104上，可有效避免TFT元件100的閘極102和源極1051、汲極1052形成短路。
所述通道層104形成載流子可從其中穿過的TFT元件100的半導體/活性區。閘極102形成在通道層104下方，這種結構可被稱為“底柵型”TFT。通道層104由合適的半導體材料構成，包括氧化物半導體、單質半導 體、化合物半導體、和合金半導體材料中的至少一種；所述氧化物半導體、單質半導體、化合物半導體、和合金半導體材料可為非晶狀、晶體狀、或多晶狀。在一些實施例中，通道層104包括銦-鎵-鋅氧化物、銦-鋅-錫氧化物、銦-鎵-錫氧化物、和銦-鋁-鋅氧化物材料中的至少一種。在另一些實施例中，通道層104主要包括氫化非晶矽(a-Si：H)。非晶矽材質的通道材料提供了很好的電子遷移率(比如約為0.1~1cm2v-1s-1)且薄膜均勻度高，因此具有經濟價值，可大規模生產。在其他的一些實施例中，通道層104包含低溫加工的多晶矽材料(比如低溫多晶矽，LTPS)。LTPS通道有很高的電子遷移率(比如大概100~200cm2v-1s-1)，但是需要很高的製造成本，特別是在大尺寸顯示裝置的應用中。
在一些實施例中，通道層104可由鋅(Zn)氧化物、銦(In)氧化物、錫(Sn)氧化物、鎵(Ga)氧化物、和鉿(Hf)氧化物中的至少一種半導體氧化物材料構成。在本實施例中，通道層104由銦-鎵-鋅氧化物(IGZO)組成。對半導體氧化物的組分沒有特定的比例限定，並可添加其他成分。IGZO通道層薄膜具有高均勻性和高電子遷移率，適用於大面積的應用(混合物成分的含量比例可以調節，以實現電子遷移率優於10cm2v-1s-1且具有低漏電流)。IGZO材料的高電子遷移率和低漏電流可以在陣列基板顯示器中最小化設備且提高顯示解析度。
第二導電層105設置在通道層104上，其經圖案化可形成TFT元件100的源極1051和汲極1052。例如第二導電層105的特定部分可設在通道層104上與通道層104電連接。第二導電層105可以與畫素單元相互連接。例如，第二導電層105圖案化還可以形成資料線112，資料線112橫向連接分佈在基底101上的源/汲極和資料線驅動晶片。資料線112和源極1051、汲極1052同時沉積可以降低裝置的複雜性(從而降低製造複雜性和成本)。
如圖2所示，第二導電層105經圖案化形成位於TFT元件100的閘極102上且間隔的源極1051和汲極1052。第二導電層105的圖案化可以由合適的蝕刻工序(比如濕法蝕刻)所實現，使第二導電層105中形成一凹槽106以將第二導電層105分成兩間隔的部分，這兩部分形成為TFT元件100的源極1051和汲極1052(源極和汲極可互換)。圖2表示一種在源極1051和汲極1052之間的凹槽，該凹槽側壁與通道層呈一定角度。下面將會進一步討論TFT元件100凹槽側壁的平整度和側壁與通道層的傾斜角度以實現TFT元件100更好的結構和更好的電性能。
至少部分第二導電層105包含多層結構，如三層結構。例如，在TFT元件100的源極1051或汲極1052，多層結構的第二導電層105可以包含與通道層104電連接的第一子層105-1，設在第一子層上的第二子層105-2，設在第二子層上的第三子層105-3。在一些實施例中，多層結構並不會被應用在整個第二導電層105中。例如，第二導電層105的特定區域可以根據設備需求和/或設計構想的需要，由雙層或者單層子層所構成。
第一子層105-1和第三子層105-3主要由含有一種以上的化學元素以特定原子含量比例組合的導電化合物構成。在一些實施例中，第一子層105-1(可被稱為底隔離層，即bottom barrier layer，簡稱為BBL)主要包含透明氧化物(TCO)導電材料。例如透明氧化物導電材料可以包括銦錫氧化物(ITO)、銦鋅氧化物(IZO)、鎵鋅氧化物(GZO)、鋁鋅氧化物(AZO)和其它合適的氧化物。第二子層105-2(可被稱為中間導電層，即middle conductive layer，簡稱為MCL)主要由有效地導電材料構成。例如，第二子層105-2可由金屬和金屬合金材料中至少一種構成。在一些實施例中，第二子層105-2可包含鋁、銅、錳、鉬、和鎢材料中的至少一種。第三子層105-3(可被稱為頂蓋層，即top capping layer，簡稱為TCL)可由與第一子層105-1相似的材料但原 子含量比例不同的一種材料構成，例如透明氧化物導電材料可以包括銦錫氧化物(ITO)、銦鋅氧化物(IZO)、鎵鋅氧化物(GZO)、鋁鋅氧化物(AZO)和其它合適的氧化物。
在一些實施例中，上述多層導電結構可以被應用於形成閘極線111和/或閘極102。然而，閘極線111和/或閘極102材料的選擇和成分比例不需要與資料線112和S/D電極相同，可以根據具體地設計需求或者其他實際因素決定。此外，本發明所揭示的多層導電結構不僅可以在“底閘型”(如圖2所示)所採用，亦可以在“頂閘型”所應用。
第一子層105-1和第三子層105-3可以增加第二子層105-2和其他元件之間的粘合強度，由此增強TFT元件100的結構完整性。此外，第一子層105-1和第三子層105-3可以由具有擴散阻擋作用的材料構成，實現材料的高導電性。例如銅(Cu)(或它的合金)具有低電阻/電抗，其出眾的電性能適用於高效導電的應用。同時，在加工過程中，銅是一種在裝置結構中容易自身擴散/遷移的活性的材料。銅原子擴散到設備中部分的位置上(比如通道區)會降低設備性能(也就是銅污染)。第一子層105-1和第三子層105-3可以作為擴散阻擋層將銅原子限制在電子設備的合適區域，以此增強信號傳導的品質以提高設備的可靠性。此外，第一子層105-1提供一歐姆接觸緩衝介面位於第二子層105-2(比如本案中主要包含銅材料)和通道層104(比如本案中主要包含IGZO材料)之間。第二導電層105的第一子層105-1和第三子層105-3的材料可以根據蝕刻性能(比如蝕刻速率)進行選擇。例如，通過導電氧化材料與第二子層105-2的蝕刻速率的差異以確定第一子層105-1和第三子層105-3的材料。例如，當第二子層105-2主要由銅構成時，第一子層105-1和第三子層105-3主要包括ITO或者IZO。對第二導電層105的材料的正確選擇對減少製造成本有重要意義。例如，容易進行濕法蝕刻材料(比 如IZO)可以減少對昂貴的製造設備(比如幹法蝕刻設備)的依賴和/或工藝處理時間。
在一些具體實施例中，通道層104的平均厚度範圍大概在200~350埃。在一些具體實施例中，第一子層105-1的平均厚度在200~300埃。在一些實施例中，第二子層105-2的平均厚度在2000~3500埃。在一些實施例中，第三子層(TCL105-3)的平均厚度在200~350埃。實際的層厚度可根據應用需求和/或實際需要決定。
圖3A~3D展示了在多層結構的第二導電層105經圖案化得到不同的蝕刻凹槽的輪廓(比如圖2中圓圈部分的放大圖)。圖3A~3D具體說明了不同的材料成分配比在第二導電層105的第三子層105-3和第一子層105-1對蝕刻側面輪廓的不同影響。第二導電層105的第三子層105-3組成成分元素的不同含量比例可以影響其蝕刻凹槽的輪廓(凹槽側壁)的形成。綜上，第一子層105-1和第三子層105-3的成分含量比例的調整(例如含量比例的差異)對TFT元件100形成合適的凹槽側壁有重要作用。
圖3A表示第二導電層105的第一種凹槽的側壁(在第一子層105-1一定的含量比例下)。圖3A中所示的凹槽側壁呈一定的角度均勻傾斜，在許多應用中能對TFT元件100的結構和電方面產生有利的影響。圖3A所示的實施例中，第三子層和第一子層均包含含有銦(In)和鋅(Zn)的金屬氧化物，在某些情況下，在用蝕刻劑進行圖案化過程中，第二導電層105中銦(In)組分的蝕刻速率明顯比鋅(Zn)組分的慢。同時，銦(In)一般具有更優良的導電性，銦(In)和鋅(Zn)以一定比例組成可以使子層的導熱性和加工能力均達到較佳的水平。
在一些實施例中，第一子層105-1的銦原子個數占銦鋅原子個數總量的比重與鋅原子個數占銦鋅原子個數總量的比重之比(或者其他合適測 量手段的銦鋅含量比)大於第三子層105-3的銦原子個數占銦鋅原子個數總量的比重與鋅原子個數占銦鋅原子個數總量的比重之比。第一子層105-1和第三子層105-3中銦鋅比的不同有利於在源極1051和汲極1052之間形成合適的凹槽的側壁輪廓，該凹槽在第三子層105-3的寬度比凹槽在第一子層105-1的寬度要大。
圖3B表示第二導電層105的第二種凹槽的側壁(在不同的子層成分比例方案下)。圖3B中所示的凹槽側壁相當於第三子層105-3蝕刻不足的情況，使第二導電層105具有一部分突出結構。在本實施例中，這種突出的特徵主要出現在第三子層105-3。是由於第三子層105-3銦原子個數占銦鋅原子個數總量的比重過多導致的蝕刻速度過慢。這種突出結構是不理想的，這種突出的幾何構造會降低整個薄膜電晶體陣列基板(TFT元件100)的結構完整性。例如，第二導電層105的第三子層105-3的突出結構必然使下面的子層形成一定的陰影區域，將可能阻礙後續元件的沉積/形成。例如，這種突出結構將使TFT元件100的第三子層105-3和第二子層105-2/第一子層105-1之間的子層交界區產生空隙。這種空隙不利於TFT元件100的結構完整性。比如，第三子層105-3(以及隨後在其上形成的其他元件)可能在物理上從底層(特別是在柔軟性平板裝置的應用中)隔離(比如剝離)。同時，第二導電層105中的空隙也會改變裝置的電性能(如電容特性)。
圖3C表示第二導電層105的第三種凹槽的側壁(在不同的子層成分比例方案下)。圖中所示的凹槽側壁相當於第一子層105-1蝕刻不足的情況，即在第二導電層105底部殘留尾部。是由於第一子層105-1銦原子個數占銦鋅原子個數總量的比重過多導致的，使其在第一子層105-1中的蝕刻速率過慢。在TFT元件100中，過長的剩餘尾部在第二導電層105靠近通道層104上的區域會影響到通道層104的有效長度。例如，在第一子層105-1中的剩餘尾 部會減少通道層104的有效長度，因此影響TFT元件100的電性能。同時，剩餘尾部會導致通道區域(如源極1051和汲極1052之間的區域)的蝕刻過淺，導致更高的寄生電容。
圖3D表示第二導電層105的第四種凹槽的側壁(在不同的子層成分比例方案下)。圖中所示的凹槽側壁相當於在第三子層105-3層底部蝕刻過度的情況，導致在第二導電層105的蝕刻部分生成咬邊結構。在一些實施例中，咬邊結構首先出現在底部子層區域，這可能是鋅在第一子層105-1中含量過多且在第三子層105-3和第一子層105-1中銦鋅比中差異不足導致的。如上所述，咬邊結構在結構完整性中是不利的，會降低整個薄膜電晶體陣列基板(如TFT元件100)的結構完整性。例如，TFT元件100中靠近(或在下面)的位置會產生咬邊結構，對TFT元件100的結構和電性能產生不利影響。結果使第一子層105-1上面的子層(如第二子層105-2，第三子層105-3和其它後續形成在上面的元件)更容易形成物理性的傷害(例如底層的斷裂)，特別是在柔性面板裝置的應用中。
請再次參考圖3A，在製造薄膜電晶體陣列基板中生成圖中所示的剖面結構需要一種特定的工藝條件。綜上，保持合適的銦原子個數占銦鋅原子個數總量的比重與鋅原子個數占銦鋅原子個數總量的比重之比差異足夠大可保證具有一定傾斜角度的凹槽側壁的形成(如圖3A所示)。請再次參閱圖2，第二導電層105中形成的兩個相對的側面(凹槽106形成在該兩個側面之間)在源極1051和汲極1052之間配合形成一個尺寸逐漸變小的凹槽，該凹槽在所述第三子層105-3的寬度大於該凹槽在所述第一子層105-1的寬度。
如前述，銦鋅比在第一子層105-1大於第三子層105-3。再如，第一子層105-1中的銦原子個數占銦鋅原子個數總量的比重與鋅原子個數占銦鋅 原子個數總量的比重之比可定義為第一銦鋅比(也就是說In(BBL)：Zn(BBL)=R1,以%表現)。同樣的，在第三子層105-3中銦原子個數占銦鋅原子個數總量的比重與鋅原子個數占銦鋅原子個數總量的比重之比可以定義為第二銦鋅比(也就是說In(TCL)：Zn(TCL)=R2,以%表現)。在本實施例中，為了實現圖2和圖3A所示的蝕刻側壁，應使多層結構的第二導電層105的第一銦鋅比R1大於第二銦鋅比R2(即R1>R2)。
例如，在一實施例中，銦原子個數在第三子層105-3的銦鋅原子個數總量中占0.15，鋅原子個數在第三子層105-3的銦鋅原子個數總量中占0.85，因此，第三子層105-3的第二銦鋅比大概為17.6%(即R2=In(TCL)：Zn(TCL)=0.15/0.85)。另一方面，銦原子個數和鋅原子個數在第一子層105-1的銦鋅原子個數總量中分別占為0.35和0.65。因此，第一子層105-1的第一銦鋅比大概為53.8%(即R1=In(BBL)：Zn(BBL)=0.35/0.65)。在子層的不同比例下(R1>R2)可產生圖2所示的向下尺寸逐漸變小的凹槽。
第三子層105-3與第一子層105-1的銦鋅含量比例的差異可能大於臨界值以維持在蝕刻時的最佳工藝條件。據發現第三子層105-3的第二銦鋅比與第一子層105-1第一銦鋅比之差在大於或等於20%的可使得在第二導電層105得到最佳性能。例如前面的實施例中，第一子層105-1的第一銦鋅比與第三子層105-3的第二銦鋅比的差大概為36%(即R1-R2=53.8%-17.6%)，滿足上述條件。一個滿足臨界值的合適的配比可以防止出現圖3D中所述的不良的咬切結構。
再如，在一些實施例中，第一子層105-1中的第一銦鋅比範圍大致為25%~80%。在其他一些實施例中，第一子層105-1中的第一銦鋅比範圍大致為45%~70%。另一方面，在一些實施例中，第三子層105-3中的第二銦鋅比範圍大致為5%~40%。在其他一些實施例中，第三子層105-3中的第二銦鋅 比範圍大致為10%~35%。在本案公開的實施例中，通過對第一子層105-1和第三子層105-3之間的銦鋅比之差的調整，影響源極1051和汲極1052之間的凹槽106的側壁的平整度的和側壁與通道層的角度。此外，在一些實施例中，凹槽的側壁與所述通道層表面形成呈40度~80度的夾角。第二導電層105的凹槽側壁與通道層104的鈍角會加重突出或者咬切特徵，如前所述從而影響後續元件的整合。另一方面，在蝕刻導電層的過程中過度的蝕刻可能使側壁與通道層104的角度在高密度的設備中浪費額外的平面空間且對設備通道層的長度有不利的影響。除此之外，過淺的側壁與通道層104的角度會在相應的區域內引起更高的寄生電容。在一些實施例中，第二導電層105的錐形夾角在60和70度之間，在適當的工藝條件中可實現以確保設備可靠性。
圖4揭示的是一實施例的一種陣列基板的TFT元件100的剖面示意圖，該TFT元件100包括源極1051和汲極1052。如圖4所示，在一些實施例中，第二導電層105可以包括一個或者多個子層。例如，在實施例中，第二導電層105在第一子層105-1和第二子層105-2之間進一步包含一個附加子層105-4。附加子層105-4可由包含銦和鋅的金屬氧化物組成。附加子層105-4的銦鋅比大於第三子層105-3的第二銦鋅比且小於第一子層105-1的第一銦鋅比。附加子層105-4的銦鋅比的定義與第一銦鋅比類似，是指附加子層105-4中的銦原子個數占銦鋅原子個數總量的比重與鋅原子個數占銦鋅原子個數總量的比重之比。為了更進一步提高第二導電層105和通道層104接觸介面的電性能(比如減少歐姆接觸)，至少一個附加子層105-4可插入在第一子層105-1與通道層104，最低的子層需要更高的銦原子個數占銦鋅原子個數總量的比重以使第二導電層105的可蝕刻形成合適的凹槽。此外，在一些實施例中，第一子層105-1的銦原子個數占銦鋅原子個數總量的比重與附加子層105-4的銦原子個數占銦鋅原子個數總量的比重的比值大於1小於或等 於1.5。在更進一步的實施例中，可有多個附加子層105-4，如前所述的原因，靠近所述第一子層105-1的附加子層105-4的銦原子個數占銦鋅原子個數總量的比重大於遠離所述第一子層105-1的附加子層105-4的銦原子個數占銦鋅原子個數總量的比重。
圖5A~5G為製造TFT元件的各步驟的示意圖。
圖5A表示在基底101的主表面沉積第一導電層的剖面示意圖。基底101為絕緣材料構成。在一些應用中，基底101合適的材料可包括具有足夠透光度的玻璃、石英和塑膠(比如應用於可見光譜中電磁輻射的視覺顯示)。在一些應用中，基底101可包括陶瓷和/或矽材料。在一些應用中，可採用柔軟性基底材料。柔軟性基底材料可選自：聚醚碸(PES)、聚萘二甲酸乙二醇酯(PEN)、聚乙烯(PE)、聚醯亞胺(PI)、聚氯乙烯(PVC)和聚對苯二甲酸乙二醇酯(PET)中的至少一種。
第一導電層可運用合適的沉積技術形成在基底101上，包括物理性薄膜沉積法，比如物理氣相沉積法(如PVD、PEPVD)以設在基底101上。接著第一導電層可以通過合適的蝕刻技術圖案化，形成閘極線111和/或閘極102。集成信號傳導線(比如閘極線111)和TFT元件100的電極(比如閘極102)可以降低裝置結構的複雜性並以此減少製造的複雜性。
第一導電層的材料可選自鋁(Al)、銀(Ag)、金(Au)、鈷(Co)、鉻(Cr)、銅(Cu)、銦(In)、錳(Mn)、鉬(Mo)、鎳(鎳)、釹(Nd)、(pd)鈀、鉑(Pt)、鈦(Ti)、鎢(W)、和鋅(Zn)中的至少一種。為了達到更好的光學效率，在一些實施例中第一導電層可選擇透明導電材料，如氧化銦錫(ITO)、氧化銦鋅(IZO)、摻鋁氧化鋅(AZO)、或其他的化合物。
圖5B為在閘極102上沉積的閘極絕緣層103的剖面示意圖。絕緣層103可通過運用適當的薄膜沉積技術(包括物理和/或化學薄膜沉積法)沉積 以形成保護層防止閘極102與後續元件點連接而造成短路。絕緣層可由合適的介電材料如氧化矽(SiOx)、氮化矽(SiNx)、氧氮化矽(SiOxNy)、氧化鋁(AlOx)、氧化釔(Y2O3)、氧化鉿(HfOx)、氧化鋯(ZrOx)、氮化鋁(AlN)、鋁氮氧化物(AINO)、氧化鈦(TiOx)、鈦酸鋇(BaTiO3)、鈦酸鉛(PbTiO3)中的一種或者多種構成。在一些實施例中，一種或者多種高介電材料用作TFT元件(如TFT元件100)的閘極絕緣體。高介電材料可包括：Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu等上述物質的氧化物及這些氧化物的混合物。閘極絕緣層包含的高介電材料，可以用於與金屬的閘極材料連接，其電性能比傳統多晶矽材料更好。
圖5C表示沉積通道層104的剖面示意圖。通道層104可以通過合適的沉積技術包括物理性薄膜沉積法(比如物理氣相法如PVD、PEPVD)在閘極絕緣層上沉積。通道層104可包含合適的半導體材料，如氧化物、單質半導體、化合物半導體、和合金半導體材料中的至少一種，所述氧化物半導體、單質半導體、化合物半導體、和合金半導體材料呈非晶狀、晶體狀、或多晶狀。在一些實施例中，通道層可包含銦-鎵-鋅氧化物(IGZO)、銦-鋅-錫氧化物(IZTO)、銦-鎵-錫氧化物(IGTO)、銦-鋁-鋅氧化物(IAZO)中的至少一種。
通道層104可以圖案化形成TFT元件(如TFT元件100)的半導體/活性區以作為電子遷移的通道。根據通道材料的選擇，通道層可通過單獨的蝕刻工藝(相當於第一蝕刻掩膜，如本圖所示)圖案化。在此例中，後續的第二導電層105(如圖5F中)可以單獨通過第二蝕刻工藝(相當於第二蝕刻掩膜)圖案化。然而，在一些實施例中，通道層104和第二導電層105的材料相容性可以通過一種蝕刻掩膜一同蝕刻形成通道層104和第二導電層 105。對蝕刻掩膜需求的減少可很大程度上降低工藝複雜性和製造成本。再如，半導體材料IGZO和透明材料IZO可以分別用作通道層104的材料和第二導電層105材料，以利於利用他們類似的蝕刻特性。
圖5D是多層結構的第二導電層105(如第二導電層105第一子層105-1的沉積)初始沉積的橫剖面。在該特定工藝中，第一子層105-1通過沉積法如物理氣相法(如PVD，PEPVD)沉積在通道層104之上。在一些實施例中，第一子層105-1主要包含一種以上透明氧化物導電(TCO)材料，比如銦錫氧化物(ITO)、銦鋅氧化物(IZO)、鎵鋅氧化物(GZO)、鋁鋅氧化物(AZO)和其它合適的組合中的至少一種構成。第一子層105-1可以提供為通道層(如材質為IGZO)和後續設在第一子層105-1上面的導電材料(如材質為Cu)之間的歐姆接觸緩衝面，以此提高子層介面的電性能(如減少介面的電阻)。
圖5D表示是第一子層105-1的一種選擇性的處理方法。如前述，第二導電層105可包含多層部分，第二子層105-2(MCL)(圖正中)形成在第一子層105-1(BBL)之上。第二子層105-2和第一子層105-1均主要由導電材料構成，但二者的電性能可能有所不同。例如，在該例中，第一子層105-1主要包含TCO，第二子層105-2主要含金屬材料(如Cu)。為了進一步提高第一子層105-1與第二子層105-2之間的電性能，一種選擇性的處理方法為在沉積第二子層105-2(MCL)之前在第一子層中添加額外的氫(H)。額外的氫可通過氨氣等離子處理、氫氣退火工藝和/或其他合適的方法添加於第一子層中。
經測量(比如採用四探針電阻率測量法)，對比一個沒有經過氫化處理的子層(其氫含量大約為1021cm-3)，處理後的第一子層105-1的氫含量應增加20%或以上。第一子層105-1氫含量的增加使薄膜結構的電荷密度增加，以此提高不同材料的子層介面之間的電性能(比如減少電阻)。在 一些實施例中，氫化處理過的第一子層105-1可以使導電率增加10%或以上)。
如前述，第二導電層105使用合適的材料可以減少製造成本。例如，使用易於濕法蝕刻的材料(如IZO/Cu/IZO)可降低對昂貴製造設備需求(如幹法蝕刻設備)和/或節約製造時間。
圖5E是第二導電層105的其餘子層(如第二子層105-2，第三子層105-3)的剖面示意圖。該圖表示第二、第三子層的第二種可選處理方法。在所示工藝中，第二子層105-2與第三子層105-3分別依次設置在第一子層105-1上。每個第二子層105-2(MCL)和第三子層105-3(TCL)可由合適的沉積技術形成，比如物理氣相沉積法(如PVD，PEPVD)。第二子層主要由導電性好的材料構成，比如金屬或金屬合金。在一些實施例中，第二子層包含鋁、銅、錳、鉬、和鎢材料中的至少一種。另一方面，在一些實施例中，第三子層包含透明導電氧化物材料，如銦錫氧化物(ITO)、銦鋅氧化物(IZO)、鎵鋅氧化物(GZO)、鋁鋅氧化物(AZO)和其它合適的氧化物中的至少一種。第三子層與第一子層的材料相同但組分配比不同的材料構成。
更多的導電元件(如傳導線/通道)可以設在薄膜電晶體陣列基板(TFT元件100)中的第三子層105-3上建立通訊連接路徑並連接第三子層105-3。因此，為了進一步提高第三子層105-3材料和後續導電元件表面的電性能，第二種選擇性的處理方法可以以相似的手段，即在第三子層105-3(TCL)以引入額外的氫(H)。如上所述，相比沒有任何處理第三子層105-3，經氫化處理的第三子層105-3氫含量可增加20%以上的的氫含量。第三子層105-3氫含量的增加使薄膜結構的電子集中量增加，以此提高不同材料的子層介面之間的電性能(比如減少電阻)。在一些實施例中，氫化處理過的第三子層105-3可以使導電率增加10%或以上。
圖5F為第二導電層105圖案化形成源極1051和汲極1052的剖面示意圖。在本實施例工序中，第二導電層105層通過圖案化形成在裝置閘極區(閘極102)上電分離的源極1051和汲極1052。第二導電層105的圖案化可以由合適的蝕刻工藝實現(比如濕法蝕刻)，以在第二導電層105上形成凹槽106，以將第二導電層105上的電分離成兩部分，即裝置的源極1051和汲極1052。如前所述，第二導電層105中不同元素含量的比例會影響其凹槽106側壁的蝕刻。比如，對第一子層105-1和第三子層105-3成分比例的改變(比如它們之間不同的比例的成分比例)是TFT元件100形成理想凹槽106側壁的重要因素。
在本實施例工序中，每個第一子層105-1和第三子層105-3可由含銦(In)和鋅(Zn)的氧化物組成。此外，第一子層105-1的銦原子個數占銦鋅原子個數總量的比重與鋅原子個數占銦鋅原子個數總量的比重之比大於第三子層105-3的銦原子個數占銦鋅原子個數總量的比重與鋅原子個數占銦鋅原子個數總量的比重之比。如前述，第三子層105-3與第一子層105-1不同的銦鋅比有利於在蝕刻第二導電層105上的凹槽106時得到合適的凹槽輪廓。此外，銦鋅比的差異大於臨界值可以確保合適的蝕刻剖面的形成。如該例中，第一子層105-1和第三子層105-3之間大於或等於20%的銦鋅比利於在第二導電層105形成合適的蝕刻凹槽。在一些實施例中，第二導電層105中凹槽側壁應當形成與通道層104表面呈40度~85度的夾角。
圖5F所示，表示了一個形成於源極1051和汲極1052之間的凹槽106，凹槽106在第三子層105-3的寬度大於該凹槽106在第一子層105-1的寬度，凹槽側壁平整且傾斜。需要指出的是，由於不同焦距的放大，很難確定精確的線性蝕刻面(如直線側面剖面固定不變的斜率)。然而，如前述，在第二導電層105中對於材料成分的適當改變能夠在第二導電層105的表面形成大 致一致的斜率(如保持一個沒有突出和/或者咬邊這些中斷的大致連續傾斜的側面)。
同樣的，現實情況中，一個固定的側壁與通道層104的夾角不容易精確形成。然而，現實情況中側壁與通道層104的夾角大致上有規律且不斷開(如沒有突起和/或咬邊的形成)，側壁與通道層104的夾角會取一個平均值，如基底101和線性的凹槽側壁形成了第二子層105-2的凹槽側壁的上角和下角(如相當於第二子層105-2的低點和高點)。此外，在一些情況中，可採用其他決定側壁與通道層104的夾角的方法。
如前述，在一些實施例中，第二導電層105可包含一個或者多個附加子層105-4。例如，一個附加子層105-4(圖未示)可以設在第一子層(BBL)105-1和第二子層(MCL)105-2之間。附加子層105-4可以包括含銦和鋅的金屬氧化物，其銦鋅比大於第三子層105-3(TCL)的銦鋅比(小於第一子層105-1的銦鋅比)。附加子層105-4以更高的銦原子個數占銦鋅原子個數總量的比重插入在第一子層105-1下面可保持第二導電層105的蝕刻特性，因此，可進一步提高第二導電層105和通道層104接觸面的電性能。在一些實施例中，可能有多於一個的附加子層105-4在第一子層105-1上，靠近第一子層105-1的附加子層的銦原子個數占銦鋅原子個數總量的比重會比遠離第一子層105-1的附加子層105-4的銦鋅含量要高。
圖5G是沉積在薄膜電晶體陣列基板(TFT元件100)的第二導電層105的源極105-a/汲極105-b上的鈍化層的剖面示意圖。比如，一層或者多層鈍化層107可設在第二導電層105層、凹槽側壁以及通道層的上表面上，鈍化層107可以保護TFT元件100面受後續製造工序的傷害。此外，特定的通道材料(如IGZO)對周圍的條件很敏感(如氧氣、水分)。絕緣的且足夠厚的鈍化層設在TFT元件100上以保護脆弱的裝置結構免受潛在的環境傷害。 在一些實施例中，鈍化層107可以運用一種或者多種沉積手段(比如化學沉積手段如CVD/PECVD/MOCVD)形成在TFT元件100的表面上。由於鈍化層107形成後，該薄膜電晶體陣列基板(TFT元件100)還可進行退火工序以對通道層進行活化。
在一些實施例中，在鈍化層107沉積的過程中，薄膜電晶體陣列基板(TFT元件100)可在暴露的區域內形成側副層108(如圖6A~6C和圖8A~8B)。例如，鈍化層可以通過PECVD沉積，即一種在大型生產中運用的能量強化薄膜沉積法。然而在沉積過程中，高能等離子可能會在薄膜電晶體陣列基板的暴露區域引起化學反應，導致側副層108的形成。在一些實施例中，第二導電層105的第二子層105-2中的金屬材料(如銅)有高導電性(化學性質活躍)，在鈍化處理過程中，高能等離子可能促使蝕刻側面的金屬(如銅)材料表面區域形成金屬氧化物(如氧化銅)側副層。在某些情況下，側副層108的形成是必然的，移除這些側副層108會增加工藝的複雜性並增加成本。
圖6A~6C是不同實施例中蝕刻側面微觀示意圖。圖6A為一實施例的第二導電層105的凹槽區域的掃描電鏡圖。如圖6A所示，側副層108的厚度小幅不均出現波動。此外，可被觀察到的是，側副層108的下部分接近通道層104處厚度明顯較大。
圖6B為一實施例的第二導電層105凹槽區域的透射電鏡圖。參照一致性，對側副層108厚度的定義可通過側面測量法，即側副層108的膜厚通常沿基底101的主表面的主要平行方向測量(未展示)。如圖6B，表示不理想的結果下的側副層108。例如，側副層108的不同區域厚度不同，尤其是其下部分(接近通道層104處)的厚度較大。此外，整個側副層108的厚度 看起來相對較大(如大於600埃)。側副層108的較厚的下部分向下延伸並接觸通道層104會對通道層104造成影響。
圖6C是另一實施例中第二導電層105凹槽區域的透射電鏡圖。圖6C表示第二導電層105凹槽表面的較理想的側副層108。該圖中，側副層108的厚度較均勻。然而，整個側副層108的厚度仍相對較大(如接近600埃)，且其下部分仍在第二子層105-2的向下延伸並接觸通道層。
圖7A~7C是側副層108剖面示意圖。
圖7A為凹槽側壁表面過度生成厚的且向下延伸到通道層104的側副層108的剖面示意圖。相比之下，圖7B為覆蓋在凹槽側壁上生成厚度更薄且未延伸到通道層104的側副層108的剖面示意圖。在每個實施例中，薄膜電晶體陣列基板的多層結構的第二導電層105覆蓋著兩層鈍化層107。內部的鈍化層107主要包含氧化矽絕緣材料，外部的鈍化層107主要包含氮化矽材料。同時，實施例中用銅作為導電性第二子層105-2。因此，側副層108主要包含氧化銅。
在通道啟動/退火過程中，氮化矽將在氫原子以特定的控制方式通過內部氧化矽層向下擴散至通道層104的時候作為氫貯存器。如圖7B所示，細窄的側副層108可允許氫擴散通道在內部鈍化層107通過(如圖中向下箭頭所示)。然而，如圖7A所示，如果存在一個厚的且過度延伸的側副層108(氧化銅)，具有滲透性的氧化銅可形成阻力更小的傳播通道(如箭頭所示)，使氫在傳播通道之中更容易遷移，結果將對薄膜電晶體陣列基板的電性能產生不利的影響。值得注意的是，多層結構的第二導電層105的第一子層105-1的咬邊結構將會加重上述問題，因為蝕刻側面的咬邊結構使側副層108更容易向下進一步延伸至通道區域。
圖7C為不同厚度側副層108的臨界電壓特性。相比圖7B中厚度較薄的向下延伸較短的側副層108，厚的且過度延伸的側副層108(圖7A所示)會使氫過度地擴散至通道層的某些區域，導致薄膜電晶體陣列基板的臨界電壓向左移動(比如臨界電壓的減小)。臨界電壓的減小可能導致通道區域更高電流洩露，從而對裝置的性能/可靠性產生不利的影響。
在鈍化層沉積過程中時調整沉積工藝的條件(比如圖5G所示)可在不需要增加製造複雜性和/或其他額外的成本的前提下優化側副層108。對工藝條件的正確調整更利於實現相對穩定且較窄的側副層108(如依據整個層的厚度、均勻度和垂直延伸度)。例如，在PECVD過程中初始工藝條件對側副層108的初步生成中具有重要意義。在一些實施例中，較低的初始壓力可以在PECVD加工過程中運用以減少在多層結構的第二導電層105蝕刻剖面暴露區域的化學反應速率。同樣地，在一些實施例中，PECVD加工初始階段的輸出功率可調整為與鈍化層107(如氧化矽材料)的厚度相符合的輸出功率。在一些實施例中，PECVD工藝的初始功率密度可在一個特定的時間內設為較低的等級，直到對鈍化層107的處理達到第一平均厚度。一個較低的初始輸出功率在鈍化工藝過程中的設置，有利於減少對凹槽表面的等離子傷害及側副層108的形成速率。在一些實施例中，在薄膜電晶體陣列基板的凹槽表面，首先在第一道工序(具有低加工參數)形成由氧化矽材料形成的適形的第一鈍化層，隨後的一個或者多個設置了較高參數值加工條件加快了整個製造的效率。在一些情景中(當側副層108大致穩定且窄)，側副層108可以在評估多層傳導結構(如第二導電層105)的性能(例如幾何特徵，比如凹槽側面傾斜角度和其它剖面特性的測定)時被忽略使裝置功能的鑒定變得容易。
圖8A~8B是一些實施例中導體裝置剖面示意圖。
圖8A是一個相對窄的側副層108剖面示意圖，該側副層108通過合適的工藝調整控制側副層108不與通道層104接觸。例如，側副層108與通道層104相間隔。因此，側副層108不會與第二導電層105的第一子層105-1的低層邊界接觸。在一些實施例中，工藝條件的適當調整能夠使側副層108的向下延伸範圍(最低可視端)保持在第一子層105-1厚度的至少一半(即，垂直分離高度h1大於第一子層105-1的垂直厚度h2的1/2)。在本案中，第一子層105-1的厚度可以在第二導電層105的凹槽側壁被測量。然而，在一些實施例中，第一子層105-1的厚度不均，第一子層105-1的平均膜厚可以作為側副層108垂直延伸範圍的參照。
如圖8B，表示大致穩定的側副層108剖面示意圖，其通過適當的工藝調整實現達到整個厚度更薄且均勻度更高。在一些實施例中，側副層108側厚度的均勻度由3個測量點決定，測量點分別為側副層108的第一側厚度(如t1)、第二側厚度(如t2)、第三側厚度(如t3)，測量點的平均值將表示側副層108的均勻度(即(t1+t2+t3)/3)。第一側厚度t1在第二子層105-2(大致為第三子層105-3與第二子層105-2的連接介面)位置處進行測量。第二側厚度t2取第二子層105-2的中間高度(即大致為第二子層105-2厚度的1/2處，第二子層105-2的厚度可通過局部或者平均值得到，如前述方法)位置處進行測量。第三側厚度t3由第二子層105-2的底層介面(大致為第一子層105-1與第二子層105-2的連接介面)位置處進行測量。在一些實施例中，對工藝條件的適當調整能夠使側副層108厚度的3點平均值維持在400埃。在另一些的實施例中，側副層108厚度的局部最大值將被穩定在400埃之內。
綜上所述，本發明確已符合發明專利之要件，爰依法提出專利申請。惟，以上所述者僅為本發明之較佳實施方式，本發明之範圍並不以上 述實施例為限，該舉凡熟悉本案技藝之人士爰依本發明之精神所作之等效修飾或變化，皆應涵蓋於以下申請專利範圍內。

Claims (20)

  1. 一種薄膜電晶體陣列基板的製備方法，其包括：提供一基底，在基底上形成通道層；在通道層上形成第一子層，所述第一子層至少部分垂直投影在所述通道層上，所述第一子層包含含銦、鋅的金屬氧化物材料，其銦原子與鋅原子的個數之比定義為第一銦鋅比；形成第二子層覆蓋於所述第一子層上，所述第二子層包含金屬材料；形成第三子層覆蓋於所述第二子層上，所述第三子層包含含銦、鋅的氧化物材料，其銦原子與鋅原子的個數之比定義為第二銦鋅比，所述第二銦鋅比小於所述第一銦鋅比，該第一子層、第二子層和第三子層共同構成了多層結構的第二導電層；蝕刻該第二導電層形成一貫穿該第一子層、第二子層、第三子層的凹槽，該凹槽使得第二導電層形成間隔設置的源極與汲極；形成鈍化層覆蓋在所述源極、所述汲極以及所述通道層之上，在鈍化層的形成過程中所述凹槽的側壁上形成一側副層夾設於所述第二導電層與鈍化層之間，該側副層主要包含第二子層所含金屬材料的氧化物。
  2. 如申請專利範圍第1項所述的薄膜電晶體陣列基板的製備方法，其中：所述第一子層的銦鋅比大於所述第三子層的銦鋅比，所述第一子層與所述第三子層的銦鋅比之差不小於20%。
  3. 如申請專利範圍第2項所述的薄膜電晶體陣列基板的製備方法，其中：所述蝕刻形成凹槽的步驟採用濕法蝕刻。
  4. 如申請專利範圍第2項所述的薄膜電晶體陣列基板的製備方法，其中：沿第三子層指向第一子層的方向，所述凹槽的尺寸逐漸變小。
  5. 如申請專利範圍第4項所述的薄膜電晶體陣列基板的製備方法，其中：所述鈍化層的形成採用化學蒸發沉積工藝。
  6. 如申請專利範圍第4項所述的薄膜電晶體陣列基板的製備方法，其中：所述側副層與通道層保持分離。
  7. 如申請專利範圍第6項所述的薄膜電晶體陣列基板的製備方法，其中：側副層的延伸範圍保持在第一子層的至少一半厚度之上。
  8. 如申請專利範圍第4項所述的薄膜電晶體陣列基板的製備方法，其中：側副層厚度的平均值不大於400埃。
  9. 如申請專利範圍第1項所述的薄膜電晶體陣列基板的製備方法，其中：進一步包含於所述通道層和所述第二子層之間形成至少一個附加子層，所述附加子層包含含有銦和鋅的金屬氧化物。
  10. 如申請專利範圍第9項所述的薄膜電晶體陣列基板的製備方法，其中：形成與所述通道層電連接的附加子層，所述與通道層電連接的附加子層的銦原子個數占銦鋅原子個數總量的比重高於所述第三子層和第一子層的銦原子個數占銦鋅原子個數總量的比重。
  11. 如申請專利範圍第2項所述的薄膜電晶體陣列基板的製備方法，其中薄膜電晶體陣列基板的製備方法，其中：所述第一子層的銦原子個數占銦鋅原子個數總量的比重與所述附加子層的銦原子個數占銦鋅原子個數總量的比重的比值大於1小於1.5。
  12. 一種薄膜電晶體陣列基板，包含：基底；形成在基底上的通道層；形成在通道層上的多層結構的第二導電層，其改良在於：所述多層結構的第二導電層包含：第一子層，其與位於通道層之上，所述第一子層包含導電性金屬銦、鋅的氧化物材料，其銦原子個數占銦鋅原子個數總量的比重與鋅原子個數占銦鋅原子個數總量的比重之比定義為第一銦鋅比；第二子層，所述第二子層覆蓋在所述第一子層上，所述第二子層包含金屬材料；第三子層，所述第三子層覆蓋在所述第二子層上，所述第三子層的材質為含銦、鋅的氧化物材料，其銦原子個數占銦鋅原子個數總量的比重與鋅原子個數占銦鋅原子個數總量的比重之比定義為第二銦鋅比，所述第二銦鋅比小於所述第一銦鋅比；該第二導電層上開設有凹槽貫穿所述第一子層、所述第二子層及所述第三子層，使第二導電層形成為間隔的源極和汲極；側副層，所述側副層形成於凹槽的側壁，主要包含第二子層所含金屬材料的氧化物。
  13. 如申請專利範圍第12項所述的薄膜電晶體陣列基板，其中：所述側副層與所述通道層分離。
  14. 如申請專利範圍第12項所述的薄膜電晶體陣列基板，其中：所述第一銦鋅比大於所述第二銦鋅比，所述第一銦鋅比和第二銦鋅比之差不小於20%。
  15. 如申請專利範圍第12項所述的薄膜電晶體陣列基板，其中：所述凹槽的側壁與所述通道層表面形成呈40度~85度的夾角。
  16. 如申請專利範圍第12項所述的薄膜電晶體陣列基板，其中：所述第一子層的第一銦鋅比的範圍為25%~80%。
  17. 如申請專利範圍第12項所述的薄膜電晶體陣列基板，其中：所述第三子層的第二銦鋅比的範圍為5%~40%。
  18. 如申請專利範圍第12項所述的薄膜電晶體陣列基板，其中：進一步包含一個附加子層位於所述通道層和所述第二子層之間，所述附加子層包含含銦、鋅的氧化物材料。
  19. 如申請專利範圍第18項所述的薄膜電晶體陣列基板，其中：包括與所述通道層電連接的所述附加子層，所述附加子層的銦原子個數占銦鋅原子個數總量的比重高於第三子層和第一子層的銦原子個數占銦鋅原子個數總量的比重。
  20. 如申請專利範圍第19項所述的薄膜電晶體陣列基板，其中：所述第一子層的銦原子個數占銦鋅原子個數總量的比重與所述附加子層的銦原子個數占銦鋅原子個數總量的比重的比值大於1小於1.5。
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