CN103904127A - 薄膜晶体管 - Google Patents
薄膜晶体管 Download PDFInfo
- Publication number
- CN103904127A CN103904127A CN201210573729.9A CN201210573729A CN103904127A CN 103904127 A CN103904127 A CN 103904127A CN 201210573729 A CN201210573729 A CN 201210573729A CN 103904127 A CN103904127 A CN 103904127A
- Authority
- CN
- China
- Prior art keywords
- thin film
- layer
- film transistor
- gas barrier
- barrier layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/113—Isolations within a component, i.e. internal isolations
- H10D62/115—Dielectric isolations, e.g. air gaps
Landscapes
- Thin Film Transistor (AREA)
Abstract
一种薄膜晶体管,包括栅极、沟道层、位于栅极和沟道层之间的栅绝缘层以及位于沟道层相对的两侧并分别与沟道层相接触的源极和漏极,该沟道层的至少一侧表面上形成有有机阻气层。该种薄膜晶体管的有机阻气层能够保护沟道层不受外部环境的影响同时也不影响薄膜晶体管的电学性能。
Description
技术领域
本发明涉及一种薄膜晶体管。
背景技术
随着工艺技术的进步,薄膜晶体管已被大量应用在显示器之中,以适应显示器的薄型化和小型化等需求。薄膜晶体管一般包括栅极、漏极、源极以及沟道层等组成部分,其通过控制栅极的电压来改变沟道层的导电性,使源极和漏极之间形成导通或者截止的状态。
金属氧化物半导体层,如氧化铟镓锌(Indium Gallium Zinc Oxide, IGZO)层,通常被用作薄膜晶体管的沟道层,但因金属氧化物半导体层易受外部环境的温度、氧含量、水汽、光照等环境因素影响,因此,需要使用无机氧化物或者无机氮化物,如SiO2、Al2O3、SiON或SiOx等,来作为保护层或者蚀刻保护层。但是,该类氧化物或者氮化物保护层需要使用等离子体增强化学气相沉积(Plasma-enhanced chemical vapor deposition ,PECVD)或者溅射镀膜(Sputter)来形成,而该制程中的等离子容易造成氧化物半导体材料层产生损害,使得氧化物半导体材料层劣化,造成薄膜晶体管容易产生漏电流,甚至使得薄膜晶体管的阈值电压、电流开关比、亚阈值摆幅(Sub-threshold swing)等电学性能参数的劣化。
发明内容
有鉴于此,有必要提供一种能够保护沟道层不受外部环境的影响同时也不影响薄膜晶体管的电学性能的薄膜晶体管。
一种薄膜晶体管,包括栅极、沟道层、位于栅极和沟道层之间的栅绝缘层以及位于沟道层相对的两侧并分别与沟道层相接触的源极和漏极,该沟道层的至少一侧表面上形成有有机阻气层。
在本发明提供的薄膜晶体管中,由于该有机阻气层能够阻挡空气分子接触沟道层,从而可以避免薄膜晶体管所处环境中的氧分子损坏沟道层,由于该有机阻气层能够采用化学气相沉积或者溶液制程来制成,避免了采用等离子沉积时的等离子损坏由氧化物半导体材料制成的沟道层,从而减少对薄膜晶体管漏电流、阈值电压、电流开关比、亚阈值摆幅等电学性能参数的影响,保证薄膜晶体管的品质。
附图说明
图1是本发明第一实施例提供的薄膜晶体管的结构示意图。
图2是本发明第二实施例提供的薄膜晶体管的结构示意图。
图3是本发明第三实施例提供的薄膜晶体管的结构示意图。
图4是本发明第四实施例提供的薄膜晶体管的结构示意图。
图5是本发明第五实施例提供的薄膜晶体管的结构示意图。
图6是本发明第六实施例提供的薄膜晶体管的结构示意图。
主要元件符号说明
| 薄膜晶体管 | 10、20、30、40、50、60 |
| 基板 | 11 |
| 有机阻气层 | 12 |
| 沟道层 | 13 |
| 源极 | 14 |
| 漏极 | 15 |
| 栅绝缘层 | 16 |
| 栅极 | 17 |
| 无机阻气层 | 18 |
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
请参见图1,本发明第一实施例提供的薄膜晶体管10包括基板11,有机阻气层12,沟道层13,源极14、漏极15、栅绝缘层16以及栅极17。
该基板11用于承载有机阻气层12。该基板11的制作材料可为玻璃、石英、硅晶片、聚碳酸酯、聚甲基丙烯酸甲酯或金属箔等。
该有机阻气层12设置在基板11的上表面。该有机阻气层12优选为具有疏水特性的层结构。该有机阻气层12所含成分至少包括硅、氮、氢、氧及碳中之一。本实施例中,该有机阻气层12的材质可为六甲基二硅氧烷(Hexamethyldisiloxane, C6H18OSi2)、六甲基二硅氮烷(Hexamethyldisilazane, C6H18NHSi2)、聚甲基丙烯酸甲酯(Polymethyl Methacrylate, PMMA)、环氧树脂(Epoxy)、聚碳酸酯(Polycarbonate, PC)或塑胶(Plastic)等。为了不影响薄膜晶体管的光学性能,该有机阻气层12的折射率大于或等于1.2。本实施例中,该有机阻气层12可通过化学气相沉积(Chemical Vapor Deposition, CVD)或者溶液制程(Solution Process),例如喷涂(Spray)、旋转涂敷(Spin Coating)、点胶(Dispensing)、喷墨(Ink Jet)等制程,形成在基板11上。
该沟道层13形成在有机阻气层12的上表面。该沟道层13可由氧化物半导体制成。优选的,该沟道层13为金属氧化物半导体层。当沟道层13为金属氧化物半导体层时,其包含的金属可选自铟(In)、镓(Ga)、锌(Zn)、锡(Sn)、铝(Al)、铅(Pb)、钼(Mo)、锰(Mn)、镁(Mg)、锗(Ge)及镉(Cd)中的至少一者。本实施例中,该沟道层13为氧化铟镓锌(IGZO)层。该沟道层13可为非晶性(amorphous)、多晶性(poly-crystal)或结晶性(crystal)结构。本实施中,该沟道层13可为包含有微结晶(microcrystal)的结构。
该源极14和漏极15设置在沟道层13的上表面,并位于沟道层13的相对的左右两侧。
该栅绝缘层16形成在沟道层13的上表面上,并局部覆盖源极14和漏极15。该栅绝缘层16的制作材料包括硅的氧化物SiOx,硅的氮化物SiNx或者是硅的氮氧化物SiONx,或是其他高介电常数的绝缘材料,如Ta2O5或HfO2。
该栅极17设置在栅绝缘层16的上表面上,并位于栅绝缘层16的上表面中央。该栅极17的制作材料可选自铜、铝、镍、镁、铬、钼、钨及其合金。
由于该有机阻气层12能够阻挡空气分子接触沟道层13,从而可以避免薄膜晶体管10所处环境中的氧分子损坏沟道层13。并且,该有机阻气层12优选为疏水层时,还可以阻挡外界水分接触并损坏沟道层13。此外,由于该有机阻气层12能够采用化学气相沉积或者溶液制程制成,避免了采用等离子沉积时的等离子损坏由氧化物半导体材料制程的沟道层13,从而减少对薄膜晶体管10漏电流、阈值电压、电流开关比、亚阈值摆幅(Sub-threshold swing)等电学性能参数的影响,保证薄膜晶体管10的品质。
参见图2,本发明第二实施例提供一种薄膜晶体管20,该薄膜晶体管20同样包括基板11,有机阻气层12,沟道层13,源极14、漏极15、栅绝缘层16以及栅极17。该薄膜晶体管20的结构与薄膜晶体管10大体相同,不同之处在于,薄膜晶体管20的有机阻气层12设置在沟道层13的上表面上,从而该有机阻气层12位于栅绝缘层16与沟道层13之间。
参见图3,本发明第三实施例提供一种薄膜晶体管30,该薄膜晶体管30同样包括基板11,有机阻气层12,沟道层13,源极14、漏极15、栅绝缘层16以及栅极17。该薄膜晶体管30的结构与薄膜晶体管10大体相同,不同之处在于,薄膜晶体管30包括有两个有机阻气层12,该两个有机阻气层12中的一者位于栅绝缘层16与沟道层13之间、另一者位于沟道层13和基板11之间。
参见图4,本发明第四实施例提供一种薄膜晶体管40,该薄膜晶体管40同样包括基板11、有机阻气层12,沟道层13,源极14、漏极15、栅绝缘层16以及栅极17。与前三个实施例不同的是,薄膜晶体管10、20、30为顶栅结构(top gate structure)的薄膜晶体管,而薄膜晶体管40为底栅结构(bottom gate structure)的薄膜晶体管。
薄膜晶体管40的栅极17设置在基板11上表面的中央位置,栅绝缘层16同样设置在基板11的上表面并覆盖栅极17,一层有机阻气层12叠设在栅绝缘层16上,沟道层13叠设在有机阻气层12上,又一层有机阻气层12叠设在沟道层13上,源极14、漏极15叠设在沟道层13上并位于沟道层13的相对的左右两侧,并且该源极14、漏极15局部覆盖叠设在沟道层13上有机阻气层12。
可以理解的,前述实施例中薄膜晶体管10、20、30、40的有机阻气层12也可以搭配无机阻气层使用,以共同保护薄膜晶体管10、20、30、40的沟道层13。在搭配使用无机阻气层时,该无机阻气层可以被设置成为将前述实施例中的有机阻气层12夹设在中间的上下双层结构,也可以被设置成为与沟道层共同将有机阻气层12夹设在中间的单层结构。
参见图5,本发明第五实施例提供一种采用无机阻气层18的薄膜晶体管50。该薄膜晶体管50的结构与第三实施例提供的薄膜晶体管30类似,不同之处在于,该薄膜晶体管50采用了三层无机阻气层18,其中两层无机阻气层18均被夹设在基板11和沟道层13之间、并且该两层无机阻气层18将临近基板11的有机阻气层12夹设在中间,另外一层无机阻气层18形成在临近栅绝缘层16的有机阻气层12和该栅绝缘层16之间。
参见图6,本发明第六实施例提供另一种采用无机阻气层18的薄膜晶体管60。该薄膜晶体管60的结构与第四实施例提供的薄膜晶体管30类似,不同之处在于,该薄膜晶体管60采用了三层无机阻气层18,其中两层无机阻气层18均被夹设在栅绝缘层16和沟道层13之间、并且该两层无机阻气层18将临近栅极的有机阻气层12夹设在中间,另外一层无机阻气层18形成在远离栅绝缘层16的有机阻气层12上表面上、并且与沟道层13共同将该远离栅绝缘层16的有机阻气层12夹设在中间。
前述无机阻气层18的材质可为氧化物、氮化物或氮氧化物。本实施例中,该无机阻气层18选自硅的氧化物(SiOx)、硅的氮化物(SiNx)、硅的氮氧化物(SiON)以及铝的氧化物(AlOx)。
可以理解的是,对于本领域的普通技术人员来说,可以根据本发明的技术构思做出其它各种像应的改变与变形,而所有这些改变与变形都应属于本发明权利要求的保护范围。
Claims (26)
1.一种薄膜晶体管,包括栅极、沟道层、位于栅极和沟道层之间的栅绝缘层以及位于沟道层相对的两侧并分别与沟道层相接触的源极和漏极,其特征在于:该沟道层的至少一侧表面上形成有有机阻气层。
2.如权利要求1所述的薄膜晶体管,其特征在于,所述有机阻气层为疏水层。
3.如权利要求2所述的薄膜晶体管,其特征在于,所述有机阻气层的材质为六甲基二硅氧烷、六甲基二硅氮烷、聚甲基丙烯酸甲酯、环氧树脂、聚碳酸酯或塑胶。
4.如权利要求2所述的薄膜晶体管,其特征在于,所述有机阻气层所含成分至少包括硅、氮、氢、氧及碳中之一。
5.如权利要求2所述的薄膜晶体管,其特征在于,所述有机阻气层的折射率大于或等于1.2。
6.如权利要求1所述的薄膜晶体管,其特征在于,所述沟道层设置在基板上,该栅绝缘层与基板分别位于沟道层的上下两侧,该薄膜晶体管包括一个有机阻气层,且该有机阻气层位于沟道层和基板之间。
7.如权利要求6所述的薄膜晶体管,其特征在于,该有机阻气层和基板之间设置有无机阻气层。
8.如权利要求7所述的薄膜晶体管,其特征在于,该有机阻气层和沟道层之间还设置有无机阻气层。
9.如权利要求1所述的薄膜晶体管,其特征在于,所述沟道层设置在基板上,该栅绝缘层与基板分别位于沟道层的上下两侧,该薄膜晶体管包括一个有机阻气层,且该有机阻气层位于栅绝缘层与沟道层之间。
10.如权利要求9所述的薄膜晶体管,其特征在于,该有机阻气层和栅绝缘层之间设置有无机阻气层。
11.如权利要求10所述的薄膜晶体管,其特征在于,该有机阻气层和沟道层之间还设置有无机阻气层。
12.如权利要求1所述的薄膜晶体管,其特征在于,所述沟道层设置在基板上,该栅绝缘层与基板分别位于沟道层的上下两侧,该薄膜晶体管包括两个有机阻气层,该两个有机阻气层分别位于沟道层和基板之间、以及沟道层和栅绝缘层之间。
13.如权利要求12所述的薄膜晶体管,其特征在于,邻近栅绝缘层的有机阻气层和该栅绝缘层之间设置有无机阻气层,邻近基板的有机阻气层的上下两侧均设置有无机阻气层。
14.如权利要求1所述的薄膜晶体管,其特征在于,所述栅绝缘层设置在基板上,该沟道层位于栅绝缘层的上侧,该基板位于栅绝缘层的下侧,该薄膜晶体管包括两个有机阻气层,该两个有机阻气层分别位于沟道层和栅绝缘层之间、以及远离栅绝缘层的沟道层的上表面上。
15.如权利要求14所述的薄膜晶体管,其特征在于,位于沟道层和栅绝缘层之间的有机阻气层上下两侧均设置有无机阻气层,远离栅绝缘层的有机阻气层上表面设置有无机阻气层。
16.如权利要求1所述的薄膜晶体管,其特征在于,所述沟道层为氧化物半导体层。
17.如权利要求16所述的薄膜晶体管,其特征在于,所述沟道层为金属氧化物半导体层,该金属氧化物半导体层所含金属选自铟、镓、锌、锡、铝、铅、钼、锰、镁、锗及镉中的至少一者。
18.如权利要求1所述的薄膜晶体管,其特征在于,所述沟道层为非晶性、多晶性或结晶性结构。
19.如权利要求18所述的薄膜晶体管,其特征在于,所述沟道层具有微结晶结构。
20.如权利要求1所述的薄膜晶体管,其特征在于,该薄膜晶体管为顶栅结构或底栅结构薄膜晶体管。
21.如权利要求1所述的薄膜晶体管,其特征在于,该薄膜晶体管为共面结构或反共面薄膜晶体管。
22.如权利要求1所述的薄膜晶体管,其特征在于,该薄膜晶体管为交错型或反交错型薄膜晶体管。
23.如权利要求1所述的薄膜晶体管,其特征在于,该有机阻气层由化学气相沉积或溶液制程形成。
24.如权利要求23所述的薄膜晶体管,其特征在于,该有机阻气层由喷涂、旋转涂敷、点胶或喷墨形成。
25.如权利要求7、8、10、11、13或15所述的薄膜晶体管,其特征在于,该无机阻气层的材质为氧化物、氮化物或氮氧化物。
26.如权利要求25所述的薄膜晶体管,其特征在于,该无机阻气层的材质选自硅的氧化物、硅的氮化物、硅的氮氧化物以及铝的氧化物。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210573729.9A CN103904127A (zh) | 2012-12-26 | 2012-12-26 | 薄膜晶体管 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210573729.9A CN103904127A (zh) | 2012-12-26 | 2012-12-26 | 薄膜晶体管 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN103904127A true CN103904127A (zh) | 2014-07-02 |
Family
ID=50995366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210573729.9A Pending CN103904127A (zh) | 2012-12-26 | 2012-12-26 | 薄膜晶体管 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103904127A (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109073942A (zh) * | 2016-01-14 | 2018-12-21 | 鸿富锦精密工业(深圳)有限公司 | 薄膜晶体管阵列面板 |
| CN109301067A (zh) * | 2018-08-01 | 2019-02-01 | 华南师范大学 | 一种六甲基二硅氮烷修饰有机薄膜晶体管及其制备方法 |
| WO2019134535A1 (zh) * | 2018-01-05 | 2019-07-11 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制造方法、阵列基板、显示面板 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006285045A (ja) * | 2005-04-01 | 2006-10-19 | Seiko Epson Corp | 電気光学装置用基板、電気光学装置、電子機器、及び電気光学装置用基板の製造方法 |
| CN101728339A (zh) * | 2008-10-10 | 2010-06-09 | 富士胶片株式会社 | 密封器件 |
| CN102646676A (zh) * | 2011-11-03 | 2012-08-22 | 京东方科技集团股份有限公司 | 一种tft阵列基板 |
-
2012
- 2012-12-26 CN CN201210573729.9A patent/CN103904127A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006285045A (ja) * | 2005-04-01 | 2006-10-19 | Seiko Epson Corp | 電気光学装置用基板、電気光学装置、電子機器、及び電気光学装置用基板の製造方法 |
| CN101728339A (zh) * | 2008-10-10 | 2010-06-09 | 富士胶片株式会社 | 密封器件 |
| CN102646676A (zh) * | 2011-11-03 | 2012-08-22 | 京东方科技集团股份有限公司 | 一种tft阵列基板 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109073942A (zh) * | 2016-01-14 | 2018-12-21 | 鸿富锦精密工业(深圳)有限公司 | 薄膜晶体管阵列面板 |
| WO2019134535A1 (zh) * | 2018-01-05 | 2019-07-11 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制造方法、阵列基板、显示面板 |
| CN110010695A (zh) * | 2018-01-05 | 2019-07-12 | 京东方科技集团股份有限公司 | 薄膜晶体管、阵列基板及其制造方法、显示面板 |
| US11233154B2 (en) | 2018-01-05 | 2022-01-25 | Beijing Boe Display Technology Co., Ltd. | Thin film transistor and manufacturing method thereof, array substrate, and display panel |
| CN109301067A (zh) * | 2018-08-01 | 2019-02-01 | 华南师范大学 | 一种六甲基二硅氮烷修饰有机薄膜晶体管及其制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102209583B1 (ko) | 반도체 장치 | |
| KR101413655B1 (ko) | 산화물 반도체 박막 트랜지스터의 제조 방법 | |
| JP5213422B2 (ja) | 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置 | |
| KR102128369B1 (ko) | 반도체 장치 | |
| TWI478355B (zh) | 薄膜電晶體 | |
| JP5496745B2 (ja) | 薄膜電界効果型トランジスタおよびその製造方法 | |
| EP2348531B1 (en) | Thin film transistor and method of manufacturing the same | |
| US9184181B2 (en) | Display substrate including a thin film transistor and method of manufacturing the same | |
| JP4873528B2 (ja) | 薄膜トランジスタの製造方法 | |
| US20120181533A1 (en) | Thin film transistor array panel | |
| CN103140920A (zh) | 薄膜晶体管、其制造方法以及装备有该薄膜晶体管的图像显示装置 | |
| KR20150025621A (ko) | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 | |
| US20150171221A1 (en) | Thin film transistor and display device | |
| US20140110702A1 (en) | Oxide Thin Film Transistor And Method For Manufacturing The Same, Array Substrate, And Display Apparatus | |
| KR20150038352A (ko) | 박막 트랜지스터 및 표시 장치 | |
| KR20100030068A (ko) | 박막 트랜지스터 표시판 및 이의 제조 방법 | |
| JP2010123913A (ja) | 薄膜トランジスタ及びその製造方法 | |
| US9484362B2 (en) | Display substrate and method of manufacturing a display substrate | |
| JP7803224B2 (ja) | 薄膜トランジスタ、および、薄膜トランジスタの製造方法 | |
| KR20140003893A (ko) | 질산화물 채널층을 구비한 트랜지스터 및 그 제조방법 | |
| CN112018168A (zh) | 氧化物半导体薄膜、薄膜晶体管及溅镀靶材 | |
| US9508544B2 (en) | Semiconductor device and method for manufacturing same | |
| TW201427025A (zh) | 薄膜電晶體 | |
| JP7632096B2 (ja) | 薄膜トランジスタ、および薄膜トランジスタの製造方法 | |
| US8987739B2 (en) | Semiconductor device and manufacturing method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20140702 |
|
| WD01 | Invention patent application deemed withdrawn after publication |