TWI625991B - 電路板結構與其製造方法 - Google Patents
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Abstract
本發明提供一種電路板結構與其製造方法。電路板結構包括：一基板；一介電層，形成於該基板之上；一第一線路層，形成於該介電層之中，其中該第一線路層具有一上寬下窄的結構；一導電襯層，形成於該第一線路層之上；以及一第二線路層，形成於該導電襯層之上，其中該第二線路層藉由該導電襯層電性連接至該第一線路層。
Description
本發明係有關於一種電路板結構，且特別有關於一種具有導電結構之電路板結構。
在新一代的電子產品中，不斷地追求輕薄短小，使得積體電路(Intergrated Circuit,IC)朝高密度發展，因此，印刷電路板(Printed Circuit Board,PCB)也隨之對應進行微小化設計，使電性連接線路的配置更加地密集化。
目前製作印刷電路板之技術上主要由多層圖案化導電層(patterned conductive layer)及多層介電層(dielectric layer)所交替疊合而成，並利用內部線路結構達成電性連接。而目前高密度佈線之電路板大多以增層法(build up)來進行製作。
內部線路結構可包括導電連接結構與內部線路層，其中內部線路層電性連接導電連接結構，而導電連接結構例如是導電通孔結構(conductive through hole structure)或導電埋孔結構(conductive buried hole structure)或導電盲孔結構(conductive blind hole structure)。在製作導電連接結構時，可能需要先對導電材料進行粗化製程處理，但是粗化製程可能導致導電材料被過度移除，而無法達到良好的電件連接效果，因
此，業界亟需對基板之導電連接結構加以改良。
本發明提供一種電路板結構，包括：一基板；一介電層，形成於該基板之上；一第一線路層，形成於該介電層之中，其中該第一線路層具有一上寬下窄的結構；一導電襯層，形成於該第一線路層之上；以及一第二線路層，形成於該導電襯層之上，其中該第二線路層藉由該導電襯層電性連接至該第一線路層。
本發明亦提供一種電路板結構之製造方法，包括以下步驟：提供一基板；形成一介電層於該基板之上；移除該介電層之一部份，以於該介電層之中形成一溝槽；填充一導電材料於該溝槽之中與之上；移除該導電材料之一部份，以露出該溝槽之上部分並形成一第一線路層；形成一導電襯層於該溝槽之中與該介電層之上；以及形成一第二線路層於該導電襯層之上。
10‧‧‧中心區
20‧‧‧周邊區
12‧‧‧導電圖案疏離區
14‧‧‧導電圖案密集區
102‧‧‧基板
104、104’‧‧‧導電層
106‧‧‧介電層
107‧‧‧溝槽
107a‧‧‧溝槽之上部份
108‧‧‧導電材料
110‧‧‧第一線路層
120‧‧‧導電襯層
122‧‧‧光阻
130‧‧‧第二線路層
140‧‧‧導通孔
W1‧‧‧頂面寬度
W2‧‧‧底面寬度
D1‧‧‧第一深度
D2‧‧‧第二深度
H1‧‧‧高度
T1‧‧‧第一厚度
T2‧‧‧第二厚度
根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，圖式並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。
第1A-1J圖顯示依據本發明之一些實施例之形成電路板結構於各個製程階段之剖面圖。
第2A圖顯示依據本發明之一些實施例之電路板結構之俯視圖。
第2B圖顯示依據本發明之一些實施例之電路板結構之俯視圖。
以下的發明內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的發明內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本發明書敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下發明書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
下文描述實施例的各種變化。藉由各種視圖與所繪示之實施例，類似的元件標號用於標示類似的元件。應可理解的是，額外的操作步驟可實施於所述方法之前、之間或之後，且在所述方法的其他實施例中，可以取代或省略部分的操作步驟。
本發明提供電路板結構與其製造方法之各種實施例。第1A-1J圖顯示依據本發明之一些實施例之形成電路板結構於各個製程階段之剖面圖。第2A圖顯示依據本發明之一些實施例之電路板結構之俯視圖。第1A圖為沿著第2A圖之AA’剖線而得之剖面圖。此處須注意的是，該些圖式均為簡化之示意
圖，以強調本發明之特徵，因此圖中之元件尺寸並非完全依實際比例繪製。且本發明之實施例也可能包含圖中未顯示之元件。
請參見第1A圖與第2A圖，提供基板102，基板102包括中心區10與周邊區20。中心區10為主要線路分佈區，而周邊區並未設置任何電路。中心區10包括導電圖案疏離區12與導電圖案密集區14，導電層104形成於基板102之上且位於導電圖案疏離區12，而導電層104’形成於基板102之上且位於導電圖案密集區14。在導電圖案疏離區12之導電層104之數量少於在導電圖案密集區14之導電層104’的數量。亦即，導電圖案疏離區12之導電層104之密度小於在導電圖案密集區14之導電層104’的密度。當兩個區域的導電圖案密度不同時，當後續進行電鍍過程時，由於不同區域圖案密度會造成電流密度不同，將導致不同區域的導電材料厚度不均勻，進而影響線路結構之品質。
基板102之核心材質包括紙質酚醛樹脂(paper phenolic resin)、複合環氧樹脂(composite epoxy)、聚亞醯胺樹脂(polyimide resin)或玻璃纖維(glass fiber)雙面含浸上述材料。在一些實施例中，導電層104之材料由金屬組成，金屬例如包括銅(Cu)、鋁(Al)、鎳(Ni)、金(Cu)、上述之合金或上述之組合。
請參見第1B圖，形成介電層106於導電層104之上。介電層106之材料包括非感光性樹脂、環氧樹脂或光感應樹脂，而環氧樹脂例如為雙馬來亞醯胺-三氮雜苯樹脂
(bismaleimide triacine,BT)、ABF膜(ajinomoto build-up film)、聚苯醚(poly phenylene oxide,PPE)、聚四氟乙烯(polytetrafluorethylene,PTFE)或上述之組合。形成介電層106之方法包括化學氣相沉積法(chemical vapor deposition,CVD)、物理氣相沉積法(physical vapor deposition,PVD)、旋轉塗佈法(spin coating)或其他合適的製法。
請參見第1C圖，移除介電層106之一部份，以於介電層106之中形成溝槽107，並且暴露導電層104。形成溝槽107的製法包括機械鑽孔製程(mechanical drill process)、雷射鑽孔製程(laser drill process)或其他合適的製程。形成溝槽107之目的在於後續要填充導電材料於溝槽107中，以形成導通孔140(請參見1J圖)於導電層104之上，作為電性連接。
在一些實施例中，藉由雷射鑽孔製程(laser drilling process)形成溝槽107。使用雷射鑽孔製程之優點在於鑽孔的深度較容易精準控制，且鑽孔之材料應用範圍較廣，且容易製作較小之鑽孔孔徑，因此能獲得較佳的深寬比。
由於使用雷射鑽孔製程，因此溝槽107會具有上寬下窄之剖面輪廓，且具有傾斜之側壁。簡言之，溝槽107具有梯形剖面輪廓。溝槽107具有頂面寬度W1與底面寬度W2，頂面寬度W1大於底面寬度W2。溝槽107之深度定義為第一深度D1。在一些實施例中，深度(D1)比寬度(W1)之比例之範圍為約1至3。須注意的是，當溝槽107具有高深寬比時，會不利於導電材料之填充，有可能會導致填孔不完全而產生孔洞，而降低導通孔之導電性。為了避免填充高深寬比的溝槽107可能導致之缺
點，本發明於後續製程步驟中，藉由分段填充導電材料於溝槽107中，以降低填孔不完全之風險。
在一些實施例中，雷射鑽孔製程所使用的雷射例如為釹釔鋁石榴石(Nd：YAG)雷射。在一些其他實施例中，雷射鑽孔製程所使用的雷射例如為二氧化碳(CO2)雷射或UV雷射。雷射鑽孔製程中施加雷射的能量與時間，可根據介電層106之材質以及所欲形成溝槽107之厚度作適當的調整。於雷射鑽孔製程之後，進行去膠渣(desmear)步驟，用以去除雷射鑽孔所產生之膠渣。
請參見第1D圖，填充導電材料108於溝槽107之中與之上。在一些實施例中，導電材料108包括銅(Cu)、鋁(Al)、鎳(Ni)、金(Cu)或上述之組合。在一些實施例中，形成導電材料108之方法為全板電鍍法(panel plating)。
請另外參見第2B圖，第2B圖顯示依據本發明之一些實施例之導電材料108之俯視圖。
需注意的是，由於中心區10具有導電圖案疏離區12與導電圖案密集區14，若是對導電圖案疏離區12與導電圖案密集區14上的溝槽107分別進行導電材料之電鍍時，由於兩個區域之導電圖案密度不同，所產生之電流密度亦會不同，亦即電流分佈不均勻，而使整個基板(或稱為電路板)的溝槽107中之導電材料之厚度均勻性變差，將影響電路板結構的導電性。
為了提高導通孔內導電材料之厚度均勻性，本發明先進行全板電鍍(panel plating)，之後再移除不需要的部分金屬層，先確保在基板102每個區域中的導電層104之上的第一線
路層110(請參見第1E圖)具有實質相同的厚度，來防止在後續電鍍所形成之線路層厚度大小不一的情形，因此解決了導通孔中的導電材料厚度均勻性不佳的問題。
在一些實施例中，藉由全板電鍍法(panel plating)形成導電材料108的過程中，導電材料108係全部沉積於基板102之所有區域，包括中心區10的導電圖案疏離區12與導電圖案密集區14，因此能提高導電材料108(或是後續形成之第一線路層110)的厚度均勻性。在全板電鍍製程之後，導電材料108之上表面大致上是平整的。
請參見第1E圖，移除導電材料108之一部份，以露出溝槽107之上部份107a並形成第一線路層110。如此一來，第一線路層110電性連接至導電層104且直接接觸導電層104。在一些實施例中，藉由蝕刻製程(etching process)，例如濕式蝕刻製程，移除導電材料108之一部份。在一些實施例中，移除導電材料108之一部份之步驟亦可稱為回蝕刻製程(etching back process)。
如第1E圖所示，溝槽107之上部份107a的深度定義為第二深度D2。若第二深度D2太小時，將不利於後續導電襯層120以及第二線路層130(如第1I圖所示)之沉積，亦即蝕刻液不易填充到第二深度D2中，而導致後續材料無法填滿第二深度D2，此外有可能導電材料108仍留在介電層106之上，如此將影響後續導電襯層120之沉積，因此，蝕刻製程至少須將位於介電層106之上的導電材料108完全移除。若第二深度D2太大時，亦即第一線路層110之材料厚度太薄，由於後續會進行粗化製
程(如第1G圖所示)，粗化製程有可能過度移除導電襯層120，甚至可能移除部份之第一線路層110，而產生凹洞(void)於第一線路層110與導電層104之間。
經過蝕刻製程之後，剩餘的導電材料108殘留在溝槽107之下部份，以形成第一線路層110，其中第一線路層110具有第一高度H1。在一些實施例中，第一線路層110之第一高度(H1)比溝槽107之第一深度(D1)之比例範圍為約15%至約97%。若此比例小於15%時，表示第一線路層110之厚度太薄，當後續進行粗化製程時，粗化製程有可能過度移除第一線路層110導致曝露出部份導電層104，而產生不欲形成之凹洞(void)於第一線路層110與導電層104之間。當此比例大於97%時，表示第一線路層110之厚度太厚，而有可能導電材料108仍留在介電層106之上，如此將影響後續導電襯層120之沉積，因此，蝕刻製程至少須將位於介電層106之上的導電材料108完全移除。
由於溝槽107具有上寬下窄之剖面結構，填入溝槽107下部分之第一線路層110同樣具有上寬下窄之剖面結構，且由於第一線路層110係藉由全板電鍍法(panel plating)所形成，因此，在不同區域(例如在導電圖案疏離區12與導電圖案密集區14)的第一線路層110之厚度一致。亦即，藉由此方法，能提高第一線路層110之厚度均勻性。
請參見第1F圖，形成導電襯層120於溝槽107之上部份107a之中與介電層106之上。更確切而言，導電襯層120順應性(conformally)形成於溝槽107之上部份107a之底部與側壁上，並延伸至介電層106之上，但是導電襯層120並未填滿溝槽
107之上部份107a。因此，導電襯層120直接接觸第一線路層110並且電性連接至第一線路層110。由於溝槽107具有上寬下窄剖面輪廓，因此，導電襯層120具有傾斜之側壁，導電襯層120之底部不垂直於導電襯層120之側壁。
形成導電襯層120之目的在於作為後續形成之第二線路層130之晶種層(seed layer)，以利後續第二線路層130(請參見第1I圖)之形成。
在一些實施例中，導電襯層120之材料包括銅(Cu)、鋁(Al)、鎳(Ni)、金(Cu)、鈀(Pd)或上述之組合。在一些實施例中，形成導電襯層120之方法為化學鍍法。在一些實施例中，導電襯層120由鈀(Pd)所組成，第一線路層110由銅(Cu)所組成，由於導電襯層120之材料不同於第一線路層110之材料，因此，兩個材料之間具有明顯的介面。
由於導電襯層120係順應性地沉積於溝槽107之中，因此，沉積於溝槽107底部的導電襯層120之第一厚度T1會小於沉積於介電層106之上的導電襯層120之第二厚度T2。特別是溝槽107之深度較深時，位於溝槽107底部的導電襯層120之第一厚度T1與沉積於介電層106之上的導電襯層120之第二厚度T2差異會更加地明顯。再者，導電襯層120之沉積厚度相較於整個溝槽107之第一深度D1而言，是相對較薄的，因此，當後續進行粗化製程時(請參見第1G圖)，導電襯層120容易被移除而無法作為晶種層或產生不欲形成之凹洞(void)，凹洞會影響後續的導電性。在一些實施例中，導電襯層120之第一厚度T1之範圍為約0.1μm至約5μm。在一些實施例中，第一厚度T1
小於第二厚度T2，且第一厚度T1與第二厚度T2之差值為約0.01μm至約4μm。
請參見第1G圖，粗化導電襯層120，以使導電襯層120具有粗化表面120a。亦即，對導電襯層120進行表面粗化製程處理，以提高導電襯層120之上表面之粗糙度。粗化製程的目的在於使導電襯層120之表面粗糙，以提高後續形成之光阻122(如第1H圖)與導電襯層120之間的黏著力。
在一實施例中，粗化表面120a具有表面粗糙度(Ra)為約0.01微米(μm)至約0.6微米(μm)。當粗化表面120a之表面粗糙度(Ra)介於上述範圍時，才能有效提高光阻122(如第1H圖)與導電襯層120之間的黏著力。當表面粗糙度低於0.1微米(μm)時，光阻122(如第1H圖)與導電襯層120之間的黏著力太低，可能會導致光阻122剝落或剝離，而無法在想定義的區域形成第二線路層130。當表面粗糙度高於0.4微米(μm)時，可能不利於後續第二線路層130之沉積。
在一些實施例中，藉由蝕刻製程對導電襯層120進行表面粗化製程處理，以使導電襯層120之上表面具有一定之粗糙度。在一些實施例中，對導電襯層120進行濕式蝕刻(蝕刻液)製程，讓導電襯層120具有粗化表面120a。進行粗化製程處理時，可依據不同的導電襯層120之材質選擇合適的粗化方式，只要能使導電襯層120之表面達到一定範圍之表面粗糙度即可。
須注意的是，若是沒有預先形成第一線路層110時，直接將導電襯層120直接形成於溝槽107中，當進行粗化製
程時，由於粗化製程會移除部分的導電襯層120，特別是位於溝槽107底部之導電襯層120之沉積厚度較薄，導電襯層120可能被粗化製程完全移除，而形成凹洞(void)，進而無法達到良好的電性接觸。
請參見第1H圖，形成圖案化之光阻122於粗化表面120a之一部份之上，以暴露粗化表面120a之其他部份。藉由影像轉移製程以形成圖案化之光阻122。影像轉移製程包括微影製程以及蝕刻製程。微影製程包含光阻塗佈(例如，自旋塗佈)、軟烤、遮罩對準、曝光、曝光後烤、光阻顯影、清洗及乾燥(例如，硬烤)。蝕刻製程例如，乾蝕刻製程、濕蝕刻製程、電漿蝕刻製程、反應性離子蝕刻製程或其他合適的製程。
需注意的是，本發明藉由預先形成具有粗化表面120a之導電襯層120，以提高光阻122與導電襯層120之間的黏著性，以進一步提高圖案化製程之準確度。若未形成粗化表面，光阻122容易剝離，將無法正確定位第二線路層130之位置，而降低線路佈局之準確性，進而降低電路板之良率(yield)。
請參見第1I圖，形成第二線路層130於暴露的粗化表面120a之上。第二線路層130藉由導電襯層120電性連接至第一線路層110。
第二線路層130之材料可以與第一線路層110之材料相同或不同。在一些實施例中，第二線路層130之材料包括銅(Cu)、鋁(Al)、鎳(Ni)、金(Cu)或上述之組合。在一些實施例中，可藉由電鍍製程形成第二線路層130。
須注意的是，因為已經在溝槽107中預先形成第一
線路層110，溝槽107之下部份已經被部份填滿，當後續欲形成第二線路層130時，所需要填充溝槽107之深度已經降低，亦即，填溝深度已經減少，因而降低後續沉積第二線路層130至溝槽107中之難度。特別是製作高深寬比(aspect ratio)之導通孔結構時，由於能預先形成第一線路層110於溝槽107之中，後續再依序填充導電襯層120與第二線路層130，因此，能更有效地降低第二線路層130之填溝難度，以提升整體製程之良率。
請參見第1J圖，移除光阻122，以得到導通孔140之結構，導通孔140由第一線路層110、導電襯層120與第二線路層130所組成，其中導電襯層120介於第一線路層110與第二線路層130之間，且導電襯層120圍繞一部份之第二線路層130。導電襯層120具有粗糙表面120a，且此粗糙表面120a直接接觸第二線路層130。第二線路層130之下表面寬於第一線路層110之下表面。
本發明藉由三階段的沉積步驟，依序填充第一線路層110、導電襯層120與第二線路層130於溝槽107中，以使電路板結構中具有導通孔140。首先，如第1D圖中，先對整個基板102(或稱電路板)進行全板電鍍製程，以在溝槽107中形成第一線路層110，以提高基板102所有區域之第一線路層110厚度之均勻性。再者，如第1F圖所示，填充導電襯層120作為晶種層，導電襯層120係直接形成於第一線路層110之上，當後續進行粗化製程之前，由於以第一線路層110當作保護層，以避免粗化製程過度移除導電襯層120，而造成凹洞(Void)等問題。最後，如第1J圖所示，在形成第二線路層130於溝槽107之上部份
之中，本發明藉由分段形成線路結構，以解決線路結構在不同區域厚度不均勻的問題，並避免粗化製程過度移除導電襯層120而導致的凹洞問題。
綜上所述，本發明提供一種電路板結構與其製造方法。電路板結構包括一上寬下窄的導通孔140，製程步驟中在溝槽107內分段填充導電材料，先利用全板電鍍法形成一定厚度比例之第一線路層110，再順應性地形成導電襯層120，最後在具有粗化表面120a的導電襯層120之上形成第二線路層130。本發明電路板結構之優點在於，不但可以提高整個基板之線路圖案之導電層厚度之均勻性，又可以避免粗化製程過度蝕刻導電襯層，且因為分段填充導電材料，降低填充溝槽不完全之風險，因此，增進導通孔之導電能力，並提高電路板結構之良率。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本發明。本技術領域中具有通常知識者應可理解，且可輕易地以本發明為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明進行各種改變、置換或修改。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，
因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
Claims (19)
- 一種電路板結構，包括：一基板；一介電層，形成於該基板之上；一第一線路層，形成於該介電層之中，其中該第一線路層具有一上寬下窄的結構；一導電襯層，形成於該第一線路層之上；以及一第二線路層，形成於該導電襯層之上，其中該第二線路層藉由該導電襯層電性連接至該第一線路層。
- 如申請專利範圍第1項所述之電路板結構，其中該導電襯層具有一粗化表面，該粗化表面直接接觸該第二線路層。
- 如申請專利範圍第2項所述之電路板結構，其中該粗化表面具有表面粗糙度(Ra)為0.01微米(μm)至0.6微米(μm)。
- 如申請專利範圍第1項所述之電路板結構，其中該介電層具有一溝槽，該溝槽具有一底面寬度與一頂面寬度，該頂面寬度大於該底面寬度。
- 如申請專利範圍第4項所述之電路板結構，其中該第一線路層、該導電襯層以及該第二線路層形成於該溝槽之中。
- 如申請專利範圍第5項所述之電路板結構，其中該第一線路層位於該溝槽之下部份，該導電襯層從該溝槽之部份側壁延伸至該介電層之上，且該導電襯層介於該第二線路層與該介電層之間。
- 如申請專利範圍第4項所述之電路板結構，其中該第一線路層之高度比該溝槽之深度之比例範圍為15%至97%。
- 如申請專利範圍第1項所述之電路板結構，尚包括：一導電層，形成於該第一線路層之下，其中該第一線路層電性連接至該導電層。
- 如申請專利範圍第1項所述之電路板結構，其中該第二線路層之下表面寬於該第一線路層之下表面。
- 一種電路板結構之製造方法，包括以下步驟：提供一基板；形成一介電層於該基板之上；移除該介電層之一部份，以於該介電層之中形成一溝槽；填充一導電材料於該溝槽之中；移除該導電材料之一部份，以露出該溝槽之上部分並形成一第一線路層；形成一導電襯層於該溝槽之上部份之底面與側壁上；以及形成一第二線路層於該導電襯層之上。
- 如申請專利範圍第10項所述之電路板結構之製造方法，尚包括：形成一導電層於該基板之上，其中該第一線路層形成於該導電層之上。
- 如申請專利範圍第10項所述之電路板結構之製造方法，尚包括：粗化該導電襯層，以使該導電襯層具有一粗化表面，於形成該第二線路層於該導電襯層之上的步驟之前。
- 如申請專利範圍第12項所述之電路板結構之製造方法，其中形成該第二線路層於該導電襯層之上包括：形成一圖案化之光阻於該粗化表面之一部份之上，以暴露該粗化表面之其他部分；以及形成該第二線路層於該暴露的粗化表面之上。
- 如申請專利範圍第12項所述之電路板結構之製造方法，其中該粗化表面具有表面粗糙度(Ra)為0.01微米(μm)至0.6微米(μm)。
- 如申請專利範圍第10項所述之電路板結構之製造方法，其中該溝槽具有一底面寬度與一頂面寬度，該頂面寬度大於該底面寬度。
- 如申請專利範圍第10項所述之電路板結構之製造方法，其中該基板具有一線路區與一週邊區，該溝槽形成於該線路區，且填充該導電材料於該溝槽之中與之上的步驟尚包括：形成該導電材料於該基板之整個表面上。
- 如申請專利範圍第10項所述之電路板結構之製造方法，其中移除該介電層之一部份係藉由一雷射鑽孔製程而形成。
- 如申請專利範圍第10項所述之電路板結構之製造方法，其中填充該導電材料於該溝槽之中尚包括：填滿該溝槽並填充到該介電層之上，其中該導電材料之一上表面高於該介電層之一上表面。
- 如申請專利範圍第10項所述之電路板結構之製造方法，其中形成該導電襯層於該溝槽之上部份之底面與側壁上尚包括：形成該導電襯層於該介電層之上，其中該導電襯層介於該介電層與該第二線路層之間。
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