JP2014222731A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】制御ゲート電極の抵抗増加を防止し、制御ゲート電極と浮遊ゲート電極間のカップリング比を向上させた不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】本実施形態の不揮発性半導体記憶装置は、半導体基板と、半導体基板上に設けられた浮遊ゲート電極と、浮遊ゲート電極上に電極間絶縁膜を介して設けられた制御ゲート電極とを有するメモリセルを備える。制御ゲート電極は、バリアメタル及び金属材料により形成されている。メモリセルのゲート長方向の断面において、制御ゲート電極の横方向寸法は、浮遊ゲート電極の横方向寸法より大きい。メモリセルのゲート長方向の断面において、電極間絶縁膜の一部が、浮遊ゲート電極側面に接触する。【選択図】図３

Description

本発明の実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。

不揮発性半導体記憶装置として、例えばＮＡＮＤ型フラッシュメモリ装置はメモリセルトランジスタを備える。このメモリセルトランジスタは、制御ゲート電極を備える。近年、制御ゲート電極は、ポリシリコン上に高融点金属シリサイドを積層させた所謂ポリサイド構造、又は、ポリシリコン上にメタル材料を積層した所謂ポリメタル構造を用いて形成される場合がある。

微細化にともない、制御ゲート電極の電気抵抗の増加による動作遅延の防止や、制御ゲート電極と浮遊ゲート電極間のカップリング比の増加が求められている。

特開２００８−１３０８１９号公報

制御ゲート電極の抵抗増加を防止し、制御ゲート電極と浮遊ゲート電極間のカップリング比を向上させた不揮発性半導体記憶装置及びその製造方法を提供することである。

本実施形態の不揮発性半導体記憶装置は、半導体基板と、半導体基板上に設けられた浮遊ゲート電極と、浮遊ゲート電極上に電極間絶縁膜を介して設けられた制御ゲート電極とを有するメモリセルを備える。制御ゲート電極は、バリアメタル及び金属材料により形成されている。メモリセルのゲート長方向の断面において、制御ゲート電極の横方向寸法は、浮遊ゲート電極の横方向寸法より大きい。メモリセルのゲート長方向の断面において、電極間絶縁膜の一部が、浮遊ゲート電極側面に接触する。

実施形態におけるＮＡＮＤ型フラッシュメモリ装置の電気的構成をブロック図により概略的に示す図の一例である。 メモリセル領域の一部のレイアウトパターンを模式的に示す平面図の一例である。 第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の構造及び製造工程を模式的に示す図の一例である（図３（ａ）は、図２のＡＡ線に沿う部分の断面構造を模式的に示す図の一例、図３（ｂ）は、図２のＢＢ線に沿う部分の断面構造を模式的に示す図の一例である。図５〜３４図における各図（ａ）（ｂ）について同じ。）。 実施形態に係るメモリセルゲート電極の一部拡大図の一例である。 第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その１）である。 第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その２）である。 第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その３）である。 第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その４）である。 第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その５）である。 第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その６）である。 第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その７）である。 第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その８）である。 第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その９）である。 第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その１０）である。 第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その１１）である。 第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その１２）である。 第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その１３）である。 第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その１４）である。 第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その１５）である。 第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その１６）である。 第２の実施形態のＮＡＮＤ型フラッシュメモリ装置の構造及び製造工程を模式的に示す図の一例である。 第２の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その１）である。 第２の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その２）である。 第２の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その３）である。 第２の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その４）である。 第２の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その５）である。 第２の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その６）である。 第２の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その７）である。 第２の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その８）である。 第２の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その９）である。 第２の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その１０）である。 第２の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その１１）である。 第２の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その１２）である。 第２の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その１３）である。

（第１の実施形態）
以下、第１の実施形態について、不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリ装置に適用したものを図１〜図２０を参照して説明する。以下の説明において、同一の機能、構成を備えた要素については、同一符号を付している。図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは必ずしも一致するわけではない。また、上下左右の方向についても、後述する半導体基板における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。

図１は、ＮＡＮＤ型フラッシュメモリ装置の電気的構成を概略的に示すブロック図の一例である。図１に示すように、ＮＡＮＤ型フラッシュメモリ装置１は、多数のメモリセルをマトリクス状に配設したメモリセルアレイＡｒを有する。

メモリセル領域Ｍ内のメモリセルアレイＡｒには、ユニットメモリセルＵＣが複数配設されている。ユニットメモリセルＵＣには、ビット線ＢＬ_０〜ＢＬ_ｎ−１との接続側に選択ゲートトランジスタＳＴＤが、ソース線ＳＬ側に選択ゲートトランジスタＳＴＳが設けられる。これら選択ゲートトランジスタＳＴＤ−ＳＴＳ間にｍ個（ｍ＝２^ｋ、例えばｍ＝３２）のメモリセルトランジスタＭＴ_０〜ＭＴ_ｍ−１が直列接続されている。

複数のユニットメモリセルＵＣはメモリセルブロックを構成し、複数のメモリセルブロックはメモリセルアレイＡｒを構成する。すなわち、１つのブロックは、ユニットメモリセルＵＣを行方向（図１中左右方向）にｎ列並列に配列したものである。メモリセルアレイＡｒは、ブロックを列方向（図１中上下方向）に複数配列したものである。尚、説明を簡略化するため図１には１つのブロックを示している。

ワード線ＷＬ_ｍ−１は、ビット線ＢＬ_０〜ＢＬ_ｎ−１に接続されるｍ番目のメモリセルトランジスタＭＴ_ｍ−１の制御ゲートに接続されている。ワード線ＷＬ_２は、ビット線ＢＬ_０〜ＢＬ_ｎ−１に接続される３番目のメモリセルトランジスタＭＴ_２の制御ゲートに接続されている。ワード線ＷＬ_１は、ビット線ＢＬ_０〜ＢＬ_ｎ−１に接続される２番目のメモリセルトランジスタＭＴ_１の制御ゲートに接続されている。ワード線ＷＬ_０は、ビット線ＢＬ_０〜ＢＬ_ｎ−１に接続される１番目のメモリセルトランジスタＭＴ_０の制御ゲートに接続されている。制御線ＳＧＳは、ソース線ＳＬに接続される選択ゲートトランジスタＳＴＳのゲートに接続されている。制御線ＳＧＤ、ワード線ＷＬ_０〜ＷＬ_ｍ−１、制御線ＳＧＳ及びソース線ＳＬは、ビット線ＢＬ_０〜ＢＬ_ｎ−１とそれぞれ交差している。ビット線ＢＬ_０〜ＢＬ_ｎ−１は、センスアンプ（図示せず）に接続されている。

行方向に配列された複数のユニットメモリセルＵＣの選択ゲートトランジスタＳＴＤは、そのゲート電極が制御線ＳＧＤによって電気的に接続されている。同じく行方向に配列された複数のユニットメモリセルＵＣの選択ゲートトランジスタＳＴＳは、そのゲート電極が制御線ＳＧＳによって電気的に接続されている。選択ゲートトランジスタＳＴＳのソースは、ソース線ＳＬに共通接続されている。行方向に配列された複数のユニットメモリセルＵＣのメモリセルトランジスタＭＴ_０〜ＭＴ_ｍ−１は、それぞれ、そのゲート電極がワード線ＷＬ_０〜ＷＬ_ｍ−１によって電気的に接続されている。

図２は、メモリセル領域Ｍの一部のレイアウトパターンを模式的に示した平面図の一例である。なお、以下、個々のビット線ＢＬ_０〜ＢＬ_ｎ−１をビット線ＢＬと、ワード線ＷＬ_０〜ＷＬ_ｍ−１をワード線ＷＬと、メモリセルトランジスタＭＴ_０〜ＭＴ_ｍ−１をメモリセルトランジスタＭＴと称する。

図２において、ソース線ＳＬ、制御線ＳＧＳ、ワード線ＷＬ、及び制御線ＳＧＤが、Ｙ方向（図において上下方向、図１における列方向。）に互いに離間され、Ｘ方向（図において左右方向、図１における行方向）に延伸して並列配置されている。ビット線ＢＬはＸ方向に互いに所定の間隔で離間され、Ｙ方向に延伸して並列配置されている。

素子分離領域Ｓｂは、図中Ｙ方向に延伸して形成されている。素子分離領域Ｓｂは、トレンチ内に絶縁膜を埋め込まれて形成されるＳＴＩ（shallow trench isolation）構造を有している。この素子分離領域ＳｂはＸ方向に所定間隔で複数形成されている。素子分離領域Ｓｂにより、半導体基板１０の表層部に、Ｙ方向に沿って延伸形成された複数の素子領域Ｓａが、Ｘ方向に分離して形成される。すなわち、素子領域Ｓａ間には素子分離領域Ｓｂが設けられており、半導体基板１０は素子分離領域Ｓｂによって複数の素子領域Ｓａに分離されている。

ワード線ＷＬは、素子領域Ｓａと直交する方向（図２中Ｘ方向）に沿って延伸形成されている。ワード線ＷＬは、図中Ｙ方向に所定間隔で複数本形成されている。ワード線ＷＬと素子領域Ｓａの交点部分にはメモリセルトランジスタＭＴが配置されている。一つのメモリセルトランジスタＭＴは不揮発性記憶素子を構成する。Ｙ方向に隣接した複数のメモリセルトランジスタＭＴはＮＡＮＤ列（メモリセルストリング）の一部となる。

制御線ＳＧＳ、ＳＧＤと素子領域Ｓａの交点部分にはそれぞれ選択ゲートトランジスタＳＴＳ、ＳＴＤが配置されている。選択ゲートトランジスタＳＴＳ、ＳＴＤは、ＮＡＮＤ列の端部のメモリセルトランジスタＭＴの図中Ｙ方向両外側に隣接して設けられる。

ソース線ＳＬ側の選択ゲートトランジスタＳＴＳは図中Ｘ方向に複数設けられている。複数の選択ゲートトランジスタＳＴＳのゲート電極である選択ゲート電極ＳＧは制御線ＳＧＳにより電気的に接続されている。選択ゲートトランジスタＳＴＳは制御線ＳＧＳと素子領域Ｓａが交差する部分に形成されている。ソース線コンタクトＳＬＣは、ソース線ＳＬとビット線ＢＬの交差部分に設けられる。

選択ゲートトランジスタＳＴＤは、図中Ｘ方向に複数設けられている。複数の選択ゲートトランジスタＳＴＤのゲート電極である選択ゲート電極ＳＧは制御線ＳＧＤにより電気的に接続されている。選択ゲートトランジスタＳＴＤは制御線ＳＧＤと素子領域Ｓａが交差する部分に形成されている。ビット線コンタクトＢＬＣは、隣接する選択ゲートトランジスタＳＴＤ間の、それぞれの素子領域Ｓａ上に形成されている。

以上が、第１の実施形態が適用されるＮＡＮＤ型フラッシュメモリ装置の基本的な構成である。
次に、図３〜図２０を参照して、本実施形態の具体的な構成について説明する。図３は、第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の構造を模式的に示す図の一例である。図３（ａ）は、図２のＡＡ線に沿う部分の断面構造を模式的に示す図の一例である。図３（ｂ）は、図２のＢＢ線に沿う部分の断面構造を模式的に示す図の一例である。

図３（ａ）において、半導体基板１０上に、メモリセルゲート電極ＭＧ、及び選択ゲート電極ＳＧが設けられている。半導体基板１０には、例えば導電型がｐ型のシリコン基板を用いることができる。半導体基板１０上にはゲート酸化膜１２が形成されている。ゲート酸化膜１２には、例えば熱酸化により成膜したシリコン酸化膜を用いることができる。

メモリセルゲート電極ＭＧは、ゲート酸化膜１２上に、浮遊ゲート電極１３、第１絶縁膜１４、及び制御ゲート電極１５を積層して形成されている。浮遊ゲート電極１３は、例えば不純物が導入されたポリシリコンにより形成されている。不純物としては例えばリンを用いることができる。第１絶縁膜１４には、例えばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜によるＯＮＯ（Oxide Nitride Oxide）膜を用いることができる。制御ゲート電極１５は、例えば、窒化タングステン（ＷＮ）によるバリアメタル４７と、例えば、タングステン（Ｗ）による金属膜４８との積層膜により形成されている。
第１絶縁膜１４は、制御ゲート電極１５の下面及び側面を覆うように形成されている。浮遊ゲート電極１３と制御ゲート電極１５は、第１絶縁膜１４により相互に絶縁されている。

選択ゲート電極ＳＧは、ゲート酸化膜１２上に、下部電極１６と上部電極１７とを積層して形成されている。下部電極１６は、例えば不純物が導入されたポリシリコンにより形成されており、メモリセルゲート電極ＭＧに用いられる浮遊ゲート電極１３と同じ膜材料で形成されている。不純物としては例えばリンを用いることができる。上部電極１７は、例えば、窒化タングステンによるバリアメタル４７と、タングステン膜による金属膜４８の積層膜により形成されている。上部電極１７はメモリセルゲート電極ＭＧの制御ゲート電極１５と同じ材料で形成されている。第１絶縁膜１４による側壁形状の第１絶縁膜側壁１４ｓは、上部電極１７の側面を覆うように形成されている。第１絶縁膜１４による側壁形状の第１絶縁膜側壁１４ｓは、メモリセルゲート電極ＭＧに用いた膜材料と同じであり、例えばＯＮＯ膜により形成されている。下部電極１６と上部電極１７との間には第１絶縁膜１４は介在していないため、両者は接触している。

複数のメモリセルゲート電極ＭＧ間、及びメモリセルゲート電極ＭＧ−選択ゲート電極ＳＧ間には、エアギャップＡＧが設けられている。プラズマ絶縁膜１８が、複数のメモリセルゲート電極ＭＧ上、及び選択ゲート電極ＳＧ上の中央部分までを覆うようにして形成されることにより、複数のエアギャップＡＧを形成している。言い換えれば、プラズマ絶縁膜１８が、複数のエアギャップＡＧ上に形成されていると言える。選択ゲート電極ＳＧの、メモリセルゲート電極ＭＧ側の反対側の側面には、側壁絶縁膜１９が形成されている。複数のメモリセルゲート電極ＭＧの両側、及び選択ゲート電極ＳＧの両側の半導体基板１０表面には、ソースドレイン領域２０が設けられている。

図３（ｂ）は、選択ゲート電極ＳＧの、ゲート幅方向における断面の一例を示している。一例として、選択ゲートトランジスタＳＴＳの選択ゲート電極ＳＧの断面を示しているが、選択ゲートトランジスタＳＴＤの選択ゲート電極ＳＧの断面もほぼ同様の構造である。図３（ｂ）において、半導体基板１０表面に、所定幅で形成された素子分離溝２１が複数設けられている。素子分離溝２１内には素子分離絶縁膜２２が埋設されており、素子分離領域Ｓｂを形成している。素子領域Ｓａは、素子分離領域Ｓｂによって、図において左右方向に複数に分断されて形成されている。素子分離絶縁膜２２の図における中央部には、ゲート絶縁膜１２の下面よりも深い溝２３が形成されている。ここで、素子分離絶縁膜２２は凹型形状をしているとも言える。素子領域Ｓａの半導体基板１０表面には、ゲート酸化膜１２が形成されており、ゲート酸化膜１２上に、下部電極１６が形成されている。下部電極１６の側面には、おおむね下半分に接して素子分離絶縁膜２２が設けられており、おおむね上半分に接して第１絶縁膜１４による側壁形状の第１絶縁膜側壁１４ｓが設けられている。上部電極１７は、下部電極１６、第１絶縁膜側壁１４ｓ、及び素子分離絶縁膜２２上を覆い、全体としては図における左右方向に縦断するように形成されている。素子分離絶縁膜２２の溝２３内部には、上部電極１７の一部が埋設されている。すなわち、溝２３内において、上部電極１７の下面はゲート絶縁膜１２の下面よりも低い。その結果、上部電極１７は、この溝２３内の埋設部分で、素子分離絶縁膜２２及び第１絶縁膜側壁１４ｓを介して、下部電極１６の側壁に対向している。

素子分離絶縁膜２２に設けられた溝２３の深さは、ゲート酸化膜１２よりも下方にまで達している。溝２３に埋設された上部電極１７の下面は、ゲート酸化膜１２よりも下方に達している。上部電極１７は、溝２３内の埋設部分において、素子分離絶縁膜２２を介して、素子領域Ｓａの上面近傍の側面に対向して配置されている。溝２３に挟まれた素子領域Ｓａは、選択ゲート電極ＳＧをゲート電極とする選択ゲートトランジスタＳＴＤ若しくはＳＴＳのチャネル部２４に該当する。上部電極１７は、溝２３埋設部分において、チャネル部２４を図における左右方向から挟むように配置されている。

選択ゲートトランジスタＳＴＤ及びＳＴＳのゲート長方方向断面において、素子領域Ｓａのチャネル部２４と素子分離領域Ｓｂが交互に配置されている。このチャネル部２４の上には下部電極１６がゲート絶縁膜１２を介して配置されている。チャネル部２４の両脇側面において、上部電極１７はチャネル部２４を両側から挟むように対向して配置されている。下部電極１６と上部電極１７は電気的に接続している。チャネル部２４はゲート絶縁膜１２を介して下部電極１６と、素子分離絶縁膜２２を介して上部電極１７と接している。その結果、ゲート幅方向において、チャネル部２４の上部及び両脇側面は、下部電極１６及び上部電極１７により鞍状、若しくは「コ」の字型に覆われている。すなわち、選択ゲートトランジスタＳＴＤ、ＳＴＳは、いわゆるフィン型ＦＥＴ（Field effect transistor）となる。これにより、選択ゲートトランジスタＳＴＤ、ＳＴＳのスイッチング特性が改善され、リーク電流（オフ電流）が抑制されるという効果を有する。

図４は、図３におけるメモリセルゲート電極部分の拡大図である。図４（ａ）及び（ｂ）は、浮遊ゲート電極１３、第１絶縁膜１４、及び制御ゲート電極１５の寸法、及び位置関係を模式的に描いたものである。第１絶縁膜１４の膜厚との関係で２通りの場合を示している。すなわち、図４（ａ）は、浮遊ゲート電極１３の上面付近の側面において、浮遊ゲート電極１３と第１絶縁膜１４とが接しており、第１絶縁膜１４を介して浮遊ゲート電極１３と制御ゲート電極１５とが対向している場合を示している。図４（ｂ）は、浮遊ゲート電極１３の上面付近の側面において、浮遊ゲート電極１３と第１絶縁膜１４とが接しており、浮遊ゲート電極１３と制御ゲート電極１５が対向していない場合を示している。

図４（ａ）において、制御ゲート電極１５の横方向寸法Ｗ２は、浮遊ゲート電極１３の横方向寸法Ｗ１より大きい。すなわち、Ｗ１＜Ｗ２の関係となる。また、ゲート長方向における浮遊ゲート電極１３の直上に位置しない制御ゲート電極１５の下端高さｈ２は、浮遊ゲート電極１３の上面高さｈ１より低く設定されている。すなわち、ゲート長方向において、制御ゲート電極１５の最も低い下端は、浮遊ゲート電極１３の上面高さより下の位置に設定されている。ゲート長方向における浮遊ゲート電極１３の直上に位置しない第１絶縁膜１４の下端高さｈ３は、浮遊ゲート電極１３の上面高さｈ１より低く設定されている。すなわち、ゲート長方向において、第１絶縁膜１４の最も低い下端は、浮遊ゲート電極１３の上面高さより下の位置に設定されている。従って、積層順序を考慮するとｈ１＞ｈ２、及び、ｈ１＞ｈ３が成り立つ。ここで、ｈ１、ｈ２、ｈ３の基準点は任意に設定すれば良いが、ここでは、浮遊ゲート電極１３底面の高さを基準にしている。この場合、浮遊ゲート電極１３の上面、及び上面近傍の側面は、第１絶縁膜１４により覆われている。

浮遊ゲート電極１３の上面付近の上面及び側面において、制御ゲート電極１５は第１絶縁膜１４を介して、鞍状、若しくは「コ」の字型に浮遊ゲート電極１３を覆っている。すなわち、浮遊ゲート電極１３の上面、及び上面近傍の側面において、制御ゲート電極１５と浮遊ゲート電極１３は第１絶縁膜１４を介して対向している。浮遊ゲート電極１３の上面、及び上面近傍の側面において、浮遊ゲート電極１３と第１絶縁膜１４とが接している。従って、浮遊ゲート電極１３と制御ゲート電極１５が第１絶縁膜１４を介して接する面積が増大するため、浮遊ゲート電極１３−制御ゲート電極１５間のカップリング比が向上し、メモリの書込／消去特性が向上する。

また、制御ゲート電極１５の横方向寸法Ｗ２が浮遊ゲート電極１３の横方向寸法Ｗ１より大きくなることから、制御ゲート電極１５の抵抗値が小さくなり、メモリセルトランジスタＭＴの高速動作に寄与する。

図４（ｂ）において、制御ゲート電極１５の横方向寸法Ｗ２は、浮遊ゲート電極１３の横方向寸法Ｗ１より大きい。この時、Ｗ１＜Ｗ２の関係となる。また、ゲート長方向における浮遊ゲート電極１３の直上に位置しない第１絶縁膜１４の下端高さｈ３は、浮遊ゲート電極１３の上面高さｈ１より低く設定されている。従って、ｈ１＞ｈ３となる。また、この場合、浮遊ゲート電極１３の上面、及び上面近傍の側面は、第１絶縁膜１４により覆われている。また、ゲート長方向における浮遊ゲート電極１３の直上に位置しない制御ゲート電極１５の下端高さｈ２は、浮遊ゲート電極１３の上面高さｈ１より高く設定されている。その結果、浮遊ゲート電極１３の上面、及び上面近傍の側面において、浮遊ゲート電極１３と第１絶縁膜１４とが接し、制御ゲート電極１５は浮遊ゲート電極１３の側面には配置されない。

しかし、制御ゲート電極１５は、浮遊ゲート電極１３の上面において、第１絶縁膜１４を介して、ゲート長方向に突出するように浮遊ゲート電極１３に接している。従って、浮遊ゲート電極１３に対して、突出した部分の制御ゲート電極１５からエアギャップＡＧよりも誘電率の高い第１絶縁膜１４を介して浮遊ゲート電極１３に強い電界を及ぼすことができる。これによりカップリング比が向上するため、メモリの書込／消去特性が向上する。

また、制御ゲート電極１５の横方向寸法が大きくなることから、制御ゲート電極１５の抵抗値が小さくなり、メモリセルトランジスタの高速動作に寄与する。
＜製造方法＞
以下、不揮発性半導体記憶装置の製造方法の一例を説明する。本実施形態の説明では特徴部分を中心に説明するが、一般的な工程であれば各工程間に他の工程を追加しても良いし、各工程は実用的に可能であれば必要に応じて入れ替えても良い。

図５（ａ）及び（ｂ）に示すように、半導体基板１０上に、ゲート酸化膜１２、第１ポリシリコン膜３０、第１シリコン窒化膜３１、第１シリコン酸化膜３２、第２ポリシリコン膜３３を順次形成する。半導体基板１０は、例えばｐ型のシリコン基板を用いることができる。ゲート酸化膜１２の形成は、例えば、温度９５０℃、ドライＯ_２雰囲気にて、半導体基板１０表面を熱酸化することにより形成できる。第１ポリシリコン膜３０、第１シリコン窒化膜３１、第１シリコン酸化膜３２及び第２ポリシリコン膜３３はＣＶＤ（Chemical Vapor Deposition）法を用いて形成することができる。第１ポリシリコン膜３０には、不純物として例えばリンが導入されている。

次に、リソグラフィ法を用いてレジストマスク３４を形成し、ＲＩＥ（Reactive Ion Etching、反応性イオンエッチング）を用いて、異方性条件にてドライエッチングを施す。これにより、第２ポリシリコン膜３３、第１シリコン酸化膜３２及び第１シリコン窒化膜３１をパターニングする。次いで、レジストマスク３４を除去する。

図６（ａ）及び（ｂ）に示すように、上述の工程にてパターニングされた第１シリコン酸化膜３２をマスクとして、ＲＩＥによる異方性条件にてドライエッチングを施す。これにより、第１ポリシリコン膜３０をパターニングし、続けてゲート酸化膜１２及び半導体基板１０をエッチングすることにより素子分離溝２１を形成する。第１シリコン酸化膜３２上の第２ポリシリコン膜３３はこの工程のエッチング初期段階で除去される。

次に、図７（ａ）及び（ｂ）に示すように、全面に第２シリコン酸化膜３５（後の素子分離絶縁膜２２）を成膜して、素子分離溝２１を埋設する。第２シリコン酸化膜３５は、例えば、ＣＶＤ法によりシリコン酸化膜を形成し、次いで、ポリシラザン溶液をスピンコート法により塗布し、水蒸気雰囲気中での熱処理を経ることによって形成することができる。

次に、図８（ａ）及び（ｂ）に示すように、第２シリコン酸化膜３５をＣＭＰ（Chemical Mechanical Polishing）を用いて研磨し、第１シリコン窒化膜３１上で研磨をストップする。その後、ＲＩＥを用いて第２シリコン酸化膜３５をエッチングして後退させ、第２シリコン酸化膜３５の上面高さを、第１ポリシリコン膜３０上面より低い所望の高さに設定する。次いで、例えば１４０℃程度に加熱したリン酸（ホットリン酸）によるエッチング処理を施すことにより、第１シリコン窒化膜３１を選択的に除去する。以上の工程により、素子分離溝２１に埋設された素子分離絶縁膜２２が形成される。

次に、図９（ａ）及び（ｂ）に示すように、第１犠牲膜４０、第３シリコン酸化膜４１を順次形成する。第１犠牲膜４０は、例えばＣＶＤ法によりシリコン窒化膜を成膜することにより形成できる。第１犠牲膜４０は、隣接する第１ポリシリコン膜３０間の溝を埋設し、さらに第１ポリシリコン膜３０上部を覆う所定の膜厚に形成される。第３シリコン酸化膜４１には、例えばＣＶＤ法により形成したシリコン酸化膜を用いることができる。

次に、図１０（ａ）及び（ｂ）に示すように、リソグラフィ法により、第３シリコン酸化膜４１、第１犠牲膜４０及び第１ポリシリコン膜３０を、ＲＩＥを用いて順次エッチングする。これにより、第１ポリシリコン膜３０、第１犠牲膜４０及び第３シリコン酸化膜４１が積層した、複数の柱状形状が形成される。

次に、図１１（ａ）及び（ｂ）に示すように、全面にライナー膜４２を形成し、次いで層間犠牲膜４３を形成する。層間犠牲膜４３は、上記複数の柱状形状の間の溝部分を埋設すると共に、さらにライナー膜４２上を覆うように成膜する。ライナー膜４２には、例えばＣＶＤ法により形成したシリコン酸化膜を用いることができる。層間犠牲膜４３には、例えば、ポリシラザン溶液をスピンコート法により塗布し、水蒸気雰囲気中での熱処理を経ることによって形成されたシリコン酸化膜を用いることができる。あるいは、プラズマＣＶＤ法、又はＬＰＣＶＤ（low pressure chemical vapor deposition、減圧ＣＶＤ）法により形成されたシリコン酸化膜を用いても良い。

次に、図１２（ａ）及び（ｂ）に示すように、ＣＭＰによって層間犠牲膜４３、ライナー膜４２、及び第３シリコン酸化膜４１を研磨し、第１犠牲膜４０上面にて研磨をストップする。この工程により、第１犠牲膜４０上面高さで全面が平坦化される。また、この工程により、第１犠牲膜４０の上面が露出する。また、ＣＭＰに代えて、ＲＩＥによる等方性ドライエッチングを用いて、全面にエッチングを施してもよい。このエッチングは、層間犠牲膜４３、ライナー膜４２及び第３シリコン酸化膜４１の選択比が小さい条件にて行う（低選択ＲＩＥ）。

次に、図１３（ａ）及び（ｂ）に示すように、第１犠牲膜４０を、例えばホットリン酸によってエッチングすることにより選択的に除去する。この工程により、第１ポリシリコン膜３０表面が露出する。また、この工程により、第１犠牲膜４０が除去された領域が、層間犠牲膜４３側面と、第１ポリシリコン膜３０上面により構成される溝４４となる。

次に、図１４（ａ）及び（ｂ）に示すように、例えば、希釈フッ酸溶液を用いてエッチングを施すことにより、表面に露出しているライナー膜４２及び層間犠牲膜４３を後退させる。希釈フッ酸溶液によるエッチングは等方的であるため、図中の縦横方向においてほぼ同じ膜厚だけ後退する。第１ポリシリコン膜３０は希釈フッ酸溶液によりエッチングされにくいため殆ど後退しない。このエッチングにより、溝４４は、横幅（ゲート長方向の幅）が広がる。また、第１ポリシリコン膜３０の上面近傍の側面が露出する。第１ポリシリコン膜３０の上面近傍の側面には、層間犠牲膜４３との間に間隙４４ｂができる。なお、素子分離絶縁膜２２の上部も同時に除去される場合がある。

希釈フッ酸溶液としては、例えば、フッ酸水溶液（例えば５５〜４５％水溶液）とフッ化アンモニウム溶液を１：３０の容量比で希釈したバッファードフッ酸溶液を用いることができる。溝４４の幅、及び間隙４４ｂの幅及び深さ、すなわち層間犠牲膜４３の後退量は、上述の希釈フッ酸溶液による処理時間を調節することによって制御できる。

次に、図１５（ａ）及び（ｂ）に示すように、全面に第１絶縁膜１４を形成する。第１絶縁膜１４としては、例えばＣＶＤ法により形成したＯＮＯ膜を用いることができる。
第１絶縁膜１４の膜厚が、上述の間隙４４ｂの幅の半部以下の場合は、図４（ａ）に示すように、第１絶縁膜１４が間隙４４ｂの界面に沿うように形成され、間隙４４ｂ内を埋設することはない。一方、第１絶縁膜１４の膜厚が、上述の間隙４４ｂの幅の半部以上の場合は、図４（ｂ）に示すように、第１絶縁膜１４が間隙４４ｂ内を埋設する。図１５（ａ）においては、便宜的に、第１絶縁膜１４が間隙４４ｂ内を埋設している場合を示している。なお、第１絶縁膜１４は、本実施形態が適用されるＮＡＮＤ型フラッシュメモリ装置のメモリセルゲート電極ＭＧにおける浮遊ゲート電極１３と制御ゲート電極１５間を絶縁するための電極間絶縁膜として用いられる。

次に、図１６（ａ）及び（ｂ）に示すように、リソグラフィ法を用いてレジストマスク４６を形成する。レジストマスク４６は、メモリセルゲート電極ＭＧが形成される領域上を覆っている。選択ゲート電極ＳＧが形成される領域上はレジストマスク４６により覆われていない。レジストマスク４６をマスクとして、第１絶縁膜１４に対し、ＲＩＥを用いた異方性ドライエッチングを施す。これにより、レジストマスク４６によって覆われていない領域の層間犠牲膜４３上面及び第１ポリシリコン膜３０上面の第１絶縁膜１４が除去され、層間犠牲膜４３側面に側壁形状の第１絶縁膜側壁１４ｓが形成される。

ここで、この工程により、図１６（ｂ）に示すように、選択ゲート電極ＳＧのゲート幅方向における断面では、第１ポリシリコン膜３０上面の第１絶縁膜１４が除去され、第１ポリシリコン膜３０側面に側壁形状の第１絶縁膜側壁１４ｓが形成される。さらに、このエッチングを施す時間は、浮遊ゲート電極１６と制御ゲート電極１５が積層された方向における第１絶縁膜１４の膜厚分をエッチングする時間よりも長く設定されている。この異方性ドライエッチング工程により、素子分離絶縁膜２２の中央部分には、第１絶縁膜側壁１４ｓの形状を延長するような形状で、溝２３が形成される。

溝２３の側面には、素子分離絶縁膜２２が、おおよそ第１絶縁膜側壁１４ｓの膜厚分で残存している。第１ポリシリコン膜３０、ゲート酸化膜１２及び半導体基板１０と、溝２３との間は、素子分離絶縁膜２２によって隔てられている。溝２３の底面はゲート酸化膜１２の下面よりの下に位置している。溝２３の深さは、上記異方性ドライエッチングの処理時間を調整することにより制御することができる。

レジストマスク４６でマスクされている領域では、第１絶縁膜１４はエッチングされることなく存在している。
次に、図１７（ａ）及び（ｂ）に示すように、レジストマスク４６を除去した後、バリアメタル４７、金属膜４８を形成する。バリアメタル４７としては、例えば、ＣＶＤ法により成膜した窒化タングステン（ＷＮ）を用いることができる。金属膜４８としては、例えばＣＶＤ法で成膜したタングステン（Ｗ）を用いることができる。バリアメタル４７は、選択ゲート電極ＳＧが形成される領域の第１ポリシリコン膜３０と接触している。この部分で、バリアメタル４７と第１ポリシリコン膜３０は電気的に接続している。図１７（ｂ）に示すように、バリアメタル４７及び金属膜４８は、素子分離絶縁膜２２に形成された溝２３内にも充填されている。

次に、図１８（ａ）及び（ｂ）に示すように、例えば、層間犠牲膜４３をストッパとしたＣＭＰ法により、層間犠牲膜４３上面が露出するまで金属膜４８及びバリアメタル４７を研磨除去する。その結果、金属膜４８及びバリアメタル４７が、層間犠牲膜４３間の溝４４に埋設され、ゲート長方向において層間犠牲膜４３によって分断された配線形状に加工される。この工程により、メモリセルゲート電極ＭＧの制御ゲート電極１５、及び選択ゲート電極ＳＧの上部電極１７が形成される。

次に、図１９（ａ）及び（ｂ）に示すように、例えば希釈フッ酸溶液、又は気相ＨＦを用いて、層間犠牲膜４３を選択的に除去する。これにより、メモリセルゲート電極ＭＧ間、及びメモリセルゲート電極ＭＧ−選択ゲート電極ＳＧ間に空隙４９（後述のエアギャップＡＧとなる）が形成される。次に、イオン注入法により、例えばリンをイオン注入することにより、メモリセルゲート電極ＭＧの両側、及び選択ゲート電極ＳＧの両側に位置する半導体基板１０に、ソースドレイン領域２０を形成する。

次に、図２０（ａ）及び（ｂ）に示すように、全面にプラズマ絶縁膜１８を形成する。プラズマ絶縁膜１８は、例えば、プラズマＣＶＤ法を用いて、被覆性の悪い条件にてシリコン酸化膜を成膜することにより形成する。これにより、プラズマ絶縁膜１８を、空隙４９上部に、空隙４９を残したまま蓋のように覆うことができる。プラズマ絶縁膜１８は、空隙４９内に埋設されていない。プラズマ絶縁膜１８は、メモリセルゲート電極ＭＧ及び選択ゲート電極ＳＧの上面及び側面を覆うように形成される。

また、図１４で説明した工程で、溝４４の幅を広げているため、これにより制御ゲート電極１５の幅が広くなっている。従って、隣接する制御ゲート電極１５間距離が狭くなっているため、複数のメモリセルゲート電極ＭＧ間、及びメモリセルゲート電極ＭＧ−選択ゲート電極ＳＧ間にプラズマ絶縁膜１８が埋設しにくく容易にエアギャップＡＧを形成することができる。

こうして空隙４９はエアギャップＡＧとなる。すなわち、メモリセルゲート電極ＭＧ間、及びメモリセルゲート電極ＭＧ−選択ゲート電極ＳＧ間に、プラズマ絶縁膜１８で蓋がされて密閉された空間若しくは空隙であるエアギャップＡＧが形成される。次いで、リソグラフィ法により、メモリセルゲート電極ＭＧ形成領域から選択ゲート電極ＳＧの中ほどまでを覆うレジストマスク５１を形成する。

次に、図３（ａ）及び（ｂ）に示すように、レジストマスク５１をマスクとして異方性ドライエッチングを施すことにより、選択ゲート電極ＳＧのメモリセルゲート電極ＭＧ側とは反対側の側面に、側壁絶縁膜１９が形成される。次いで、レジストマスク５１を除去する。

以上の工程により、本実施形態におけるＮＡＮＤ型フラッシュメモリ装置１が形成される。
以上に説明したように、本実施形態では、メモリセルゲート電極ＭＧの制御ゲート電極１５及び、選択ゲート電極ＳＧの上部電極１７を、いわゆるダマシン法を用いて形成している。そのため、制御ゲート電極１５及び上部電極１７に用いる金属膜４８の加工を、リソグラフィ法を用いたドライエッチングにより行うことがないため、例えば金属膜４８として用いたタングステンのグレインサイズによる加工形状の不均一を回避することができる。

また、制御ゲート電極１５及び、選択ゲート電極ＳＧの上部電極１７の形成において、いわゆるダマシン法を適用しつつ、併せて、いわゆるエアギャップＡＧ構造も実現している。従って、制御ゲート電極１５及び上部電極１７の形状の均一性を向上させつつ、エアギャップＡＧによりメモリセルゲート電極ＭＧ間の寄生容量を低減させることが可能である。

また、図１４における希釈フッ酸溶液を用いたエッチング処理により溝４４の幅が広がるため、溝４４に埋設されて形成される制御ゲート電極１５及び上部電極１７の断面積が大きくなる。従って、制御ゲート電極１５及び上部電極１７の抵抗値が下がる。また、制御ゲート電極１５の底面の幅は、浮遊ゲート電極１３上面の幅より大きくなるため、回り込み電界によってメモリセルゲート電極ＭＧの制御ゲート電極と浮遊ゲート電極間のカップリング比が向上する。さらに、図１４における希釈フッ酸溶液を用いたエッチング処理により間隙４４ｂが形成されるため、ここに制御ゲート電極１５の一部が埋設される場合は、制御ゲート電極１５は浮遊ゲート電極１３の上面及び側面の一部に対向して形成される。従って、さらにメモリセルゲート電極ＭＧのカップリング比が大きくなる。以上より、制御ゲート電極１５は浮遊ゲート電極１３間のカップリング比を向上させ、書込み／消去特性に優れた不揮発性半導体記憶装置を提供することができる。

また、図１６の工程において、選択ゲート電極ＳＧの第１ポリシリコン膜３０上面を除去する工程と同時に、溝２３における素子分離絶縁膜２２中央部の平面部の高さをゲート絶縁膜１２の下面よりも低くしている。その結果、製造工程を増加させることなく、選択ゲートトランジスタＳＴＳの制御ゲート電極１５と浮遊ゲート電極１３を接続させつつ、フィン構造のトランジスタにすることができる。

（第２の実施形態）
次に、図２１〜図３４を参照して、第２の実施形態の構成について説明する。
図２１は、第２の実施形態のＮＡＮＤ型フラッシュメモリ装置の構造を模式的に示す図の一例である。図２１（ａ）は、図２のＡＡ線に沿う部分の断面構造を模式的に示す図の一例である。図２１（ｂ）は、図２のＢＢ線に沿う部分の断面構造を模式的に示す図の一例である。

図２１（ａ）及び（ｂ）において、第２の実施形態におけるＮＡＮＤ型フラッシュメモリ装置と、第１の実施形態におけるＮＡＮＤ型フラッシュメモリ装置の違いは以下の通りである。メモリセルゲート電極ＭＧ間にエアギャップＡＧが、選択ゲート電極ＳＧに隣接するメモリセルゲート電極ＭＧの側面にはエアギャップＡＧ１が、メモリセルゲート電極ＭＧと対向する選択ゲート電極ＳＧの側面にはエアギャップＡＧ２が形成されている。エアギャップＡＧ１−ＡＧ２間には層間絶縁膜６０が存在している。また、選択ゲート電極ＳＧのメモリセルゲート電極ＭＧに隣接する側と反対側の側面にもエアギャップＡＧ３が形成されている。すなわち、選択ゲート電極ＳＧの両側側面にエアギャップＡＧ２、３が形成されている。

その他の構成は、第１の実施形態と略同じである。
上記構成により、本実施形態は第１の実施形態と同様の効果を有する。
また、本実施例特有の効果として以下の効果を奏する。選択ゲート電極ＳＧがソース線ＳＬ側の選択ゲート電極ＳＧである場合、図２に示すように、制御線ＳＧＳ（選択ゲート電極ＳＧ）とソース線ＳＬは、隣接してＸ方向に延伸し、相互に平行して並んでいる。従って、上記構成により、選択ゲート電極ＳＧ側壁にはエアギャップＡＧ３が形成されているため、選択ゲート電極ＳＧ−ソース線ＳＬ間の配線間容量が低減される。以上より、選択ゲートトランジスタＳＴＳの高速動作に貢献できるという効果を奏することができる。

＜製造方法＞
以下、本実施形態に係る不揮発性半導体記憶装置の製造方法の一例を説明する。
先ず、第１の実施形態における図５〜図８に説明した工程を実施し、図８に示す状態を形成する。

次に、図２２（ａ）及び（ｂ）に示すように、第２犠牲膜６１、第４シリコン酸化膜６２を順次形成する。第２犠牲膜６１には、例えばＣＶＤ法により成膜したＳｉＧｅを用いることができる。第２犠牲膜６１は、隣接する第１ポリシリコン膜３０間の溝を埋め込み、さらに第１ポリシリコン膜３０上を覆う所定の膜厚に形成される。第４シリコン酸化膜６２には、例えば、ＣＶＤ法により、ＴＥＯＳ（オルトケイ酸テトラエチル、Si(OC2H5)4、Tetraethyl ortho silicate）を用いて、ボロンを導入しながら成膜したＢＳＧ（boron silicate glass）膜を用いることできる。

次に、図２３（ａ）及び（ｂ）に示すように、リソグラフィ法及びＲＩＥによる異方性ドライエッチングを用いて、第４シリコン酸化膜６２、第２犠牲膜６１及び第１ポリシリコン膜３０を順次エッチングする。これにより、第１ポリシリコン膜３０、第２犠牲膜６１及び第４シリコン酸化膜６２が積層した複数の柱状形状が形成される。この柱状形状としては、選択ゲート電極ＳＧの形成領域の柱状形状６３と、メモリセルゲート電極ＭＧの形成領域の柱状形状６４が形成されている。

次に、イオン注入法により、不純物として例えばリンを、上記柱状形状６３及び柱状形状６４の両側に位置する半導体基板１０にイオン注入する。ここで、不純物を注入した領域は、最終的にはメモリセルゲート電極ＭＧ及び選択ゲート電極ＳＧをゲート電極とするトランジスタのソースドレイン領域２０となる（図において便宜的にソースドレイン領域２０として示す）。

次に、図２４（ａ）及び（ｂ）に示すように、全面にライナー膜４２を形成し、次いで第３犠牲膜６５を形成する。ライナー膜４２には、例えばＣＶＤ法により形成したシリコン酸化膜を用いることができる。第３犠牲膜６５には、例えば、ＣＶＤ法により形成したシリコン窒化膜を用いることができる。第３犠牲膜６５は、柱状形状６４間の溝部分を埋設し、柱状形状６３−６４間の溝部分を埋設しない膜厚にて形成する。

次に、図２５（ａ）及び（ｂ）に示すように、ＲＩＥによる異方性ドライエッチングを用いて第３犠牲膜６５をエッチバックし、柱状形状６３の両側側面に第３犠牲膜６５による側壁６５ｂを形成する。また、柱状形状６４の、柱状形状６３に対向する側面にも側壁６５ｂが形成される。柱状形状６４間は第３犠牲膜６５により埋設されている。この工程により、柱状形状６３及び柱状形状６４の上面部のライナー膜４２が露出する。次に、イオン注入を施し、側壁６５ｂに隣接する半導体基板１０上に不純物を注入する。不純物としては例えばヒ素を注入し、高濃度不純物領域２０ｂを形成する。

次に、図２６（ａ）及び（ｂ）に示すように、全面に層間絶縁膜６０を形成し、第４シリコン酸化膜６２をストッパとしたＣＭＰ法により、柱状形状６３と柱状形状６４の側壁６５ｂ間、及び、側壁６５ｂの側面に層間絶縁膜６０を形成する。層間絶縁膜６０は例えばＣＶＤ法により形成したシリコン酸化膜を用いることができる。なお、図２６（ａ）、（ｂ）では層間絶縁膜６０の上面は第４シリコン膜の上面よりもやや下に位置しているが、ＣＭＰ法の条件によっては層間絶縁膜６０の上面は第４シリコン膜の上面とほぼ同一になる。また、この工程により、柱状形状６３及び柱状形状６４上面のライナー膜４２が除去され、第４シリコン酸化膜６２上面が露出する。

次に、図２７（ａ）及び（ｂ）に示すように、ＲＩＥによる等方性ドライエッチングを用いて、全面にエッチングを施す。このエッチングは、シリコン酸化膜とシリコン窒化膜の選択比が小さい条件にて行う（低選択ＲＩＥ）。エッチングは第２犠牲膜６１表面が露出する時点でストップする。このエッチングにより、第４シリコン酸化膜６２、層間絶縁膜６０、ライナー膜４２及び第３犠牲膜６５が等方的にエッチング除去され、第２犠牲膜６１上面高さで平坦な表面となる。

次いで、図２８（ａ）及び（ｂ）に示すように、第２犠牲膜６１を選択的に除去する。第２犠牲膜６１の除去は、例えば、アンモニア過酸化水素溶液を用いて行うことができる。この工程により、第２犠牲膜６１が埋設されていた箇所から選択的に除去され、溝４４が形成される。

次に、図２９（ａ）及び（ｂ）に示すように、等方性条件によるドライエッチングを施すことにより、溝４４の幅を広げる。このエッチングは、シリコン酸化膜とシリコン窒化膜の選択比が小さい条件にて行う。そうすると、溝４４側壁のライナー膜４２とその外側の第３犠牲膜６５及び側壁６５ｂが等方的にエッチングされ、図中の縦横方向においてほぼ同じ膜厚だけ後退する。第１ポリシリコン膜３０は希釈フッ酸溶液によりエッチングされにくいため殆ど後退しない。このエッチングにより、溝４４は、横幅（ゲート長方向の幅）が広がる。

また、第１ポリシリコン膜３０の上面近傍の側面が露出する。第１ポリシリコン膜３０の上面近傍の側面には、第３犠牲膜６５との間に間隙４４ｂができる。溝４４の幅、及び間隙４４ｂの幅及び深さ、すなわちライナー膜４２、第３犠牲膜６５及び側壁６５ｂの後退量は、上述のドライエッチングによる処理時間を調節することによって制御できる。

次に、図３０（ａ）及び（ｂ）に示すように、全面に第１絶縁膜１４を形成する。第１絶縁膜１４としては、例えばＣＶＤ法により形成したＯＮＯ膜を用いることができる。
第１絶縁膜１４の膜厚と、間隙４４ｂの幅の関係は、第１の実施形態において図４（ａ）及び（ｂ）において説明したものと同様である。図３０（ａ）においては、便宜的に、第１絶縁膜１４が間隙４４ｂ内を埋設している場合を示している。

次に、図３１（ａ）及び（ｂ）に示すように、リソグラフィ法を用いてレジストマスク４６を形成する。レジストマスク４６は、メモリセルゲート電極ＭＧが形成される領域上を覆っている。レジストマスク４６は、選択ゲート電極ＳＧが形成される領域上を覆っていない。レジストマスク４６をマスクとして、第１絶縁膜１４に対し、ＲＩＥによる異方性条件にてドライエッチングを施す。これにより、選択ゲート電極ＳＧが形成される領域の、層間絶縁膜６０、第３犠牲膜６５及び第１ポリシリコン膜３０の上面の第１絶縁膜１４が除去され、第３犠牲膜６５側面に側壁形状の第１絶縁膜側壁１４ｓが形成される。

また、図３１（ｂ）に示すように、この工程により、第１ポリシリコン膜３０上面の第１絶縁膜１４が除去され、第１ポリシリコン膜３０側面に側壁形状の第１絶縁膜側壁１４ｓが形成される。また、素子分離絶縁膜２２の中央部分には、第１絶縁膜側壁１４ｓの形状を延長するような形状で、所定の深さの溝２３が形成される。溝２３の側面には、素子分離絶縁膜２２がおおよそ第１絶縁膜側壁１４ｓの膜厚分で残存している。第１ポリシリコン膜３０、ゲート酸化膜１２及び半導体基板１０と、溝２３との間は、素子分離絶縁膜２２によって隔てられている。溝２３の深さは、上記エッチングの処理時間を調整することにより制御することができる。レジストマスク４６でマスクされている領域では、第１絶縁膜１４はエッチングされることなく存在している。

次に、図３２（ａ）及び（ｂ）に示すように、レジストマスク４６を除去した後、バリアメタル４７、金属膜４８を形成する。バリアメタル４７としては、例えば、ＣＶＤ法により成膜した窒化タングステンを用いることができる。金属膜４８としては、例えばＣＶＤ法で成膜したタングステンを用いることができる。バリアメタル４７は、メモリセルゲート電極ＭＧが形成される領域では、第１絶縁膜１４によって第１ポリシリコン膜３０と絶縁されている。バリアメタル４７は、選択ゲート電極ＳＧが形成される領域では、第１ポリシリコン膜３０と接触している。図３２（ｂ）に示すように、バリアメタル４７及び金属膜４８は、素子分離絶縁膜２２に形成された溝２３内にも充填されている。

次に、図３３（ａ）及び（ｂ）に示すように、例えば、第３犠牲膜６５または層間絶縁膜６０をストッパとしたＣＭＰ法により、金属膜４８及びバリアメタル４７を研磨除去する。そうすると、金属膜４８及びバリアメタル４７が、第３犠牲膜６５間及び側壁６５ｂ間の溝４４に埋設され、第３犠牲膜６５及び側壁６５ｂによって分断された配線形状に加工される。この工程により、メモリセルゲート電極ＭＧ及び選択ゲート電極ＳＧが形成される。また、第３犠牲膜６５及び側壁６５ｂ上面が露出している。

次に、図３４（ａ）及び（ｂ）に示すように、第３犠牲膜６５及び側壁６５ｂを、例えばホットリン酸を用いて選択的に除去する。これにより、第３犠牲膜６５及び側壁６５ｂが埋設されていた箇所が除去されて空洞となり、空隙６８ａ、及び空隙６８ｂができる。

空隙６８ａはメモリセルゲート電極ＭＧ間に設けられた空間を示し、第３犠牲膜６５が埋設されていた箇所が空洞となったものである。空隙６８ｂは選択ゲート電極ＳＧ両側の側壁、及びメモリセルゲート電極ＭＧの選択ゲート電極ＳＧ側の側壁に形成された側壁形状の空間を示し、側壁６５ｂが埋設されていた箇所が除去されて空洞となったものである。空隙６８ｂは、選択ゲート電極ＳＧと層間絶縁膜６０との間に形成されている。空隙６８ａは後にエアギャップＡＧに、空隙６８ｂは後にエアギャップＡＧ１、ＡＧ２、ＡＧ３となる。

次に、図２１（ａ）及び（ｂ）に示すように、全面にプラズマ絶縁膜１８を形成する。プラズマ絶縁膜１８は、例えばプラズマＣＶＤ法を用いて、被覆性の悪い条件にてシリコン酸化膜を成膜することにより形成する。

これにより、プラズマ絶縁膜１８を、空隙６８ａ及び空隙６８ｂ上部に、空隙６８ａ及び空隙６８ｂを残したまま蓋のように覆うことができる。プラズマ絶縁膜１８は、空隙６８ａ及び空隙６８ｂ内に埋設されていない。プラズマ絶縁膜１８は、層間絶縁膜６０、メモリセルゲート電極ＭＧ及び選択ゲート電極ＳＧ上面の全体を覆うように形成される。

また、図２９に説明した工程で、溝４４の幅を広げているため、これにより制御ゲート電極１５の幅が広くなっている。従って、隣接する制御ゲート電極１５間距離が狭くなっているため、空隙６８ａにプラズマ絶縁膜１８が埋設しにくくなっている。

このようにして、メモリセルゲート電極ＭＧ間の空隙６８ａ、及びメモリセルゲート電極ＭＧ及び選択ゲート電極ＳＧ側壁の空隙６８ｂがプラズマ絶縁膜１８で密閉され、エアギャップＡＧ、ＡＧ１、ＡＧ２、ＡＧ３が形成される。

以上の工程により、本実施形態におけるＮＡＮＤ型フラッシュメモリ装置１が形成される。
以上に説明したように、本実施形態は、第１の実施形態と同様の効果を奏する。

また、さらに、本実施形態では、選択ゲート電極ＳＧの両側側壁にエアギャップＡＧが形成されるため、選択ゲート電極ＳＧ−ソース線ＳＬ間の配線間容量が低減され、選択ゲートトランジスタＳＴＳの高速動作に貢献できるという効果を奏することができる。

（他の実施形態）
上記実施形態で説明したもの以外に次のような変形をすることができる。
第１絶縁膜１４として、ＯＮＯ膜を適用した一例を示したが、ＮＯＮＯＮ（nitride-oxide-nitride-oxide-nitride）膜あるいは高誘電率を有する絶縁膜等を適用しても良い。

第２犠牲膜６１として、ＳｉＧｅを適用した一例を示したが、ＳｉＧｅに代えて、例えばアモルファスカーボンを適用しても良い。この場合、アモルファスカーボンの選択的除去には、酸素プラズマアッシングを用いることができる。

また、上記実施形態では、ＮＡＮＤ型のフラッシュメモリ装置に適用した一例を示したが、その他、ＮＯＲ型のフラッシュメモリ装置、ＥＥＰＲＯＭ等の不揮発性半導体記憶装置に適用しても良い。

上述のように、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

図面中、１はＮＡＮＤ型フラッシュメモリ装置、１０は半導体基板、１２はゲート酸化膜、１３は浮遊ゲート電極、１４は第１絶縁膜、１５は制御ゲート電極、１８はプラズマ絶縁膜、２３は素子分離領域中央に設けられた溝、２４はチャネル部、３０は第１ポリシリコン膜、３１は第１シリコン窒化膜、３２は第１シリコン酸化膜、４４は溝、４４ｂは間隙、４７はバリアメタル、４８は金属膜、６０は層間絶縁膜、６５は第３犠牲膜、６５ｂは第３犠牲膜による側壁、ＳＴＤ、ＳＴＳは選択ゲートトランジスタ、ＭＧはメモリセルゲート電極、ＳＧは選択ゲート電極、Ｓａは素子領域、Ｓｂは素子分離領域、ＡＧ、ＡＧ１、ＡＧ２、ＡＧ３はエアギャップである。

Claims (5)

1. 半導体基板と、
   前記半導体基板上に設けられた浮遊ゲート電極と、前記浮遊ゲート電極上に電極間絶縁膜を介して設けられた制御ゲート電極とを有するメモリセルを備え、
   前記制御ゲート電極は、バリアメタル及び金属材料により形成されており、
   前記メモリセルのゲート長方向の断面において、前記制御ゲート電極の横方向寸法は、前記浮遊ゲート電極の横方向寸法より大きく、
   前記メモリセルの前記ゲート長方向の断面において、前記電極間絶縁膜の一部が、前記浮遊ゲート電極側面に接触すること、
   を特徴とする、不揮発性半導体記憶装置。
2. 前記メモリセルのゲート長方向の断面において、前記制御ゲート電極の一部は、前記浮遊ゲート電極上面よりも下の位置で前記浮遊ゲート電極側面に対向すること、
   を特徴とする、請求項１に記載の不揮発性半導体記憶装置。
3. 前記メモリセルは前記ゲート長方向において複数個配置され、前記メモリセル間には空隙が形成されていること、
   を特徴とする、請求項１又は２に記載の不揮発性半導体記憶装置。
4. 前記メモリセルに隣接し、前記半導体基板上に設けられた選択ゲート電極、及び前記選択ゲート電極下の前記半導体基板に設けられたチャネル領域、を有する選択ゲートトランジスタを更に具備し、
   前記選択ゲートトランジスタのゲート幅方向の断面において、前記チャネル領域の両脇に絶縁膜が埋め込まれると共に前記絶縁膜に溝が形成された素子分離領域と、を備え、
   前記選択ゲート電極は、前記素子分離領域の絶縁膜の溝に埋設された部分を有し、前記埋設された部分が前記チャネル領域を挟んで配置されること、
   を特徴とする、請求項１から３の何れか１項に記載の不揮発性半導体記憶装置。
5. 半導体基板上に形成されたポリシリコン膜上に第１犠牲膜及び第１絶縁膜を順に形成するステップと、
   前記第１絶縁膜、前記第１犠牲膜及び前記ポリシリコン膜を順にエッチングすることにより第１溝を形成し、前記第１溝に素子分離絶縁膜を形成するステップと、
   前記第１絶縁膜、前記第１犠牲膜及び前記ポリシリコン膜をエッチングすることにより第２溝を形成し、前記第２溝に第２犠牲膜を形成するステップと、
   前記第１犠牲膜を除去するとともに、前記第２犠牲膜の一部を除去し第３溝を形成するステップと、
   前記第３溝に金属材料を埋設するステップと、
   前記第２犠牲膜による側壁を選択的に除去することにより前記ポリシリコン膜の間に空隙を形成するステップと、
   前記空隙内を埋設することなく全面に絶縁膜を形成するステップと、
   を有する不揮発性半導体記憶装置の製造方法。