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TWI621215B - 快閃記憶體結構及其製造方法 - Google Patents

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TWI621215B
TWI621215B TW105143278A TW105143278A TWI621215B TW I621215 B TWI621215 B TW I621215B TW 105143278 A TW105143278 A TW 105143278A TW 105143278 A TW105143278 A TW 105143278A TW I621215 B TWI621215 B TW I621215B
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Chun-Hu Cheng
鄭淳護
Chun-Yen Chang
張俊彥
Yu-Chien Chiu
邱于建
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National Taiwan Normal University
國立臺灣師範大學
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Abstract

本發明係關於一種快閃記憶體結構及其製造方法。本發明之快閃記憶體結構包含一基板、一源極、一汲極、一通道絕緣層、一鐵電-電荷捕捉層、至少一阻擋絕緣層及至少一閘極。基板由一半導體材料製成。源極形成於基板上。汲極形成於基板上並與源極分隔開。通道絕緣層形成於基板上。鐵電-電荷捕捉層形成於通道絕緣層上，並包含一電荷捕捉層及一鐵電負電容效應層。至少一阻擋絕緣層形成於鐵電-電荷捕捉層上。至少一閘極形成於阻擋絕緣層上。鐵電負電容效應層由一具鐵電負電容效應材料製成。

Description

快閃記憶體結構及其製造方法
本發明係關於一種記憶體結構及其製造方法，更特定而言係關於一種快閃記憶體結構及其製造方法。
請參考圖1，習知快閃記憶體結構1包含一基板11、一源極12、一汲極13、一通道絕緣層14、一電荷捕捉層15、一阻擋絕緣層16及一閘極17。源極12形成於基板11上。汲極13形成於基板11上並與源極12分隔開。通道絕緣層14形成於基板11上。電荷捕捉層15形成於通道絕緣層14上。阻擋絕緣層16形成於電荷捕捉層15上。閘極17形成於阻擋絕緣層16上。
請參考圖2，其為習知快閃記憶體結構1於不同閘極電壓掃描(sweep)進行讀寫時，閘極電壓VG(單位：V)對汲極電流參數ID(單位：A/um)之讀寫數據圖。如圖2所示，習知快閃記憶體結構1寫入/抹除電壓大(大於15V)且其元件次臨界擺幅(Subthreshold Swing,S.S.)最小值為60mV/dec。因使用一般高介電係數材料例如氧化鉿(HfO2)作為阻擋絕緣層16，習知快閃記憶體結構1具有較大的漏電流和較差的次臨界擺幅以及需要較大的電壓去開啟記憶體視窗。
圖3為習知快閃記憶體結構1之時間(單位：ms)對閘極操作電壓(單位：V)與汲極電流(單位：μA)之量測數據圖。如圖3所示，習知快閃記憶體結構1之讀寫操作速度慢，約100μs至1ms，因其使用一般高介電係數材料例如氧化鉿(HfO2)作為阻擋絕緣層16(圖1)。
習知快閃記憶體結構1之操作速度慢(約100μs至1ms)、寫入/抹除電壓大(例如：大於15V)、操作耐久性差(約105循環)。然而，由於習知快閃記憶體結構1之基本的電晶體物理現象，使其次臨界擺幅最小值為60mV/dec，且無法進一步降低操作電壓及切換耗能。為因應未來高密度記憶體技術需求，操作速度快及低耗能的快閃記憶體的開發是必要的。
本發明之目的在於提供一種快閃記憶體結構及其製造方法，使本發明之快閃記憶體結構具有降低記憶體寫入及抹除電壓並提升元件操作速度等特性。
本案之快閃記憶體結構包含一基板、一源極、一汲極、一通道絕緣層、一鐵電-電荷捕捉層、至少一阻擋絕緣層及至少一閘極。基板由一半導體材料製成。源極形成於基板上。汲極形成於基板上並與源極分隔開。通道絕緣層形成於基板上。鐵電-電荷捕捉層形成於通道絕緣層上，並包含一電荷捕捉層及一鐵電負電容效應層。至少一阻擋絕緣層形成於鐵電-電荷捕捉層上。至少一閘極形成於阻擋絕緣層上。其中，鐵電負電容效應層由一具鐵電負電容效應材料製成。
本案之製造一快閃記憶體結構之方法包含以下步驟：提供由一半導體材料製成之一基板；形成一源極於基板上；形成與源極分隔開之一汲極於基板上；形成一通道絕緣層於基板上；形成一鐵電-電荷捕捉層於通道 絕緣層上，鐵電-電荷捕捉層包含一電荷捕捉層及一鐵電負電容效應層；形成至少一阻擋絕緣層於鐵電-電荷捕捉層上；及形成至少一閘極於阻擋絕緣層上。其中，鐵電負電容效應層由一具鐵電負電容效應材料製成。
本發明利用鐵電負電容效應層，使本發明之快閃記憶體結構可降低記憶體寫入及抹除電壓並提升元件操作速度。
1‧‧‧快閃記憶體結構
11‧‧‧基板
12‧‧‧源極
13‧‧‧汲極
14‧‧‧通道絕緣層
15‧‧‧電荷捕捉層
16‧‧‧阻擋絕緣層
17‧‧‧閘極
3‧‧‧快閃記憶體結構
31‧‧‧基板
32‧‧‧源極
33‧‧‧汲極
34‧‧‧通道絕緣層
35‧‧‧鐵電-電荷捕捉層
351‧‧‧電荷捕捉層
352‧‧‧鐵電負電容效應層
36‧‧‧阻擋絕緣層
37‧‧‧閘極
5‧‧‧快閃記憶體結構
51‧‧‧基板
511‧‧‧柱狀通道部
52‧‧‧源極
53‧‧‧汲極
54‧‧‧通道絕緣層
55‧‧‧鐵電-電荷捕捉層
551‧‧‧電荷捕捉層
552‧‧‧鐵電負電容效應層
56‧‧‧阻擋絕緣層
57‧‧‧閘極
58‧‧‧間隔絕緣層
59‧‧‧絕緣柱狀核心
5A‧‧‧柱狀結構
A‧‧‧軸向
圖1為習知快閃記憶體結構之一示意圖；圖2為習知快閃記憶體結構之閘極電壓對汲極電流參數之讀寫數據圖；圖3為習知快閃記憶體結構之時間對閘極操作電壓與汲極電流之量測數據圖；圖4為本案2D快閃記憶體結構之一示意圖；圖5為本案3D快閃記憶體結構之一立體示意圖；圖6為本案3D快閃記憶體結構沿B-B剖面線之一剖面示意圖；圖7為本案2D快閃記憶體結構之閘極電壓對汲極電流參數之讀寫數據圖；圖8為本案3D快閃記憶體結構之閘極電壓對汲極電流之寫入抹除數據圖；及圖9為本案2D快閃記憶體結構之時間對閘極操作電壓與汲極電流之量測數據圖。
請參考圖4，本案之快閃記憶體結構3包含一基板31、一源極32、一汲極33、一通道絕緣層34、一鐵電-電荷捕捉層35、至少一阻擋絕緣層36 及至少一閘極37。基板31由一半導體材料製成。源極32形成於基板31上。汲極33形成於基板31上並與源極32分隔開。通道絕緣層34形成於基板31上。鐵電-電荷捕捉層35形成於通道絕緣層34上，並包含一電荷捕捉層351及一鐵電負電容效應層352。至少一阻擋絕緣層36形成於鐵電-電荷捕捉層35上。至少一閘極37形成於阻擋絕緣層36上。其中，鐵電負電容效應層352由一具鐵電負電容效應材料製成。為增進絕緣性能，該阻擋絕緣36可為單層、雙層或更多層。圖4所示之一實施例為一2D快閃記憶體結構3。
其中，鐵電-電荷捕捉層35之電荷捕捉層351與鐵電負電容效應層352之形成位置可以互換。鐵電-電荷捕捉層35之電荷捕捉層351與鐵電負電容效應層352可依序形成於通道絕緣層34上，或如圖4所示之一實施例，鐵電-電荷捕捉層35之鐵電負電容效應層352與電荷捕捉層351依序形成於通道絕緣層34上。
本案另一實施例之3D快閃記憶體結構5，如圖5及圖6所示。請先參見圖5，一個3D快閃記憶體結構5，其相似於前述2D快閃記憶體結構3，但形成為三維結構，例如圖5所示之層疊柱狀結構，包含一基板51、一源極52、一汲極53、一通道絕緣層54、一鐵電-電荷捕捉層55、至少一阻擋絕緣層56及至少一閘極57。基板51由一半導體材料製成。該層疊柱狀結構如下：源極52形成於基板51上。汲極53形成於基板51上並與源極52分隔開。柱狀的通道絕緣層54形成於基板51上。鐵電-電荷捕捉層55形成並包覆於於通道絕緣層54上，該鐵電-電荷捕捉層55包含一電荷捕捉層551及一鐵電負電容效應層552。至少一阻擋絕緣層56包覆形成於鐵電-電荷捕捉層55上。至少一閘極57形成於阻擋絕緣層56上。其中，鐵電負電容效應 層552由一具鐵電負電容效應材料製成。為增進絕緣性能，該阻擋絕緣56可為單層、雙層或更多層。
如圖5所示，3D快閃記憶體結構5不同於2D快閃記憶體結構3之處在於基板51沿一軸向A延伸形成一柱狀通道部511，柱狀通道部511形成於源極52與汲極53之間，且通道絕緣層54形成於柱狀通道部511之一外側上並圍繞柱狀通道部511。如圖5所示，源極52與汲極53可形成於柱狀通道部511之兩端，而通道絕緣層54則形成於源極52與汲極53之間之柱狀通道部511上。此外，鐵電-電荷捕捉層55圍繞形成於通道絕緣層54之一外側上，阻擋絕緣層56圍繞形成於鐵電-電荷捕捉層55之一外側上，且至少一閘極57圍繞形成於阻擋絕緣層56之一外側上。
如圖5及圖6所示，較佳地，通道絕緣層54圍繞柱狀通道部511並呈環形，鐵電-電荷捕捉層55圍繞通道絕緣層54並呈環形，且阻擋絕緣層56圍繞鐵電-電荷捕捉層55並呈環形，而該閘極57可為單數或複數個平板狀結構圍繞形成於鐵電-電荷捕捉層55之外側。如圖5所示，柱狀通道部511、通道絕緣層54、鐵電-電荷捕捉層55、阻擋絕緣層56形成一柱狀結構5A。柱狀結構5A沿柱狀通道部511之軸向A延伸穿過至少一閘極57。
較佳地，如圖5所示，3D快閃記憶體結構5有多個儲存位置，而包含複數呈平板狀之閘極57。其中，多個閘極57相互間隔開，並且柱狀結構5A沿柱狀通道部511之軸向A延伸穿過多個閘極57。為了隔絕多個閘極57，快閃記憶體結構5更包含複數呈平板狀之間隔絕緣層58。多個間隔絕緣層58交錯層疊地形成於多個閘極57間，以使多個閘極57相互絕緣。
於一實施例中，3D快閃記憶體結構5亦可能包含一絕緣柱狀核心59。於此實施例中，柱狀通道部511形成於絕緣柱狀核心59之一外側上， 並圍繞絕緣柱狀核心59，如圖5及圖6所示。
3D快閃記憶體結構5之鐵電-電荷捕捉層55之電荷捕捉層551與鐵電負電容效應層552之形成位置亦可以互換。鐵電-電荷捕捉層55之電荷捕捉層551與鐵電負電容效應層552可如圖5及圖6所示之一實施例之層疊順序形成於通道絕緣層54上，或亦可依鐵電-電荷捕捉層55之鐵電負電容效應層552、電荷捕捉層551之由內向外之順序形成於通道絕緣層54上。
請參考圖4，本案之製造2D快閃記憶體結構3之方法包含以下步驟：提供由一半導體材料製成之一基板31；形成一源極32於基板31上；形成與源極32分隔開之一汲極33於基板31上；形成一通道絕緣層34於基板31上；形成一鐵電-電荷捕捉層35於通道絕緣層34上，其中鐵電-電荷捕捉層35包含一電荷捕捉層351及一鐵電負電容效應層352；形成至少一阻擋絕緣層36於鐵電-電荷捕捉層35上；及形成至少一閘極37於阻擋絕緣層36上。其中，鐵電負電容效應層352由一具鐵電負電容效應材料製成。
如上所述，鐵電-電荷捕捉層35之電荷捕捉層351與鐵電負電容效應層352之形成位置可以互換。鐵電-電荷捕捉層35之電荷捕捉層351與鐵電負電容效應層352可如圖4所示順序形成於通道絕緣層34上，或者二者堆疊形成之順序對調。
請參考圖5及圖6，本案之製造一3D快閃記憶體結構5之方法相似於製造2D快閃記憶體結構3之方法，包含以下步驟：提供由一半導體材料製成之一基板51，其中提供基板51之步驟包含沿一軸向A延伸形成一柱狀通道部511；形成一源極52於基板51上；形成與源極52分隔開之一汲極53於基板51上，其中柱狀通道部511形成於源極52與汲極53之間；形成一通道絕緣層54於基板上，其中通道絕緣層54形成於柱狀通道部511之一外側上 並圍繞柱狀通道部511；形成一鐵電-電荷捕捉層55於通道絕緣層54上，鐵電-電荷捕捉層55包含一電荷捕捉層551及一鐵電負電容效應層552；形成至少一阻擋絕緣層56於鐵電-電荷捕捉層55上；及形成至少一閘極57於阻擋絕緣層56上。其中，鐵電負電容效應層552由一具鐵電負電容效應材料製成。
如圖5所示，源極52與汲極53可形成於柱狀通道部511之兩端，而通道絕緣層54則形成於源極52與汲極53之間之柱狀通道部511上。如圖5所示，因為快閃記憶體結構5之3D結構，鐵電-電荷捕捉層55形成於通道絕緣層54之一外側上，阻擋絕緣層56形成於鐵電-電荷捕捉層55之一外側上，且至少一閘極57形成於阻擋絕緣層56之一外側上。較佳地，如圖5及圖6所示，通道絕緣層54圍繞柱狀通道部511並呈環形，鐵電-電荷捕捉層55圍繞通道絕緣層54並呈環形，阻擋絕緣層56圍繞鐵電-電荷捕捉層55並呈環形，而至少一閘極57呈平板狀。柱狀通道部511、通道絕緣層54、鐵電-電荷捕捉層55、阻擋絕緣層56形成一柱狀結構5A。柱狀結構5A沿柱狀通道部511之軸向A延伸穿過至少一閘極57。較佳地，3D快閃記憶體結構5有多個儲存位置，因而製造3D快閃記憶體結構5之方法包含形成複數呈平板狀之閘極57，如圖5所示。其中，多個閘極57相互間隔開，並且柱狀結構5A沿柱狀通道部511之軸向A延伸穿過多個閘極57。為使多個閘極57相互絕緣，製造3D快閃記憶體結構5之方法更包含形成複數呈平板狀之間隔絕緣層58，多個間隔絕緣層58形成於多個閘極57間，以使多個閘極57相互絕緣。
於一實施例中，製造3D快閃記憶體結構5之方法更包含形成一絕緣柱狀核心59。其中，柱狀通道部511形成於絕緣柱狀核心59之一外側上，並 圍繞絕緣柱狀核心59。
如上所述，3D快閃記憶體結構5之鐵電-電荷捕捉層55之電荷捕捉層551與鐵電負電容效應層552之形成位置亦可以互換。亦即，鐵電-電荷捕捉層55之電荷捕捉層551與鐵電負電容效應層552可如圖5及圖6所示之一實施例依序形成於通道絕緣層54上，或鐵電-電荷捕捉層55之鐵電負電容效應層552、電荷捕捉層551形成順序互調。
上述電荷捕捉層351、551可由一導電材料、一半導體材料、一介電材料或二維材料所製成。電荷捕捉層351、551使用之介電材料可為氧化鋯矽(zirconium silicon oxide)、氮化矽(silicon nitride)、氧化鉭(tantalum oxide)、氮氧化矽(silicon oxynitride)、鈦酸鋇鍶(barium strontium titanate)、碳化矽(silicon carbide)、碳氧化矽(silicon oxycarbide)、氧化鉿(hafnium oxide)、氧化矽鉿(hafnium silicon oxide)、氧化鋯鉿(hafnium zirconium oxide)、氮氧化矽鉿(hafnium silicon oxynitride)、氮氧化鉿(hafnium oxynitride)、氧化鋯(zirconium oxide)、氧化鈦(titanium oxide)、氧化鈰(cerium oxide)、氧化鑭(lanthanum oxide)、氧化鋁鑭(lanthanum aluminum oxide)、或氧化鋁(aluminum oxide)之一高介電材料。電荷捕捉層351、551使用之二維材料可為石墨烯(Graphene)、二硫化鉬(MoS2)、二硫化鎢(WS2)、二硒化鉬(MoSe2)、二硒化鎢(WSe2)、一氧化錫(SnO)、或黑磷(black phosphorus)。石墨烯可為多孔石墨烯、單層石墨烯或多層石墨烯。
上述鐵電負電容效應層352、552使用之具鐵電負電容效應材料可選自氧化鋯鉿(hafnium zirconium oxide)、氧化矽鉿(hafnium silicon oxide)、鋯鈦酸鉛(lead zirconate titanate)、鈦酸鋇鍶(barium strontium titanate)、鉭酸鍶鉍(strontium bismuth tantalite)、鋯鈦酸鉛鑭(lead lanthanum zirconate titanate)、氧化鋁鉿(hafnium aluminum oxide)、氧化釔鉿(hafnium yttrium oxide)所成群組，或以氧化鉿(HfO2)為一基底材料，並摻雜選自鋯(Zr)、鋁(Al)、矽(Si)、釔(Y)、釓(Gd)、鍶(Sr)、鑭(La)及其組合所成群組之參雜材料。其中，以氧化鉿(HfO2)為一基底材料，並摻雜上述摻雜材料之情況下，具鐵電負電容效應材料包含15-85mol%鋯(Zr)、2-15mol%鋁(Al)、2-10mol%矽(Si)、2-15mol%釔(Y)、2-15mol%釓(Gd)、2-15mol%鍶(Sr)、或2-15mol%鑭(La)。
上述基板31、51可使用單晶矽(Si)、多晶矽(Poly-Si)或其他適用材料。上述通道絕緣層54可使用氧化矽(SiO2)或其他適用材料。上述閘極37、57可使用氮化鉭(TaN)或其他適用材料。上述至少一阻擋絕緣層36、56可由選自氧化鋁(Al2O3)及氧化矽(SiO2)所成群組之一材料製成，或其他適用材料製成。如上所述，至少一阻擋絕緣層36、56可為單層、雙層或更多層，因此至少一阻擋絕緣層36、56可能SiO2單層、Al2O3單層、SiO2/Al2O3雙層、Al2O3/SiO2雙層或其他材料及層數之組合。上述絕緣柱狀核心59可使用氧化矽(SiO2)或其他適用材料。
依據快閃記憶體結構3、5之鐵電-電荷捕捉層35、55之電荷捕捉層351、551與鐵電負電容效應層352、552之形成位置之不同，使快閃記憶體結構3、5可分別被用於一非揮發性快閃記憶體或者一鐵電記憶體。實例如下：若電荷捕捉層351、551與鐵電負電容效應層352、552依序形成於通道絕緣層34、54上，電荷捕捉層351、551貼近於通道絕緣層34、54上時，則快閃記憶體結構3、5與傳統結構相比，除具備快速的操作速度和耐久性，尚可提升保持性，係一非揮發性快閃記憶體其為，NAND快閃記憶 體(NAND flash memory)。若鐵電負電容效應層352、552與電荷捕捉層351、551形成於通道絕緣層34、54上之順序顛倒，鐵電負電容效應層352、552貼近於通道絕緣層34、54上時，則快閃記憶體結構3、5係一鐵電記憶體。
請參考圖7，其為本案2D快閃記憶體結構3於不同閘極電壓掃描(sweep)進行讀寫時，閘極電壓VG(單位：V)對汲極電流參數ID(單位：A/um)之讀寫數據圖。如圖7所示，透過實驗，在8V~16V讀寫電壓下操作下，本案2D快閃記憶體結構3之最大記憶窗可達8V(16V讀寫電壓時)，並且由圖7中曲線之斜率可知本案2D快閃記憶體結構3有效改善了記憶體電晶體元件次臨界擺幅(Subthreshold Swing,S.S.)。
請參考圖8，其為本案3D快閃記憶體結構5與作為控制組之習知3D快閃記憶體結構，透過模擬所產生之閘極電壓VG(單位：V)對汲極電流ID(單位：A)之寫入抹除數據圖。其中，汲極電壓(VD)為0.1V，「control program」曲線代表控制組之習知3D快閃記憶體結構寫入時之曲線，「control erase」曲線代表控制組之習知3D快閃記憶體結構抹除時之曲線，「HZO program」曲線代表本案之3D快閃記憶體結構5以氧化鋯鉿(HfZrO)作為上述鐵電負電容效應層352、552使用之具鐵電負電容效應材料時進行資料寫入時之曲線，「HZO erase」曲線代表本案之3D快閃記憶體結構5以氧化鋯鉿(HfZrO)作為上述鐵電負電容效應層352、552使用之具鐵電負電容效應材料時進行資料抹除時之曲線。由圖8可知，本案3D快閃記憶體結構5可有效改善次臨界擺幅(Subthreshold Swing,S.S.)，降低記憶體操作閘極電壓VG，並增加汲極電流ID。
圖9為2D快閃記憶體結構3之時間(單位：ns)對閘極操作電壓(單 位：V)與汲極電流(單位：μA)之量測數據圖。圖9中指出進行量測之2D快閃記憶體結構3所使用之基板31、電荷捕捉層351及鐵電負電容效應層352所分別使用之材料及厚度。如圖9所示，本案快閃記憶體結構3之讀寫操作速度由習知快閃記憶體結構1之微秒等級提升至數百奈秒等級，比習知快閃記憶體結構1操作速度更為快速。如圖9所示，本案快閃記憶體結構3之讀寫操作速度提升至800ns等級以下。
此外，由更進一步快閃記憶體結構3、5測試得知，此具鐵電負電容效應層352、552之快閃記憶體結構3、5可保有85℃的資料保存性，以及良好的耐久性(讀寫抹除達到超過106次以上)。因此，本案發明將可有效改善現今快閃記憶體微縮所面臨的操作電壓過大、讀寫操作速度過慢、耐久性劣化等問題。本案快閃記憶體結構3、5之改善機制起因於高速的鐵電電偶極，改善了快閃記憶體之F-N穿隧(Fowler-Nordheim tunneling)傳導機制。
綜上，本發明利用鐵電負電容效應層352、552，使本發明之快閃記憶體結構3、5有效改善電晶體元件次臨界斜率(Sub Swing,S.S.)、降低關閉電流(Ioff)，具有降低記憶體寫入及抹除電壓並提升元件操作速度等特性。

Claims (30)

  1. 一種快閃記憶體結構，包含： 一基板，由一半導體材料製成； 一源極，形成於該基板上； 一汲極，形成於該基板上並與該源極分隔開； 一通道絕緣層，形成於該基板上； 一鐵電-電荷捕捉層，形成於該通道絕緣層上，並包含一電荷捕捉層及一鐵電負電容效應層； 至少一阻擋絕緣層，形成於該鐵電-電荷捕捉層上；及 至少一閘極，形成於該阻擋絕緣層上； 其中該鐵電負電容效應層由一具鐵電負電容效應材料製成。
  2. 如請求項1所述之快閃記憶體結構，其中該基板沿一軸向延伸形成一柱狀通道部，該柱狀通道部形成於該源極與該汲極之間，且該通道絕緣層形成於該柱狀通道部之一外側上並圍繞該柱狀通道部。
  3. 如請求項2所述之快閃記憶體結構，其中該鐵電-電荷捕捉層形成於該通道絕緣層之一外側上，該阻擋絕緣層形成於該鐵電-電荷捕捉層之一外側上，且該至少一閘極形成於該阻擋絕緣層之一外側上。
  4. 如請求項3所述之快閃記憶體結構，其中該通道絕緣層圍繞該柱狀通道部並呈環形，該鐵電-電荷捕捉層圍繞該通道絕緣層並呈環形，該阻擋絕緣層圍繞該鐵電-電荷捕捉層並呈環形。
  5. 如請求項4所述之快閃記憶體結構，其中該至少一閘極呈平板狀，該柱狀通道部、該通道絕緣層、該鐵電-電荷捕捉層、該阻擋絕緣層形成一柱狀結構，該柱狀結構沿該柱狀通道部之該軸向延伸穿過該至少一閘極。
  6. 如請求項5所述之快閃記憶體結構，其中該快閃記憶體結構包含複數呈平版狀之該閘極，該等閘極相互間隔開，並且該柱狀結構沿該柱狀通道部之該軸向延伸穿過該等閘極。
  7. 如請求項6所述之快閃記憶體結構，其中該快閃記憶體結構包含複數呈平版狀之間隔絕緣層，該等間隔絕緣層形成於該等閘極間，以使該等閘極相互絕緣。
  8. 如請求項2所述之快閃記憶體結構，其中該快閃記憶體結構更包含一絕緣柱狀核心，該柱狀通道部形成於該絕緣柱狀核心之一外側上，並圍繞該絕緣柱狀核心。
  9. 如請求項1所述之快閃記憶體結構，其中該鐵電-電荷捕捉層之該電荷捕捉層與該鐵電負電容效應層依序形成於該通道絕緣層上，或該鐵電-電荷捕捉層之該鐵電負電容效應層與該電荷捕捉層依序形成於該通道絕緣層上。
  10. 如請求項1所述之快閃記憶體結構，其中該至少一阻擋絕緣層由選自氧化鋁(Al 2O 3)及氧化矽(SiO 2)所成群組之一材料製成。
  11. 如請求項1所述之快閃記憶體結構，其中該電荷捕捉層可由一導電材料、一半導體材料、一介電材料或一種二維材料所製成，其中該介電材料為氧化鋯矽(zirconium silicon oxide)、氮化矽(silicon nitride)、氧化鉭(tantalum oxide)、氮氧化矽(silicon oxynitride)、鈦酸鋇鍶(barium strontium titanate)、碳化矽(silicon carbide)、碳氧化矽(silicon oxycarbide)、氧化鉿(hafnium oxide)、氧化矽鉿(hafnium silicon oxide)、氧化鋯鉿(hafnium zirconium oxide)、氮氧化矽鉿(hafnium silicon oxynitride)、氮氧化鉿(hafnium oxynitride)、氧化鋯(zirconium oxide)、氧化鈦(titanium oxide)、氧化鈰(cerium oxide)、氧化鑭(lanthanum oxide)、氧化鋁鑭(lanthanum aluminum oxide)、或氧化鋁(aluminum oxide)之一高介電材料，該二維材料為石墨烯(Graphene)、二硫化鉬(MoS 2)、二硫化鎢(WS 2)、二硒化鉬(MoSe 2)、二硒化鎢(WSe 2)、一氧化錫(SnO)、或黑磷(black phosphorus)，且該石墨烯為多孔石墨烯、單層石墨烯或多層石墨烯。
  12. 如請求項1所述之快閃記憶體結構，其中該具鐵電負電容效應材料係選自氧化鋯鉿(hafnium zirconium oxide)、氧化矽鉿(hafnium silicon oxide)、鋯鈦酸鉛(lead zirconate titanate)、鈦酸鋇鍶(barium strontium titanate)、鉭酸鍶鉍(strontium bismuth tantalite)、鋯鈦酸鉛鑭(lead lanthanum zirconate titanate)、氧化鋁鉿(hafnium aluminum oxide)、氧化釔鉿(hafnium yttrium oxide)所成群組，或以氧化鉿(HfO 2)為一基底材料，並參雜選自鋯(Zr)、鋁(Al)、矽(Si)、釔(Y)、釓(Gd)、鍶(Sr)、鑭(La)及其組合所成群組之參雜材料。
  13. 如請求項12所述之快閃記憶體結構，其中該具鐵電負電容效應材料包含15-85 mol%鋯(Zr)、2-15 mol%鋁(Al)、2-10 mol%矽(Si)、2-15 mol%釔(Y)、2-15 mol%釓(Gd)、2-15 mol%鍶(Sr)、或2-15mol%鑭(La)。
  14. 如請求項1所述之快閃記憶體結構，其中該快閃記憶體結構用於一非揮發性快閃記憶體或一鐵電記憶體。
  15. 如請求項14所述之快閃記憶體結構，其中該非揮發性快閃記憶體為一NAND快閃記憶體(NAND flash memory)。
  16. 一種製造一快閃記憶體結構之方法，包含以下步驟： 提供由一半導體材料製成之一基板； 形成一源極於該基板上； 形成與該源極分隔開之一汲極於該基板上； 形成一通道絕緣層於該基板上； 形成一鐵電-電荷捕捉層於該通道絕緣層上，該鐵電-電荷捕捉層包含一電荷捕捉層及一鐵電負電容效應層； 形成至少一阻擋絕緣層於該鐵電-電荷捕捉層上；及 形成至少一閘極於該阻擋絕緣層上； 其中該鐵電負電容效應層由一具鐵電負電容效應材料製成。
  17. 如請求項16所述之方法，其中該提供該基板之步驟包含沿一軸向延伸形成一柱狀通道部，該柱狀通道部形成於該源極與該汲極之間，且該通道絕緣層形成於該柱狀通道部之一外側上並圍繞該柱狀通道部。
  18. 如請求項17所述之方法，其中該鐵電-電荷捕捉層形成於該通道絕緣層之一外側上，該阻擋絕緣層形成於該鐵電-電荷捕捉層之一外側上，且該至少一閘極形成於該阻擋絕緣層之一外側上。
  19. 如請求項18所述之方法，其中該通道絕緣層圍繞該柱狀通道部並呈環形，該鐵電-電荷捕捉層圍繞該通道絕緣層並呈環形，該阻擋絕緣層圍繞該鐵電-電荷捕捉層並呈環形。
  20. 如請求項19所述之方法，其中該至少一閘極呈平板狀，該柱狀通道部、該通道絕緣層、該鐵電-電荷捕捉層、該阻擋絕緣層形成一柱狀結構，該柱狀結構沿該柱狀通道部之該軸向延伸穿過該至少一閘極。
  21. 如請求項20所述之方法，其中該方法包含形成複數呈平版狀之該閘極，該等閘極相互間隔開，並且該柱狀結構沿該柱狀通道部之該軸向延伸穿過該等閘極。
  22. 如請求項21所述之方法，其中該方法更包含形成複數呈平版狀之間隔絕緣層，該等間隔絕緣層形成於該等閘極間，以使該等閘極相互絕緣。
  23. 如請求項17所述之方法，其中該方法更包含形成一絕緣柱狀核心，該柱狀通道部形成於該絕緣柱狀核心之一外側上，並圍繞該絕緣柱狀核心。
  24. 如請求項16所述之方法，其中該鐵電-電荷捕捉層之該電荷捕捉層與該鐵電負電容效應層依序形成於該通道絕緣層上，或該鐵電-電荷捕捉層之該鐵電負電容效應層與該電荷捕捉層依序形成於該通道絕緣層上。
  25. 如請求項16所述之方法，其中該至少一阻擋絕緣層由選自氧化鋁(Al 2O 3)及氧化矽(SiO 2)所成群組之一材料製成。
  26. 如請求項16所述之方法，其中該電荷捕捉層可由一導電材料、一半導體材料、一介電材料或一種二維材料所製成，其中該介電材料為氧化鋯矽(zirconium silicon oxide)、氮化矽(silicon nitride)、氧化鉭(tantalum oxide)、氮氧化矽(silicon oxynitride)、鈦酸鋇鍶(barium strontium titanate)、碳化矽(silicon carbide)、碳氧化矽(silicon oxycarbide)、氧化鉿(hafnium oxide)、氧化矽鉿(hafnium silicon oxide)、氧化鋯鉿(hafnium zirconium oxide)、氮氧化矽鉿(hafnium silicon oxynitride)、氧化鋯(zirconium oxide)、氧化鈦(titanium oxide)、氧化鈰(cerium oxide)、氧化鑭(lanthanum oxide)、氧化鋁鑭(lanthanum aluminum oxide)、或氧化鋁(aluminum oxide)之一高介電材料，該二維材料為石墨烯(Graphene)、二硫化鉬(MoS 2)、二硫化鎢(WS 2)、二硒化鉬(MoSe 2)、二硒化鎢(WSe 2)、一氧化錫(SnO)、或黑磷(black phosphorus)，且該石墨烯為多孔石墨烯、單層石墨烯或多層石墨烯。
  27. 如請求項16所述之方法，其中該具鐵電負電容效應材料係選自氧化鋯鉿(hafnium zirconium oxide)、氧化矽鉿(hafnium silicon oxide)、鋯鈦酸鉛(lead zirconate titanate)、鈦酸鋇鍶(barium strontium titanate)、鉭酸鍶鉍(strontium bismuth tantalite)、鋯鈦酸鉛鑭(lead lanthanum zirconate titanate)、氧化鋁鉿(hafnium aluminum oxide)、氧化釔鉿(hafnium yttrium oxide)所成群組，或以氧化鉿(HfO 2)為一基底材料，並參雜選自鋯(Zr)、鋁(Al)、矽(Si)、釔(Y)、釓(Gd)、鍶(Sr)、鑭(La)及其組合所成群組之參雜材料。
  28. 如請求項27所述之方法，其中該具鐵電負電容效應材料包含15-85 mol%鋯(Zr)、2-15 mol%鋁(Al)、2-10 mol%矽(Si)、2-15 mol%釔(Y)、2-15 mol%釓(Gd)、2-15 mol%鍶(Sr)、或2-15 mol%鑭(La)。
  29. 如請求項16所述之方法，其中該快閃記憶體結構用於一非揮發性快閃記憶體或一鐵電記憶體。
  30. 如請求項29所述之方法，其中該非揮發性快閃記憶體為一NAND快閃記憶體(NAND flash memory)。
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