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TWI620315B - 半導體裝置及其製造方法 - Google Patents

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TWI620315B
TWI620315B TW105133558A TW105133558A TWI620315B TW I620315 B TWI620315 B TW I620315B TW 105133558 A TW105133558 A TW 105133558A TW 105133558 A TW105133558 A TW 105133558A TW I620315 B TWI620315 B TW I620315B
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insulating structure
gap
gate
layer
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Inventor
張哲誠
Che Cheng Chang
林志翰
Chih Han Lin
Original Assignee
台灣積體電路製造股份有限公司
Taiwan Semiconductor Manufacturing Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

一種半導體裝置，包含基板、絕緣結構，以及閘極堆疊。基板具有至少一個半導體鰭。絕緣結構，配置於基板上方，且與半導體鰭隔開以在絕緣結構與半導體鰭之間形成間隙，其中絕緣結構具有側壁，側壁面對半導體鰭。閘極堆疊覆蓋半導體鰭的至少一部分，且至少配置於絕緣結構與半導體鰭之間的間隙中，其中閘極堆疊包含高介電常數介電層與閘電極。高介電常數介電層覆蓋半導體鰭，同時使得絕緣結構的側壁裸露。閘電極配置於高介電常數介電層上方，且至少配置於絕緣結構與半導體鰭之間的間隙中。

Description

半導體裝置及其製造方法
本揭露是關於一種半導體裝置及其製造方法。
隨著半導體工業已發展至奈米技術流程節點以追求更大裝置密度、更高效能及更低成本，製造及設計問題的挑戰已導致了三維設計的發展，如鰭式場效應電晶體(fin-like field effect transistor；FinFET)。鰭式場效應電晶體包括伸長之半導體鰭，此鰭在垂直於基板所在平面之方向中高出基板上方。場效電晶體之通道在此垂直鰭中形成。在鰭上方提供閘極(例如包覆此鰭)。鰭式場效應電晶體可進一步減少短溝道效應。
本揭露之一實施例為一種半導體裝置，包含基板、絕緣結構，以及閘極堆疊。基板具有至少一個半導體鰭。絕緣結構，配置於基板上方，且與半導體鰭隔開以在絕緣結構與半導體鰭之間形成間隙，其中絕緣結構具有側壁，側壁面對半導體鰭。閘極堆疊覆蓋半導體鰭的至少一部分，且至少配置於絕 緣結構與半導體鰭之間的間隙中，其中閘極堆疊包含高介電常數介電層與閘電極。高介電常數介電層覆蓋半導體鰭，同時使得絕緣結構的側壁裸露。閘電極配置於高介電常數介電層上方，且至少配置於絕緣結構與半導體鰭之間的間隙中。
本揭露之另一實施例為一種半導體裝置，一種半導體裝置，包含基板、絕緣結構、閘極堆疊。基板具有至少一個半導體鰭。絕緣結構，配置於基板上方，且與半導體鰭側向隔開以在絕緣結構與半導體鰭之間形成間隙，間隙具有至少一個內表面。閘極堆疊覆蓋半導體鰭的至少一部分，且至少配置於絕緣結構與半導體鰭之間的間隙中，其中閘極堆疊包含高介電常數介電層以及閘電極。高介電常數介電層覆蓋半導體鰭，使得間隙的內表面的至少一部分裸露。閘電極配置於高介電常數介電層上方，並至少配置於絕緣結構與半導體鰭之間的間隙中。
本揭露之另一實施例為一種半導體裝置的製造方法，包含在基板上方形成絕緣結構，其中基板具有至少一個半導體鰭，半導體鰭與絕緣結構隔開以在半導體鰭與隔離結構之間形成間隙。形成閘極堆疊之高介電常數介電層，以覆蓋半導體鰭之一部分及絕緣結構中面對半導體鰭的一側壁。移除高介電常數介電層中覆蓋絕緣結構的側壁之一部分。在高介電常數介電層上方形成閘極堆疊的閘電極，以使得閘電極至少配置於絕緣結構與半導體鰭之間的間隙中。
105‧‧‧閘極堆疊
110‧‧‧基板
112‧‧‧半導體鰭
114‧‧‧隔離結構
115‧‧‧底表面
120‧‧‧閘極絕緣薄膜
130‧‧‧虛設層
132‧‧‧圖案化虛設層
134‧‧‧通孔
136‧‧‧開口
140‧‧‧閘極間隔物
142‧‧‧側壁
143‧‧‧第一部分
144‧‧‧第二部分
150‧‧‧圖案化遮罩
160‧‧‧絕緣結構
162‧‧‧側壁
170‧‧‧高介電常數介電層
180‧‧‧金屬層
190‧‧‧閘電極
B-B‧‧‧線
D‧‧‧距離
G‧‧‧間隙
T‧‧‧厚度
本揭示案之態樣最佳在閱讀附圖時根據下文之詳細說明來進行理解。應注意，依據工業中之標準實務，多個特徵並未按比例繪製。實際上，多個特徵之尺寸可任意增大或縮小，以便使論述明晰。
第1A圖至第9A圖是本揭露之部分實施例之用於製造半導體裝置之方法在多個階段之上視圖。
第1B圖至第9B圖分別是沿第1A圖至第9A圖中線B-B截取的橫剖面視圖。
第10A圖至第12A圖是本揭露之部分實施例之用於製造半導體裝置之方法在多個階段之上視圖。
第10B圖至第12B圖分別是沿第11A圖至第12A圖中線B-B截取的橫剖面視圖。
以下揭示內容提供眾多不同的實施例或實例以用於實施本案提供之標的物的不同特徵。下文中描述組件及排列之特定實例以簡化本揭示案。此等組件及排列當然僅為實例，及不意欲進行限制。例如，在下文之描述中，第一特徵在第二特徵上方或之上的形成可包括其中第一特徵與第二特徵以直接接觸方式形成的實施例，及亦可包括其中在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵無法直接接觸之實施例。此外，本揭示案在多個實例中可重複元件符號及/或字母。此重複用於實現簡化與明晰之目的，及其自身並不規定所論述之多個實施例及/或配置之間的關係。
此外，本案中可使用諸如「下方(beneath)」、「以下(below)」、「下部(lower)」、「上方(above)」、「上部(upper)」等等之空間相對術語在以便於描述，以描述一個元件或特徵與另一或更多個元件或特徵之關係，如圖式中所圖示。空間相對術語意欲包含在使用或操作中之裝置除圖式中繪示之定向以外的不同定向。設備可經定向(旋轉90度或其他定向)，及本案中使用之空間相對描述詞同樣可相應地進行解釋。
本揭示案之實施例提供一些改良方法以用於半導體裝置及所得結構之形成。此等實施例在下文形成鰭式場效應電晶體電晶體的上下文中進行論述，此等電晶體在塊體矽基板上具有單個鰭或多個鰭。此項技術之一般技術者將瞭解，本揭示案之實施例可與其他配置一同使用。
第1A圖至第9A圖是本揭露之部分實施例之用於製造半導體裝置之一方法在多個階段之上視圖，及第1B圖至第9B圖分別是沿第1A圖至第9A圖中線B-B截取的橫剖面視圖。請參看第1A圖及第1B圖。提供基板110。基板110包括自基板110頂表面111伸出的半導體鰭112。在一些實施例中，半導體鰭112包括矽。應注意，第1A圖及第1B圖中半導體鰭112之數目是說明性的，及不應限制本揭示案之主張範疇。此項技術之一般技術者可根據實際情況而選擇半導體鰭112之適合數目。
在一些實施例中，基板110可為半導體材料且可包括已知結構，此等結構包括例如分級層或埋置式氧化物。在一些實施例中，基板110包括塊體矽，此矽可未經摻雜或已經 摻雜(例如P型、N型，或此兩者之組合)。亦可使用適合用於半導體裝置形成之其他材料。諸如鍺、石英、藍寶石及玻璃之其他材料可替代地用於基板110。或者，矽基板110可為絕緣體上半導體(semiconductor on insulator；SOI)或多層結構之作用層，此多層結構如形成於塊體矽層上之矽鍺層。
半導體鰭112例如可藉由使用光微影技術，藉由圖案化及蝕刻基板110而形成。在一些實施例中，光阻材料層(未圖示)沉積在基板110上方。依據所需圖案(在此情況下是半導體鰭112)照射(曝露)光阻材料層，及使此層顯影以移除光阻材料之一部分。剩餘光阻材料保護下層材料免受後續處理步驟，如蝕刻。應注意，其他遮罩，如氧化物或氮化矽遮罩亦可用於蝕刻製程。
在一些其他實施例中，可磊晶生長半導體鰭112。例如，下層材料之一曝露部分，如基板110之曝露部分可用於磊晶製程以形成半導體鰭112。遮罩可用以在磊晶生長製程期間控制半導體鰭112之形狀。
在第1B圖中，複數個隔離結構114形成於基板110上及半導體鰭112鄰近處。充當半導體鰭112周圍淺溝槽隔離(shallow trench isolation；STI)的隔離結構114可藉由使用正矽酸四乙酯(TEOS)及氧作為前驅物，利用化學氣相沉積(chemical vapor deposition；CVD)技術而形成。在一些其他實施例中，隔離結構114可由在基板110中佈植離子而形成，此些離子如氧、氮、碳，等等。在又一些其他實施例中，隔離 結構114是絕緣體上矽(silicon on insulator；SOI)晶圓之絕緣體層。
在第1B圖中，閘極絕緣薄膜120形成於半導體鰭112上。防止電子耗盡的閘極絕緣薄膜120可包括例如高介電常數介電材料，如金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬氮氧化物、鋁酸金屬、矽酸鋯、鋁酸鋯，或上述各者之組合。一些實施例可包括氧化鈴(HfO2)、氧化矽鉿(HfSiO)、氮氧化矽鉿(HfSiON)、氧化鉭鉿(HfTaO)、氧化鈦鉿(HfTiO)、氧化鋯鉿(HfZrO)、氧化鑭(LaO)、氧化鋯(ZrO)、氧化鈦(TiO)、氧化鉭(Ta2O5)、氧化釔(Y2O3)、氧化鈦鍶(SrTiO3、STO)、氧化鈦鋇(BaTiO3、BTO)、氧化鋯鋇(BaZrO)、氧化鑭鉿(HfLaO)、氧化矽鑭(LaSiO)、氧化矽鋁(AlSiO)、氧化鋁(Al2O3)、氮化矽(Si3N4)、氮氧化物(SiON)，及上述各者之組合。閘極絕緣薄膜120可具有多層結構，如單層氧化矽(例如界面層)及另一層高介電常數材料。閘極絕緣薄膜120可具有厚度T，厚度T之範圍自約10Å至約30Å。閘極絕緣薄膜120可藉由化學氣相沉積(chemical vapor deposition；CVD)、物理氣相沉積(physical vapor deposition；PVD)、原子層沉積(atomic layer deposition；ALD)、熱氧化物、臭氧氧化、其他適合的製程，或上述各者之組合而形成。
化學氣相沉積是利用氣相物種經由化學反應而在基板上進行之固態薄膜沉積技術。相比於諸如物理氣相沉積之其他薄膜沉積技術，化學反應是化學氣相沉積製程的獨特特徵 之一。管爐化學氣相沉積系統可包括氣體輸送系統、反應器及除氣系統。在化學氣相沉積製程期間，反應性氣體物種藉由氣體輸送系統經由閥注入反應器。氣體混合單元可在氣體進入反應器之前混合多種氣體。反應器是發生化學反應，及作為反應之目的，使固體材料沉積在基板上之處。加熱器配置於反應器周圍，以對反應提供高溫。反應副產物及未反應氣體被除氣系統移除。物理氣相沉積是一沉積方法，此方法涉及物理製程，如電漿濺射轟擊，而非涉及表面化學反應。在電漿濺射製程期間，原子或分子藉由高能粒子轟擊而從靶材材料中噴射出，以使得噴射出的原子或分子可凝結在基板上，成為薄膜。原子層沉積是氣相化學製程，及此製程是自限制原子逐層生長的方法。原子層沉積之表面控制生長機制提供良好階梯覆蓋率，及幾乎沒有(或沒有)小孔的緻密薄膜。原子層沉積所具有高精確度，故在製程上薄膜可控制在奈米尺度。
在第1A圖及第1B圖中，虛設層130形成在基板110上以覆蓋閘極絕緣薄膜120及半導體鰭112。換言之，閘極絕緣薄膜120配置於虛設層130與基板110之半導體鰭112之間。在一些實施例中，虛設層130包括諸如多晶矽、非晶矽等等之半導體材料。虛設層130可沉積為摻雜或無摻雜的。例如，在一些實施例中，虛設層130包括藉由低壓化學氣相沉積(low-pressure chemical vapor deposition；LPCVD)而無摻雜沉積的多晶矽。多晶矽亦可例如藉由原位摻雜多晶矽之熔爐沉積而沉積。或者，虛設層130可包括其他適合的材料。
在一些實施例中，如第1A圖中所示，複數個閘極間隔物140形成於虛設層130之相對側上。在一些實施例中，閘極間隔物140中之至少一者包括單個或多個層。閘極間隔物140可藉由在先前形成的結構上毯覆沉積一或更多個介電層(未圖示)而形成。介電層可包括氮化矽(SiN)、氮氧化物、碳化矽(SiC)、氮氧化矽(SiON)、氧化物，等等，及介電層可由用以形成此種層之方法形成，如化學氣相沉積、電漿增強化學氣相沉積、濺射，及此項技術中已知的其他方法。閘極間隔物140可包括與虛設層130具有不同蝕刻特性的不同材料，以便閘極間隔物140可用作遮罩以用於圖案化虛設層132(如下文參考第3A圖至第3B圖所述)。閘極間隔物140可經圖案化，如藉由一或更多次蝕刻以從結構水平表面上移除部分閘極間隔物140。
請參看第2A圖及第2B圖。遮罩形成於虛設層130及半導體鰭112上方，且經圖案化以形成圖案化遮罩150，此圖案化遮罩界定後續所形成之閘極堆疊105之間的隔離區域(參見第9A圖及第9B圖)，亦即，界定閘極堆疊105之端部。在一些實施例中，圖案化遮罩150是由光阻材料層之沉積、曝露，及顯影而形成的光阻劑遮罩。在後續處理步驟中，圖案化遮罩150形成閘極堆疊105之間的隔離區域，如下文更詳細地論述。
請參看第3A圖及第3B圖。在由圖案化遮罩150(亦即隔離區域)曝露的區域中，虛設層130(參見第2A圖及第2B圖)藉由回蝕製程或其他適合的製程而部分地移除(或 圖案化)以形成圖案化虛設層132。例如，虛設層130可被選擇性蝕刻，由此在閘極間隔物140之間(見第3A圖)及在圖案化虛設層132之間(見第3B圖)形成通孔134。通孔134與半導體鰭112側向隔開達距離D。圖案化虛設層132中之至少一者覆蓋半導體鰭112。虛設層130中由圖案化遮罩150曝露的部分可藉由濕式蝕刻製程移除，此濕式蝕刻製程包括曝露於含有氫氧化物之溶液(例如氫氧化銨)、去離子水，及/或其他適合的蝕刻劑溶液。
請參看第4A圖及第4B圖。圖案化遮罩150(參看第3A圖及第3B圖)藉由灰化、剝脫或其他適合技術而移除。然後，絕緣結構160配置於通孔134中。絕緣結構160可為被閘極間隔物140及圖案化虛設層132圍繞的栓塞。例如，層間介電質(inter layer dielectric；ILD)(未圖示)形成於圖案化虛設層132上及通孔134中。隨後，可執行化學機械平面化(chemical mechanical planarization；CMP)製程以回蝕及平坦化層間介電質以形成絕緣結構160。在一些實施例中，層間介電質由氧化物形成，如磷酸矽玻璃(PSG)、硼矽玻璃(BSG)、硼摻雜磷酸矽玻璃(BPSG)、TEOS，等等。
請參看第5A圖及第5B圖。為明晰起見，閘極絕緣薄膜120在第5B圖中繪示及在第5A圖中省略。圖案化虛設層132(參看第4A圖及第4B圖)藉由回蝕製程或其他適合的製程而移除，以在絕緣結構160的相對側上及在閘極間隔物140之間形成開口136。開口136中之一者曝露閘極絕緣薄膜120中配置於半導體鰭112上之一部分，及間隙G形成於開口136 中及絕緣結構160與半導體鰭112之間。此外，曝露絕緣結構160中面對半導體鰭112的至少一側壁162與閘極間隔物140的側壁142。間隙G具有內表面，如側壁162、側壁142及底表面115。圖案化虛設層132可藉由濕式蝕刻製程而移除，此製程包括曝露於含有氫氧化物之溶液(例如氫氧化銨)、去離子水及/或其他適合的蝕刻劑溶液。
應注意，儘管在第5A圖及第5B圖中的絕緣結構160根據第1A圖至第5B圖的製程而形成，但本揭示案之主張範疇並非限定於此。在一些其他實施例中，絕緣結構160可藉由在閘極絕緣薄膜120上形成絕緣層，隨後對其進行圖案化而形成，無需形成虛設層130(參看第1A圖及第1B圖)。
請參看第6A圖及第6B圖。高介電常數介電層170共形地形成於開口136中。因此，高介電常數介電層170覆蓋半導體鰭112、間隙G的底表面115，及絕緣結構160中面對半導體鰭112之側壁162。此外，高介電常數介電層170進一步覆蓋閘極間隔物140的側壁142。在一些實施例中，如若第1B圖的閘極絕緣薄膜120在先前的製程步驟中移除，則首先沉積另一界面層。高介電常數介電層170具有一介電常數(k)，此介電常數高於二氧化矽(SiO2)之介電常數，亦即k大於3.9。高介電常數介電層170可包括氧化鑭(LaO)、氧化鋁(AlO)、氧化鋯(ZrO)、氧化鈦(TiO)、五氧化二鉭(Ta2O5)、氧化釔(Y2O3)、鈦酸鍶(SrTiO3；STO)、鈦酸鋇(BaTiO3；BTO)、氧化鋇鋯(BaZrO)、氧化鋯鉿(HfZrO)、氧化鉿鑭(HfLaO)、氧化鉿矽(HfSiO)、氧化鑭矽(LaSiO)、氧化矽鋁(AlSiO)、氧化鉿鉭 (HfTaO)、氧化鉿鈦(HfTiO)、鈦酸鍶鋇((Ba,Sr)TiO3；BST)、氧化鋁(Al2O3)、氮化矽(Si3N4)、氮氧化物(SiON)、其組合及/或其他適宜的材料。高介電常數介電層170藉由適合技術，如原子層沉積、化學氣相沉積、物理氣相沉積、熱氧化、上述各者之組合，或其他適用技術而沉積。
請參看第7A圖及第7B圖。隨後，高介電常數介電層170被部分地移除以曝露絕緣結構160的側壁162、間隙G之底表面115之一部分，及閘極間隔物140的側壁142之第一部分143，同時覆蓋閘極間隔物140之側壁142之第二部分144。閘極間隔物140的側壁142的第一部分143存在於絕緣結構160的側壁162鄰近處，及閘極間隔物140的第二部分144與絕緣結構160之間。換言之，高介電常數介電層170與絕緣結構160分隔。高介電常數介電層170可藉由蝕刻高介電常數介電層170而被部分地移除。蝕刻製程包括乾式蝕刻、濕式蝕刻，或乾式蝕刻與濕式蝕刻之組合。蝕刻製程可包括多操作蝕刻以獲得蝕刻選擇性、撓性及所需之蝕刻輪廓。
請參看第8A圖及第8B圖。金屬層180共形地形成在開口136中及高介電常數介電層170上。換言之，金屬層180覆蓋高介電常數介電層170。因此，金屬層180附於絕緣結構160的側壁162、間隙G的底表面115，及閘極間隔物140之側壁142之第一部分143。金屬層180可為功函數(work function；WF)金屬層。在一些實施例中，功函數金屬層可包括雜質。例如，用於提供N型功函數移位的雜質是來自鑭族之元素。P型功函數金屬層之實例可包括但不限於錸(Be)、鐵(Fe)、釕 (Ru)、鈷(Co)、銠(Rh)、銥(Ir)、鎳(Ni)、鈀(Pd)及鉑(Pt)。鈀(Pd)可用作P型功函數層中之雜質。金屬層180可藉由在開口136中沉積功函數金屬材料而形成。金屬層180可包括單個層或多個層，如功函數層、內襯層、潤濕層，及黏附層。金屬層180可包括鈦(Ti)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、氮碳化鉭(TaCN)、氮矽化鉭(TaSiN)、錳(Mn)、鋯(Zr)、氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、氮化鎢(WN)，或任何適合的材料。金屬層180可藉由原子層沉積、物理氣相沉積、化學氣相沉積或其他適合的製程而形成。
請參看第9A圖及第9B圖。閘電極190形成在金屬層180上及充填開口136。此外，閘電極190至少配置於絕緣結構160與半導體鰭112之間的間隙G中。閘電極190可包括鋁(Al)、銅(Cu)、鋁銅(AlCu)、鎢(W)或其他適合的導電材料。閘電極190藉由原子層沉積、物理氣相沉積、化學氣相沉積或其他適合的製程而沉積。利用閘電極190、金屬層180，及高介電常數介電層170，形成閘極堆疊105。在一些實施例中，應用金屬化學機械研磨製程以移除過量閘電極190，以為閘極堆疊105、絕緣結構160及閘極間隔物140提供大體上平面的頂表面。因此，閘極堆疊105及半導體鰭112可形成鰭式場效應電晶體(fin field effect transistor；finFET)。來自第5A圖至第9B圖之製程可視為閘極取代製程。此外，如若第4A圖及第4B圖之圖案化虛設層132由多晶矽製成，則來自第5A圖至第9B圖的製程被視作多晶矽閘極取代(replacement polysilicon gate；RPG)製程。
根據前述實施例，絕緣結構配置於兩個相鄰的閘極堆疊之間以隔絕兩個相鄰的閘極堆疊。因為高介電常數介電層中覆蓋絕緣結構側壁的至少一部分在金屬層及閘電極形成之前被移除，因此金屬層及閘電極之沉積窗口擴大。此外，絕緣結構與半導體鰭之間的間隙尺寸亦擴大。由此，閘電極可充填絕緣結構與半導體鰭之間的間隙，從而降低間隙中形成空隙的機率。憑藉此配置，閘極堆疊之電壓效能可得以改良。
第10A圖至第12A圖是本揭露之部分實施例之用於製造半導體裝置之一方法在多個階段之上視圖，及第10B圖至第12B圖分別是沿第10A圖至第12A圖中線B-B截取的橫剖面視圖。先執行第1A圖至第6B圖之製程。因為有關製造細節與前述實施例類似，因此下文中將不會重複對此的描述。請參看第10A圖及第10B圖。金屬層180共形地形成在開口136中及高介電常數介電層170上。換言之，金屬層180覆蓋高介電常數介電層170。金屬層180可為功函數(work function；WF)金屬層。在一些實施例中，WF金屬層可包括雜質。例如，用於提供N型功函數移位的雜質是來自鑭族之元素。P型功函數金屬層之實例可包括但不限於錸(Re)、鐵(Fe)、釕(Ru)、鈷(Co)、銠(Rh)、銥(Ir)、鎳(Ni)、鈀(Pd)及鉑(Pt)。鈀(Pd)可用作P型功函數層中之雜質。金屬層180可藉由在開口136中沉積功函數金屬材料而形成。金屬層180可包括單個層或多個層，如功函數層、內襯層、潤濕層，及黏附層。金屬層180可包括鈦(Ti)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、氮碳化鉭(TaCN)、氮矽化鉭(TaSiN)、錳(Mn)、鋯(Zr)、氮化鈦(TiN)、氮化鉭(TaN)、 釕(Ru)、鉬(Mo)、氮化鎢(WN)，或任何適合的材料。金屬層180可藉由原子層沉積、物理氣相沉積、化學氣相沉積或其他適合的製程而形成。
請參看第11A圖及第11B圖。隨後，高介電常數介電層170及金屬層180一起被部分地移除以曝露絕緣結構160的側壁162、間隙G之底表面115之一部分，及閘極間隔物140的側壁142之第一部分143，同時覆蓋閘極間隔物140之側壁142之第二部分144。閘極間隔物140的側壁142的第一部分143存在於絕緣結構160的側壁162鄰近處，及閘極間隔物140的第二部分144與絕緣結構160之間。換言之，高介電常數介電層170及金屬層180與絕緣結構160分隔。高介電常數介電層170及金屬層180可藉由蝕刻高介電常數介電層170及金屬層180而部分地移除。蝕刻製程包括乾式蝕刻、濕式蝕刻，或乾式蝕刻與濕式蝕刻之組合。蝕刻製程可包括多操作蝕刻以獲得蝕刻選擇性、撓性及所需之蝕刻輪廓。
請參看第12A圖及第12B圖。閘電極190形成於金屬層180上，及至少配置於開口136中。因此，閘電極190附於絕緣結構160的側壁162、間隙G的底表面115之部分，及閘極間隔物140之側壁142之第一部分143。此外，閘電極190充填絕緣結構160與半導體鰭112之間的間隙G。閘電極190可包括鋁(Al)、銅(Cu)、鋁銅(AlCu)、鎢(W)或其他適合的導電材料。閘電極190藉由原子層沉積、物理氣相沉積、化學氣相沉積或其他適合的製程而沉積。利用閘電極190、金屬層180及高介電常數介電層170，形成閘極堆疊105。在一些實施例中，應 用金屬化學機械研磨製程以移除過量閘電極190，以為閘極堆疊105、絕緣結構160及閘極間隔物140提供大體上平面的頂表面。因此，閘極堆疊105及半導體鰭112可形成鰭式場效應電晶體(fin field effect transistor；finFET)。
根據前述實施例，絕緣結構配置於兩個相鄰的閘極堆疊之間以隔絕兩個相鄰的閘極堆疊。因為高介電常數介電層的至少一部分與覆蓋絕緣結構側壁的金屬層的至少一部分在閘電極形成之前被移除，因此閘電極之沉積窗口擴大。此外，絕緣結構與半導體鰭之間的間隙尺寸亦擴大。由此，閘電極可充填絕緣結構與半導體鰭之間的間隙，從而降低間隙中形成空隙的機率。憑藉此配置，閘極堆疊之電壓效能可得以改良。
本揭露之一實施例為一種半導體裝置，包含基板、絕緣結構，以及閘極堆疊。基板具有至少一個半導體鰭。絕緣結構，配置於基板上方，且與半導體鰭隔開以在絕緣結構與半導體鰭之間形成間隙，其中絕緣結構具有側壁，側壁面對半導體鰭。閘極堆疊覆蓋半導體鰭的至少一部分，且至少配置於絕緣結構與半導體鰭之間的間隙中，其中閘極堆疊包含高介電常數介電層與閘電極。高介電常數介電層覆蓋半導體鰭，同時使得絕緣結構的側壁裸露。閘電極配置於高介電常數介電層上方，且至少配置於絕緣結構與半導體鰭之間的間隙中。
本揭露之另一實施例為一種半導體裝置，一種半導體裝置，包含基板、絕緣結構、閘極堆疊。基板具有至少一個半導體鰭。絕緣結構，配置於基板上方，且與半導體鰭側向隔開以在絕緣結構與半導體鰭之間形成間隙，間隙具有至少一 個內表面。閘極堆疊覆蓋半導體鰭的至少一部分，且至少配置於絕緣結構與半導體鰭之間的間隙中，其中閘極堆疊包含高介電常數介電層以及閘電極。高介電常數介電層覆蓋半導體鰭，使得間隙的內表面的至少一部分裸露。閘電極配置於高介電常數介電層上方，並至少配置於絕緣結構與半導體鰭之間的間隙中。
本揭露之另一實施例為一種半導體裝置的製造方法，包含在基板上方形成絕緣結構，其中基板具有至少一個半導體鰭，半導體鰭與絕緣結構隔開以在半導體鰭與隔離結構之間形成間隙。形成閘極堆疊之高介電常數介電層，以覆蓋半導體鰭之一部分及絕緣結構中面對半導體鰭的一側壁。移除高介電常數介電層中覆蓋絕緣結構的側壁之一部分。在高介電常數介電層上方形成閘極堆疊的閘電極，以使得閘電極至少配置於絕緣結構與半導體鰭之間的間隙中。
前述內容概括數個實施例之特徵，以便彼等熟習此項技術者可更佳地理解本揭示案之態樣。彼等熟習此項技術者應瞭解，本揭示案可易於用作設計或修正其他製程及結構之基礎，以實現與本案介紹之實施例相同的目的及/或達到與其相同的優勢。彼等熟習此項技術者亦應瞭解，此種同等構造不脫離本揭示案之精神及範疇，及可在不脫離本揭示案精神及範疇之情況下在本案中進行多種變更、取代及更動。

Claims (8)

  1. 一種半導體裝置，包含：一基板，具有至少一個半導體鰭；一絕緣結構，配置於該基板上方，且與該半導體鰭隔開以在該絕緣結構與該半導體鰭之間形成一間隙，其中該絕緣結構具有一側壁，該側壁面對該半導體鰭；一閘極堆疊，覆蓋該半導體鰭的至少一部分，且至少配置於該絕緣結構與該半導體鰭之間的該間隙中，其中該閘極堆疊包含：一高介電常數介電層，覆蓋該半導體鰭，同時使得該絕緣結構的該側壁裸露；一閘電極，配置於該高介電常數介電層上方，且至少配置於該絕緣結構與該半導體鰭之間的該間隙中；以及一金屬層，配置於該高介電常數介電層與該閘電極之間；以及一閘極間隔物，相鄰於該閘極堆疊，且與該金屬層接觸。
  2. 如請求項1所述之半導體裝置，其中該閘極堆疊的該閘電極配置於相鄰該絕緣結構的該側壁。
  3. 如請求項1所述之半導體裝置，其中該閘極間隔物具有一側壁，該側壁面對該閘極堆疊，該閘極間隔物的該側壁具有一第一部分與一第二部分，該第一部分相鄰於該絕緣結構且位於該第二部分與該絕緣結構之間，該閘極堆疊之該高介電常數介電層更覆蓋該第二部分，同時使該第一部分裸露。
  4. 一種半導體裝置，包含：一基板，具有至少一個半導體鰭；一隔離結構，位於該基板上，且相鄰於該半導體鰭；一絕緣結構，配置於該隔離結構上方，且與該半導體鰭側向隔開以在該絕緣結構與該半導體鰭之間形成一間隙，該間隙具有至少一個內表面；以及一閘極堆疊，覆蓋該半導體鰭的至少一部分，且至少配置於該絕緣結構與該半導體鰭之間的該間隙中，其中該閘極堆疊包含：一高介電常數介電層，覆蓋該半導體鰭，使得該間隙的該內表面的至少一部分裸露；一閘電極，配置於該高介電常數介電層上方，並至少配置於該絕緣結構與該半導體鰭之間的該間隙中；以及一金屬層，配置於該高介電常數介電層與該閘電極之間，且與該隔離結構接觸。
  5. 如請求項1或4所述之半導體裝置，其中該閘極堆疊之該金屬層覆蓋該間隙之該內表面。
  6. 如請求項1或4所述之半導體裝置，其中該閘極堆疊之該金屬層使得該間隙之該內表面裸露。
  7. 一種製造半導體裝置的方法，包含：在一基板上方形成一隔離結構，其中該基板具有至少一個半導體鰭，該隔離結構相鄰於該半導體鰭；在該隔離結構上方形成一絕緣結構，該半導體鰭與該絕緣結構隔開以在該半導體鰭與該絕緣結構之間形成一間隙；形成一閘極堆疊之一高介電常數介電層，以覆蓋該半導體鰭之一部分並接觸該絕緣結構中面對該半導體鰭的一側壁；移除該高介電常數介電層中覆蓋該絕緣結構的該側壁之一部分以及覆蓋該間隙之底表面之一部分；在該高介電常數介電層以及該間隙之底表面上形成該閘極堆疊之一金屬層；以及在該金屬層上方形成該閘極堆疊的一閘電極，以使得該閘電極至少配置於該絕緣結構與該半導體鰭之間的該間隙中。
  8. 如請求項7所述之方法，更包含：在該基板上或上方形成一虛設層及覆蓋該半導體鰭；在該虛設層之相對側上形成至少兩個閘極間隔物；圖案化該虛設層以形成一通孔，該通孔與該半導體鰭分隔，其中該絕緣結構形成於該通孔中；以及移除該圖案化虛設層，以在該半導體鰭上形成一開口，其中該閘極堆疊形成於該開口中。
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