[go: up one dir, main page]

CN106601812A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN106601812A
CN106601812A CN201610651669.6A CN201610651669A CN106601812A CN 106601812 A CN106601812 A CN 106601812A CN 201610651669 A CN201610651669 A CN 201610651669A CN 106601812 A CN106601812 A CN 106601812A
Authority
CN
China
Prior art keywords
gate
semiconductor fin
gate stack
insulation system
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610651669.6A
Other languages
English (en)
Other versions
CN106601812B (zh
Inventor
张哲诚
林志翰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority to CN202010989831.1A priority Critical patent/CN112133754B/zh
Publication of CN106601812A publication Critical patent/CN106601812A/zh
Application granted granted Critical
Publication of CN106601812B publication Critical patent/CN106601812B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6211—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies integral with the bulk semiconductor substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/021—Manufacture or treatment using multiple gate spacer layers, e.g. bilayered sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/693—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator the insulator comprising nitrogen, e.g. nitrides, oxynitrides or nitrogen-doped materials

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

半导体器件包括衬底、绝缘结构和栅极堆叠件。该衬底具有至少一个半导体鳍。该绝缘结构设置在衬底之上并且与半导体鳍分隔开以在其间形成间隙。该绝缘结构具有面向半导体鳍的侧壁。该栅极堆叠件覆盖至少部分半导体鳍并且至少设置在绝缘结构和半导体鳍之间的间隙中。该栅极堆叠件包括高k介电层和栅电极。高k介电层覆盖半导体鳍而留下绝缘结构的侧壁未被覆盖。栅电极设置在高k介电层之上并且至少位于绝缘结构和半导体鳍之间的间隙中。本发明的实施例还涉及半导体器件的制造方法。

Description

半导体器件及其制造方法
技术领域
本发明的实施例涉及集成电路器件，更具体地，涉及半导体器件及其制造方法。
背景技术
随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了诸如鳍式场效应晶体管(FinFET)的三维设计的发展。FinFET包括在垂直于衬底的平面的方向上突出于衬底之上的延伸的半导体鳍。在这个垂直鳍中形成FET的沟道。在鳍上方(例如，包裹)提供栅极。FinFET还可以减小短沟道效应。
发明内容
本发明的实施例提供了一种半导体器件，包括：衬底，具有至少一个半导体鳍；绝缘结构，设置在所述衬底之上并且与所述半导体鳍分隔开以在所述绝缘结构和所述半导体鳍之间形成间隙，其中，所述绝缘结构具有面向所述半导体鳍的侧壁；以及栅极堆叠件，覆盖至少部分所述半导体鳍并且至少设置在所述绝缘结构和所述半导体鳍之间的所述间隙中，其中，所述栅极堆叠件包括：高k介电层，覆盖所述半导体鳍而留下所述绝缘结构的所述侧壁未被覆盖；和栅电极，设置在所述高k介电层之上并且至少位于所述绝缘结构和所述半导体鳍之间的所述间隙中。
本发明的另一实施例提供了一种半导体器件，包括：衬底，具有至少一个半导体鳍；绝缘结构，设置在所述衬底之上并且与所述半导体鳍横向分隔开以在所述绝缘结构和所述半导体鳍之间形成间隙，所述间隙具有至少一个内部表面；以及栅极堆叠件，覆盖至少部分所述半导体鳍并且至少设置在所述绝缘结构和所述半导体鳍之间的所述间隙中，其中，所述栅极堆叠件包括：高k介电层，覆盖所述半导体鳍并且留下所述间隙的所述内部表面的至少部分未被覆盖；和栅电极，设置在所述高k介电层之上并且至少位于所述绝缘结构和所述半导体鳍之间的所述间隙中。
本发明的又一实施例提供了一种用于制造半导体器件的方法，包括：在衬底之上形成绝缘结构，其中，所述衬底具有与所述绝缘结构分隔开的至少一个半导体鳍以在所述绝缘结构和所述半导体鳍之间形成间隙；形成栅极堆叠件的高k介电层以覆盖部分所述半导体鳍和面向所述半导体鳍的所述绝缘结构的侧壁；去除覆盖所述绝缘结构的所述侧壁的部分所述高k介电层；以及在所述高k介电层之上形成所述栅极堆叠件的栅电极，从而使得所述栅电极至少设置在所述绝缘结构和所述半导体鳍之间的所述间隙中。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A至图9A是根据本发明的一些实施例的处于各个阶段的用于制造半导体器件的方法的顶视图。
图1B至图9B是分别沿着图1A至图9A的线B-B截取的截面图。
图10A至图12A是根据本发明的一些实施例的处于各个阶段的用于制造半导体器件的方法的顶视图。
图10B至图12B是分别沿着图11A至图12A的线B-B截取的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
本发明的实施例提供了用于半导体器件的形成的一些改进的方法和产生的结构。下面在块状硅衬底上形成具有单鳍或多鳍的finFET晶体管的上下文中讨论这些实施例。本领域普通技术人员应该意识到本发明的实施例可以与其它的配置使用。
图1A至图9A是根据本发明的一些实施例的处于各个阶段的用于制造半导体器件的方法的顶视图，并且图1B至图9B是分别沿着图1A至图9A的线B-B截取的截面图。参照图1A和图1B。提供了衬底110。衬底110包括突出于衬底110的顶面111的半导体鳍112。在一些实施例中，半导体鳍112包括硅。应该注意，图1A和图1B中的半导体鳍112的数量是说明性的，并且不应限制本发明所要求保护的范围。本领域普通技术人员可以根据实际情况选择用于半导体鳍112的合适的数量。
在一些实施例中，衬底110可以是半导体材料并且可以包括已知结构(例如，包括梯度层或埋氧层)。在一些实施例中，衬底110包括未掺杂或掺杂(例如，p-型、n-型或它们的组合)的块状硅。可以使用适用于半导体器件形成的其它材料。诸如锗、石英、蓝宝石和玻璃的其它材料可以可选地用于衬底110。可选地，硅衬底110可以是绝缘体上半导体(SOI)衬底的有源层或诸如在块状硅层上形成硅锗层的多层结构。
例如，可以通过使用光刻技术图案化和蚀刻衬底110来形成半导体鳍112。在一些实施例中，光刻胶材料层(未示出)沉积在衬底110上方。根据期望的图案(在这种情况下为半导体鳍112)辐照(曝光)光刻胶材料层并且显影光刻胶材料层以去除部分光刻胶材料。剩余的光刻胶材料保护下面的材料免受诸如蚀刻的随后的处理步骤的影响。应该注意，诸如氧化物或氮化硅掩模的其它掩模也可以用于蚀刻工艺。
在一些其它实施例中，可以外延生长半导体鳍112。例如，下面的材料的暴露部分(诸如衬底110的暴露部分)可以用于外延工艺以形成半导体鳍112。在外延生长工艺期间，可以使用掩模控制半导体鳍112的形状。
在图1B中，在衬底110上并且邻近于半导体鳍112形成多个隔离结构114。用作半导体鳍112周围的浅沟槽隔离结构(STI)的隔离结构114可以通过使用正硅酸乙酯(TEOS)和氧气作为前体的化学汽相沉积(CVD)技术形成。在一些其它实施例中，通过向衬底110注入诸如氧、氮、碳等的离子来形成隔离结构114。在又一些其它实施例中，隔离结构114是SOI晶圆的绝缘层。
在图1B中，在半导体鳍112上形成栅极绝缘膜120。例如，防止电子耗尽的栅极绝缘膜120可以包括诸如金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属氮氧化物、金属铝酸盐、硅酸锆、铝酸锆或它们的组合的高k介电材料。一些实施例可以包括氧化铪(HfO2)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、氧化镧(LaO)、氧化锆(ZrO)、氧化钛(TiO)、氧化钽(Ta2O5)、氧化钇(Y2O3)、氧化锶钛(SrTiO3，STO)、氧化钡钛(BaTiO3，BTO)、氧化钡锆(BaZrO)、氧化铪镧(HfLaO)、氧化镧硅(LaSiO)、氧化铝硅(AlSiO)、氧化铝(Al2O3)、氮化硅(Si3N4)、氮氧化硅(SiON)和它们的组合。栅极绝缘膜120可以具有诸如一层氧化硅(例如，界面层)和另一层高k材料的多层结构。栅极绝缘膜120的厚度T可以在从约10埃至约30埃(A)的范围。可以使用CVD、物理汽相沉积(PVD)、原子层沉积(ALD)、热氧化、臭氧氧化、其它合适的工艺或它们的组合形成栅极绝缘膜120。
CVD是一种通过化学反应从蒸汽种类在衬底上沉积固体薄膜的技术。化学反应是CVD工艺与诸如PVD的其它膜沉积技术相比的一种区别特性。管式炉CVD系统可以包括气体输送系统、反应器以及气体去除系统。CVD工艺期间，反应气体种类通过气体输送系统的阀门被送入反应器。在它们进入反应器之前，气体混合单元可以混合各种气体。反应器是发生化学反应并且在衬底上沉积固体材料作为反应目的的地方。围绕反应器放置加热器以向反应提供高温。通过气体去除系统去除反应的副产物和未反应的气体。PVD是涉及诸如等离子体溅射轰击的物理工艺而不涉及表面处的化学反应的沉积方法。在等离子体溅射工艺中，通过高能粒子轰击从靶材料喷射原子或分子，从而使得喷射的原子或分子可以作为薄膜凝聚在衬底上。ALD是汽相化学工艺并且它是自限性原子逐层生长法。ALD的表面控制生长机制提供了良好的阶梯覆盖和具有较少(或没有)针孔的致密膜。ALD达到的精确度允许在纳米尺度以可控的方式处理薄膜。
在图1A和图1B中，在衬底110上形成伪层130以覆盖栅极绝缘膜120和半导体鳍112。换句话说，栅极绝缘膜120设置在伪层130和衬底110的半导体鳍112之间。在一些实施例中，伪层130包括诸如多晶硅、非晶硅等的半导体材料。伪层130可以是掺杂或未掺杂沉积的。例如，在一些实施例中，伪层130包括通过低压化学汽相沉积(LPCVD)未掺杂沉积的多晶硅。例如，也可以通过炉沉积原位掺杂的多晶硅沉积多晶硅。可选地，伪层130可以包括其它合适的材料。
在一些实施例中，如图1A所示，在伪层130的相对侧上形成多个栅极间隔件140。在一些实施例中，至少一个栅极间隔件140包括单层或多层。可以在先前形成的结构上通过毯状沉积一个或多个介电层(未示出)来形成栅极间隔件140。该介电层可以包括氮化硅(SiN)、氮氧化物、碳化硅(SiC)、氮氧化硅(SiON)、氧化物等并且可以通过诸如CVD、等离子体增强CVD、溅射和本领域中已知的其它方法的用于形成这样的层的方法来形成。栅极间隔件140可以包括具有与伪层130不同的蚀刻特性的不同材料，从而使得栅极间隔件140可以用作图案化伪层130的掩模(下面参照图3A至图3B进行描述)。之后，诸如可以通过一个或多个蚀刻从结构的水平面去除部分栅极间隔件140来图案化栅极间隔件140。
参照图2A和图2B。在伪层130和半导体鳍112上方形成掩模，并且图案化掩模以形成图案化的掩模150，该图案化的掩模150限定栅极堆叠件105(见图9A和图9B)之间的绝缘区(即，限定栅极堆叠件105的端部)。在一些实施例中，图案化的掩模150是通过沉积、曝光和显影光刻胶材料层形成的光刻胶掩模。如下面更详细地讨论的，图案化的掩模150在随后的处理步骤中在栅极堆叠件105之间形成绝缘区。
参照图3A和图3B。在由图案化的掩模150暴露的区域(即，绝缘区)中通过回蚀刻工艺或其它合适的工艺部分地去除(或图案化)伪层130(见图2A和图2B)以形成图案化的伪层132。例如，可以选择性地蚀刻伪层130从而在栅极间隔件140(见图3A)之间和图案化的伪层132(见图3B)之间形成孔洞134。孔洞134与半导体鳍112横向分隔开距离D。至少一个图案化的伪层132覆盖半导体鳍112。可以通过包括暴露于含氢氧化物溶液(例如，氢氧化铵)、去离子水和/或其它合适的蚀刻剂溶液的湿蚀刻工艺去除由图案化的掩模150暴露的部分伪层130。
参照图4A和图4B。通过灰化、剥离或其它合适的技术去除图案化的掩模150(见图3A和图3B)。之后，绝缘结构160设置在孔洞134中。绝缘结构160可以是由栅极间隔件140和图案化的伪层132围绕的插塞。例如，在图案化的伪层132上方和孔洞134中形成层间电介质(ILD)(未示出)。之后，可以实施化学机械平坦化(CMP)工艺回蚀刻和平坦化ILD以形成绝缘结构160。在一些实施例中，ILD由诸如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、TEOS等氧化物形成。
参照图5A和图5B。为清楚起见，在图5B中描述了栅极绝缘膜120而在图5A中省略。通过回蚀刻工艺或其它合适的工艺去除图案化的伪层132(见图4A和图4B)以在绝缘结构160的相对侧上以及栅极间隔件140之间形成开口136。一个开口136暴露了设置在半导体鳍112上的部分栅极绝缘膜120，并且在开口136中以及在绝缘结构160和半导体鳍112之间形成间隙G。此外，至少暴露了面向半导体鳍112的绝缘结构160的侧壁162和栅极间隔件140的侧壁142。间隙G具有诸如侧壁162、侧壁142和底面115的内部表面。可以通过包括暴露于含氢氧化物溶液(例如，氢氧化铵)、去离子水和/或其它合适的蚀刻剂溶液的湿蚀刻工艺去除图案化的伪层132。
应该注意，虽然根据图1A至图5B的制造工艺形成图5A至图5B的绝缘结构160，但是本发明要求保护的范围不限于这个方面。在一些其它实施例中，可以通过在栅极绝缘膜120上形成绝缘层并且之后将其图案化而不形成伪层130(见图1A和图1B)来形成绝缘结构160。
参照图6A和图6B，在开口136中共形地形成高介电常数(高k)介电层170。因此，高k介电层170覆盖了半导体鳍112、间隙G的底面115和面向半导体鳍112的绝缘结构160的侧壁162。此外，高k介电层170还覆盖了栅极间隔件140的侧壁142。在一些实施例中，如果在先前的工艺步骤中去除了图1B的界面层120，则首先沉积另一界面层。高k介电层170的介电常数(k)高于SiO2的介电常数(即，k＞3.9)。高k介电层170可以包括LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)或其它合适的材料。通过诸如ALD、CVD、PVD、热氧化、它们的组合或其它合适的技术的合适的技术沉积高k介电层170。
参照图7A和图7B。随后，部分地去除高k介电层170以暴露绝缘结构160的侧壁162、间隙G的部分底面115以及栅极间隔件140的侧壁142的第一部分143而覆盖栅极间隔件140的侧壁142的第二部分144。栅极间隔件140的侧壁142的第一部分143呈现为邻近于绝缘结构160的侧壁162并且位于栅极间隔件140的第二部分144和绝缘结构160之间。换句话说，高k介电层170与绝缘结构160分隔开。可以通过蚀刻高k介电层170部分地去除高k介电层170。蚀刻工艺包括干蚀刻、湿蚀刻或干蚀刻和湿蚀刻的组合。蚀刻工艺可以包括多操作蚀刻以获得蚀刻选择性、灵活性和期望的蚀刻轮廓。
参照图8A和图8B。在开口136中和高k介电层170上共形地形成金属层180。换句话说，金属层180覆盖了高k介电层170。因此，金属层180附接至绝缘结构160的侧壁162、间隙G的底面115以及栅极间隔件140的侧壁142的第一部分143。金属层180可以是功函(WF)金属层。在一些实施例中，WF金属层可以包括杂质。例如，用于提供N-型功函转移的杂质是镧系元素族的元素。P-型WF金属层的实例可以包括但是不限于Re、Fe、Ru、Co、Rh、Ir、Ni、Pd和Pt。Pd可以用作P-型WF层中的杂质。可以通过在开口136中沉积WF金属材料形成金属层180。金属层180可以包括诸如WF层、衬垫层、润湿层和粘合层的单层或多层。金属层180可以包括Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN或任何合适的材料。可以通过ALD、PVD、CVD或其它合适的工艺形成金属层180。
参照图9A至图9B。栅电极190形成在金属层180上并且填充开口136。此外，栅电极190至少设置在绝缘结构160和半导体鳍112之间的间隙G中。栅电极190可以包括铝(Al)、铜(Cu)、AlCu、钨(W)或其它合适的导电材料。通过ALD、PVD、CVD或其它合适的工艺沉积栅电极190。随着栅电极190、金属层180和高k介电层170，形成了栅极堆叠件105。在一些实施例中，施加金属CMP工艺以去除过量的栅电极190以提供用于栅极堆叠件105、绝缘结构160和栅极间隔件140的基本平坦的顶面。因此，栅极堆叠件105和半导体鳍112可以形成鳍式场效应晶体管(finFET)。从图5A至图9B的工艺称为置换栅极循环工艺。此外，如果图4A和图4B的图案化的伪层132由多晶硅制成，从图5A至图9B的工艺称为置换多晶硅栅极(RPG)循环工艺。
根据上述的实施例，绝缘结构设置在两个邻近的栅极堆叠件之间以隔离两个邻近的栅极堆叠件。由于在金属层和栅电极的形成之前，去除了覆盖绝缘结构的侧壁的至少部分高k介电层，因此放大了用于金属层和栅电极的沉积窗口。此外，也放大了绝缘结构和半导体鳍之间的间隙的大小。因此，栅电极可以填充绝缘结构和半导体鳍之间的间隙，减小在其中形成空隙的可能性。由于这样的配置，可以改进栅极堆叠件的电压特性。
图10A至图12A是根据本发明的一些实施例的处于各个阶段的用于制造半导体器件的方法的顶视图，并且图10B至图12B是分别沿着图10A至图12A的线B-B截取的截面图。提前实施图1A至图6B的制造工艺。由于相关的生产细节类似于上述的实施例，并且，因此，在下文中将不再重复这方面的描述。参照图10A和图10B，在开口136中和高k介电层170上共形地形成金属层180。换句话说，金属层180覆盖了高k介电层170。金属层180可以是功函(WF)金属层。在一些实施例中，WF金属层可以包括杂质。例如，用于提供N-型功函转移的杂质是镧系元素族的元素。P-型WF金属层的实例可以包括但是不限于Re、Fe、Ru、Co、Rh、Ir、Ni、Pd和Pt。Pd可以用作P-型WF层中的杂质。可以通过在开口136中沉积WF金属材料形成金属层180。金属层180可以包括诸如WF层、衬垫层、润湿层和粘合层的单层或多层。金属层180可以包括Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN或任何合适的材料。可以通过ALD、PVD、CVD或其它合适的工艺形成金属层180。
参照图11A和图11B。随后，一起部分地去除高k介电层170和金属层180以暴露绝缘结构160的侧壁162、间隙G的部分底面115和栅极间隔件140的侧壁142的第一部分143而覆盖栅极间隔件140的侧壁142的第二部分144。栅极间隔件140的侧壁142的第一部分143呈现为邻近于绝缘结构160的侧壁162并且位于栅极间隔件140的第二部分144和绝缘结构160之间。换句话说，高k介电层170和金属层180与绝缘结构160分隔开。可以通过蚀刻高k介电层170和金属层180部分地去除高k介电层170和金属层180。蚀刻工艺包括干蚀刻、湿蚀刻或干蚀刻和湿蚀刻的组合。蚀刻工艺可以包括多操作蚀刻以获得蚀刻选择性、灵活性和期望的蚀刻轮廓。
参照图12A和图12B。栅电极190形成在金属层180上并且至少设置在开口136中。因此，栅电极190附接至绝缘结构160的侧壁162、间隙G的部分底面115以及栅极间隔件140的侧壁142的第一部分143。此外，栅电极190填充了绝缘结构160和半导体鳍112之间的间隙G。栅电极190可以包括铝(Al)、铜(Cu)、AlCu、钨(W)或其它合适的导电材料。通过ALD、PVD、CVD或其它合适的工艺沉积栅电极190。随着栅电极190、金属层180和高k介电层170，形成了栅极堆叠件105。在一些实施例中，施加金属CMP工艺以去除过量的栅电极190以提供用于栅极堆叠件105、绝缘结构160和栅极间隔件140的基本平坦的顶面。因此，栅极堆叠件105和半导体鳍112可以形成鳍式场效应晶体管(finFET)。
根据上述实施例，绝缘结构设置在两个邻近的栅极堆叠件之间以隔离两个邻近的栅极堆叠件。由于在栅电极的形成之前去除了覆盖绝缘结构的侧壁的至少部分高k介电层和至少部分金属层，因此放大了用于栅电极的沉积窗口。此外，也放大了绝缘结构和半导体鳍之间的间隙的大小。因此，栅电极可以填充绝缘结构和半导体鳍之间的间隙，减小在其中形成空隙的可能性。由于这样的配置，可以改进栅极堆叠件的电压特性。
根据一些实施例，半导体器件包括衬底、绝缘结构和栅极堆叠件。该衬底具有至少一个半导体鳍。该绝缘结构设置在衬底之上并且与半导体鳍分隔开以在其间形成间隙。该绝缘结构具有面向半导体鳍的侧壁。该栅极堆叠件覆盖至少部分半导体鳍并且至少设置在绝缘结构和半导体鳍之间的间隙中。该栅极堆叠件包括高k介电层和栅电极。高k介电层覆盖半导体鳍而留下绝缘结构的侧壁未被覆盖。栅电极设置在高k介电层之上并且至少位于绝缘结构和半导体鳍之间的间隙中。
在上述半导体器件中，其中，所述栅极堆叠件还包括设置在所述高k介电层和所述栅电极之间的金属层。
在上述半导体器件中，其中，所述栅极堆叠件还包括设置在所述高k介电层和所述栅电极之间的金属层，所述栅极堆叠件的所述金属层覆盖所述绝缘结构的所述侧壁。
在上述半导体器件中，其中，所述栅极堆叠件还包括设置在所述高k介电层和所述栅电极之间的金属层，所述栅极堆叠件的所述金属层留下所述绝缘结构的所述侧壁未被覆盖。
在上述半导体器件中，其中，所述栅极堆叠件的所述栅电极设置为邻近于所述绝缘结构的所述侧壁。
在上述半导体器件中，还包括：至少两个栅极间隔件，分别设置在所述栅极堆叠件的相对侧和所述绝缘结构的相对侧上。
在上述半导体器件中，还包括：至少两个栅极间隔件，分别设置在所述栅极堆叠件的相对侧和所述绝缘结构的相对侧上，其中，所述栅极间隔件的至少一个具有面向所述栅极堆叠件的侧壁，所述栅极间隔件的所述至少一个的所述侧壁具有第一部分和第二部分，所述第一部分呈现为邻近于所述绝缘结构并且位于所述第二部分和所述绝缘结构之间，所述栅极堆叠件的所述高k介电层还覆盖所述第二部分而留下所述第一部分未被覆盖。
在上述半导体器件中，还包括：至少两个栅极间隔件，分别设置在所述栅极堆叠件的相对侧和所述绝缘结构的相对侧上，其中，所述栅极间隔件的至少一个具有面向所述栅极堆叠件的侧壁，所述栅极间隔件的所述至少一个的所述侧壁具有第一部分和第二部分，所述第一部分呈现为邻近于所述绝缘结构并且位于所述第二部分和所述绝缘结构之间，所述栅极堆叠件的所述高k介电层还覆盖所述第二部分而留下所述第一部分未被覆盖，其中，所述栅极堆叠件还包括设置在所述高k介电层和所述栅电极之间的金属层，并且所述金属层还覆盖所述栅极间隔件的所述至少一个的所述侧壁的所述第一部分。
在上述半导体器件中，还包括：至少两个栅极间隔件，分别设置在所述栅极堆叠件的相对侧和所述绝缘结构的相对侧上，其中，所述栅极间隔件的至少一个具有面向所述栅极堆叠件的侧壁，所述栅极间隔件的所述至少一个的所述侧壁具有第一部分和第二部分，所述第一部分呈现为邻近于所述绝缘结构并且位于所述第二部分和所述绝缘结构之间，所述栅极堆叠件的所述高k介电层还覆盖所述第二部分而留下所述第一部分未被覆盖，其中，所述栅极堆叠件还包括设置在所述高k介电层和所述栅电极之间的金属层，并且所述金属层留下所述栅极间隔件的所述至少一个的所述侧壁的所述第一部分未被覆盖。
在上述半导体器件中，还包括：至少两个栅极间隔件，分别设置在所述栅极堆叠件的相对侧和所述绝缘结构的相对侧上，其中，所述栅极间隔件的至少一个具有面向所述栅极堆叠件的侧壁，所述栅极间隔件的所述至少一个的所述侧壁具有第一部分和第二部分，所述第一部分呈现为邻近于所述绝缘结构并且位于所述第二部分和所述绝缘结构之间，所述栅极堆叠件的所述高k介电层还覆盖所述第二部分而留下所述第一部分未被覆盖，其中，所述栅极堆叠件的所述栅电极邻近于所述栅极间隔件的所述至少一个的所述侧壁的所述第一部分。
根据一些实施例，半导体器件包括衬底、绝缘结构和栅极堆叠件。该衬底具有至少一个半导体鳍。该绝缘结构设置在衬底之上并且与半导体鳍横向分隔开以在其间形成间隙。该间隙具有至少一个内部表面。该栅极堆叠件覆盖至少部分半导体鳍并且至少设置在绝缘结构和半导体鳍之间的间隙中。该栅极堆叠件包括高k介电层和栅电极。高k介电层覆盖半导体鳍并且留下间隙的内部表面的至少部分未被覆盖。该栅电极设置在高k介电层之上并且至少位于绝缘结构和半导体鳍之间的间隙中。
在上述半导体器件中，其中，所述栅极堆叠件还包括设置在所述高k介电层和所述栅电极之间的金属层，并且所述栅极堆叠件的所述金属层覆盖所述间隙的所述内部表面。
在上述半导体器件中，其中，所述栅极堆叠件还包括设置在所述高k介电层和所述栅电极之间的金属层，并且所述栅极堆叠件的所述金属层留下所述间隙的所述内部表面未被覆盖。
根据一些实施例，用于制造半导体器件的方法包括在衬底之上形成绝缘结构。该衬底具有与绝缘结构分隔开的至少一个半导体鳍以在其间形成间隙。形成栅极堆叠件的高k介电层以覆盖部分半导体鳍以及面向半导体鳍的绝缘结构的侧壁。去除覆盖绝缘结构的侧壁的部分高k介电层。在高k介电层之上形成栅极堆叠件的栅电极，从而使得栅电极至少设置在绝缘结构和半导体鳍之间的间隙中。
在上述方法中，还包括在所述高k介电层和所述栅电极之间形成所述栅极堆叠件的金属层。
在上述方法中，还包括在所述高k介电层和所述栅电极之间形成所述栅极堆叠件的金属层，其中，在所述金属层的形成之前实施所述去除，并且形成所述金属层以进一步覆盖所述绝缘结构的所述侧壁。
在上述方法中，还包括在所述高k介电层和所述栅电极之间形成所述栅极堆叠件的金属层，其中，在所述金属层的形成之后实施所述去除，并且所述方法还包括：去除设置为邻近于覆盖所述绝缘结构的所述侧壁的部分所述高k介电层的至少部分所述金属层。
在上述方法中，还包括：在所述衬底上或之上形成伪层，并且所述伪层覆盖所述半导体鳍；在所述伪层的相对侧上形成至少两个栅极间隔件；图案化所述伪层以形成与所述半导体鳍分隔开的孔洞，其中，在所述孔洞中形成所述绝缘结构；以及去除图案化的伪层以在所述半导体鳍上形成开口，其中，在所述开口中形成所述栅极堆叠件。
在上述方法中，还包括：在所述衬底上或之上形成伪层，并且所述伪层覆盖所述半导体鳍；在所述伪层的相对侧上形成至少两个栅极间隔件；图案化所述伪层以形成与所述半导体鳍分隔开的孔洞，其中，在所述孔洞中形成所述绝缘结构；以及去除图案化的伪层以在所述半导体鳍上形成开口，其中，在所述开口中形成所述栅极堆叠件，其中，所述栅极间隔件的至少一个具有面向所述栅极堆叠件的侧壁，并且所述高k介电层还形成为覆盖所述栅极间隔件的所述至少一个的所述侧壁。
在上述方法中，还包括：在所述衬底上或之上形成伪层，并且所述伪层覆盖所述半导体鳍；在所述伪层的相对侧上形成至少两个栅极间隔件；图案化所述伪层以形成与所述半导体鳍分隔开的孔洞，其中，在所述孔洞中形成所述绝缘结构；以及去除图案化的伪层以在所述半导体鳍上形成开口，其中，在所述开口中形成所述栅极堆叠件，其中，所述栅极间隔件的至少一个具有面向所述栅极堆叠件的侧壁，并且所述高k介电层还形成为覆盖所述栅极间隔件的所述至少一个的所述侧壁，所述栅极间隔件的所述至少一个的所述侧壁具有第一部分和第二部分，所述第一部分呈现为邻近于所述绝缘结构并且位于所述第二部分和所述绝缘结构之间，并且去除的部分所述高k介电层还覆盖所述栅极间隔件的所述至少一个的所述侧壁的所述第一部分。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
衬底，具有至少一个半导体鳍；
绝缘结构，设置在所述衬底之上并且与所述半导体鳍分隔开以在所述绝缘结构和所述半导体鳍之间形成间隙，其中，所述绝缘结构具有面向所述半导体鳍的侧壁；以及
栅极堆叠件，覆盖至少部分所述半导体鳍并且至少设置在所述绝缘结构和所述半导体鳍之间的所述间隙中，其中，所述栅极堆叠件包括：
高k介电层，覆盖所述半导体鳍而留下所述绝缘结构的所述侧壁未被覆盖；和
栅电极，设置在所述高k介电层之上并且至少位于所述绝缘结构和所述半导体鳍之间的所述间隙中。
2.根据权利要求1所述的半导体器件，其中，所述栅极堆叠件还包括设置在所述高k介电层和所述栅电极之间的金属层。
3.根据权利要求2所述的半导体器件，其中，所述栅极堆叠件的所述金属层覆盖所述绝缘结构的所述侧壁。
4.根据权利要求2所述的半导体器件，其中，所述栅极堆叠件的所述金属层留下所述绝缘结构的所述侧壁未被覆盖。
5.根据权利要求1所述的半导体器件，其中，所述栅极堆叠件的所述栅电极设置为邻近于所述绝缘结构的所述侧壁。
6.根据权利要求1所述的半导体器件，还包括：
至少两个栅极间隔件，分别设置在所述栅极堆叠件的相对侧和所述绝缘结构的相对侧上。
7.根据权利要求6所述的半导体器件，其中，所述栅极间隔件的至少一个具有面向所述栅极堆叠件的侧壁，所述栅极间隔件的所述至少一个的所述侧壁具有第一部分和第二部分，所述第一部分呈现为邻近于所述绝缘结构并且位于所述第二部分和所述绝缘结构之间，所述栅极堆叠件的所述高k介电层还覆盖所述第二部分而留下所述第一部分未被覆盖。
8.根据权利要求7所述的半导体器件，其中，所述栅极堆叠件还包括设置在所述高k介电层和所述栅电极之间的金属层，并且所述金属层还覆盖所述栅极间隔件的所述至少一个的所述侧壁的所述第一部分。
9.一种半导体器件，包括：
衬底，具有至少一个半导体鳍；
绝缘结构，设置在所述衬底之上并且与所述半导体鳍横向分隔开以在所述绝缘结构和所述半导体鳍之间形成间隙，所述间隙具有至少一个内部表面；以及
栅极堆叠件，覆盖至少部分所述半导体鳍并且至少设置在所述绝缘结构和所述半导体鳍之间的所述间隙中，其中，所述栅极堆叠件包括：
高k介电层，覆盖所述半导体鳍并且留下所述间隙的所述内部表面的至少部分未被覆盖；和
栅电极，设置在所述高k介电层之上并且至少位于所述绝缘结构和所述半导体鳍之间的所述间隙中。
10.一种用于制造半导体器件的方法，包括：
在衬底之上形成绝缘结构，其中，所述衬底具有与所述绝缘结构分隔开的至少一个半导体鳍以在所述绝缘结构和所述半导体鳍之间形成间隙；
形成栅极堆叠件的高k介电层以覆盖部分所述半导体鳍和面向所述半导体鳍的所述绝缘结构的侧壁；
去除覆盖所述绝缘结构的所述侧壁的部分所述高k介电层；以及
在所述高k介电层之上形成所述栅极堆叠件的栅电极，从而使得所述栅电极至少设置在所述绝缘结构和所述半导体鳍之间的所述间隙中。
CN201610651669.6A 2015-10-20 2016-08-10 半导体器件及其制造方法 Active CN106601812B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010989831.1A CN112133754B (zh) 2015-10-20 2016-08-10 半导体器件及其制造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/887,873 US10032914B2 (en) 2015-10-20 2015-10-20 Semiconductor device and manufacturing method thereof
US14/887,873 2015-10-20

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202010989831.1A Division CN112133754B (zh) 2015-10-20 2016-08-10 半导体器件及其制造方法

Publications (2)

Publication Number Publication Date
CN106601812A true CN106601812A (zh) 2017-04-26
CN106601812B CN106601812B (zh) 2020-10-16

Family

ID=58523193

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202010989831.1A Active CN112133754B (zh) 2015-10-20 2016-08-10 半导体器件及其制造方法
CN201610651669.6A Active CN106601812B (zh) 2015-10-20 2016-08-10 半导体器件及其制造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN202010989831.1A Active CN112133754B (zh) 2015-10-20 2016-08-10 半导体器件及其制造方法

Country Status (3)

Country Link
US (5) US10032914B2 (zh)
CN (2) CN112133754B (zh)
TW (1) TWI620315B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10032914B2 (en) 2015-10-20 2018-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR102663192B1 (ko) * 2018-09-06 2024-05-09 삼성전자주식회사 반도체 소자 및 이의 제조 방법
DE102020126070B4 (de) * 2020-03-31 2025-12-11 Taiwan Semiconductor Manufacturing Co., Ltd. Kontaktbildungsverfahren und entsprechende struktur
US11468219B2 (en) 2020-11-13 2022-10-11 Amazon Technologies, Inc. Toffoli gate preparation for a quantum hardware system comprising hybrid acoustic-electrical qubits

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050056892A1 (en) * 2003-09-15 2005-03-17 Seliskar John J. Fully-depleted castellated gate MOSFET device and method of manufacture thereof
US20110272753A1 (en) * 2009-01-15 2011-11-10 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
CN103855093A (zh) * 2012-11-30 2014-06-11 中国科学院微电子研究所 半导体器件及其制造方法
CN104160507A (zh) * 2011-12-28 2014-11-19 英特尔公司 在三栅极（finfet）工艺上集成多个栅极电介质晶体管的方法
US20150243773A1 (en) * 2014-02-24 2015-08-27 International Business Machines Corporation Iii-v semiconductor device having self-aligned contacts

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
PT2460113T (pt) * 2009-07-29 2017-10-13 Reversinglabs Corp Desempacotamento automático de ficheiros executáveis portáteis
US8466034B2 (en) * 2010-03-29 2013-06-18 GlobalFoundries, Inc. Method of manufacturing a finned semiconductor device structure
US8716095B2 (en) * 2010-06-03 2014-05-06 Institute of Microelectronics, Chinese Academy of Sciences Manufacturing method of gate stack and semiconductor device
WO2013058746A1 (en) * 2011-10-18 2013-04-25 Intel Corporation Antifuse element utilizing non-planar topology
GB201201566D0 (en) * 2012-01-30 2012-03-14 Vernalis R&D Ltd New chemical compounds
US8652932B2 (en) * 2012-04-17 2014-02-18 International Business Machines Corporation Semiconductor devices having fin structures, and methods of forming semiconductor devices having fin structures
US9318606B2 (en) * 2013-01-14 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of fabricating same
US9166053B2 (en) * 2013-02-22 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device including a stepped profile structure
US8963251B2 (en) * 2013-06-12 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with strain technique
US9418902B2 (en) * 2013-10-10 2016-08-16 Globalfoundries Inc. Forming isolated fins from a substrate
US9590104B2 (en) * 2013-10-25 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Gate device over strained fin structure
US9583600B1 (en) * 2015-10-08 2017-02-28 United Microelectronics Corp. Semiconductor device and method for fabricating the same
US10032914B2 (en) * 2015-10-20 2018-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050056892A1 (en) * 2003-09-15 2005-03-17 Seliskar John J. Fully-depleted castellated gate MOSFET device and method of manufacture thereof
US20110272753A1 (en) * 2009-01-15 2011-11-10 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
CN104160507A (zh) * 2011-12-28 2014-11-19 英特尔公司 在三栅极（finfet）工艺上集成多个栅极电介质晶体管的方法
CN103855093A (zh) * 2012-11-30 2014-06-11 中国科学院微电子研究所 半导体器件及其制造方法
US20150243773A1 (en) * 2014-02-24 2015-08-27 International Business Machines Corporation Iii-v semiconductor device having self-aligned contacts

Also Published As

Publication number Publication date
US10840379B2 (en) 2020-11-17
TW201725722A (zh) 2017-07-16
CN112133754B (zh) 2024-08-13
US20210066501A1 (en) 2021-03-04
US11424366B2 (en) 2022-08-23
US20170110582A1 (en) 2017-04-20
US10510896B2 (en) 2019-12-17
CN106601812B (zh) 2020-10-16
US11817503B2 (en) 2023-11-14
US20200119198A1 (en) 2020-04-16
TWI620315B (zh) 2018-04-01
US10032914B2 (en) 2018-07-24
US20180350990A1 (en) 2018-12-06
CN112133754A (zh) 2020-12-25
US20220367719A1 (en) 2022-11-17

Similar Documents

Publication Publication Date Title
US11322618B2 (en) Semiconductor device and manufacturing method thereof
US10868189B2 (en) Semiconductor device and manufacturing method thereof
US10629491B2 (en) Semiconductor manufacturing method
US11817503B2 (en) Semiconductor device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant