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TWI620275B - 用於嵌入式記憶體及邏輯技術之垂直電晶體裝置 - Google Patents

用於嵌入式記憶體及邏輯技術之垂直電晶體裝置 Download PDF

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TWI620275B
TWI620275B TW105130837A TW105130837A TWI620275B TW I620275 B TWI620275 B TW I620275B TW 105130837 A TW105130837 A TW 105130837A TW 105130837 A TW105130837 A TW 105130837A TW I620275 B TWI620275 B TW I620275B
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Brian S. Doyle
布萊恩 道爾
Uday Shah
烏戴 沙
Roza Kotlyar
羅沙 寇利爾
Charles C. Kuo
查爾斯 郭
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Intel Corporation
英特爾股份有限公司
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Abstract

說明垂直電晶體裝置。舉例而言，在一實施例中，垂直電晶體裝置包含：配置在基底上的磊晶源極半導體區；配置在源極半導體區上的磊晶通道半導體區；配置在通道半導體區上的磊晶汲極半導體區；以及，圍繞半導體通道區的複數側壁之閘極電極區。該等半導體區之其中至少一者的成份延著相對於基底的表面垂直之縱軸變化。

Description

用於嵌入式記憶體及邏輯技術之垂直電晶體裝置
本發明的實施例係關於半導體裝置領域，特別關於用於嵌入式記憶體及邏輯技術之垂直電晶體裝置。
過去數十年來，積體電路的特徵縮小一直是一直成長的半導體產業背後的推動力量。縮小至愈來愈小的特徵允許在半導體晶片的有限基地上增加功能單元密度。舉例而言，縮小電晶體尺寸允許在晶片上併入數目增加的記憶體裝置，導致製造容量增加的產品。但是，持續增加容量之推動並不是沒有問題。使各裝置的性能最佳化的需求變得愈來愈重要。
古典的電晶體縮小使得設計更高驅動電流及/或更低漏電流愈來愈難。平面電晶體苦於難以建立不對稱電晶體之缺點，在不對稱電晶體中，源極工程化與在電晶體的通道及汲極端之工程化是相獨立的。
100‧‧‧垂直電晶體裝置
401‧‧‧垂直堆疊
450‧‧‧垂直電晶體裝置
470‧‧‧垂直電晶體裝置
500‧‧‧垂直堆疊
550‧‧‧垂直電晶體裝置
570‧‧‧垂直電晶體裝置
600‧‧‧垂直電晶體裝置
700‧‧‧垂直電晶體裝置
800‧‧‧垂直電晶體裝置
900‧‧‧垂直電晶體裝置
1000‧‧‧垂直電晶體裝置
1300‧‧‧垂直電晶體裝置
1900‧‧‧計算裝置
圖1顯示根據本發明的一實施例之從通道的源極端至通道的汲極端變化之具有有效質量的垂直電晶體裝置。
圖2顯示根據本發明的一實施例之從通道的源極端至通道的汲極端變化之具有有效質量的垂直電晶體裝置100的模擬。
圖3顯示習知的垂直電晶體裝置。
圖4A顯示根據本發明的一實施例之垂直電晶體裝置形成方法。
圖4B顯示根據本發明的一實施例之電晶體層的垂直堆疊401。
圖4C顯示根據本發明的一實施例之垂直電晶體裝置450。
圖4D顯示根據本發明的一實施例之垂直電晶體裝置470。
圖5A顯示根據本發明的一實施例之電晶體層的垂直堆疊500。
圖5B顯示根據本發明的一實施例之垂直電晶體裝置550。
圖5C顯示根據本發明的一實施例之垂直電晶體裝置570。
圖6大致地顯示根據本發明的一實施例之垂直電晶體裝置600。
圖7大致地顯示根據本發明的一實施例之垂直電晶體裝置700。
圖8大致地顯示根據本發明的一實施例之垂直電晶體裝置800。
圖9大致地顯示根據本發明的一實施例之垂直電晶體裝置900。
圖10A大致地顯示根據本發明的一實施例之具有類閘流體架構的垂直電晶體裝置1000。
圖10B大致地顯示根據本發明的一實施例之具有類閘流體架構的垂直電晶體裝置1000的電流特徵。
圖11顯示當WF1與WF2相同時的能帶隙。
圖12顯示根據一實施例之當WF1與WF2不同時的能帶隙。
圖13顯示根據本發明的一實施例之垂直電晶體裝置1300。
圖14顯示根據一實施例之閘極中功函數的變化圖。
圖15顯示根據本發明的一實施之計算裝置。
【發明內容與實施方式】
說明垂直場效電晶體的設計。在下述說明中，揭示眾多具體細節，例如具體的集成及材料規範，以助於完整瞭解本發明的實施例。習於此技藝者將清楚，沒有這些具體細節，仍然能實施本發明的實施例。在其它情形中，未詳細說明例如積體電路設計佈局等習知的特徵、以免不必要地模糊本發明的實施例。此外，須瞭解，圖式中所示的各式各樣的實施例是說明性的表示，不一定依比例繪製。
在一實施例中，垂直電晶體裝置包含獨立地受控之通道、源極區、及汲極區。以通道的源極端在成份上與通道及通道的汲極端顯著不同之方式，以受控方式在垂直電晶體裝置的通道中導入變化。此垂直電晶體裝置增加驅動電流，但不增加關閉狀態漏電流，或降低關閉狀態漏電流但未顯著地降低裝置的驅動電流。垂直電晶體裝置在源極端包含增強注入速度層、以相較於源極和汲極區之不同材料用於通道而應變之通道、或是藉由使用單一通道材料或具有成份延著通道自源極端至汲極端變化之材料而在源極與汲極端之間單調地應變之通道。垂直電晶體裝置包含通道，而所述通道包含源極注入區以及一或更多如上所述的通道變化。以IV族材料(例如，Si、Ge、SiGe、等等)或III-V族材料或IV族與III-V族材料的結合，實施這些變化。當從通道的源極端移至通道的汲極端時，垂直電晶體裝置也改變閘極的功函數。一般而言，此處所述的實施例可以適合用於具有低功率應用的嵌入式記憶體及邏輯裝置之高性能或縮小的電晶體。
圖1顯示根據本發明的一實施例之從通道的源極端至通道的汲極端變化之具有有效質量的垂直電晶體裝置。垂直電晶體裝置100包含源極區100、通道120、汲極區130、閘極區140、及介電質區150。在一實施例中，源極區100具有有效質量材料Meff2，以及，通道和汲極區具有不同的有效質量材料Meff1。Meff2比Meff1具有更高的有效質量(例如，Meff2可以幾乎等於2*Meff1)。較 高的有效質量意指較高密度的狀態，造成更多電子注入通道及更多汲極電流。閘極長度可以固定在15奈米(nm)，而本體厚度122大約是5nm。
圖2顯示根據本發明的一實施例之具有從通道的源極端至通道的汲極端變化之有效質量的垂直電晶體裝置100的模擬。以裝置100之非平衡格林(Green)函數(NEGF)量子傳輸，執行模擬。曲線210代表具有Meff1遍及源極、通道、和汲極區的控制電晶體之特徵。曲線220代表電晶體100，其中，源極區具有較高的有效質量(例如，Meff2)，而通道和汲極區具有較低的有效質量(例如，Meff1)。用於具有不同的有效質量之電晶體的曲線220具有驅動電流(ID)，所述驅動電流(ID)在Vg等於0.5伏特時，幾乎比控制電晶體的驅動電流大50%。相較於曲線210，曲線220具有幾乎相同或相同的關閉狀態漏電流。
圖3顯示習知的垂直電晶體裝置。裝置300包含基底302(底部接點)、n+源極區310、p型通道區320、n+汲極區332、頂部接點340、及閘極區342。以離子佈植首先摻雜n+汲極區、蝕刻垂直柱、以另一離子佈植摻雜n+源極區310及基底、以及形成閘極區342，而製造本裝置300。通道區在通道的源極端和汲極端幾乎相同。佈植的離子在被佈植層中分佈(例如，高斯)以及具有由佈植造成的缺陷。將需要例如高溫1000℃摻雜活化快速熱退火等退火，以修復某些佈植損傷以及活化摻雜劑。佈植離子 造成的分佈典型上是寬的。
圖4A顯示根據本發明的一實施例之垂直電晶體裝置形成方法。在方塊402，方法400包含在基底(例如底部接點)上沈積(例如，磊晶、化學汽相沈積(CVD)、金屬有機化學汽相沈積(MO-CVD)、物理汽相沈積(PVD)、原子層沈積(ALD)等等)源極或汲極層(例如，n+矽)。在方塊404，在源極或汲極層上沈積(例如，磊晶、CVD、MO-CVD、PVD、ALD等等)通道層(例如，p型)。在方塊405，在通道層上沈積(例如，磊晶、CVD、MO-CVD、PVD、ALD等等)汲極或源極層(例如，n+矽)。在方塊406，在汲極或源極層上沈積頂部接點。在方塊407，執行一或更多微影操作，以圖型化該等沈積的層。為了圖型化該等沈積的層，使用一或更多光阻或硬遮罩層(例如，氮化物、氧化物)。在方塊408，頂部接點、汲極或源極層、通道層、以及源極或汲極層被蝕刻，以形成無佈植的垂直堆疊，所述垂直堆疊包含頂部接點區、具有側壁的汲極區(或是具有側壁的源極區)、具有側壁的通道區、以及配置在基底上之具有側壁的源極區(或是具有側壁的汲極區)。在方塊409，沈積及蝕刻閘極層以形成纏繞通道區的曝露側壁之閘極區。當從基底至源極至通道至汲極(或是從基底至汲極至通道至源極)建立堆疊時，此方法400提供具有實際上單層控制之電晶體本身的製造控制。如圖4B及4C所示，垂直電晶體裝置具有定向成垂直結晶基底402的表面平面之縱 軸。通道層的沈積包含修改生長條件以改變橫跨通道半導體層之厚度的半導體成份。
圖4B顯示根據本發明的一實施例之電晶體層的垂直堆疊401。源極層410(例如n+矽)沈積於(例如磊晶、CVD、MO-CVD、PVD、ALD等等)基底402(例如底部接點)上。通道層420(例如p型)沈積於(例如磊晶、CVD、MO-CVD、PVD、ALD等等)源極層410上。汲極層430(例如n+矽)沈積於(例如磊晶、CVD、MO-CVD、PVD、ALD等等)通道層420上。頂部接點440沈積於汲極層430上。在另一實施例中，汲極與源極層互換(亦即，汲極層430沈積於基底上，通道層420沈積於汲極層430上，源極層410沈積於通道層420上，以及頂部接點440沈積於源極層410上)。
圖4C顯示根據本發明的一實施例之垂直電晶體裝置450。在一或更多微影操作之後，蝕刻圖4B的垂直堆疊400之頂部接點、汲極層、通道層、及源極層，以形成無佈植的垂直堆疊，所述垂直堆疊包含頂部接點區441、汲極區431、具有側壁422-425的通道區421、配置於基底402上之源極區411。垂直電晶體裝置450具有定向成垂直結晶基底402的表面平面之縱軸461。在另一實施例中，汲極與源極層互換(亦即，無佈植的垂直堆疊包含頂部接點區441、源極區411、具有側壁422-425的通道區421、以及配置於基底402上之汲極區431)，以及，假使對特定設計適當時，調整這些層的厚度。
圖4D顯示根據本發明的一實施例之垂直電晶體裝置470。沈積及蝕刻閘極層以形成纏繞具有側壁422-455的通道區421之閘極區442。在一實施例中，原位磊晶地沈積源極、通道、和汲極層。與需要高溫退火且在佈植的摻雜劑之間未具有陡峭的介面接面之習知的垂直電晶體的離子佈植區相反地，這些層在沈積時被活化以及具有陡峭的介面接面。垂直電晶體裝置470具有定向成垂直結晶基底402的表面平面之縱軸461。在另一實施例中，汲極與源極層互換(亦即，汲極層431沈積在基底上，通道層421沈積在汲極層431上、源極層411沈積在通道層421上、及頂部接點441沈積於源極層411上)，以及，假使對特定設計適當時，調整這些層的厚度。
圖5A顯示根據本發明的一實施例之電晶體層的垂直堆疊500。在基底502(例如底部接點)上沈積(例如磊晶、CVD、MO-CVD、PVD、ALD等等)源極層510(例如，n+矽)。在源極層510上沈積(例如磊晶、CVD、MO-CVD、PVD、ALD等等)應變通道層520(例如，p型)。在通道層520上沈積(例如磊晶、CVD、MO-CVD、PVD、ALD等等)汲極層530(例如，n+矽)。在汲極層530上沈積頂部接點540。在另一實施例中，汲極和源極層互換(亦即，汲極層530沈積於基底上，通道層520沈積於汲極層530上，源極層510沈積於通道層520上，以及頂部接點540沈積於源極層510上)，以及，假使對於特定設計適當時，可以調整這些層的厚度。
圖5B顯示根據本發明的一實施例之垂直電晶體裝置550。蝕刻圖5A的垂直堆疊500之頂部接點、汲極層、應變通道層、及源極層，以形成無佈植的垂直堆疊，所述垂直堆疊包含頂部接點區542、汲極區532、應變通道區522、配置於基底502上之源極區512。應變通道區522包含側壁523-526。垂直電晶體裝置550具有定向成垂直結晶基底502的表面平面之縱軸560。在另一實施例中，汲極與源極層互換(亦即，無佈植的垂直堆疊包含頂部接點區542、源極區512、應變通道區522、以及配置於基底502上之汲極區532)，以及，假使對於特定設計適當時，可以調整這些層的厚度。
圖5C顯示根據本發明的一實施例之垂直電晶體裝置570。沈積及蝕刻閘極層以形成纏繞具有側壁523-526的應變通道區之閘極區542。在一實施例中，在沈積源極之後，以類似成份的材料選擇性地沈積通道，例如對IV族材料而言，具有SiGe通道之矽汲極/源極。在另一實施例中，形成具有InGaAs通道之InAs源極/汲極區。調整磊晶沈積的材料(例如，應變通道)之晶格常數以使晶格應變，造成更高的電子/電洞遷移率。垂直電晶體裝置570具有定向成垂直結晶基底502的表面平面之縱軸560。在另一實施例中，汲極與源極層互換(亦即，汲極層532配置在基底上，通道層522沈積在汲極層532上、源極層512沈積在通道層522上、及頂部接點542沈積於源極層512上)，以及，假使對特定設計適當時，調整這些層的 厚度。
大致上，圖6顯示根據本發明的一實施例之垂直電晶體裝置600。蝕刻垂直堆疊之頂部接點(例如p型接點)、汲極層(例如n+汲極)、漸變通道層、及源極層(例如p+源極)，以形成配置在基底602(例如底部接點)上之無佈植的垂直堆疊。垂直裝置600包含頂部接點區640、汲極區630、漸變通道區620、及配置於基底602上之源極區610。沈積及蝕刻閘極層以形成纏繞漸變通道區的側壁(例如四側壁)之閘極區642。在一實施例中，在沈積源極之後，以類似成份的材料選擇性地沈積漸變通道，例如對IV族材料而言，具有SiGe通道之矽源極以及汲極。在另一實施例中，使用III-V族材料，例如，形成有漸變InGaAs通道的InAs源極區以及汲極區。垂直電晶體裝置600具有定向成垂直結晶基底602的表面平面之縱軸660。在另一實施例中，汲極與源極層互換，以及，假使對特定設計適當時，調整這些層的厚度。
大致上，圖7顯示根據本發明的一實施例之垂直電晶體裝置700。蝕刻垂直堆疊之頂部接點(例如p型接點)、汲極層(例如n+汲極)、漸變通道層、及源極層(例如p+源極)，以形成配置在基底702(例如底部接點)上之無佈植的垂直堆疊。垂直裝置700包含頂部接點區740、汲極區730、通道區720、源極注入器區712、及配置於基底702上之源極區710。沈積及蝕刻閘極層以形成纏繞通道區的側壁(例如四側壁)及源極注入器區的側 壁之閘極區742。在一實施例中，在沈積源極之後，沈積源極注入器區，或以Ge注入器區設在Si或SiGe電晶體的源極端。在另一實施例中，使用III-V族材料，例如，在InGaAs III-V族電晶體的源極端之InAs注入器源極區。垂直電晶體裝置700具有定向成垂直結晶基底702的表面平面之縱軸760。在另一實施例中，汲極與源極層互換，以及，假使對特定設計適當時，調整這些層的厚度。
大致上，圖8顯示根據本發明的一實施例之垂直電晶體裝置800。蝕刻垂直堆疊之頂部接點(例如p型接點)、汲極層(例如n+汲極)、應變通道層、源極注入器層、及源極層(例如p+源極)，以形成配置在基底802(例如底部接點)上之無佈植的垂直堆疊。垂直裝置800包含頂部接點區840、汲極區830、應變通道區820、源極注入器區812、及配置於基底802上之源極區810。沈積及蝕刻閘極層以形成纏繞通道區的側壁(例如四側壁)及源極注入器區的側壁之閘極區842。在一實施例中，在沈積源極之後，沈積源極注入器區，或以Ge注入器區設在Si或SiGe電晶體的源極端。在另一實施例中，使用III-V族材料，例如，在InGaAs III-V族電晶體的源極端之InAs注入器源極區。垂直電晶體裝置800具有定向成垂直結晶基底802的表面平面之縱軸860。在另一實施例中，汲極與源極層互換，以及，假使對特定設計適當時，調整這些層的厚度。
大致上，圖9顯示根據本發明的一實施例之垂直電晶 體裝置900。蝕刻垂直堆疊之頂部接點(例如p型接點)、汲極層(例如n+汲極)、應變/漸變通道層、源極注入器層、及源極層(例如p+源極)，以形成配置在基底902(例如底部接點)上之無佈植的垂直堆疊。垂直裝置900包含頂部接點區940、汲極區930、應變/漸變(能帶矽已工程化)通道區920、源極注入器區912、及配置於基底902上之源極區910。沈積及蝕刻閘極層以形成纏繞通道區的側壁(例如四側壁)及源極注入器區的側壁之閘極區942。在一實施例中，在沈積源極之後，沈積源極注入器區，或以Ge注入器區設在Si或SiGe電晶體的源極尾端。在另一實施例中，使用III-V族材料，例如，在InGaAs III-V族電晶體的源極尾端之InAs注入器源極區。垂直電晶體裝置900具有定向成垂直結晶基底902的表面平面之縱軸960。在另一實施例中，汲極與源極層互換，以及，假使對特定設計適當時，調整這些層的厚度。
大致上，圖10A顯示根據本發明的一實施例之具有類閘流體架構的垂直電晶體裝置1000。蝕刻垂直堆疊之頂部接點(例如p型接點)、汲極層(例如n+汲極)、基部層(例如p型)、基部層(例如n型)、及源極層(例如p+源極)，以形成配置在基底1002(例如底部接點)上之無佈植的垂直堆疊。垂直裝置1000包含頂部接點區1026、汲極區1024、基部區1022和1020、及配置於基底1002上之源極區1010。沈積及蝕刻閘極層以形成纏繞基部區1022的側壁(例如四側壁)及閘極區1040。垂直電 晶體裝置1000具有定向成垂直結晶基底1002的表面平面之縱軸1060。
大致上，圖10B顯示根據本發明的一實施例之具有類閘流體架構的垂直電晶體裝置1000之電流特徵。圖形1050顯示低閘極電壓下的高順向導通電壓(Vfb)以及高閘極電壓下的較低Vfb。在源極與n基部區之間的接面以及在n基部區與p基部區之間的接面設計成相較於此處所述的垂直裝置之陡峭接面是更擴散的接面。
圖13顯示根據本發明的一實施例之垂直電晶體裝置1300。裝置1300包含接點區1340、汲極區1330、通道區1320、源極區1310、及基底1302。沈積及蝕刻第一閘極層以形成纏繞源極區1310的一部份的側壁之第一閘極區(具有功函數1的閘極1)。沈積及蝕刻第二閘極層以形成纏繞通道區1320的側壁之第二閘極區(具有功函數2的閘極2)。閘極層1及2具有不同的功函數。因此，這些閘極材料導入延著垂直裝置的通道之閘極的功函數變化。
圖14顯示根據一實施例之閘極的功函數變化。圖形1400的右上角顯示用於WF1=WF2的資料點。其它資料點顯示用於最接近汲極區之閘極之不同的功函數差(例如0.1eV、0.2eV、0.5eV)。對應於增加的能障高度之增加的WF2對數比例地降低關閉(OFF)電流，而線性比例尺地降低開啟(ON)電流。圖14顯示驅動電流相當小地降低，但關閉電流大幅降低。
圖11顯示當WF1與WF2相同時之能帶隙。能障高度從曲線1110(Vd=Vg=0)降低至曲線1120(Vd=1,Vg=0)至曲線1130(Vd=Vg=1)。
圖12顯示根據一實施例當WF1與WF2不同時之能帶隙。能障高度從曲線1210(Vd=Vg=0)降低至曲線1220(Vd=1,Vg=0)至曲線1230(Vd=Vg=1)。曲線1210、1220、及1230分別比對應的曲線1110、1120、及1130具有更低的能障高度。
本揭示的垂直電晶體裝置顯示為具有長方形尺寸之頂部接點區、汲極區、通道區、源極區、及閘極區，但是，可視微影操作及設計需求而能有其它幾何形狀。對於本揭示的任何垂直電晶體裝置，汲極與源極區可以互換。
在上述實施例中，無論是否形成於實質的基底層或塊體基底上，用於垂直電晶體裝置製造的基礎基底由能耐受製程之半導體材料構成。在實施例中，基底是塊體基底，例如常用於半導體產業的P型矽基底。在實施例中，基底由摻雜有例如但不限於磷、砷、硼或其組合等電荷載子之結晶矽、矽/鍺或鍺層構成。在另一實施例中，基底由生長於區別的結晶基底上之磊晶層構成，例如生長於摻雜硼的塊體矽單晶基底上的矽磊晶層。
基底可替代地包含形成在塊體晶體基底與磊晶層之間中的絕緣層，以形成例如矽在絕緣體上基底。在實施例中，絕緣層由例如但不限於二氧化矽、氮化矽、氧氮化矽或高k介電層等材料構成。基底替代地由III-V族材料構 成。在實施例中，基底由例如但不限於氮化鎵、磷化鎵、砷化鎵、磷化銦、銻化銦、銦鎵砷化物、鋁鎵砷化物、銦鎵磷化物、或其組合等III-V族材料構成。在另一實施例中，基底由III-V族材料及例如但不限於碳、矽、鍺、氧、硫、硒或鍗等電荷載子摻雜劑雜質原子構成。
在上述實施例中，雖然並未總是顯示，但是，須瞭解垂直電晶體裝置包含設有閘極介電層及閘極電極層之閘極堆疊。在實施例中，閘極電極堆疊的閘極電極由金屬閘極構成，以及，閘極介電層由高K材料構成。舉例而言，在一實施例中，閘極介電層由例如但不限於氧化鉿、氧氮化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鋇鍶、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、鉛鈧鉭氧化物、鈮酸鉛鋅、或其組合等材料構成。此外，閘極介電層的一部份包含由對應的通道區之頂部數層形成的原生氧化物層。在實施例中，閘極介電層由頂部高k部份及半導體材料的氧化物構成的低部份所構成。在實施例中，閘極介電層由氧化鉿頂部及二氧化矽或氧氮化矽的底部構成。
在實施例中，閘極電極由例如但不限於金屬、金屬合金、金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或導電金屬氧化物等金屬層構成。在特定實施例中，閘極電極由形成於金屬功函數設定層上方的非功函數設定的填充材料構成。在實施例中，閘極電極由P型或N型材料構成。閘極電極堆疊也包含介電質間隔器。
上述垂直半導體裝置涵蓋平面及非平面裝置，包含閘極全圍繞裝置。因此，更一般而言，半導體裝置可為併有閘極、通道區及成對的源極/汲極區之半導體裝置。在實施例中，半導體裝置是例如但不限於MOS-FET。在一實施例中，半導體裝置是平面的或三維的MOS-FET且是隔離裝置或是眾多巢化裝置中的一裝置。如同對典型的積體電路之瞭解般，N及P通道電晶體都可製於單一基底上以形成CMOS積體電路。此外，可以製造額外的互連佈線以將這些裝置集成為積體電路。
圖15顯示根據本發明的一實施之計算裝置1900。計算裝置1900容納主機板1902。主機板1902包含多個組件，多個組件包括但不限於處理器1904及至少一通訊晶片1906。處理器1904實體地及電地耦合至主機板1902。在某些實施中，至少一通訊晶片1906也實體地及電地耦合至主機板1902。在另外的實施中，通訊晶片1906是處理器1904的一部份。
取決於其應用，計算裝置1900包含可以或不可以實體地及電地耦合至主機板1902的其它組件。這些其它組件包含但不限於依電性記憶體(例如，DRAM)、非依電性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位訊號處理器、密碼處理器、晶片組、天線、顯示器、觸控幕顯示器、觸控幕控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速度計、陀螺儀、揚音器、相機、及大量儲存裝置 (例如硬碟機、光碟(CD)、數位多樣式光碟(DVD)、等等)。
通訊晶片1906能夠無線通訊以用於對計算裝置1900傳輸資料。「無線」一詞及其衍生詞用以說明經由使用通過非固體介質之調變的電磁輻射來傳輸資料的電路、裝置、系統、方法、技術、通訊通道、等等。此詞並非意指相關連裝置未含有任何接線，但是，在某些實施例中，它們可能未含任何接線。通訊晶片1906可以實施任何無線標準或是通信協定，包含但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長程演化(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生、以及以3G、4G、5G、及更新的世代標示的任何其它無線通信協定。計算裝置1900包含眾多通訊晶片1906。舉例而言，第一通訊晶片1906可以專用於較短範圍的無線通訊，例如Wi-Fi及藍芽，而第二通訊晶片1906可以專用於較長範圍的無線通訊，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、等等。
計算裝置1900的處理器1904包含封裝在處理器1904之內的積體電路晶粒1910。在本發明的某些實施中，處理器的積體電路晶粒包含一或更多裝置1912，例如根據本發明的實施例建立之垂直電晶體裝置。「處理器」一詞意指處理來自暫存器及/或記憶體的電子資料以將電子資料轉換成可儲存在暫存器及/或記憶體中的其它 電子資料之任何裝置或裝置的一部份。
通訊晶片1906也包含封裝於通訊晶片1906之內的積體電路晶粒1920。根據本發明的另一實施，通訊晶片的積體電路晶粒包含一或更多裝置1921，例如根據本發明的實施建立之垂直電晶體裝置。
在其它實施中，容納於計算裝置1900之內的另一組件含有積體電路晶粒，積體電路晶粒包含一或更多裝置，例如根據本發明的實施建立之垂直電晶體裝置。
在各式各樣的實施中，計算裝置1900可以是膝上型電腦、輕省型電腦、筆記型電腦、超薄筆記型電腦、智慧型電話、平板電腦、個人數位助理(PDA)、及超薄行動個人電腦、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或是數位攝影機。在另外的實施中，計算裝置1900可為處理資料的任何其它電子裝置。
如此，本發明的實施例包含具有可獨立控制的通道、源極區、和汲極區之垂直電晶體裝置。以通道的源極端在成份上與通道及通道的汲極端顯著不同之方式，以控制方式，在垂直電晶體裝置的通道中導入變化。
在實施例中，垂直電晶體裝置包含配置在基底上的磊晶源極半導體區、配置在源極半導體區上的磊晶通道半導體區、配置在通道半導體區上的磊晶汲極半導體區、以及圍繞半導體通道區的側壁之閘極電極區。至少一半導體區的成份延著相對於基底的表面垂直之縱軸變化。
在一實施例中，源極半導體區具有比通道和汲極半導體區的有效質量更高的有效質量。源極半導體區的有效質量是通道和汲極半導體區的有效質量的幾乎二倍。
在一實施例中，通道半導體區在與源極半導體區的第一介面以及與汲極半導體區的第二介面之間具有成份變化。
在一實施例中，成份變化又包含通道半導體區遍及磊晶膜厚度之漸變。
在一實施例中，通道半導體區包含SiGe合金，所述SiGe合金具有的Ge含量在第一介面高於在第二介面。替代地，通道半導體包含In合金，以及，In含量在第一介面高於在第二介面。
在一實施例中，通道半導體是矽或SiGe合金。高遷移率注入區配置在源極半導體區上且由Ge構成。
在一實施例中，成份變化又包含從高遷移率注入區至第二介面之通道半導體區的漸變。
在一實施例中，通道半導體區相較於源極和汲極半導體區是不同的半導體材料。
在一實施例中，垂直電晶體裝置包含配置在基底上的磊晶源極半導體區、配置在源極半導體區上的磊晶通道半導體區、配置在通道半導體區上的磊晶汲極半導體區、以及圍繞半導體通道區的側壁之閘極電極區。閘極電極區的成份延著相對於基底的表面垂直之縱軸變化。
在一實施例中，接觸閘極介電質的閘極電極之成份延 著縱軸變化，以使從接近源極半導體區的第一階至接近汲極半導體區的第二階之功函數有區別。閘極電極的功函數在接近汲極半導體區處比接近源極半導體區處更大。
在一實施例中，閘極電極成份從接近源極半導體區的第一合金成份漸變成接近汲極半導體區的第二合金成份。
在一實施例中，通道半導體區在與源極半導體區的第一介面以及與汲極半導體區的第二介面之間具有成份變化。半導體成份變化使得與閘極電極功函數的區別相關連之電晶體臨界電壓差異放大。
在一實施例中，具有定向成垂直於結晶基底的表面平面之縱軸的垂直電晶體裝置的製造方法包含：沈積源極半導體區於結晶基底上，沈積通道半導體區於源極半導體區上，沈積汲極半導體區於通道半導體區上，蝕刻經過汲極、通道、及源極半導體區以形成通過汲極、通道、及源極半導體區的側壁。方法又包含在通道區的側壁上形成閘極介電質區以及閘極電極。沈積又包含修改生長條件以改變遍及通道半導體區的厚度之半導體成份。
在一實施例中，修改生長條件以改變遍及通道半導體區的厚度之半導體成份又包括沈積增強的遷移率注入區，增強的遷移率注入區具有帶有第一載子遷移率的成份，以及，修改生長條件以沈積具有第二載子遷移率的半導體成份，第二載子遷移率低於增強的遷移率注入區的載子遷移率。
在一實施例中，沈積增強的遷移率注入區又包含沈積 實質上純的Ge區。
在一實施例中，修改生長條件以改變遍及通道半導體區的厚度之半導體成份又包含使通道半導體的成份從與源極區的第一介面至與汲極區的第二介面漸變。在一實施例中，源極、通道、和汲極半導體區是IV族或III-V族區。
在一實施例中，計算裝置包含儲存電子資料的記憶體、以及耦合至記憶體的處理器。處理器處理電子資料。處理器包含具有垂直電晶體裝置的積體電路。至少一垂直電晶體裝置包含配置在基底上的第一磊晶半導體區(例如，源極區、汲極區)、配置在源極半導體區上的第二磊晶半導體區(例如，通道區)、配置在通道半導體區上的第三磊晶半導體區(例如，源極區、汲極區)、以及圍繞半導體通道區的側壁之閘極電極區。至少一半導體區的成份延著相對於基底的表面垂直的縱軸變化。在一實施例中，源極半導區具有的有效質量比通道和汲極半導體區的有效質量更大。在一實施例中，通道半導體區在與源極半導體區的第一介面以及與汲極半導體區的第二介面之間具有成份變化。
在一實施例中，成份變化又包含通道半導體區遍及磊晶膜厚度的漸變。
在一實施例中，第一半導體區是源極區，第二半導體區是通道區，第三半導體區是汲極區，其中，通道半導體區在與源極半導體區的第一介面以及與汲極半導體區的第二介面之間具有成份變化。成份變化又包括遍及磊晶膜厚 度的通道半導體區的漸變。在另一實施例中，第一半導體區是汲極區，第二半導體區是通道區，第三半導體區是源極區。

Claims (19)

  1. 一種垂直電晶體裝置，包括：配置在基底上的磊晶源極半導體區；配置在該源極半導體區上的磊晶通道半導體區；配置在該通道半導體區上的磊晶汲極半導體區；以及圍繞該半導體通道區的複數側壁之閘極電極區，其中，該等半導體區之其中至少一者的成份延著相對於該基底的表面垂直之縱軸變化，且其中，該源極半導體區的該有效質量是該通道半導體區和該汲極半導體區的有效質量的幾乎二倍。
  2. 如申請專利範圍第1項之垂直電晶體裝置，其中，該通道半導體區在與該源極半導體區的第一介面以及與該汲極半導體區的第二介面之間具有成份變化。
  3. 如申請專利範圍第2項之垂直電晶體裝置，其中，該成份變化又包含該通道半導體區遍及該磊晶膜厚度之漸變。
  4. 如申請專利範圍第2項之垂直電晶體裝置，其中，該通道半導體區包括SiGe合金，其中，該Ge含量在該第一介面高於在該第二介面，或者，其中，該通道半導體包含In合金，以及，其中，該In含量在該第一介面高於在該第二介面。
  5. 如申請專利範圍第1項之垂直電晶體裝置，其中，該通道半導體是矽或SiGe合金，以及，其中，高遷移率注入區配置在該源極半導體區上且由Ge構成。
  6. 如申請專利範圍第5項之垂直電晶體裝置，其中，該成份變化又包含該通道半導體區從該高遷移率注入區至該第二介面之漸變。
  7. 如申請專利範圍第1項之垂直電晶體裝置，其中，該通道半導體區相較於該源極半導體區和該汲極半導體區是不同的半導體材料。
  8. 一種垂直電晶體裝置，包括：配置在基底上的磊晶源極半導體區；配置在該源極半導體區上的磊晶通道半導體區；配置在該通道半導體區上的磊晶汲極半導體區；以及圍繞該半導體通道區的複數側壁之閘極電極區，其中，該閘極電極區的成份延著相對於該基底的表面垂直之縱軸變化，且其中，接觸該閘極介電質的該閘極電極之成份延著該縱軸變化，以使接近該源極半導體區的第一階至接近該汲極半導體區的第二階之功函數有區別。
  9. 如申請專利範圍第8項之垂直電晶體裝置，其中，該閘極電極的功函數在接近該汲極半導體區處比接近該源極半導體區處更大。
  10. 如申請專利範圍第8項之垂直電晶體裝置，其中，該閘極電極成份從接近該源極半導體區的第一合金成份漸變成接近該汲極半導體區的第二合金成份。
  11. 如申請專利範圍第8項之垂直電晶體裝置，其中，該通道半導體區在與該源極半導體區的第一介面以及 與該汲極半導體區的第二介面之間具有成份變化，該半導體成份變化使得與該閘極電極功函數的區別相關連之電晶體臨界電壓差異放大。
  12. 一種垂直電晶體裝置的製造方法，包括：沈積磊晶源極半導體區於基底上；沈積磊晶通道半導體區於該源極半導體區上；沈積磊晶汲極半導體區於該通道半導體區上；蝕刻通過該汲極、通道、及源極半導體區以形成通過該汲極、通道、及源極半導體區的複數側壁；以及形成閘極電極區以圍繞該通道半導體區的複數側壁，其中，該等半導體區之其中至少一者的成份延著該垂直電晶體裝置之相對於該基底的表面垂直的縱軸變化，且其中，該源極半導體區具有的有效質量比該通道半導體區和該汲極半導體區的有效質量更高。
  13. 如申請專利範圍第12項之方法，其中，該通道半導體區在與該源極半導體區的第一介面以及與該汲極半導體區的第二介面之間具有成份變化，其中，該成份變化又包含該通道半導體區遍及該通道半導體區之磊晶膜厚度之漸變。
  14. 如申請專利範圍第13項之方法，其中，該通道半導體區包括SiGe合金，其中，該Ge含量在該第一介面高於在該第二介面，或者，其中，該通道半導體包含In合金，以及，其中，該In含量在該第一介面高於在該第二介面，其中，該通道半導體是矽或SiGe合金，以及， 其中，高遷移率注入區配置在該源極半導體區上且由Ge構成，其中，該成份變化又包含該通道半導體區從該高遷移率注入區至該第二介面之漸變。
  15. 如申請專利範圍第12項之方法，其中，該通道半導體區相較於該源極半導體區和該汲極半導體區是不同的半導體材料。
  16. 一種計算裝置，包括：記憶體，用以儲存電子資料；以及，耦合至該記憶體的處理器，該處理器處理電子資料，該處理器包含具有複數垂直電晶體裝置的積體電路晶粒，該複數垂直電晶體裝置之其中至少一者包括：配置在基底上的第一磊晶半導體區；配置在該第一半導體區上的第二磊晶半導體區；配置在該第二半導體區上的第三磊晶半導體區；以及圍繞該第二半導體區的複數側壁之閘極電極區，其中，該等半導體區之其中至少一者的成份延著相對於該基底的表面垂直的縱軸變化，且其中，該第一半導體區的有效質量是該第二和第三半導體區的有效質量的幾乎二倍。
  17. 如申請專利範圍第16項之計算裝置，其中，該第一半導體區是源極區，該第二半導體區是通道區，以及，該第三半導體區是汲極區，其中，該通道半導體區在與該源極半導體區的第一介面以及與該汲極半導體區的第二介面之間具有成份變化。
  18. 如申請專利範圍第17項之計算裝置，其中，該成份變化又包括該通道半導體區遍及該磊晶膜厚度的漸變。
  19. 如申請專利範圍第16項之計算裝置，其中，該第一半導體區是汲極區，該第二半導體區是通道區，及該第三半導體區是源極區。
TW105130837A 2013-09-27 2014-09-25 用於嵌入式記憶體及邏輯技術之垂直電晶體裝置 TWI620275B (zh)

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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9312257B2 (en) 2012-02-29 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8890119B2 (en) * 2012-12-18 2014-11-18 Intel Corporation Vertical nanowire transistor with axially engineered semiconductor and gate metallization
US9570612B2 (en) * 2014-06-27 2017-02-14 Taiwan Semiconductor Manufacturing Company Limited Method and structure for straining carrier channel in vertical gate all-around device
US9698261B2 (en) 2014-06-30 2017-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical device architecture
US9425324B2 (en) * 2014-09-30 2016-08-23 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and channel structure thereof
US9590084B2 (en) * 2014-11-26 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Graded heterojunction nanowire device
US9773904B2 (en) 2015-09-11 2017-09-26 Samsung Electronics Co., Ltd. Vertical field effect transistor with biaxial stressor layer
US10008580B2 (en) 2016-03-21 2018-06-26 Samsung Electronics Co., Ltd. FET including an InGaAs channel and method of enhancing performance of the FET
US9748385B1 (en) 2016-07-21 2017-08-29 International Business Machines Corporation Method for forming vertical Schottky contact FET
KR102519665B1 (ko) 2016-08-05 2023-04-07 삼성전자주식회사 집적회로 장치 및 그 제조 방법
CN113659012B (zh) * 2016-09-30 2023-10-31 中国科学院微电子研究所 半导体器件及其制造方法及包括该器件的电子设备
KR102568718B1 (ko) 2016-11-09 2023-08-21 삼성전자주식회사 반도체 장치
KR102695150B1 (ko) 2016-12-09 2024-08-14 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102699046B1 (ko) * 2016-12-15 2024-08-27 삼성전자주식회사 수직형 트랜지스터를 구비하는 집적 회로 및 이를 포함하는 반도체 장치
US10319731B2 (en) 2017-08-10 2019-06-11 Globalfoundries Inc. Integrated circuit structure having VFET and embedded memory structure and method of forming same
KR102402945B1 (ko) 2017-08-31 2022-05-30 마이크론 테크놀로지, 인크 금속 산화물 반도체 디바이스의 접촉을 위한 반도체 디바이스, 트랜지스터, 및 관련된 방법
CN111095567A (zh) 2017-08-31 2020-05-01 美光科技公司 半导体装置、混合晶体管和相关方法
US20200144330A1 (en) * 2017-09-19 2020-05-07 Intel Corporation Multi-channel vertical transistor for embedded non-volatile memory
US10170376B1 (en) * 2017-10-22 2019-01-01 United Microelectronics Corp. Device and forming method thereof
US10297668B1 (en) 2018-01-22 2019-05-21 International Business Machines Corporation Vertical transport fin field effect transistor with asymmetric channel profile
US10439044B1 (en) 2018-04-17 2019-10-08 International Business Machines Corporation Method and structure of fabricating I-shaped silicon germanium vertical field-effect transistors
US10777658B2 (en) 2018-04-17 2020-09-15 International Business Machines Corporation Method and structure of fabricating I-shaped silicon vertical field-effect transistors
US10461184B1 (en) 2018-05-04 2019-10-29 International Business Machines Corporation Transistor having reduced gate-induced drain-leakage current
US10943835B2 (en) 2018-10-05 2021-03-09 International Business Machines Corporation Fabrication of silicon germanium channel and silicon/silicon germanium dual channel field-effect transistors
EP3857608A4 (en) * 2018-10-09 2022-09-21 Micron Technology, Inc. METHOD OF MAKING A DEVICE, RELATED DEVICES AND ELECTRONIC SYSTEMS
WO2020076652A1 (en) * 2018-10-09 2020-04-16 Micron Technology, Inc. Semiconductor devices comprising transistors having increased threshold voltage and related methods and systems
CN118943168A (zh) 2018-10-09 2024-11-12 美光科技公司 包含异构沟道的晶体管及相关装置、电子系统及方法
CN109326650B (zh) * 2018-10-10 2022-04-19 中国科学院微电子研究所 半导体器件及其制造方法及包括该器件的电子设备
US10700062B2 (en) 2018-10-12 2020-06-30 International Business Machines Corporation Vertical transport field-effect transistors with uniform threshold voltage
KR102059896B1 (ko) * 2018-10-24 2019-12-27 가천대학교 산학협력단 양자우물 구조를 갖는 1t 디램 셀 소자
KR102198765B1 (ko) * 2019-01-29 2021-01-05 한국과학기술원 이종접합 구조의 수직형 트랜지스터 및 그 제조 방법
KR102833171B1 (ko) * 2020-04-28 2025-07-10 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
US11373914B2 (en) 2020-08-27 2022-06-28 Micron Technology, Inc. Array of vertical transistors, an array of memory cells comprising an array of vertical transistors, and a method used in forming an array of vertical transistors
CN113611671B (zh) * 2021-08-06 2023-04-07 长鑫存储技术有限公司 半导体结构及其制备方法
CN115565882A (zh) * 2022-08-31 2023-01-03 电子科技大学长三角研究院(湖州) 一种具有四个端口的全包栅器件的制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7728324B2 (en) * 2006-06-30 2010-06-01 Kabushiki Kaisha Toshiba Field effect transistor, integrated circuit element, and method for manufacturing the same
US20130093000A1 (en) * 2011-10-12 2013-04-18 International Business Machines Corporation Vertical transistor having an asymmetric gate

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6744083B2 (en) 2001-12-20 2004-06-01 The Board Of Regents, The University Of Texas System Submicron MOSFET having asymmetric channel profile
KR100537101B1 (ko) 2003-12-27 2005-12-16 동부아남반도체 주식회사 수직형 트랜지스터의 제조방법
US7262089B2 (en) * 2004-03-11 2007-08-28 Micron Technology, Inc. Methods of forming semiconductor structures
KR20070034515A (ko) * 2004-05-26 2007-03-28 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 수직 구성요소를 지니는 전기 소자 및 그 제조 방법
CN100485482C (zh) 2004-10-14 2009-05-06 清华大学 导光板和背光模组
WO2007022359A2 (en) * 2005-08-16 2007-02-22 The Regents Of The University Of California Vertical integrated silicon nanowire field effect transistors and methods of fabrication
ATE529894T1 (de) * 2006-01-25 2011-11-15 Nxp Bv Nanodraht-tunneltransistor
US7425491B2 (en) 2006-04-04 2008-09-16 Micron Technology, Inc. Nanowire transistor with surrounding gate
US7709312B2 (en) 2006-09-29 2010-05-04 Intel Corporation Methods for inducing strain in non-planar transistor structures
JP5032418B2 (ja) 2008-08-22 2012-09-26 株式会社東芝 電界効果トランジスタ、集積回路素子、及びそれらの製造方法
US8274110B2 (en) * 2009-05-20 2012-09-25 Micron Technology, Inc. Vertically-oriented semiconductor selection device providing high drive current in cross-point array memory
US8313999B2 (en) * 2009-12-23 2012-11-20 Intel Corporation Multi-gate semiconductor device with self-aligned epitaxial source and drain
US8913422B2 (en) 2012-09-28 2014-12-16 Intel Corporation Decreased switching current in spin-transfer torque memory
US8890119B2 (en) 2012-12-18 2014-11-18 Intel Corporation Vertical nanowire transistor with axially engineered semiconductor and gate metallization
US8796797B2 (en) 2012-12-21 2014-08-05 Intel Corporation Perpendicular spin transfer torque memory (STTM) device with enhanced stability and method to form same
US8786040B2 (en) 2012-12-21 2014-07-22 Intel Corporation Perpendicular spin transfer torque memory (STTM) device having offset cells and method to form same
CN103258858A (zh) * 2013-04-22 2013-08-21 南京邮电大学 一种三材料异质栅结构的石墨烯纳米条带场效应管

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7728324B2 (en) * 2006-06-30 2010-06-01 Kabushiki Kaisha Toshiba Field effect transistor, integrated circuit element, and method for manufacturing the same
US20130093000A1 (en) * 2011-10-12 2013-04-18 International Business Machines Corporation Vertical transistor having an asymmetric gate

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