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CN111095567A - 半导体装置、混合晶体管和相关方法 - Google Patents

半导体装置、混合晶体管和相关方法 Download PDF

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CN111095567A
CN111095567A CN201880055993.9A CN201880055993A CN111095567A CN 111095567 A CN111095567 A CN 111095567A CN 201880055993 A CN201880055993 A CN 201880055993A CN 111095567 A CN111095567 A CN 111095567A
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CN
China
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semiconductor device
channel
drain
transistor
source
Prior art date
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Withdrawn
Application number
CN201880055993.9A
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K·M·考尔道
刘海涛
D·V·N·拉马斯瓦米
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Micron Technology Inc
Original Assignee
Micron Technology Inc
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Filing date
Publication date
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Abstract

公开一种半导体装置。所述半导体装置包含混合晶体管，所述混合晶体管包含栅极电极、漏极材料、源极材料和操作性地耦合在所述漏极材料与所述源极材料之间的沟道材料。相对于作为高带隙低迁移率材料的所述沟道材料，所述源极材料和所述漏极材料包含低带隙高迁移率材料。还公开存储器阵列、半导体装置和并有存储器单元的系统以及混合晶体管，以及用于形成及操作这类装置的相关方法。

Description

半导体装置、混合晶体管和相关方法
优先权要求
本申请案根据35U.S.C.§119(e)要求2017年8月31日申请的美国临时专利申请案第62/552,824号的权益，所述申请案的公开内容由此以引用的方式全文并入本文中。本申请案还要求2018年8月30日申请的为“半导体装置、混合晶体管和相关方法(SEMICONDUCTORDEVICES,HYBRID TRANSISTORS,AND RELATED METHODS)”的美国专利申请案第16/118,110号的优先权，所述申请案是上述美国临时专利申请案的非临时转换。
技术领域
在各种实施例中，本公开大体上涉及晶体管设计和制造领域。更确切地说，本公开涉及半导体装置的设计和制造且涉及混合晶体管。
背景技术
晶体管可在各种不同半导体装置中利用。举例来说，在存储器单元中利用的晶体管可在本领域中称为“存取晶体管”。晶体管常规地包含一对源极/漏极区之间的沟道区和配置成通过沟道区使源极/漏极区彼此电连接的栅极。沟道区通常由均一半导体材料形成；然而，也已使用其它材料。
例如动态随机存取存储器(DRAM)单元的易失性存储器单元中所使用的晶体管可耦合到存储元件。存储元件可例如包含电容器(例如有时称作“单元电容器”或“存储电容器”)，所述电容器配置成存储由存储在电容器中的电荷定义的逻辑状态(例如为0或1的二进制值)。
为了对电容器进行充电、放电、读取或再充电，晶体管可选择性地转到“接通”状态，其中电流通过晶体管的沟道区在源极区与漏极区之间流动。晶体管可选择性地转到“断开”状态，其中电流的流动大体上中断。理想情况下，在断开状态下，电容器将保留而不改变其电荷。然而，常规易失性存储器单元的电容器随时间推移而经历电流的放电。因此，即使在“断开”状态下，常规易失性存储器单元通常也仍将经受来自电容器的电流的一些流动。这一断开状态泄漏电流在行业中已知为亚阈值泄漏电流。
为了顾及亚阈值泄漏电流且为了将存储器单元的电容器维持在适当的电荷下以对应于其预期逻辑值，频繁刷新常规易失性存储器单元。亚阈值泄漏电流还可影响存储器装置内的存储器单元阵列的制造和配置。存储器单元的亚阈值泄漏电流速率、刷新速率、单元大小以及热预算通常是并入于存储器装置中的易失性存储器单元和单元阵列的设计、制造和使用中的重要考虑因素。具有均一氧化物半导体沟道的常规晶体管具有通常比具有由均一半导体材料形成的沟道的装置更低的亚阈值泄漏电流。
发明内容
在一些实施例中，半导体装置包括混合晶体管。混合晶体管包含栅极电极、漏极材料、源极材料和操作性地耦合在漏极材料与源极材料之间的沟道材料。相对于作为高带隙低迁移率材料的所述沟道材料，所述源极材料和所述漏极材料包含低带隙高迁移率材料。
在其它实施例中，半导体装置包括混合晶体管。混合晶体管包括：沟道区，其由相邻栅极电极的长度定义，所述沟道区包含至少高带隙低迁移率材料；和漏极区和源极区，其安置于沟道区的相对末端上。漏极区和源极区各自包括至少低带隙高迁移率材料。
在其它实施例中，形成半导体装置的方法包括：形成由衬底支撑的混合晶体管，所述形成包括：形成包含第一低带隙高迁移率材料的源极；形成包含与第一低带隙高迁移率材料耦合的高带隙低迁移率材料的沟道；形成包含与高带隙低迁移率材料耦合的第二低带隙高迁移率材料的漏极；和形成经由栅极氧化物材料与沟道分隔开的栅极。
在又其它实施例中，操作存储器单元的方法包括通过将栅极电压施加到栅极电极以使得驱动电流流经耦合在源极区与漏极区之间的沟道区来启用混合晶体管，相对于源极区和漏极区各自包含低带隙高迁移率材料，所述沟道区包含高带隙低迁移率材料。
附图说明
图1A是根据本公开的实施例的薄膜晶体管的示意图的横截面前视图。
图1B是图1A的示意图的横截面透视图
图2和3是根据本公开的各种实施例的竖直薄膜晶体管的示意图的横截面前视图。
图4是根据本公开的实施例的阵列的示意图的透视图。
图5A到5L描绘根据形成薄膜晶体管的方法的所公开实施例的制造工艺的各个阶段。
图6和7是根据本公开的额外实施例的以竖直配置配置的晶体管的示意图的横截面前视图。
图8和9是根据本公开的额外实施例的以平面配置配置的晶体管的示意图的横截面前视图。
图10A和图10B是说明当施加各种栅极电压时晶体管的驱动电流ID的图表。
图11是包含本文中所描述的一或多个实施例的存储器阵列的半导体装置的简化框图；且
图12是根据本文中所描述的一或多个实施例来实施的系统的简化框图。
具体实施方式
公开薄膜晶体管，例如可并入于存储器结构、存储器单元、包含这种存储器单元的阵列、包含这种阵列的存储器装置、开关装置和其它半导体装置、包含这种阵列的系统中，且还公开用于制造和使用这种存储器结构的方法。本公开的实施例包含各种不同存储器单元(例如易失性存储器、非易失性存储器)和/或晶体管配置。非限制性实例包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、快闪存储器、电阻性随机存取存储器(ReRAM)、导电桥接式随机存取存储器(导电桥接式RAM)、磁阻式随机存取存储器(MRAM)、相变材料(PCM)存储器、相变随机存取存储器(PCRAM)、自旋力矩转移随机存取存储器(STTRAM)、基于氧空位的存储器、可编程导体存储器、铁电随机存取存储器(FE-RAM)、参考场效应晶体管(RE-FET)等。
一些存储器装置包含呈现以交叉点架构布置的存储器单元的存储器阵列，所述交叉点架构包含垂直(例如正交)于额外导电线(例如数据线，如位线)延伸的导电线(例如存取线，如字线)。存储器阵列可以是二维(2D)的，以便呈现单个叠组(例如单个层、单个层面)的存储器单元，或可以是三维(3D)的，以便呈现多个叠组(例如多个层面、多个层)的存储器单元。选择装置可用于选择3D存储器阵列的特定存储器单元。实施例可另外包含在非存取装置实施方案中利用的薄场晶体管。其非限制性实例包含叠组选择器装置、后段生产线(BOEL)路由选择器装置等。
本公开的实施例可包含不同配置的晶体管(例如薄膜晶体管(TFT))，其包含竖直地定向的晶体管、水平地定向的晶体管(即，平面)等。存储器单元包含形成不同材料的混合存取晶体管，从而呈现不同带隙和迁移率性质。
举例来说，在一些实施例中，沟道区的至少一部分可包含由非晶形氧化物半导体形成的沟道材料。非限制性实例可包含氧化锌锡(ZTO)、IGZO(也被称为氧化镓铟锌(GIZO))、IZO、ZnOx、InOx、In2O3、SnO2、TiOx、ZnxOyNz、MgxZnyOz、InxZnyOz、InxGayZnzOa、ZrxInyZnzOa、HfxInyZnzOa、SnxInyZnzOa、AlxSnyInzZnaOd、SixInyZnzOa、ZnxSnyOz、AlxZnySnzOa、GaxZnySnzOa、ZrxZnySnzOa、InGaSiO和其它类似材料。
如本文中所使用，术语“衬底”意味着并包含其上形成组件(例如存储器单元内的组件)的基底材料或构造。所述衬底可以是半导体衬底、支撑结构上的基底半导体层、金属电极，或具有形成于其上的一或多个层、结构或区的半导体衬底。虽然本文中所描述和说明的材料可形成为层，但材料不限于此且可以其它三维配置形成。衬底可以是常规硅衬底或包含一层半导电材料的其它块状衬底。如本文中所使用，术语“块状衬底”不仅意指并包含硅晶片，且还有绝缘体上硅(“SOI”)衬底，例如蓝宝石上硅(“SOS”)衬底或玻璃上硅(“SOG”)衬底、基底半导体基础上的硅的外延层或其它半导体或光电材料，例如硅-锗(Si1-xGex，其中x可以是例如0.2与0.8之间的摩尔分数)、锗(Ge)、砷化镓(GaAs)、氮化镓(GaN)或磷化铟(InP)。所述衬底可经掺杂或可未经掺杂。此外，当在以下描述中提及“衬底”时，可能已利用先前工艺阶段来形成基底半导体结构或基础中的区或接合部。
如本文中所使用，为易于描述，可使用例如“在……之下”、“在……下方”、“下部”、“底部”、“在……上方”、“上部”、“顶部”、“前”、“后”、“左”、“右”和类似术语的空间相对术语来描述如图中所说明的一个元件或特征与另一元件或特征的关系。除非另外规定，否则除图中所描绘的定向以外，空间相对术语希望涵盖装置在使用或操作中的不同定向。举例来说，如果图中的装置倒过来，那么描述为“在”其它元件或特征“下方”或“之下”或“下”或“底部上”的元件将定向“在”其它元件或特征“上方”或“顶部上”。因此，术语“在……下方”可视使用术语的上下文而定涵盖上方及下方两种定向，这对于所属领域的一般技术人员将显而易见。装置可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词可相应地进行解释。另外，提及元件“在”另一元件“上”或“之上”意指并包含所述元件直接在所述另一元件顶部上、与所述另一元件相邻、在所述另一元件下面或与所述另一元件直接接触。其还包含所述元件在所述元件与所述另一元件之间存在其它元件的情况下间接地在所述另一元件顶部上、与所述另一元件相邻、在所述另一元件下面或靠近所述另一元件。相比之下，当元件被称为“直接在”另一个元件“上”时，不存在插入元件。
除非上下文另外明确指示，否则如本文中所使用，单数形式“一(a、an)”和“所述”意图还包含复数形式。另外，应理解，使用例如“第一”、“第二”等等编号对本文中元件的任何提及不限制那些元件的数量或次序，除非明确地陈述这种限制性。实际上，这些编号可在本文中用作区别两个或两个以上元件或元件实例的方便方法。因此，对第一和第二元件的提及并不意味着此处可采用仅两个元件或第一元件必须以某一方式在第二元件之前。并且，除非另外说明，否则元件的集合可包括一或多个元件。
如本文中所使用，“和/或”包含相关联的所列项中的一或多个的任何以及所有组合。
如本文中所使用，术语“配置成”是指至少一个结构和至少一个设备中的一或多个的大小、形状、材料组成和布置，其以预定方式有助于所述结构和所述设备中的一或多个的操作。
如本文中所使用，关于给定参数、性质或条件的术语“大体上”意指并包含在所属领域的一般技术人员将理解的给定参数、性质或条件满足方差度(例如在可接受制造公差内)的程度。借助于实例，视大体上满足的特定参数、性质或条件而定，所述参数、性质或条件可至少90.0％满足、至少95.0％满足、至少99.0％满足或甚至至少99.9％满足。
本文中呈现的图解并不意图为任何特定组件、结构、装置或系统的实际视图，而是仅为用于描述本公开的实施例的理想化表示。本文中参考作为示意性图解的横截面图解描述实施例。相应地，将预期图解的形状因为例如制造技术和/或公差而有所变化。因此，本文中所描述的实施例不应解释为限于如所说明的特定形状或区，而是包含例如由制造引起的形状偏差。举例来说，说明或描述为框形的区可通常具有粗糙的和/或非线性的特征。此外，所说明的尖锐角可能是磨圆的。因此，图中所说明的区在性质上是示意性的，且其形状并不意图说明区的精确形状且不限制本权利要求书的范围。现将参考图式，图式中相同编号始终指代相同组件。图式不一定按比例或针对不同材料成比例绘制。
以下描述内容提供例如材料类型和处理条件等特定细节，以便提供所公开的装置和方法的实施例的详尽描述。然而，所属领域的一般技术人员将理解，装置和方法的实施例可在不采用这些特定细节的情况下实践。实际上，装置和方法的实施例可结合行业中采用的传统半导体制造技术来实践。
本文中所描述的制造工艺并不形成用于处理半导体装置结构的完整过程流程。过程流程的其余部分是所属领域的一般技术人员已知的。相应地，本文中仅描述理解当前装置和方法的实施例所必需的方法和半导体装置结构。除非上下文另有指示，否则本文中所描述的材料可通过任何合适的技术来形成，所述技术包含但不限于旋涂、毯覆式涂布、化学气相沉积(“CVD”)、原子层沉积(“ALD”)、等离子体增强型ALD或物理气相沉积(“PVD”)。替代地，材料可原位生长。取决于待形成的特定材料，用于沉积或生长所述材料的技术可由所属领域的一般技术人员选择。除非上下文另有指示，否则对本文中所描述的材料的移除可通过任何合适的技术来完成，所述技术包含但不限于蚀刻、研磨平坦化或其它已知方法。
公开一种半导体装置。所述半导体装置包括混合晶体管，所述混合晶体管包含栅极电极、漏极材料、源极材料和操作性地耦合在漏极材料与源极材料之间的沟道材料。相对于作为高带隙低迁移率材料的所述沟道材料，所述源极材料和所述漏极材料包含低带隙高迁移率材料。
公开另一种半导体装置。所述半导体装置包括混合晶体管，所述混合晶体管包含由相邻栅极电极的长度定义的沟道区以及安置于沟道区的相对末端上的漏极区和源极区。沟道区包含至少高带隙低迁移率材料。漏极区和源极区各自包括至少低带隙高迁移率材料。
图1A是根据本公开的实施例的混合薄膜晶体管100的示意图的横截面前视图。图1B是图1A的薄膜晶体管100的横截面透视图(为易于说明，图1B中并未描绘第一绝缘材料160)。图1A和图1B将在本文中一起参考。
晶体管100包含由衬底112支撑的源极区120、漏极区150和沟道区140。沟道区140可与源极区120和漏极区150两者可操作地耦合。晶体管100可具有大体竖直定向，其中源极区120、沟道区140和漏极区150以堆叠方式从衬底112大体上竖直地延伸。换句话说，晶体管100可以是竖直晶体管(即，晶体管在竖直定向上)。
源极区120可包含与第一导电材料118耦合的充当源极触点的源极材料122。第一导电材料118可安置于衬底112的主要表面114上。在一些实施例中，第一导电材料118可安置在衬底112的主要表面114的大部分(例如整体)上。替代地，第一导电材料118可在衬底112内形成，其中第一导电材料118的上部表面占据由衬底112的主要表面114定义的同一平面。在一些实施例中，一或多种阻隔材料可设置在第一导电材料118与衬底112之间。
漏极区150可包含与第二导电材料148耦合的充当漏极触点的漏极材料152。在其中晶体管100相对于衬底112的主要表面114竖直地安置的实施例中，第二导电材料148可形成在漏极材料152顶上。
沟道区140可包含耦合在源极材料122与漏极材料152之间的沟道材料142。材料122、142、152可进一步定位成至少部分地在如图1A中所展示(图1B中未展示)的第一绝缘材料160内。第一绝缘材料160可包围并支撑晶体管100。第一绝缘材料160可以是常规层间电介质材料。第二绝缘材料144可使沟道材料142与由第三导电材料124形成的栅极电极126隔离。第二绝缘材料144可设置为沿着沟道材料142的侧壁，且在一些实施例中沿着源极材料122和漏极材料152的侧壁。第二绝缘材料144可由常规栅极绝缘体材料形成，所述常规栅极绝缘体材料例如氧化物(例如二氧化硅(SiO2)、例如HfO2的高K材料、AlOx或其组合)。第二绝缘材料144也可以被称为“栅极氧化物”。
栅极电极126配置成操作性地与沟道区140互连以在启用晶体管100(即，“接通”)时选择性地允许电流穿过沟道区140。然而，在停用晶体管100(即，“断开”)时，电流可从漏极区150泄漏到源极区120，如由箭头146所指示。栅极电极126可配置为垂直于第一导电材料118布置的存取线(例如字线)，所述第一导电材料118可配置为数据/感测线(例如位线)。
晶体管100可以是混合晶体管，所述混合晶体管中源极材料122、沟道材料142和漏极材料152是呈现不同层级的迁移率的不同类型材料。在一些实施例中，相对于由较高带隙较低迁移率材料形成的沟道材料142，源极材料122和漏极材料152可由较低带隙较高迁移率材料形成。举例来说，源极材料122和漏极材料152可由掺杂半导体材料(例如Si、SiGe、Ge、SiCo、过渡金属二硫族化合物(TMD)等)形成，且沟道材料142可由氧化物半导体材料(例如ZTO、IGZO、IZO、ZnOx、InOx、In2O3、SnO2、TiOx、ZnxOyNz、MgxZnyOz、InxZnyOz、InxGayZnzOa、ZrxInyZnzOa、HfxInyZnzOa、SnxInyZnzOa、AlxSnyInzZnaOd、SixInyZnzOa、ZnxSnyOz、AlxZnySnzOa、GaxZnySnzOa和ZrxZnySnzOa、InGaSiO以及其它类似材料等)形成。掺杂半导体材料可包含N掺杂材料或P掺杂材料。掺杂可视需要为均一的或非均一的。在一些实施例中，源极材料122和/或漏极材料152可由(例如经掺杂或未经掺杂)低带隙金属氧化物形成。
混合晶体管100包含相对于源极材料112和漏极材料152具有高价带偏移的沟道材料142，类似于具有在两个导电触点之间延伸的均一非晶形氧化物半导体材料的常规晶体管，所述沟道材料可抑制从沟道区140内部的价带穿隧，这可减少栅极诱发的漏极泄漏(GIDL)。然而，源极材料122和漏极材料152可具有比沟道材料142更高的迁移率，相对于常规装置，这可改善与源极和漏极触点(材料118、148)的接触电阻(RCON)且还改善开电流(ION)。因此，混合晶体管100可呈现相对于常规装置具有高开电流(ION)和低关电流(IOFF)的组合优势。另外，可针对视需要调谐其它装置度量(例如DIBL、SVTM等)而选择栅极长度(LG)以及不同材料122、142、152的长度。
在一些实施例中，材料122、142、152可以是如所展示的离散区。因此，在每一区内，相应材料122、142、152可至少大体上均一，其中所述材料之间具有不同过渡。在一些实施例中，材料122、142、152可在变得大体上均一之前(尤其在过渡处)掺合到一起。在一些实施例中，从沟道材料142到源极材料122和漏极材料152的带隙可均匀地分级。尽管沟道材料142的长度展示为大致等于栅极电极124，但沟道材料142的长度可视需要更短或更长。在一些实施例中，可能需要相对于源极材料122和漏极材料152的长度缩短沟道材料142的长度，以在仍维持可接受的关电流(IOFF)的同时增大开电流(ION)。
第一导电材料118和第二导电材料148中的每一个可由一种金属、由金属的混合物或由不同金属的层形成。举例来说(但不限于)，第一导电材料118和/或第二导电材料148可由氮化钛、铜、钨、氮化钨、钼、其它导电材料和其任何组合形成。
在一些实施例中，第二导电材料148可设置于与栅极电极126的第三导电材料124平行的线中。举例来说，在大于一个存储器单元待由第二导电材料148形成时，第二导电材料148可形成为对准区段(例如图4中所展示)。第二导电材料148的每一对准区段可耦合到单独存储器单元的漏极区150。第二导电材料148的分段可为第二导电材料148的每一区段提供彼此的电隔离。
栅极电极126的第三导电材料124可由一种金属、由金属的混合物或由不同金属的层形成。举例来说(但不限于)，栅极电极126的第三导电材料124可由氮化钛形成。阻隔材料(未展示)可设置在栅极电极126与包围组件之间。形成栅极电极126的第三导电材料124可通过第一绝缘材料160来与第一导电材料118隔离。
对于其中晶体管100并入在例如存储器单元的存储器结构内的实施例，存储元件(未展示)可与晶体管100处于操作性连通以形成存储器单元。存储器单元包括存取晶体管，所述存取晶体管包括源极区、漏极区和沟道区，所述沟道区包括相对于源极材料和漏极材料不同材料类型的沟道材料。不同材料类型可包含相对于彼此较低带隙较高迁移率或较高带隙较低迁移率的不同区。存储器单元进一步包括与晶体管处于操作性连通的存储元件。存储元件的不同配置预期为所属领域的技术人员所已知。举例来说，存储元件(例如电容器)可配置为容器结构、平面结构等。存取晶体管致能存储在存储元件中的电荷的读取和/或写入操作。晶体管100可并入为存取晶体管或存储器装置内的其它选择器装置(例如电阻可变存储器装置，如RRAM装置、CBRAM装置、MRAM装置、PCM存储器装置、PCRAM装置、STTRAM装置、基于氧空位的存储器装置和/或可编程导体存储器装置)，例如在3D交叉点存储器阵列中。
还公开一种操作混合晶体管的方法。方法包括通过将栅极电压施加到栅极电极以使得驱动电流流经耦合在源极区与漏极区之间的沟道区来启用混合晶体管，相对于源极区和漏极区各自包含低带隙高迁移率材料，所述沟道区包含高带隙低迁移率材料。
具体地说，晶体管100可选择性地转变为“接通”状态(即，启用)以允许电流穿过第一低带隙高迁移率材料、高带隙低迁移率材料和第二低带隙高迁移率材料。晶体管100也可选择性地转变为“断开”状态(即，停用)以大体上阻止电流流动。当并入有选择装置时，启用或停用晶体管100可连接到所需结构或与所需结构断开连接。当作为存取晶体管并入时，晶体管100可在特定操作(例如读取、写入等)期间致能对存储元件的存取。然而，电流可在“断开”状态下在箭头146的方向上和/或在其它方向上通过沟道区140从存储元件“泄漏”。刷新存储器单元可包含读取和再充电每一存储器单元以将存储元件恢复到对应于适当的二进制值(例如0或1)的电荷。
如图1A和1B中所展示，材料122、142、152展示为在较低带隙较高迁移率材料(例如源极材料122、漏极材料152)与较高带隙较低迁移率材料(例如沟道142)之间交替的三个不同区。还预期其它配置。举例来说，沟道区140可包含超过三个额外区。举例来说，如图2中所展示，沟道区140可包含可在较高带隙较低迁移率材料(例如142A、142C)与较低带隙较高迁移率材料(例如142B)之间交替的沟道材料142A、142B、142C。
如图1A、1B和2中所展示，栅极电极126可包含沿着沟道材料142的侧壁中的一个穿过的单侧栅极。还预期其它配置。举例来说，如图3中所展示，栅极电极126可包含具有沿着沟道材料142的侧壁中的每一个的至少一部分设置的电极的双侧栅极。在一些实施例中，栅极电极126可包含具有沿着沟道材料142的侧壁中的每一个和前壁或后壁的至少一部分设置的电极的三侧栅极。因此，栅极电极126可配置为“U”栅极。在又其它实施例中，栅极电极126可包含共形地覆盖沟道材料142的侧壁中的每一个、前壁和后壁的包围栅极。在又其它实施例中，栅极电极126可包含仅包围沟道材料142的侧壁中的每一个、前壁和后壁的一部分的环栅极。形成栅极电极126的各种配置可根据所属领域中已知的技术来实现。因此，本文中不提供用于形成这些其它配置的细节。
图4是具有如上文所论述的多种类型的材料122、142、152的晶体管100的示意图的透视图。晶体管100可用作用于根据本公开的实施例的存储器阵列的对应存储器单元的存取晶体管。因此，晶体管100可耦合到对应存储元件(未展示)以形成存储器单元。如上文所论述，存储元件的各种配置预期为将对所属领域的技术人员显而易见。每一存储器单元根据其侧面的尺寸来定义单元面积。每一侧面可具有单元侧面尺寸。单元可具有相等宽度和长度单元侧面尺寸。每一存储器单元的电容器的尺寸可相对较小且存储器单元相对于彼此密集地封装。在一些实施例中，本公开的每一存储器单元的单元侧面尺寸可大体上等于或小于2F，其中F在所属领域中已知为能够通过常规制造技术来制造的最小特征大小。因此，每一存储器单元的单元面积可大体上等于4F2。
这一存储器阵列可包含在同一水平平面中以行和列对准的存储器单元。形成每一晶体管100的源极区120的第一导电材料118可垂直于每一晶体管100的堆叠材料122、142、152布置。同样地，形成每一晶体管100的漏极触点的第二导电材料148可垂直于每一晶体管100的堆叠材料122、142、152布置。第二绝缘材料144和栅极电极126可平行于沟道材料142且垂直于第一导电材料118和第二导电材料148来布置。特定行内的多个存储器单元可与相同栅极电极126、第二绝缘材料144和沟道材料142处于操作性连通。因此，举例来说，与第一存储器单元的沟道区140处于操作性连通的栅极电极126也可与相邻于第一存储器单元的第二存储器单元的沟道区140处于操作性连通。相应地，特定列内的多个存储器单元可与相同第一导电材料118和第二导电材料148处于操作性连通。
公开一种形成半导体装置的方法。所述方法包括：形成由衬底支撑的混合晶体管，所述形成包括：形成包含第一低带隙高迁移率材料的源极；形成包含与第一低带隙高迁移率材料耦合的高带隙低迁移率材料的沟道；形成包含与高带隙低迁移率材料耦合的第二低带隙高迁移率材料的漏极；和形成经由栅极氧化物材料与沟道分隔开的栅极。
图5A到5J描绘根据形成存储器单元的方法的所公开实施例的制造工艺的各个阶段。方法可使得制造例如上文所论述和图1A和1B中所描绘的晶体管100。
特定参考图5A，方法可包含形成具有主要表面114的衬底112。衬底112(或至少主要表面114)可由半导体材料(例如硅)或所属领域中已知的其它材料形成。
参考图5B，方法包含形成由衬底112支撑的第一导电材料118。第一导电材料118可以覆盖衬底112的主要表面114的连续层形成，如图1B中所展示。第一导电材料118可替代性地形成为衬底112上或所述衬底内的细长线，如图5B中所展示。第一导电材料118的细长线可有利于包含在包含对准的存储器单元阵列内的存储器单元的实施例中。因此，一个存储器单元的第一导电材料118可延伸到特定行或列中的其它存储器单元。第一导电材料118的多个经对准细长线可平行布置且通过衬底112的一部分来彼此分隔开。
如图5B中所说明，第一导电材料118形成为衬底112内的金属的线，使得第一导电材料118的顶部表面与由衬底112的主要表面114定义的平面对准。在一些实施例中，方法可包含在衬底112中蚀刻沟槽和在沟槽内沉积第一导电材料118。形成第一导电材料118可进一步包含使第一导电材料118的顶部表面和衬底112的主要表面114平坦化，或仅使第一导电材料118的顶部表面平坦化。使第一导电材料118和衬底112平坦化可包含研磨平坦化、化学机械抛光或平坦化(CMP)、蚀刻工艺或其它已知方法。
参考图5C，本方法进一步包含形成与第一导电材料118隔离的第三导电材料124。形成与第一导电材料118隔离的第三导电材料124可包含形成第三导电材料124，使得第三导电材料124表现为在第一绝缘材料160内浮动。这些技术可包含：沉积第一量的第一绝缘材料160；在第一沉积量的第一绝缘材料160的顶部表面上或中形成第三导电材料124；和施加第二量的第一绝缘材料160以覆盖第三导电材料124。其可进一步包含使第二量的第一绝缘材料160的顶部表面平坦化。使第二量的第一绝缘材料160的顶部表面平坦化可使用前述平坦化技术或由所属领域的技术人员选定的另一适当的技术中的任一个来完成。
参考图5D和5E，本方法进一步包含形成至少部分地由第一导电材料118和第三导电材料124的部分定界的开口。形成这种开口可在一或多个阶段中完成。开口可通过形成第一开口128以暴露第一导电材料118的一部分(如图2D中所展示)来形成，且随后通过形成第二开口130以同样暴露第三导电材料124的一部分(如图2E中所展示)来形成。替代地，开口可通过在一个步骤中暴露第一导电材料118和第三导电材料124两者来形成。选择和实施用以形成暴露第一导电材料118和第三导电材料124的一部分的开口的适当的一或多种技术可由所属领域的技术人员理解。这些技术可包含各向同性地蚀刻第一绝缘材料160以形成第一开口128来接触第一导电材料118的一部分。所述技术可进一步包含各向异性地蚀刻第一绝缘材料160以扩展先前形成的第一开口128的宽度，直到同样暴露第三导电材料124的一部分为止，从而形成第二开口130。举例来说(但不限于)，第二开口130可使用反应性离子蚀刻工艺来形成。
归因于使用这种技术来形成至少部分地由第一导电材料118和第三导电材料124定界的开口，第三导电材料124可从第一导电材料118的定位偏移。也就是说，在一些实施例中，第三导电材料124可形成为与第一导电材料118准确对准，使得第一导电材料118的水平侧与第三导电材料124的水平侧竖直地对准。在这种实施例中，第三导电材料124可与第一导电材料118完全重叠和对准。在其它实施例中，第三导电材料124和第一导电材料118中的一个可完全重叠另一个，使得穿过材料124、118中的一个的垂直于衬底112的主要表面114的竖直平面与另一材料118、124相交。在其它实施例中，第三导电材料124可形成为部分地重叠第一导电材料118，使得第一导电材料118和第三导电材料124两者的至少一部分占据垂直于衬底112的主要表面114的竖直平面中的空间。在又其它实施例中，第三导电材料124可从第一导电材料118完全偏移，使得垂直于衬底112的主要表面114的竖直平面不与第一导电材料118和第三导电材料124两者相交。与第一导电材料118和第三导电材料124的重叠或非重叠位置无关，在形成开口130时，第一导电材料118的至少一部分暴露且第三导电材料124的至少一部分暴露。
根据所描绘实施例，形成的第二开口130至少部分地由第一导电材料118的上部部分沿着第二开口130的底部136定界，且至少部分地由第三导电材料124的侧面部分沿着第二开口130的侧壁134中的一个定界。在涉及单侧栅极电极126的实施例中，第二开口130可通过形成穿过第一绝缘材料160的沟槽来形成，以暴露第一导电材料118和第三导电材料124的至少一部分。在其它实施例中，例如在栅极电极126是双侧栅极、包围栅极、环栅极或“U”栅极的实施例中，形成第二开口130可包含移除第三导电材料124的中心部分以形成穿过第三导电材料124的第二开口130。这种第二开口130可部分地由第一导电材料118的上部部分沿着第二开口130的底部136定界，且由第三导电材料124的侧面部分沿着多个侧壁134定界。
参考图5F，方法包含在形成的开口130的侧壁134上形成第二绝缘材料144。第二绝缘材料144可由电介质材料形成，例如氧化物。第二绝缘材料144可通过在侧壁134上共形地沉积材料来形成。举例来说(但不限于)，第二绝缘材料144可通过原子层沉积(ALD)来形成。选择和实施用以在第二开口130的侧壁134上形成第二绝缘材料144的适当的技术可由所属领域的技术人员理解。沿着第二开口130的侧壁134形成第二绝缘材料144可减小第二开口130的宽度，从而形成稍微更窄的开口130。
形成第二绝缘材料144可包含不仅在第二开口130的侧壁134上形成第二绝缘材料144，且也在第三导电材料124的暴露表面上形成所述第二绝缘材料。例如常规间隔件蚀刻技术的材料移除技术可用以移除覆盖第一导电材料118的上部表面的第二绝缘材料144，同时保留由第二绝缘材料144覆盖的第三导电材料124。
参考图5G到5I，用形成包含呈现不同带隙和迁移率性质的不同类型材料的混合晶体管的源极材料122(图5G)、沟道材料142(图5H)和漏极材料152(图5I)的材料填充开口130。在一些实施例中，源极材料122和漏极材料152可具有相同材料类型，然而第二材料142具有不同材料类型。
作为非限制性实例，源极材料122和漏极材料152可由较低带隙较高迁移率材料形成，且沟道材料142可由较高带隙较低迁移率材料形成。举例来说(但不限于)，可用(例如N掺杂)掺杂半导体材料填充开口130，以形成安置于第一导电材料118上的源极材料122(参见图5G)。可随后用氧化物半导体材料填充开口130，以形成安置于源极材料122上的沟道材料142(参见图5H)。可随后用(例如N掺杂)掺杂半导体材料填充开口130，以形成安置于沟道材料142上的漏极材料152。用于在小于800摄氏度的制造温度下形成晶体管100的其它组件(例如第一导电材料118、第三导电材料124和第二绝缘材料144)的常规技术为所属领域中已知的。这种技术可要求例如小于650摄氏度的制造温度(例如在200到600摄氏度范围内的温度)。所述方法还可包含使第一绝缘材料160、第二绝缘材料144和漏极材料152的上部表面平坦化。使这些上部表面平坦化可使用任何平坦化技术来完成。
参考图5J，方法进一步包含形成位于漏极材料152顶上且与所述漏极材料接触的第二导电材料148。根据由所属领域的技术人员已知的存储元件的各种配置，当进一步形成存储器单元时，存储元件(例如电容器)也可形成在第二导电材料148之上以形成存储器单元。
在一些实施例中，形成晶体管可包含栅极最末流形成，其中包括漏极、沟道和源极材料的膜的堆叠经沉积，首先经蚀刻以形成线，在垂直方向上经填充并再次蚀刻以形成柱，随后形成栅极氧化物和栅极金属。形成晶体管的其它方法进一步预期为由所属领域的技术人员所已知。
图6和7是根据本公开的额外实施例的以竖直配置配置的晶体管的示意图的横截面前视图。竖直混合晶体管600、700的构造大体上类似于图1A的混合晶体管的构造，其中不同类型的源极材料122、沟道材料142和漏极材料152可相对于衬底112和第一导电材料118在竖直方向上堆叠。然而，在图6中，混合晶体管600的沟道材料142可具有从源极材料122的顶部到漏极材料152的底部逐渐变窄的宽基底。另外，沟道材料126可竖直地延伸由栅极电极126的长度定义的整个沟道长度L。栅极电极126可稍微倾斜以适应于这种逐渐变窄。在图7中，源极材料122和漏极材料152可延伸到由栅极电极126的长度定义的沟道区中。因此，源极材料112的至少一部分可在栅极电极126的底部上方延伸，且漏极材料152的至少一部分可在栅极电极126的顶部下方延伸。因此，由栅极电极126的长度定义的沟道区140可以是包含不同材料类型(例如低迁移率和高迁移率材料)的混合沟道。可针对视需要调谐其它装置度量(例如DIBL、SVTM等)而选择这些不同材料122、142、152在沟道区140内的长度。可如由所属领域的技术人员所已知执行这类逐渐变窄沟道区的形成。在一些实施例中，从沟道材料142到源极材料122和漏极材料152的带隙可均匀地分级。在一些实施例中，源极材料122和漏极材料152的掺杂可为非均匀的。举例来说，相对于栅极电极126的区域外部的部分中的源极材料122和漏极材料152的较高掺杂浓度，源极材料122和漏极材料152与沟道长度L内的栅极电极126重叠的部分可具有较低掺杂浓度。
在一些实施例中，存储器单元可结构化成包含平面存取晶体管(即，也称为水平存取晶体管)。图8和图9展示根据本公开的额外实施例的这种平面存取晶体管的非限制性实例。
参看图8，晶体管800可包含衬底812，在所述衬底812上支撑晶体管800。栅极电极824可安置于衬底812上。在一些实施例中，额外材料814(例如氧化硅材料)可安置在栅极电极824的导电材料与衬底812之间。栅极氧化物材料840可形成在栅极电极824之上，包含栅极电极824的侧壁周围。源极材料822、沟道材料842和漏极材料852可在栅极氧化物材料840上形成，且经由源极触点802与第一导电材料818耦合并经由漏极触点804与第二导电材料848耦合。材料822、842、852可由不同材料类型形成以形成如上文所论述的混合晶体管。
如图8中所展示，组合材料822、842、852可具有比栅极氧化物材料840更短的宽度，且第一导电材料818和第二导电材料848可各自包围沟道区844的至少两个侧。材料822、842、852可安置成接近于其相应导电材料818、848的内部末端。
参看图9，晶体管900可包含衬底912、栅极电极924、栅极氧化物940以及与图8中类似地堆叠的源极材料922、沟道材料942和漏极材料952。图8和9的实施例之间的一个不同是组合材料922、942、952和栅极氧化物940的长度可以是大体上同延的。另外，第一导电材料918和第二导电材料948可仅安置于沟道区944的顶部侧上，且接近于相应沟道材料942A、942C的外部末端。晶体管900可进一步包含额外材料，例如形成在沟道材料942之上的蚀刻终止层材料960和钝化材料962。水平晶体管的其它配置还预期包含顶部栅极或底部栅极配置。
图10A和图10B是说明当施加各种栅极电压时晶体管的驱动电流(ID)的图表。具体地说，图10B的图表1050是图10A的图表1000的一部分的经放大的放大图。线1002展示由根据本公开的实施例的混合晶体管的不同栅极电压(VG)引起的驱动电流ID。线1004展示由具有导电触点之间的均一沟道的常规晶体管的不同栅极电压(VG)引起的驱动电流(ID)。如图10A和10B中所展示，线1002的关电流(当VG小于零时IOFF＝ID)类似于线1004，但相较于线1004，开电流(当VG大于零时ION＝ID)增大。因此，混合晶体管可相对于常规装置合并有高开电流(ION)和低关电流(IOFF)的优势。
还公开一种半导体装置。所述半导体装置包括动态随机存取存储器(DRAM)阵列，其包括DRAM单元，所述DRAM单元各自包括混合存取晶体管和与如上文所论述配置的混合存取晶体管可操作地耦合的存储元件。
图11是根据本文中所描述的一或多个实施例来实施的半导体装置1100的简化框图。半导体装置1100包含存储器阵列1102和控制逻辑组件1104。存储器阵列1102可包含如上文所描述的存储器单元。控制逻辑组件1104可操作性地与存储器阵列1102耦合，以便读取、写入或刷新存储器阵列1102内的任何或所有存储器单元。相应地，公开一种包括动态随机存取存储器(DRAM)阵列的半导体装置。DRAM阵列包括多个DRAM单元。所述多个中的每一DRAM单元包括混合存取晶体管，所述混合存取晶体管具有包括氧化物半导体材料的沟道区和包括掺杂半导体材料的一或多个源极或漏极区，如上文所论述。
还公开一种系统。所述系统包括存储器单元的存储器阵列。每一存储器单元可包括存取晶体管和与晶体管可操作地耦合的存储元件。存取晶体管可如上文所论述来配置。
图12是根据本文中所描述的一或多个实施例来实施的电子系统1200的简化框图。电子系统1200包含至少一个输入装置1202。输入装置1202可以是键盘、鼠标或触摸屏幕。电子系统1200进一步包含至少一个输出装置1204。输出装置1204可以是监视器、触摸屏幕或扬声器。输入装置1202和输出装置1204不一定彼此分隔开。电子系统1200进一步包含存储装置1206。输入装置1202、输出装置1204和存储装置1206耦合到处理器1208。电子系统1200进一步包含耦合到处理器1208的存储器装置1210。存储器装置1210包含根据本文中所描述的一或多个实施例的至少一个存储器单元。存储器装置1210可包含存储器单元阵列。电子系统1200可包含计算、处理、工业或消费型产品。举例来说(但不限于)，电子系统1200可包含个人计算机或计算机硬件组件、服务器或其它网络连接硬件组件、手持式装置、平板计算机、电子笔记本型计算机、相机、电话、音乐播放器、无线装置、显示器、芯片组、游戏、车辆或其它已知系统。
虽然本公开在其实施中易有各种修改和替代形式，但具体实施例已经在图中借助于实例展示且已在本文中详细描述。然而，本公开不意图限于所公开的特定形式。实际上，本公开涵盖属于由所附权利要求书及其合法等效物定义的本公开的范围内的所有修改、组合、等效物、变化和替代方案。

Claims (33)

1.一种半导体装置，其包括：
混合晶体管，其包含：
栅极电极；
漏极材料；
源极材料；和
沟道材料，其操作性地耦合在所述漏极材料与所述源极材料之间，其中相对于作为高带隙低迁移率材料的所述沟道材料，所述源极材料和所述漏极材料包含低带隙高迁移率材料。
2.根据权利要求2所述的半导体装置，其中所述源极材料和所述漏极材料包含掺杂半导体材料。
3.根据权利要求2所述的半导体装置，其中所述沟道材料包含氧化物半导体材料。
4.根据权利要求3所述的半导体装置，其中所述氧化物半导体材料包含ZTO、IGZO、IZO、ZnOx、InOx、In2O3、SnO2、TiOx、ZnxOyNz、MgxZnyOz、InxZnyOz、InxGayZnzOa、ZrxInyZnzOa、HfxInyZnzOa、SnxInyZnzOa、AlxSnyInzZnaOd、SixInyZnzOa、ZnxSnyOz、AlxZnySnzOa、GaxZnySnzOa、ZrxZnySnzOa、InGaSiO。
5.根据权利要求4所述的半导体装置，其中所述掺杂半导体材料选自由以下组成的群组：Si、GE、SiGe、SiCo和TMD。
6.根据权利要求3所述的半导体装置，其中所述沟道材料的长度小于所述栅极电极的长度。
7.根据权利要求6所述的半导体装置，其中所述源极材料和所述漏极材料中的每一个延伸到由所述栅极电极的长度定义的沟道区中。
8.根据权利要求7所述的半导体装置，其中所述源极材料和所述漏极材料的延伸到所述沟道区中的部分的掺杂浓度低于所述源极材料和所述漏极材料在所述沟道区外部的部分的较高掺杂浓度。
9.根据权利要求1所述的半导体装置，其中所述晶体管以竖直定向配置。
10.根据权利要求9所述的半导体装置，其中所述沟道材料从所述源极材料到所述漏极材料逐渐变窄。
11.根据权利要求1所述的半导体装置，其中所述晶体管以平面定向配置。
12.根据权利要求1所述的半导体装置，其中从所述沟道材料到所述源极材料和从所述沟道材料到所述漏极材料的带隙均匀地分级。
13.一种半导体装置，其包括：
混合晶体管，其包括：
沟道区，其由相邻栅极电极的长度定义，所述沟道区包含至少高带隙低迁移率材料；和
漏极区和源极区，其安置于所述沟道区的相对末端上，所述漏极区和所述源极区各自包含至少低带隙高迁移率材料。
14.根据权利要求13所述的半导体装置，其中所述晶体管进一步包括栅极电极。
15.根据权利要求14所述的半导体装置，其中所述栅极电极是单栅极电极或双栅极电极中的一个。
16.根据权利要求13所述的半导体装置，其进一步包括并有所述混合晶体管作为其存取晶体管的存储器单元。
17.根据权利要求13所述的半导体装置，其进一步包括并有所述存储器单元的存储器阵列。
18.根据权利要求17所述的半导体装置，其中所述存储器阵列选自由以下组成的群组：随机存取存储器RAM、只读存储器ROM、动态随机存取存储器DRAM、同步动态随机存取存储器SDRAM、快闪存储器、电阻性随机存取存储器ReRAM、导电桥接式随机存取存储器(导电桥接式RAM)、磁阻式随机存取存储器MRAM、相变材料PCM存储器、相变随机存取存储器PCRAM、自旋力矩转移随机存取存储器STTRAM、基于氧空位的存储器、可编程导体存储器和铁电随机存取存储器FE-RAM。
19.根据权利要求13所述的半导体装置，其中所述混合晶体管是用于存储器组件的选择装置，所述存储器组件选自由一组存储器单元和后段生产线路由组件组成的群组。
20.根据权利要求18所述的半导体装置，其中所述源极区的所述低带隙高迁移率材料包括第一掺杂半导体材料，且所述漏极区包括第二掺杂半导体材料。
21.根据权利要求20所述的半导体装置，其中所述高带隙低迁移率材料包括未经掺杂氧化物半导体材料。
22.根据权利要求20所述的半导体装置，其中所述第一掺杂半导体材料和所述第二掺杂半导体材料各自包括相同类型的掺杂半导体材料。
23.根据权利要求20所述的半导体装置，其中所述源极区包含与所述第一掺杂半导体材料接触的第一导电材料，且所述漏极区包含与所述第二掺杂半导体材料接触的第二导电材料。
24.根据权利要求13所述的半导体装置，其中所述沟道区是混合沟道区，所述混合沟道区包含从所述漏极区或所述源极区延伸到所述混合沟道区中的所述低带隙高迁移率材料的至少一部分。
25.根据权利要求24所述的半导体装置，其中所述低带隙高迁移率材料的至少一部分从所述漏极区和所述源极区两者延伸到所述混合沟道区中。
26.根据权利要求13所述的半导体装置，其中所述沟道区是混合沟道区，所述混合沟道区包含安置于所述高带隙低迁移率材料的相对部分之间的另一低带隙高迁移率材料。
27.一种形成半导体装置的方法，所述方法包括：
形成由衬底支撑的混合晶体管，所述形成包括：
形成包含第一低带隙高迁移率材料的源极；
形成包含与所述第一低带隙高迁移率材料耦合的高带隙低迁移率材料的沟道；
形成包含与所述高带隙低迁移率材料耦合的第二低带隙高迁移率材料的漏极；和
形成经由栅极氧化物材料与所述沟道分隔开的栅极。
28.根据权利要求27所述的方法，其中形成由所述衬底支撑的所述晶体管包含形成竖直配置的晶体管，所述形成竖直配置的晶体管包含形成以竖直定向堆叠于所述衬底上的所述源极、所述沟道和所述漏极。
29.根据权利要求27所述的方法，其中形成由所述衬底支撑的所述晶体管包含形成水平配置的晶体管，所述形成水平配置的晶体管包含以水平定向在所述衬底上形成所述源极、所述沟道和所述漏极。
30.根据权利要求27所述的方法，其中形成所述沟道包含使所述高带隙低迁移率材料形成为具有短于所述栅极电极的长度的长度。
31.根据权利要求27所述的方法，其中所述第一低带隙高迁移率材料是第一掺杂半导体材料，所述第二第一低带隙高迁移率材料是第二掺杂半导体材料，且所述高带隙低迁移率材料是氧化物半导体材料。
32.根据权利要求31所述的方法，其中所述栅极氧化物材料包含SiO2、高K材料或其组合。
33.一种操作存储器单元的方法，所述方法包括通过将栅极电压施加到栅极电极以使得驱动电流流经耦合在源极区与漏极区之间的沟道区来启用混合晶体管，相对于所述源极区和所述漏极区各自包含低带隙高迁移率材料，所述沟道区包含高带隙低迁移率材料。
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