TWI614761B

TWI614761B - 半導體記憶裝置

Info

Publication number: TWI614761B
Application number: TW103123052A
Authority: TW
Inventors: 小田弘之
Original assignee: 瑞薩電子股份有限公司
Priority date: 2013-08-05
Filing date: 2014-07-03
Publication date: 2018-02-11
Also published as: JP6034764B2; TW201519248A; US20150036420A1; CN104347110A; US20160111141A1; JP2015032333A; CN104347110B; US9202553B2

Abstract

先前之半導體記憶裝置存在不擴大電路規模便無法擴大寫入動作容限之問題。

半導體記憶裝置包含第1、第2負載電晶體、第1、第2驅動電晶體、第1、第2傳輸電晶體以及作為記憶節點之第1、第2單元節點配線NDT、NDB，且於單元節點配線NDT、NDB和與該單元節點配線對應之位元線BLt、BLb之間，彼此之配線具有俯視時重合之部分。

Description

半導體記憶裝置

本發明係關於一種半導體記憶裝置，且係關於例如將SRAM(Static Random Access Memory，靜態隨機存取記憶體)作為記憶胞之半導體記憶裝置。

近年來，於半導體裝置中，工序之微細化不斷發展。然而，隨著工序微細化之發展，引發單個電晶體之驅動能力下降，例如SRAM(Static Random Access Memory)之寫入特性及資料保持能力劣化等問題。因此，例如於專利文獻1~3中揭示有提昇SRAM之寫入或資料保持特性之技術。

專利文獻1中所記載之半導體記憶裝置包含電容器，該電容器之一端連接於構成記憶胞之正反器之記憶節點之單側，另一端連接於位元線，該位元線經由傳輸電晶體而與另一記憶節點連接。然而，於專利文獻1中，藉由設置電容器雖可提昇資料保持能力，但存在即便設置該電容器亦無法改善寫入動作容限之問題。

專利文獻2所記載之半導體記憶裝置包含與複數條字元線及複數條互補位元線對應而設之複數個靜態型記憶胞，且還包含：複數條記憶胞電源線，其等對連接於上述複數條互補位元線之各者之複數個記憶胞的每一個供給動作電壓；複數條電源供給電路，其等對應於記憶胞電源線而分別供給電源電壓且包含電阻器件；及預充電電路，其對上述互補位元線供給與上述電源電壓對應之預充電電壓；且上述記憶胞電源線具有傳送對應之互補位元線之寫入信號的耦合電容。於專利文獻2所記載之半導體記憶裝置中，係藉由耦合電容與電源供給電路提昇寫入動作容限及資料保持能力。

專利文獻3所記載之半導體記憶裝置包含：SRAM單元，其具有構成一對反相器之第1、第2驅動電晶體；及電壓產生電路，其對上述第1、第2驅動電晶體之電流路徑之一端施加低於或高於接地電壓之值之電壓。專利文獻3所記載之半導體記憶裝置係藉由該電壓產生電路而提昇寫入動作容限及資料保持能力。

[先前技術文獻] [專利文獻] [專利文獻1]

日本專利特開平8-17186號公報

[專利文獻2]

日本專利特開2006-85786號公報

[專利文獻3]

日本專利特開2008-90958號公報

然而，於專利文獻1~3中所揭示之先前之半導體記憶裝置中，存在為了擴大寫入動作容限，不得不追加元件或電路從而導致電路規模變大之問題。例如，於專利文獻2所記載之半導體記憶裝置中，附加有電源供給電路，於專利文獻3所記載之半導體記憶裝置中，附加有電壓產生電路。

其他問題與新穎特徵當可根據本說明書之記述及附圖而明確。

根據一實施形態，半導體記憶裝置包含第1、第2負載電晶體、第1、第2驅動電晶體、第1、第2傳輸電晶體以及作為記憶節點之第1、第2單元節點配線，且於單元節點配線和與該單元節點配線對應之位元線之間，彼此之配線具有俯視時重合之部分。

根據上述一實施形態，半導體記憶裝置不追加元件或電路便可提昇動作容限及資料保持能力。

1‧‧‧半導體裝置

10‧‧‧記憶體

11‧‧‧邏輯電路

20‧‧‧寫入電路

21‧‧‧行選擇電路

22‧‧‧列選擇電路

23‧‧‧記憶胞陣列

24‧‧‧讀出電路

ADD‧‧‧存取位址

BLt‧‧‧第1位元線

BLb‧‧‧第2位元線

BL0t、BL1t、BL0b、BL1b‧‧‧位元線

C1、C2‧‧‧電容

C10‧‧‧第1電容

C11‧‧‧第1分解電容

C12‧‧‧第2分解電容

C20‧‧‧第2電容

C21‧‧‧第3分解電容

C22‧‧‧第4分解電容

D‧‧‧汲極

Din‧‧‧寫入資料

Dout‧‧‧讀出資料

FL‧‧‧電容配線

FLt‧‧‧第1電容配線

FLb‧‧‧第2電容配線

G‧‧‧閘極

MC、MC00、MC01、MC10、MC11‧‧‧記憶胞

NM1‧‧‧第1驅動電晶體

NM2‧‧‧第2驅動電晶體

NM3‧‧‧第1傳輸電晶體

NM4‧‧‧第2傳輸電晶體

NM11、NM12、NM21、NM22‧‧‧驅動電晶體

NDT‧‧‧第1單元節點配線

NDB‧‧‧第2單元節點配線

NW‧‧‧N井

Ox‧‧‧閘極氧化膜

PM‧‧‧第1負載電晶體

PM2‧‧‧第2負載電晶體

PW‧‧‧P井

S‧‧‧源極

t0、t1、t2、t3‧‧‧時刻

VDD‧‧‧電源電壓

VSS‧‧‧接地電壓

VDDC‧‧‧記憶胞內電源配線

W1‧‧‧第2邊與電源配線VDDC 之間之距離

W2‧‧‧第1邊與電源配線VDDC之間之距離

W3‧‧‧寬幅部以外之位元線之寬度

W4‧‧‧寬幅部之配線寬度

W5‧‧‧單元節點配線之第1方向之寬度

W6‧‧‧寬幅部之第1方向之寬度

Wa‧‧‧寬度

Wb‧‧‧長度

WL、WL0、WL1‧‧‧字元線

Y0‧‧‧選擇信號

圖1係實施形態1之半導體裝置之方塊圖。

圖2係實施形態1之半導體記憶裝置之記憶胞之電路圖。

圖3係表示實施形態1之半導體記憶裝置之動作之時序圖。

圖4係表示實施形態1之半導體記憶裝置之記憶胞的直至接觸層為止之佈局之概略圖。

圖5係表示實施形態1之半導體記憶裝置之記憶胞的直至第1配線層為止之佈局之概略圖。

圖6係表示實施形態1之半導體記憶裝置之記憶胞的直至第2配線層為止之佈局之概略圖。

圖7係對設置於實施形態1之半導體記憶裝置之記憶胞中之電容器之配置進行說明之圖。

圖8係沿圖6之VIII-VIII線之實施形態1之半導體記憶裝置之記憶胞之剖面圖。

圖9係對設置於實施形態2之半導體記憶裝置之記憶胞中之電容器之配置進行說明之圖。

圖10係對實施形態3之半導體記憶裝置之記憶胞中所使用之電晶體之形狀進行說明之圖。

圖11係沿圖10所示之XI-XI線之電晶體之剖面圖。

圖12係用以說明側視圖10所示之電晶體時之形狀之圖。

圖13係表示實施形態3之半導體記憶裝置之記憶胞的直至第2配線層為止之佈局之概略圖。

圖14係對設置於實施形態3之半導體記憶裝置之記憶胞中之電容器之配置進行說明之圖。

圖15係實施形態4之半導體記憶裝置之記憶胞之電路圖。

圖16係表示實施形態1之半導體記憶裝置之記憶胞的直至接觸層為止之佈局之概略圖。

圖17係表示實施形態4之半導體記憶裝置之記憶胞的直至第1配線層為止之佈局之概略圖。

圖18係表示實施形態4之半導體記憶裝置之記憶胞的直至第2配線層為止之佈局之概略圖。

圖19係對設置於實施形態4之半導體記憶裝置之記憶胞中之電容器之配置進行說明之圖。

圖20係沿圖18之XX-XX線之實施形態4之半導體記憶裝置之記憶胞之剖面圖。

圖21係表示實施形態4之半導體記憶裝置之記憶胞之佈局的變化例之概略圖。

圖22係對圖21所示之變化例中之電容器之配置進行說明之圖。

圖23係表示實施形態5之半導體記憶裝置之記憶胞的直至第1配線層為止之佈局之概略圖。

圖24係表示實施形態5之半導體記憶裝置之記憶胞的直至第2配線層為止之佈局之概略圖。

圖25係對設置於實施形態5之半導體記憶裝置之記憶胞中之電容器之配置進行說明之圖。

圖26係對設置於實施形態6之半導體記憶裝置之記憶胞中之電容器之配置進行說明之圖。

為了明確說明，對以下記載及圖式進行了適當省略及簡化。又，於各圖式中，對相同元件標註了相同符號，並視需要省略了重複說明。

下文所要說明之實施形態之半導體記憶裝置係在橫型SRAM(Static Random Access Memory)之記憶單元(以下稱為記憶胞)之相關電路及該電路之佈局方面具有一種特徵者。該記憶胞係可以例如MCU(Micro Control Unit，微控制單元)等內建記憶裝置、SRAM模組等單獨形成之記憶體之記憶胞等各種安裝形態而使用者。以下說明中，將包含實施形態之記憶胞之半導體裝置作為安裝例進行說明。

圖1表示包含實施形態1之半導體記憶裝置之半導體裝置1(例如，MCU)之方塊圖。如圖1所示，半導體裝置1包含記憶體10及邏輯電路11。記憶體10係邏輯電路11中所使用之記憶裝置，邏輯電路11執行自記憶體10或未圖示之其他記憶裝置中讀出之程式。

記憶體10基於邏輯電路11所輸出之控制信號及存取位址ADD，對存取位址ADD實施資料之寫入處理或資料之讀出處理。記憶體10包含寫入電路20、行選擇電路21、列選擇電路22、記憶胞陣列23及讀出電路24。

記憶胞陣列23係呈格子狀配置記憶胞MC而成。於圖1中，為了表示記憶胞MC之位置，而於符號後面標註表示位置之數字。於圖1中，例如，將配置於第1列第1行之記憶胞之符號標記為MC00。又，於記憶胞陣列23中，在記憶胞陣列之每一行，均設置有由位元線BLt、BLb構成之位元線對。關於該位元線，在圖1中，位元線之符號中含有表示位元線編號之數字。於圖1中，例如，將構成第1個位元線對之位元線之符號標記為BL0t、BL0b。進而，於記憶胞陣列23中，在記憶胞陣列之每一列，均設置有字元線WL。關於該字元線，在圖1中，位元線之符號中含有表示字元線編號之數字。於圖1中，例如，將第1個字元線之符號標記為WL0。再者，於以下說明中，當無需特別指定編號之情形時，分別使用WL、BLt、BLb、MC作為字元線、位元線及記憶胞之符號。

寫入電路20自邏輯電路11接收寫入資料Din，驅動位元線對，將資料寫入至記憶胞MC中。行選擇電路21選擇與存取位址ADD對應之位元線對，並與所選擇之位元線對和寫入電路20或讀出電路24連接。列選擇電路22驅動與存取位址ADD對應之字元線，激活配置於與所驅動之字元線對應之列上之記憶胞MC。讀出電路24將經由行選擇電路21而自記憶胞陣列23中讀出之資料作為讀出資料Dout輸出至邏輯電路11。

此處，實施形態1之半導體記憶裝置(例如，記憶體10)在記憶胞MC之電路構成及記憶胞MC之佈局方面具有一種特徵。圖2表示實施形態1之半導體記憶裝置之記憶胞MC之電路圖。

如圖2所示，記憶胞MC包含第1負載電晶體PM1、第2負載電晶體PM2、第1驅動電晶體NM1、第2驅動電晶體NM2、第1傳輸電晶體NM3及第2傳輸電晶體NM4，且記憶胞MC還包含第1單元節點配線NDT、第2單元節點配線NDB、第1電容C1及第2電容C2。

第1負載電晶體PM1之源極及第2負載電晶體PM2之源極連接於供給第1電源電壓(例如，電源電壓VDD)之第1電源配線(例如，記憶胞內電源配線VDDC)。第1負載電晶體PM1之汲極與第1驅動電晶體NM1之汲極連接。該第1負載電晶體PM1與第1驅動電晶體NM1之連接點成為對記憶胞MC之正側資料進行記憶之第1單元節點。第2負載電晶體PM2之汲極與第2驅動電晶體NM2之汲極連接。該第1負載電晶體PM1與第1驅動電晶體NM1之連接點成為對記憶胞MC之正側資料進行記憶之第1單元節點。第1驅動電晶體NM1之源極及第2驅動電晶體NM2之源極連接於供給第2電源電壓(例如，接地電壓VSS)之第2電源配線(例如，接地配線)。

第1負載電晶體PM1之閘極及第1驅動電晶體NM1之閘極相互連接。第1傳輸電晶體NM3之源極及汲極中之一端子(以下簡稱一端子)與第1驅動電晶體之汲極連接，源極及汲極中之另一端子(以下簡稱另一端子)連接於第1位元線BLt。第1傳輸電晶體NM3之閘極連接於字元線WL。第1單元節點配線NDT連接第1負載電晶體PM1之汲極、第1驅動電晶體NM1之汲極、第2負載電晶體PM2之閘極、第2驅動電晶體NM2之閘極及第1傳輸電晶體NM3之一端子。

第2負載電晶體PM2之閘極及第2驅動電晶體NM2之閘極相互連接。第2傳輸電晶體NM4之一端子與第1驅動電晶體之汲極連接，另一端子連接於第2位元線BLb。第2傳輸電晶體NM4之閘極連接於字元線WL。第2單元節點配線NDB連接第2負載電晶體PM2之汲極、第2驅動電晶體NM2之汲極、第1負載電晶體PM1之閘極、第1驅動電晶體NM1之閘極及第2傳輸電晶體NM4之一端子。

第1電容C1連接於第1單元節點配線NDT與第1位元線BLt之間。第2電容C2連接於第2單元節點配線NDB與第2位元線BLb之間。詳情將於下文敍述，該等第1電容C1及第2電容C2係形成在形成於不同配線層上之配線之間之寄生電容。

此處，對實施形態1之半導體記憶裝置之動作進行說明。圖3係表示實施形態1之半導體記憶裝置之動作之時序圖。於圖3所示之例中，對連接於第1個位元線對(位元線BL0t、BL0b)之記憶胞MC00、MC01中之記憶胞MC001實施寫入處理及讀出處理。

於圖3所示之例中，在時刻t0~t1之期間進行資料之讀出處理。於該資料讀出處理中，對應於存取位址ADD而字元線WL0及選擇信號 Y0成為高位準。藉此，記憶胞MC00之第1傳輸電晶體NM3及第2傳輸電晶體成為導通狀態，且對應於記憶胞MC00之單元節點NDT之電壓而位元線BL0t之電位下降。另外，讀出電路24放大位元線BL0t、BL0b之電壓差並將其輸出至邏輯電路11。

又，於圖3所示之例中，在時刻t2~t3之期間進行資料之寫入處理。於資料寫入處理中，對應於存取位址ADD而字元線WL0及選擇信號Y0成為高位準。藉此，位元線BL0t、BL0b與寫入電路20連接，且對應於寫入資料Din之邏輯位準，位元線BL0t向高位準(例如，電源電壓位準)變化，位元線BL0b向低位準(例如，接地電壓位準)變化。又，記憶胞MC00之第1傳輸電晶體NM3及第2傳輸電晶體NM4成為導通狀態。

此時，由於在時刻t2以前，記憶胞MC00之第1單元節點配線NDT之電壓為低位準，且第2單元節點配線NDB之電壓為高位準，故而隨著時刻t2之寫入處理之開始，第2單元節點配線NDB之電壓對應於位元線BL0b之電壓而下降，第1單元節點配線NDT之電壓對應於位元線BL0t之電壓而上升。此時，於實施形態1之半導體記憶裝置中，由於在時刻t2以前之期間，第2單元節點配線NDB之電壓與位元線BL0b之電壓均為高位準，故而儲存於第2電容C2中之電荷為零。因此，於時刻t2之寫入開始時，藉由第2電容C2，強制降低第2單元節點配線NDB之電壓。藉此，於實施形態1之半導體記憶裝置中，第1驅動電晶體NM1迅速斷開，並且第1負載電晶體PM1接通。而且，對應於第2單元節點配線NDB之電壓之變化，亦促使第1單元節點配線NDT之電壓變化。另外，於寫入結束時(時刻t3)，第1單元節點配線NDT及第2單元節點配線NDB中所保持之電壓成為與寫入處理之前之時刻t2相反之邏輯位準。即，於時刻t3，第1單元節點配線NDT之電壓成為高位準，第2單元節點配線NDB之電壓成為低位準。

此處，更具體地對實施形態1之記憶胞MC中的開始寫入時之單元節點電壓之降低效果進行說明。於將第2電容C2之電容值記作C2、將連接於單元節點配線之源極或汲極之寄生電容記作Cn之情形時，若將電源電壓記作VDD，則單元節點電壓之降低電壓dV可用(1)式來表達。

dV=(C2/(Cn+C2))×VDD．．．(1)

而且，於實施形態1之記憶胞MC中，可設定Cn：C2=1：0.03~0.08。因此，於實施形態1之記憶胞MC中，當電源電壓為1V時，可獲得dV=30mV~80mV左右之單元節點電壓之降低效果。

另一方面，例如，於專利文獻2中所記載之半導體記憶裝置中，在電源配線與位元線之間附加有電容(專利文獻2之圖3)，藉由將該電容之電容值設為C、將(1)式之C2設為C，可獲得專利文獻2之半導體記憶裝置之開始寫入時之單元節點降低電壓。而且，專利文獻2之電容值C與寄生電容Cn之比為Cn：C=1：0.01~0.02左右。因此，於專利文獻2之半導體記憶裝置中，開始寫入時之單元節點電壓之降低電壓dV為10mV~20mV左右。

即，於實施形態1之記憶胞MC中，可使開始寫入時之單元節點電壓之降低電壓dV比專利文獻2中之相應降低電壓大3~4倍。

由上述說明可知，於實施形態1之半導體記憶裝置之記憶胞中，單元節點配線和與該單元節點配線連接之位元線之間包含電容。藉此，實施形態1之半導體記憶裝置可於開始寫入時，輔助單元節點配線之電壓由高位準向低位準之轉變。藉此，根據實施形態1之半導體記憶裝置，可擴大記憶胞之寫入容限。

而且，於實施形態1之半導體記憶裝置中，藉由使用配線之寄生電容來實現電容，不增大電路面積便可安裝電容。因此，以下詳細地對實施形態1之半導體記憶裝置之記憶胞MC之佈局進行說明。

首先，圖4係表示實施形態1之半導體記憶裝置之記憶胞的直至接觸層為止之佈局之概略圖。如圖4所示，於實施形態1之記憶胞MC中，包含第1導電型(例如，P型)半導體之P井PW及包含第2導電型(例如，N型)半導體之N井NW形成於半導體基板上。而且，1個記憶胞MC於形成區域內，係以P井PW夾著N井NW之方式形成。

於一P井PW上，形成有第1驅動電晶體NM1及第1傳輸電晶體NM3。第1驅動電晶體NW1之擴散層與第1傳輸電晶體NM3之擴散層形成於同一行。又，第1驅動電晶體NM1之汲極與第1傳輸電晶體NM3之一端子形成於1個擴散層區域內。於另一P井PW上，形成有第2驅動電晶體NM2及第2傳輸電晶體NM4。第2驅動電晶體NM2之擴散層與第2傳輸電晶體NM4形成於同一行。又，第2驅動電晶體NM2之汲極與第2傳輸電晶體NM4之一端子形成於1個擴散層區域內。

於N井NW上，形成有第1負載電晶體PM1及第2負載電晶體PM2。第1負載電晶體PM1之擴散層與第2負載電晶體PM2之擴散層分別獨立而形成。

於記憶胞MC中，第1驅動電晶體NM1之閘極與第1負載電晶體PM1之閘極形成為一體。又，第2驅動電晶體NM2之閘極與第2負載電晶體PM2之閘極形成為一體。第1傳輸電晶體NM3之閘極與第2傳輸電晶體NM4之閘極分別獨立而形成。

於記憶胞MC中，在各電晶體之源極及汲極，形成有連接形成於上層之配線和各擴散層之接點。此處，於記憶胞MC中，第1負載電晶體PM1之汲極與第2負載電晶體PM2及第2驅動電晶體NM2之閘極藉由接點而連接。又，第2負載電晶體PM2之汲極與第1負載電晶體PM1及第1驅動電晶體NM1之閘極藉由接點而連接。又，針對第1驅動電晶體NM1之汲極與第1傳輸電晶體NM3之一端子，形成有1個供2個端子共用的接點。針對第2驅動電晶體NM2之汲極與第2傳輸電晶體NM4之一端子，形成有1個供2個端子共用的接點。

繼而，圖5係表示實施形態1之半導體記憶裝置之記憶胞的直至第1配線層為止之佈局之概略圖。如圖5所示，於實施形態1之記憶胞MC中，在第1配線層上形成有第1單元節點配線NDT及第2單元節點配線NDB。第1單元節點配線NDT係以連接第1負載電晶體PM1之汲極、第1驅動電晶體NM1之汲極、第2負載電晶體PM2之閘極、第2驅動電晶體NM2之閘極、及第1傳輸電晶體NM3之一端子之方式形成。第2單元節點配線NDB係以連接第2負載電晶體PM2之汲極、第2驅動電晶體NM2之汲極、第1負載電晶體PM1之閘極、第1驅動電晶體NM1之閘極、及第2傳輸電晶體NM4之一端子之方式形成。

又，在記憶胞MC中，於第1驅動電晶體NM1之源極與第2驅動電晶體NM2之源極，分別設置有用以引入接地配線之配線。於第1傳輸電晶體NM3之閘極與第2傳輸電晶體NM4之閘極，分別設置有用以連接字元線與閘極之配線。於第1傳輸電晶體NM3之另一端子與第2傳輸電晶體NM4之另一端子，分別設置有用以連接位元線與另一端子之配線。於第1負載電晶體PM1之源極與第2負載電晶體PM2之源極，形成有用以連接源極與電源配線之配線。

進而，圖6係表示實施形態1之半導體記憶裝置之記憶胞的直至第2配線層為止之佈局之概略圖。如圖6所示，於實施形態1之記憶胞MC中，第1配線層之配線與第2配線層之配線經由通孔而連接。於第2配線層上，形成有第1位元線BLt、第2位元線BLb、第1電源配線(例如，記憶胞內電源配線VDDC)、第2電源配線(例如，接地配線)、及連接於字元線之配線。

第1位元線BLt係對準連接於第1驅動電晶體NM3之另一端子之通孔之位置而形成。第2位元線BLt係對準連接於第2驅動電晶體NM4之另一端子之通孔之位置而形成。第1位元線BLt及第2位元線BLb係與未圖示之其他記憶胞之位元線共通地形成者。又，第1位元線BLt及第2位元線BLb係形成為以與第1單元節點配線NDT及第2單元節點配線NDB之長度方向(單元節點配線之延伸方向)正交之方向為長度方向。又，第1位元線BLt於形成有1個記憶胞MC之區域內，在與第1單元節點配線NDT重合之部分具有第1寬幅部。該第1寬幅部之配線寬度形成得較其他部分寬。第2位元線BLb於形成有1個記憶胞MC之區域內，在與第2單元節點配線NDB重合之部分具有第2寬幅部。該第2寬幅部之配線寬度形成得較其他部分寬。

再者，於實施形態之說明中，位元線之配線寬度係與位元線之長度方向正交之方向(例如，圖6之左右方向)之配線距離。又，關於單元節點配線，由於與位元線正交之方向為長度方向，故而於單元節點配線中，與單元節點配線之長度方向正交之方向(例如，圖6之上下方向)之配線之距離成為配線寬度。

記憶胞內電源配線VDDC係以連接第1負載電晶體PM1之源極與第2負載電晶體PM2之源極之方式形成。記憶胞內電源配線經由通孔(未圖示)而與上層之電源配線(未圖示)連接。接地配線相對於第1驅動電晶體NM1之源極及第2驅動電晶體NM2之源極而分別形成。接地配線經由通孔(未圖示)而與上層之接地配線(未圖示)連接。連接於字元線WL之配線相對於第1傳輸電晶體NM3之閘極及第2傳輸電晶體NM4之閘極而分別形成。連接於字元線WL之配線經由通孔(未圖示)而與上層之字元配線(未圖示)連接。

此處，更詳細地對第1寬幅部及第2寬幅部之形狀進行說明。圖7表示對設置於實施形態1之半導體記憶裝置之記憶胞MC中之電容器之配置進行說明之圖。如圖7所示，於實施形態1之記憶胞MC中，在第1單元節點配線NDT與第1位元線BLt之重合部分，形成有第1電容C1。又，於第2單元節點配線NDB與第2位元線BLb之重合部分，形成有第 2電容C2。

而且，於單元節點配線與位元線之重合部分具有寬幅部，該寬幅部包含與電源配線VDDC對向之第1邊、及與位元線之寬幅部以外之其他部分之電源配線對向之第2邊。而且，第1邊與電源配線VDDC之間之距離W2形成得較第2邊與電源配線VDDC之間之距離W1短。又，寬幅部之配線寬度W4形成得較寬幅部以外之位元線之寬度W3粗。又，於將位元線之長度方向設為第1方向之情形時，寬幅部之第1方向之寬度W6形成得較單元節點配線之第1方向之寬度W5寬。又，於實施形態1之記憶胞MC中，寬幅部係以使與記憶胞內電源配線VDDC之距離較短之方向為凸方向之方式形成。再者，寬度W5相當於單元節點配線之配線寬度，寬度W6相當於位元線之配線長度中之寬幅部之配線長度。

繼而，圖8表示沿圖6之VIII-VIII線之實施形態1之半導體記憶裝置之記憶胞MC之剖面圖。如圖8所示，於記憶胞MC中，在半導體基板Sub之表層部分形成有P井PW及N井NW。於P井PW內，形成有成為驅動電晶體及傳輸電晶體之源極或汲極之N+擴散層。於N井NW內，形成有成為負載電晶體之源極或汲極之P+擴散層。N+擴散層及P+擴散層係以露出於半導體基板Sub之表面之方式形成。N+擴散層及P+擴散層藉由設置於上層之接點而與第1單元節點配線NDT及第2單元節點配線NDB連接。第1單元節點配線NDT及第2單元節點配線NDB形成於第1配線層上。於該第1配線層之上層形成有第2配線層。於第2配線層上，至少形成有第1位元線BLt及第2位元線BLb。雖省略了圖示，但於該第1配線層與第2配線層之間，為了防止配線間之短路，而形成有層間絕緣膜。

而且，在相當於第1位元線BLt之第1寬幅部之位置，形成有第1電容C1。該第1電容C1係將層間絕緣膜作為介電膜發揮功能，而設於第1單元節點配線NDT與第1位元線BLt之間。又，在相當於第2位元線BLb之第2寬幅部之位置，形成有第2電容C1。該第2電容C1係將層間絕緣膜作為介電膜發揮功能，而設於第2單元節點配線NDB與第2位元線BLb之間。第1電容C1及第2電容C2形成於藉由使傳輸電晶體形成導通狀態而連接之位元線與單元節點配線之間。

由上述說明可知，於實施形態1之記憶胞MC中，使針對記憶胞之寫入容限擴大之第1電容C1及第2電容C2係藉由配線間電容而實現。又，於實施形態1之記憶胞MC中，為了增大配線間電容而於位元線上設置有寬幅部，但無需為了設置該寬幅部，挪動電晶體之配置或記憶胞內配線之配置而使記憶胞佈局區域增大。即，藉由使用實施形態1之記憶胞MC，不增大電路面積便可實現寫入容限得到擴大之記憶體。

實施形態2

於實施形態2中，對實施形態1之記憶胞MC之佈局之另一形態進行說明。圖9表示實施形態2之記憶胞MC中的第1電容C1及第2電容C2之佈局之概略圖。

圖9所示之佈局之概略圖對應於圖7所示之對設置於實施形態1之記憶胞MC中之電容器之配置進行說明之圖。如圖9所示，於實施形態2之記憶胞MC中，第1單元節點配線NDT及第2單元節點配線NDB之第1方向(例如，與位元線之長度方向平行之方向)之寬度W5無限接近於寬幅部之第1方向之寬度W6。

藉此，藉由增大位元線之寬幅部與單元節點配線之重合部分之面積，可於實施形態2之記憶胞MC中，增大第1電容C1及第2電容C2之電容值。

實施形態3

於實施形態3中，對使用多重閘極元件作為構成記憶胞MC之電晶體之例進行說明。該多重閘極元件係藉由對複數個面設置複數個閘極，而實現斷態漏電流(off-state leak current)之降低與通態電流(on-state current)之增大者。以下，對使用FIN構造之電晶體作為多重閘極元件之例進行說明。圖10至圖12係表示對FIN構造之電晶體之構造進行說明之圖。

圖10表示對實施形態3之半導體記憶裝置之記憶胞中所使用之電晶體之形狀進行說明之圖。圖10所示之圖表示俯視(俯看電路元件形成面之方向)電晶體時之電晶體之形狀。如圖10所示，FIN構造之電晶體包含形成有以翼(fin)構造形成之源極S及汲極D之擴散層和沿與擴散層正交之方向延伸之閘極G。

繼而，圖11表示沿圖10所示之XI-XI線之電晶體之剖面圖。如圖11所示，閘極G以包圍形成於半導體基板上之寬幅部之寬幅部分之方式形成為矩形狀。而且，於半導體基板與閘極G之間形成有閘極氧化膜Ox。FIN構造之電晶體之閘極寬度由寬幅部分之上端面之邊之寬度Wa及寬幅部分之壁面中與閘極G平行之長度Wb決定。即，於圖11所示之例中，閘極寬度為Wa+2Wb。

進而，圖12表示用以說明側視圖10所示之電晶體時之形狀之圖。如圖12所示，FIN構造之電晶體隔著閘極G而形成有源極S與汲極D。

該FIN構造之電晶體之形成有源極S及汲極D之擴散區域與半導體基板Sub之接觸面積較小，可縮小源極S及汲極D之寄生電容。又，FIN構造之電晶體可使閘極寬度小於元件之面積，故而於經微細化之情形時，可一面使漏電流較先前之平面型電晶體小，一面提高電流驅動能力。

於實施形態3之記憶胞MC中，使用上述FIN構造之電晶體構成圖2所示之記憶胞。因此，實施形態3之記憶胞MC之電路與圖2相同，此處省略說明。

其次，對實施形態3之記憶胞MC之佈局進行說明。因此，圖13係表示實施形態3之半導體記憶裝置之記憶胞的直至第2配線層為止之佈局之概略圖。如圖13所示，實施形態3之記憶胞MC除了無P井PW及N井NW以外，其他與實施形態1之記憶胞MC之佈局相同。再者，圖13所示之實施形態3之記憶胞MC與圖6所示之實施形態1之記憶胞MC相比，大小相同，但面積較實施形態1之記憶胞MC小。又，配線間之距離或配線粗細可根據製造工序及設計規格適當變更。

繼而，圖14表示對設置於實施形態3之半導體記憶裝置之記憶胞中之電容器之配置進行說明之圖。如圖14所示，於實施形態3之記憶胞MC中，亦與實施形態1之記憶胞MC同樣地，在位元線與單元節點配線之重合部分，形成有第1電容C1及第2電容C2。又，第1位元線BLt及第2位元線BLb分別於與單元節點重合之部分，具有配線寬度較寬之寬幅部。

於實施形態3中，使用FIN構造之電晶體作為構成記憶胞MC之電晶體。FIN構造之電晶體具有源極及汲極之寄生電容較小之特徵。即，於實施形態3之記憶胞MC中，源極及汲極之寄生電容Cn較實施形態1之記憶胞MC小。因此，於實施形態3之記憶胞MC中，可使由(1)式算出之開始寫入時之單元節點之降低電壓dV較實施形態1之記憶胞MC大。亦可使開始寫入時之單元節點之降低電壓dV增大例如80mV至100mV左右。

即，藉由使用實施形態3之記憶胞MC，可確保較實施形態1之記憶胞MC更高之寫入容限。

實施形態4

於實施形態4中，對使用FIN構造之電晶體之記憶胞MC之另一形態進行說明。圖15表示實施形態4之半導體記憶裝置之記憶胞之電路圖。如圖15所示，實施形態4之記憶胞MC之第1驅動電晶體及第2驅動電晶體分別包含2個電晶體。

於圖15所示之例中，第1驅動電晶體包含驅動電晶體NM11、NM12。又，第2驅動電晶體包含驅動電晶體NM21、NM22。

於FIN構造之電晶體中，閘極寬度係由形成有成為源極及汲極之擴散層的FIN形狀之部分(以下稱為FIN部)之高度及寬度決定。此時，於推進微細化上，難以擴大FIN部之寬度。又，FIN部之形狀由工序決定，難以根據所要求之驅動能力變更高度。因此，於實施形態4之記憶胞MC中，藉由將電晶體並列連接，來提高記憶胞MC之驅動電晶體側之電流驅動能力。

又，如圖15所示，於實施形態4之記憶胞中，將連接於第1單元節點配線NDT與第1位元線BLt之間之第1電容C10作為第1分解電容C11及第2分解電容C12之合成電容而安裝。又，於實施形態4之記憶胞中，將連接於第2單元節點配線NDB與第2位元線BLb之間之第2電容C20作為第3分解電容C21及第4分解電容C22之合成電容而安裝。

繼而，更詳細地對實施形態4之記憶胞MC之佈局進行說明。實施形態4之記憶胞MC之佈局與圖4~圖6所示之實施形態1之記憶胞MC相比，除部分以外，實質上其他均相同。因此，以下僅對實施形態1之記憶胞MC與實施形態4之記憶胞MC之不同部分進行說明。

圖16係表示實施形態4之半導體記憶裝置之記憶胞的直至第1配線層為止之佈局之概略圖。如圖16所示，於實施形態4之記憶胞MC中，配置驅動電晶體NM11代替圖4所示之實施形態1之第1驅動電晶體NM1。又，於驅動電晶體NM11與第1負載電晶體PM1之間，形成有驅動電晶體NM12。而且，驅動電晶體NM11、NM12及負載電晶體PM1之閘極形成為一體。

又，於實施形態4之記憶胞MC中，配置驅動電晶體NM21代替圖 4所示之實施形態1之第2驅動電晶體NM2。又，於驅動電晶體NM21與第2負載電晶體PM2之間，形成有驅動電晶體NM22。而且，驅動電晶體NM21、NM22及負載電晶體PM2之閘極形成為一體。

繼而，圖17係表示實施形態4之半導體記憶裝置之記憶胞的直至第1配線層為止之佈局之概略圖。如圖17所示，於實施形態4之記憶胞MC中，第1單元節點配線NDT係以連接第1負載電晶體PM1之汲極、驅動電晶體NM11和NM12之汲極、第2負載電晶體PM2之閘極、驅動電晶體NM21和NM21之閘極及第1傳輸電晶體NM3之一端子之方式形成。第2單元節點配線NDB係以連接第2負載電晶體PM2之汲極、驅動電晶體MN21和NM22之汲極、第1負載電晶體PM1之閘極、驅動電晶體NM11和NM12之閘極及第2傳輸電晶體NM4之一端子之方式形成。

進而，圖18係表示實施形態4之半導體記憶裝置之記憶胞的直至第2配線層為止之佈局之概略圖。如圖18所示，實施形態4之記憶胞MC除實施形態1之記憶胞MC以外，還包含第1電容配線FLt及第2電容配線FLb。第1電容配線FLt係以使與第1位元線BLt平行之方向為長度方向之方式，形成於與第1位元線BLt相鄰之位置，且經由通孔與第1單元節點配線NDT連接。第1電容配線FLt形成於形成有自記憶胞之區域內，不與其他區域之配線連接。又，於圖18所示之例中，第1電容配線FLt配置於較第1位元線BLt更靠近記憶胞內電源配線VDDC之位置。

第2電容配線FLb係以使與第2位元線BLb平行之方向為長度方向之方式，形成於與第2位元線BLb相鄰之位置，且經由通孔與第2單元節點配線NDB連接。第2電容配線FLb形成於形成有自記憶胞之區域內，不與其他區域之配線連接。又，於圖18所示之例中，第2電容配線FLb配置於較第2位元線BLb更靠近記憶胞內電源配線VDDC之位置。

又，第1位元線BLt與第1單元節點配線NDT形成於不同配線層上，具有俯視時與第1單元節點配線NDT重合之部分。第2位元線BLb與第2單元節點配線NDB形成於不同配線層上，具有俯視時與第2單元節點配線NDB重合之部分。

於實施形態4之記憶胞MC中，在位元線與單元節點配線之重合部分，形成有構成合成電容之一電容，在位元線與電容配線平行之部分，形成有構成合成電容之另一電容。以下更詳細地對實施形態4之記憶胞MC中所使用之電容之具體構成進行說明。圖19表示對設置於實施形態4之半導體記憶裝置之記憶胞中之電容器之配置進行說明之圖。

如圖19所示，於實施形態4之記憶胞MC中，在第1位元線BLt與第1單元節點配線NDT重合之部分，形成有第1電容C10中之第1分解電容C11，在第1位元線BLt與第1電容配線FLt之間，形成有第1電容C10中之第2分解電容C12。此處，第1分解電容C11連接於第1單元節點配線NDT與第1位元線BLt之間，第2分解電容C12之一端子經由第1電容配線FLt與第1單元節點配線NDT連接，另一端子連接於第1位元線BLt。

又，於實施形態4之記憶胞MC中，在第2位元線BLb與第2單元節點配線NDB重合之部分，形成有第2電容C20中之第3分解電容C21，在第2位元線BLb與第2電容配線FLb之間，形成有第2電容C20中之第4分解電容C22。此處，第3分解電容C21連接於第2單元節點配線NDB與第2位元線BLb之間，第4分解電容C22之一端子經由第2電容配線FLb與第2單元節點配線NDT接續，另一端子連接於第2位元線BLb。

繼而，圖20表示沿圖18之XX-XX線之實施形態4之半導體記憶裝置之記憶胞之剖面圖。如圖20所示，實施形態4之記憶胞MC於第1配線層上，形成有第1單元節點配線NDT及第2單元節點配線NDB。又，於實施形態4之記憶胞MC中，形成有第1位元線BLt、第2位元線BLb、第1電容配線FLt及第2電容配線FLb。又，於實施形態4之記憶胞MC中，雖省略了圖示，但於第1配線層與第2配線層之間形成有第1層間絕緣膜，於第2配線層與形成在第2配線層之上層之第3配線層(未圖示)之間形成有第2層間絕緣膜。

而且，於第1單元節點配線NDT與第1位元線BLt重合之部分，將第1層間絕緣膜作為介電膜發揮功能，而形成有構成設置於第1單元節點配線NDT與第1位元線BLt之間之第1電容C10的第1分解電容C11。於第1位元線BLt與第1電容配線FLt之間，將第2層間絕緣膜作為介電膜發揮功能，而形成有構成設置於第1單元節點配線NDT與第1位元線BLt之間之第1電容C10的第2分解電容C12。於第2單元節點配線NDB與第2位元線BLb重合之部分，將第1層間絕緣膜作為介電膜發揮功能，而形成有構成設置於第2單元節點配線NDB與第2位元線BLb之間之第2電容C20的第3分解電容C21。於第2位元線BLb與第2電容配線FLb之間，將第2層間絕緣膜作為介電膜發揮功能，而形成有構成設置於第2單元節點配線NDB與第2位元線BLb之間之第2電容C20的第4分解電容C22。

由上述說明可知，於實施形態4之記憶胞MC中，藉由用複數個電晶體構成驅動電晶體，可根據規格，適當設定負載電晶體與驅動電晶體之驅動能力之比。

又，於實施形態4之記憶胞MC中，以與位元線平行之方式形成有與單元節點配線連接之電容配線。藉此，實施形態4之記憶胞MC可以與實施形態1之記憶胞MC不同之形態，增大第1電容C10及第2電容C20之電容值。於使用FIN構造之電晶體之製造工序中，有配線寬度細從而配線高度大於配線寬度之情形。於此種製造工序中，會產生形成於在上下方向上重合之配線間之寄生電容變小之問題。然而，如實施形態4之記憶胞MC一般，藉由使用形成於鄰接配線間之寄生電容，可增大第1電容C10及第2電容C20，擴大寫入容限。

又，於實施形態4之記憶胞MC之佈局中，亦可將電容配線形成於位元線之外側。圖21表示實施形態4之記憶胞MC之佈局之變化例。圖21所示之佈局與圖18所示之佈局同樣地，表示形成至第2配線層為止之記憶胞MC。

於圖21所示之例中，第1電容配線FLt配置於較第1位元線更遠離記憶胞內電源配線VDDC之位置。又，第2電容配線FLb配置於較第2位元線BLb更遠離記憶胞內電源配線VDDC之位置。又，根據電容配線之位置，於圖21所示之例中，調換了驅動電晶體NM11、NM12之位置。又，於圖21所示之例中，調換了驅動電晶體NM21、NM22之位置。

又，圖22表示對圖21所示之變化例中之電容器之配置進行說明之圖。於圖22所示之變化例中，亦形成有第1分解電容C11~第4分解電容C22。具體而言，於第1單元節點配線NDT與第1位元線BLt重合之部分，將第1層間絕緣膜作為介電膜發揮功能，而形成有構成設置於第1單元節點配線NDT與第1位元線BLt之間之第1電容C10的第1分解電容C11。於第1位元線BLt與第1電容配線FLt之間，將第2層間絕緣膜作為介電膜發揮功能，而形成有構成設置於第1單元節點配線NDT與第1位元線BLt之間之第1電容C10的第2分解電容C12。於第2單元節點配線NDB與第2位元線BLb重合之部分，將第1層間絕緣膜作為介電膜發揮功能，而形成有構成設置於第2單元節點配線NDB與第2位元線BLb之間之第2電容C20的第3分解電容C21。於第2位元線BLb與第2電容配線FLb之間，將第2層間絕緣膜作為介電膜發揮功能，而形成有構成設置於第2單元節點配線NDB與第2位元線BLb之間之第2電容C20的第4分解電容C22。

於圖21及圖22所示之變化例中，亦與圖19及圖20所示之記憶胞MC同樣地，形成有第1電容C10及第2電容C20，故而可增大電容值，擴大寫入容限。

實施形態5

於實施形態5中，對形成第1電容C1及第2電容C2之區域之形狀之另一形態進行說明。再者，於實施形態5之說明中，對於與其他實施形態相同之構成，省略說明。

首先，圖23係表示實施形態5之半導體記憶裝置之記憶胞MC的直至第1配線層為止之佈局之概略圖。如圖23所示，於實施形態5之記憶胞MC中，第1單元節點配線NDT及第2單元節點配線NDB之形狀與其他實施形態不同。於實施形態5之記憶胞MC中，第1單元節點配線NDT於形成有驅動電晶體NM1及傳輸電晶體NM3之擴散層之上層，具有沿與該擴散層延伸之方向平行之方向延伸之第1寬幅部。又，第2單元節點配線NDB於形成有驅動電晶體NM2及傳輸電晶體NM4之擴散層之上層，具有沿與該擴散層延伸之方向平行之方向延伸之第2寬幅部。

又，第1單元節點配線NDT之第1寬幅部以沿第1位元線BLt延伸之方向延伸之方式，形成於形成在上層之第1位元線BLt之下部。第2單元節點配線NDB之第2寬幅部以沿第2位元線BLb延伸之方向延伸之方式，形成於形成在上層之第2位元線BLb之下部。

繼而，圖24係表示實施形態5之半導體記憶裝置之記憶胞MC的直至第2配線層為止之佈局之概略圖。如圖24所示，實施形態5之記憶胞MC之第1位元線BLt及第2位元線BLb不具有寬幅部，形成為以相同配線寬度延伸。

進而，對形成於包含此種配線之實施形態5之記憶胞MC中的第1電容C1及第2電容C2之形狀進行說明。圖25表示對設置於實施形態5 之半導體記憶裝置之記憶胞中之電容器之配置進行說明之圖。如圖25所示，於實施形態5之記憶胞MC中，第1電容C1及第2電容C2以於位元線之延伸方向上變長且於與位元線之延伸方向正交之方向上變短之形狀，形成於位元線之下部。該第1電容C1及第2電容C2以較連接驅動電晶體及傳輸電晶體和負載電晶體之配線部分之寬度更寬之寬度，形成於單元節點配線中。

由上述說明可知，於實施形態5之記憶胞MC中，亦可增大形成於單元節點配線與位元線之間之電容之面積，故而與其他實施形態同樣地，不增大電路面積便可實現寫入容限得到擴大之記憶體。

實施形態6

於實施形態6中，亦對形成第1電容C1及第2電容C2之區域之形狀之另一形態進行說明。於實施形態6中，對將實施形態5中所說明之單元節點配線之形狀與實施形態1中所說明之位元線之形狀組合之情形時的電容之形狀進行說明。再者，於實施形態6之說明中，對於與其他實施形態相同之構成，省略說明。

圖26表示對設置於實施形態6之半導體記憶裝置之記憶胞MC中之電容器之配置進行說明之圖。如圖26所示，於實施形態6之記憶胞MC中，第1電容C1及第2電容C2形成為T字狀。

於該實施形態6之記憶胞MC中，可以較其他實施形態大之面積形成第1電容C1及第2電容C2。因此，藉由使用實施形態6之記憶胞MC，可較其他實施形態進一步擴大寫入容限。另一方面，於實施形態6之記憶胞MC中，與其他實施形態同樣地，無須為了形成第1電容C1及第2電容C2而另外設置用於電容之區域，故而無記憶胞MC之面積變大之弊端。

以上，基於實施形態對本發明者提出之發明進行了具體說明，但本發明並不限於已敍述之實施形態，而可於不脫離其主旨之範圍內進行各種變更，該點不言自明。

例如，於上述實施形態之說明中，關於寬幅部，對自位元線朝記憶胞內電源配線VDDC地具有凸部者進行了說明，但寬幅部之形狀亦可為例如於位元線之配線寬度方向之兩側具有凸部者，亦可為於與記憶胞內電源配線VDDC相反之側之位元線上具有凸部者。又，此處係表示單端口SRAM，但當然亦可為雙端口SRAM等。

BLb‧‧‧第2位元線

BLt‧‧‧第1位元線

C1‧‧‧電容

C2‧‧‧電容

MC‧‧‧記憶胞