JP2014011439A - 半導体装置 - Google Patents

Abstract

【課題】ソフトエラー耐性の向上効果を得ながらも、ＳＲＡＭセル面積の増大を抑制することを可能とする。
【解決手段】ＳＲＡＭセル１６０の記憶ノードＮＡに接続された容量ＣＧ１を設ける。容量ＣＧ１は、Ｐチャネル型のＭＩＳ容量である。容量ＣＧ１は、Ｎ型半導体領域（６１）、Ｎ型半導体領域（６１）の表面領域（６１１）上に形成された絶縁層（５１）、絶縁層（５１）上に形成されたゲート導電層（３１１）、及び表面領域（６１１）に隣接して形成されたＰ型の拡散領域（２３１）を有するが、表面領域（６１１）を挟んでＰ型の拡散領域（２３１）と対称な位置にはＰ型の拡散領域が形成されていないＭＩＳ（Metal Insulator Semiconductor）構造を持つ。
【選択図】図１２

Description

本発明は、半導体装置に関し、特に、ＳＲＡＭ（Static Random Access Memory）セルを有する半導体記憶装置に関する。

特許文献１は、容量素子として動作するＭＯＳトランジスタをＳＲＡＭセルの記憶ノードに接続した構成を開示している。具体的に述べると、容量素子として動作するＮＭＯＳトランジスタ又はＰＭＯＳトランジスタのゲートは、記憶ノードに接続される。また、容量素子として動作するＮＭＯＳトランジスタ又はＰＭＯＳトランジスタのソース及びドレインは、高位基準電圧ＶＤＤ、低位基準電圧（接地電圧ＧＮＤ）、又は記憶ノードに接続される。このような構成により、特許文献１に開示されたＳＲＡＭセルは、容量素子として動作するＭＯＳトランジスタのゲート容量に相当する静電容量を記憶ノードに付加することができる。このため、特許文献１のＳＲＡＭセルは、ソフトエラー耐性の向上に寄与できる。

図２４は、特許文献１に開示されたシングルポートＳＲＡＭセルの構成の１つを示している。図２４に示されたＳＲＡＭセル９００は、双安定性を持つフリップフロップ回路によって記憶ノードＮＡ及びＮＢにデータを記憶する。図２４の例では、フリップフロップ回路は、第１及び第２のＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータを含むＣＯＭＳインバータ対によって構成されている。第１のＣＭＯＳインバータは、高位基準電圧ＶＤＤと低位基準電圧ＧＮＤとの間に直列に接続されたトランジスタＮＭ１及びＰＭ１を有する。同様に、第２のＣＭＯＳインバータは、高位基準電圧ＶＤＤと低位基準電圧ＧＮＤとの間に直列に接続されたトランジスタＮＭ２及びＰＭ２を有する。ＮＭＯＳトランジスタＮＭ３及びＮＭ４は、ワード線ＷＬが選択状態であるか非選択状態であるかに応じて、記憶ノードＮＡ及びＮＢとビット線対ＢＬ＿Ｔ及びＢＬ＿Ｂとの間の接続を制御する転送トランジスタである。さらにＳＲＡＭセル９００は、記憶ノードＮＡ及びＮＢに各々のゲートが接続されたＰＭＯＳトランジスタＰ１及びＰ２を有する。図２４の例では、ＰＭＯＳトランジスタＰ１及びＰ２のソース及びドレインは、高位基準電圧ＶＤＤに接続されている。

図２６は、特許文献１に開示されたデュアルポートＳＲＡＭセルの構成の１つを示している。図２６に示されたＳＲＡＭセル９０１は、図２４の構成と比べて、ＮＭＯＳトランジスタＮＭ５及びＮＭ６をさらに有する。トランジスタＮＭ５及びＮＭ６は、第２のワード線ＷＬ＿２が選択状態であるか非選択状態であるかに応じて、記憶ノードＮＡ及びＮＢと第２のビット線対ＢＬ＿Ｔ２及びＢＬ＿Ｂ２との間の接続を制御する転送トランジスタである。ＳＲＡＭセル９０１は、記憶ノードＮＡ及びＮＢに各々のゲートが接続されたＰＭＯＳトランジスタＰ１及びＰ２を有する。図２６の例では、ＰＭＯＳトランジスタＰ１及びＰ２のソースは、高位基準電圧ＶＤＤに接続されている。また、ＰＭＯＳトランジスタＰ１及びＰ２の互いのドレインどうしが接続されている。

特開２００２−０５０１８３号公報

本願の発明者は、図２４及び２６に示されているような、特許文献１に開示されたＳＲＡＭセルは、以下に述べる問題点を有することを見出した。特許文献１に開示されたＳＲＡＭセルは、記憶ノードＮＡ及びＮＢに接続される容量素子としてソース及びドレインを有するＭＯＳトランジスタ（eg. 図２４及び２６のＰＭＯＳトランジスタＰ１及びＰ２）を用いている。したがって、特許文献１に開示されたＳＲＡＭセルは、容量素子としてのＭＯＳトランジスタを半導体基板上に配置する必要があり、ＳＲＡＭセルを形成するために必要となる基板面積（セル面積）の増大を招くという問題がある。

本発明の第１の態様は、メモリセルを有する半導体装置を含む。前記メモリセルは、第１及び第２の記憶ノード、フリップフロップ回路、並びに第１の容量素子を含む。前記フリップフロップ回路は、第１の基準電圧と前記第１の基準電圧より低い第２の基準電圧との間で動作し、記憶するデータに応じて、前記第１及び第２の記憶ノードのうち一方を第１の電位に設定し他方を前記第１の電位より低い第２の電位に設定する。前記第１の容量素子は、前記第１の記憶ノードに接続されている。さらに、前記第１の容量素子は、（ａ）Ｎ型半導体領域、（ｂ）前記Ｎ型半導体領域の表面領域上に形成された絶縁層、（ｃ）前記絶縁層上に形成されたゲート導電層、及び（ｄ）前記表面領域に隣接して形成されたＰ型の拡散領域を有するが、前記表面領域を挟んで前記Ｐ型の拡散領域と対称な位置にはＰ型の拡散領域が形成されていないＭＩＳ（Metal Insulator Semiconductor）構造を持つ。前記ゲート導電層は前記第１の記憶ノードに接続され、前記Ｐ型の拡散領域は前記第１の基準電圧に接続される。

上述のとおり、当該第１の態様では、第１の容量素子が記憶ノードに接続されている。図２４及び２６において記憶ノードに接続されているＰＭＯＳトランジスタＰ１及びＰ２は、ゲート直下のＮ型半導体領域によって隔てられた２つのＰ型の拡散領域（Ｐ＋拡散領域）を必要とし、これら２つのＰ＋拡散領域をソース及びドレインとして使用する。これとは対照的に、当該第１の態様に含まれる第１の容量素子は、ＰＭＯＳトランジスタが必要とする２つのＰ＋拡散領域のうちの一方（例えばソース）に相当する１つのＰ＋拡散領域のみを有していればよい。このため、第１の容量素子は、ＰＭＯＳトランジスタに比べて小さい面積で半導体基板上に形成することができる。したがって、当該第１の態様は、特許文献１に開示されたＳＲＡＭセルと同様のソフトエラー耐性の向上効果を得ながらも、特許文献１に開示されたＳＲＡＭセルに比べてセル面積の増大を抑制することができる。

上述した本発明の第１の態様によれば、特許文献１に開示されたＳＲＡＭセルと同様のソフトエラー耐性の向上効果を得ながらも、特許文献１に開示されたＳＲＡＭセルに比べてセル面積の増大を抑制することができる。

本発明の実施の形態１に係る半導体装置の構成例を示すブロック図である。 図１に示した半導体装置が有するＳＲＡＭセルの第１の構成例を示す回路図である。 図１に示した半導体装置が有するＳＲＡＭセルの第２の構成例を示す回路図である。 図１に示した半導体装置が有するＳＲＡＭセルの第３の構成例を示す回路図である。 図２〜４に示したＰチャネル型のＭＩＳ容量におけるゲート〜ソース間電圧ＶＧＳとゲート〜ソース間静電容量ＣＧＳとの関係を示すグラフである。 図２〜４に示した記憶ノードに記憶されたビット値（つまり、記憶ノードの電位）とＰチャネル型のＭＩＳ容量のゲート〜ソース間静電容量ＣＧＳとの関係を示すグラフである。 図３又は図４に示したＳＲＡＭセルの読み出し動作に関するタイミングチャートである。 比較例に係るＳＲＡＭセルの読み出し動作に関するタイミングチャートである（比較例）。 図３又は図４に示したＳＲＡＭセルの書き込み動作に関するタイミングチャートである。 比較例に係るＳＲＡＭセルの書き込み動作に関するタイミングチャートである（比較例）。 図３に示したＳＲＡＭセルの回路レイアウトの第１の例を示す平面図である。 図１１に記載されたＩ−Ｉ断面線での断面図である。 図１１に示したＳＲＡＭセルを含むセルアレイの回路レイアウトの一例を示す平面図である。 図３に示したＳＲＡＭセルの回路レイアウトの第２の例を示す平面図である。 図１４に示したＳＲＡＭセルを含むセルアレイの回路レイアウトの一例を示す平面図である。 本発明の実施の形態２に係る半導体装置が有するＳＲＡＭセルの第１の構成例を示す回路図である。 図１６に示したＳＲＡＭセルを含むセルアレイの回路レイアウトの第１の例を示す平面図である。 図１６に示したＳＲＡＭセルを含むセルアレイの回路レイアウトの第２の例を示す平面図である。 本発明の実施の形態３に係る半導体装置の第１の構成例を示すブロック図である。 本発明の実施の形態３に係る半導体装置の第２の構成例を示すブロック図である。 本発明の実施の形態３に係る半導体装置の第３の構成例を示すブロック図である。 参考例に係るＳＲＡＭセルの構成例を示す回路図である。 図２２に示したＮチャネル型のＭＩＳ容量におけるゲート〜ソース間電圧ＶＧＳとゲート〜ソース間静電容量ＣＧＳとの関係を示すグラフである。 背景技術に係るＳＲＡＭセルの構成例を示す回路図である（比較例）。 図２４に示したＳＲＡＭセルの回路レイアウトの一例を示す平面図である（比較例）。 背景技術に係るＳＲＡＭセルの構成例を示す回路図である（比較例）。 図２６に示したＳＲＡＭセルの回路レイアウトの一例を示す平面図である（比較例）。

以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一又は対応する要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略される。

＜発明の実施の形態１＞
図１は、本実施の形態に係る半導体装置１の構成例を示すブロック図である。半導体装置１は、回路１０及びＳＲＡＭ１１を有する。回路１０は、ＳＲＡＭ１１のアドレス端子にアドレス信号を供給し、ＳＲＡＭ１１へのデータ書き込み及びＳＲＡＭ１１からのデータ読み出しを行う。ＳＲＡＭ１１は、入力データ端子（Ｄ＿ＩＮ）を介して回路１０から書き込みデータを受信する。また、ＳＲＡＭ１１は、出力データ端子（Ｄ＿ＯＵＴ）を介して回路１０に読み出しデータを供給する。半導体装置１は、例えば、マイクロコントローラ、ＭＰＵ（Micro Processing Unit）、ＣＰＵ（Central Processing Unit）、又はＤＳＰ（Digital Signal Processor）等のマイクロプロセッサである。この場合、ＳＲＡＭ１１は、マイクロプロセッサに内蔵された内部キャッシュメモリである。

ＳＲＡＭ１１は、複数のメモリセル（ＳＲＡＭセル）１６０が格子状に配置されたＳＲＡＭセルアレイ１６と、その周辺回路を含む。行選択回路１２は、アドレス信号をデコードし、アドレス信号で指定されるメモリセル１６０に対応したワード線ＷＬを複数のワード線（ＷＬ０、ＷＬ１、・・・）の中から選択する。列選択回路１３は、アドレス信号をデコードし、アドレス信号で指定されるメモリセル１６０に対応した一対のビット線ＢＬ＿Ｔ及びＢＬ＿Ｂを複数のビット線対（ＢＬ０＿Ｔ及びＢＬ０＿Ｂ、ＢＬ１＿Ｔ及びＢＬ１＿Ｂ、・・・）の中から選択する。書き込み回路１４は、書き込み対象のセル１６０に対応した一対のビット線ＢＬ＿Ｔ及びＢＬ＿Ｂを駆動し、当該セル１６０に対するデータ書き込みを行う。読み出し回路１５は、読み出し対象のセル１６０に対応した一対のビット線ＢＬ＿Ｔ及びＢＬ＿Ｂに接続され、当該セル１６０に保持されたデータを検出し増幅する。

続いて以下では、ＳＲＡＭセル１６０の構成について詳細に説明する。ＳＲＡＭセル１６０は、２つの記憶ノードＮＡ及びＮＢを有し、双安定性を持つフリップフロップ回路によってデータを記憶する。双安定型のフリップフロップ回路は、記憶するデータに応じて、記憶ノードＮＡ及びＮＢのうち一方をＨＩＧＨレベルに設定し、他方をＬＯＷレベルに設定する。双安定型のフリップフロップ回路は、一般的に、２つのインバータを用いた正帰還ループ回路によって構成される。言い換えると、双安定型のフリップフロップ回路は、互いに交差接続された２つのインバータ（ＮＯＴゲート）によって構成される。

図２〜４は、ＳＲＡＭセル１６０の第１〜第３の構成例を示す回路図である。図２に示された第１の構成例は、２つのインバータ１６１１及び１６１２を用いた正帰還ループを含むフリップフロップ回路１６１を有する。インバータ１６１１は、第２の記憶ノードＮＢに入力端子が接続され、第１の記憶ノードＮＡに出力端子が接続されている。一方、インバータ１６１２は、第１の記憶ノードＮＡに入力端子が接続され、第２の記憶ノードＮＢに出力端子が接続されている。

一対のビット線ＢＬ＿Ｔ及びＢＬ＿Ｂと記憶ノードＮＡ及びＮＢとの接続は、転送トランジスタ（転送ゲート）ＮＭ３及びＮＭ４によって制御される。転送トランジスタＮＭ３及びＮＭ４は、ＮＭＯＳトランジスタである。転送トランジスタＮＭ３及びＮＭ４のゲートはワード線ＷＬに接続されている。転送トランジスタＮＭ３のソース及びドレインの一方はビット線ＢＬ＿Ｔに接続され、他方は記憶ノードＮＡに接続されている。転送トランジスタＮＭ４のソース及びドレインの一方はビット線ＢＬ＿Ｂに接続され、他方は記憶ノードＮＢに接続されている。つまり、転送トランジスタＮＭ３及びＮＭ４は、当該セル１６０に対応するワード線ＷＬが選択状態（ＨＩＧＨレベル）であるか非選択状態（ＬＯＷレベル）であるかに応じて、記憶ノードＮＡ及びＮＢと一対のビット線ＢＬ＿Ｔ及びＢＬ＿Ｂとの間の接続を制御する。

図３は、電界効果トランジスタを用いてフリップフロップ回路１６１を構成した例を示している。具体的に述べると、図３に示された第２の構成例は、ＣＭＯＳインバータ型のＳＲＡＭセル１６０を示している。図３では、インバータ１６１１は、高位基準電圧（ＶＤＤ）と低位基準電圧（ＧＮＤ）との間に直列に接続されたＰＭＯＳトランジスタＰＭ１及びＮＭＯＳトランジスタＮＭ１を有する。トランジスタＰＭ１及びＮＭ１のゲートは、記憶ノードＮＢに接続されている。トランジスタＰＭ１及びＮＭ１のドレインは、記憶ノードＮＡに接続されている。インバータ１６１２は、高位基準電圧（ＶＤＤ）と低位基準電圧（ＧＮＤ）との間に直列に接続されたＰＭＯＳトランジスタＰＭ２及びＮＭＯＳトランジスタＮＭ２を有する。トランジスタＰＭ２及びＮＭ２のゲートは、記憶ノードＮＡに接続されている。トランジスタＰＭ２及びＮＭ２のドレインは、記憶ノードＮＢに接続されている。

図４もまた、電界効果トランジスタを用いてフリップフロップ回路１６１を構成した例を示している。具体的に述べると、図４に示された第３の構成例は、抵抗負荷型のＳＲＡＭセル１６０を示している。図４では、インバータ１６１１は、記憶ノードＮＡを駆動する駆動トランジスタＮＭ１、及び抵抗負荷Ｒ１を有する。駆動トランジスタＮＭ１は、記憶ノードＮＢにそのゲートが接続され、記憶ノードＮＡにそのドレインが接続されたＮＭＯＳトランジスタである。インバータ１６１２は、記憶ノードＮＢを駆動する駆動トランジスタＮＭ２、及び抵抗負荷Ｒ２を有する。駆動トランジスタＮＭ２は、記憶ノードＮＡにそのゲートが接続され、記憶ノードＮＢにそのドレインが接続されたＮＭＯＳトランジスタである。

本実施の形態に係るＳＲＡＭセル１６０は、図２〜４に示されているように、記憶ノードＮＡ及びＮＢに接続されたＭＩＳ（Metal Insulator Semiconductor）容量ＣＧ１及びＣＧ２を有する。容量ＣＧ１及びＣＧ２は、Ｐチャネル（Ｐ型反転層）を利用するＭＩＳ容量である。ＭＩＳ容量は、ゲート電極と、ゲート酸化膜（絶縁層）を介してゲート電極に対向する半導体領域（半導体基板又はウエル）との間の静電容量がゲート電圧に応じて変化することを利用した可変容量素子である。図２〜４の例では、容量ＣＧ１及びＣＧ２のゲートは、記憶ノードＮＡ及びＮＢにそれぞれ接続されている。また、容量ＣＧ１及びＣＧ２のソースは、高位基準電圧ＶＤＤに接続されている。

さらに、本実施の形態の容量ＣＧ１及びＣＧ２のＭＩＳ構造は、ＰＭＯＳトランジスタのソース及びドレインに対応する２つのＰ＋拡散領域のうち一方のＰ＋拡散領域のみを有する。通常のＰＭＯＳトランジスタ（例えば、図２４に示されたＰＭＯＳトランジスタＰ１及びＰ２）は、ゲート直下のＮ型半導体領域によって隔てられた２つのＰ＋拡散領域を必要とし、これら２つのＰ＋拡散領域をソース及びドレインとして使用する。これとは対照的に、容量ＣＧ１及びＣＧ２は、ＰＭＯＳトランジスタが必要とする２つのＰ＋拡散領域のうちの一方（例えばソース）に相当する１つのＰ＋拡散領域のみを有する。すなわち、本実施の形態の容量ＣＧ１及びＣＧ２のＭＩＳ構造は、（ａ）Ｎ型半導体領域（Ｎ型半導体基板又はＮウェル）、Ｎ型半導体領域の表面領域（Ｐ型反転層（Ｐチャネル）が形成される領域）上に形成された絶縁層（ゲート酸化膜）、（ｂ）絶縁層上に形成されたゲート導電層（ゲートポリシリコン）、及び（ｃ）当該表面領域に隣接して形成された第１のＰ＋拡散領域（例えばソース）を有するが、当該表面領域を挟んで第１のＰ＋拡散領域と対称な位置にはＰ＋拡散領域（例えばドレイン）が形成されていないことを特徴とする。

このため、容量ＣＧ１及びＣＧ２は、ＰＭＯＳトランジスタに比べて小さい面積で半導体基板上に形成することができる。したがって、本実施の形態に係るＳＲＡＭセル１６０は、特許文献１に開示されたＳＲＡＭセル（図２４のＳＲＡＭセル９００）と同様のソフトエラー耐性の向上効果を得ながらも、特許文献１に開示されたＳＲＡＭセルに比べてセル面積の増大を抑制することができる。なお、セル面積の抑制に効果的なＳＲＡＭセル１６０の回路レイアウトの具体例については後述する。

以下では、容量ＣＧ１及びＣＧ２を有するＳＲＡＭセル１６０の動作について説明する。Ｐチャネル型のＭＩＳ容量は、ゲート〜ソース間電圧ＶＧＳに応じて、その静電容量ＣＧＳが変更される。図５は、Ｐチャネル型のＭＩＳ容量としての容量ＣＧ１及びＣＧ２のゲート〜ソース間電圧ＶＧＳとゲート〜ソース間の静電容量ＣＧＳの関係を示すグラフである。図５に示すように、ＶＧＳが−ＶＤＤ、つまりゲートがＬＯＷ（ＧＮＤ）レベルでありソースがＨＩＧＨ（ＶＤＤ）レベルである場合に、容量ＣＧ１及びＣＧ２は相対的に大きな静電容量ＣＬを持つ。これは、Ｎ型の半導体領域（基板又はウエル）の電位（ＶＤＤ）に比べてゲート電位が十分に低いためにＰチャネル（Ｐ型の反転層）が形成され、Ｐ型反転層の電位がソースと同電位（ＶＤＤ）であるためである。この場合、Ｐ型反転層とソースが電気的に接続され、ゲートとソースの間にはゲート酸化膜の静電容量のみが存在することになり、ゲート〜ソース間の静電容量ＣＧＳは相対的に大きい値ＣＬとなる。

一方、ＶＧＳがゼロ以上である場合、容量ＣＧ１及びＣＧ２は相対的に小さい静電容量ＣＳを持つ。例えば、容量ＣＧ１及びＣＧ２のゲートがＬＯＷ（ＧＮＤ）レベルでありソースもＬＯＷ（ＧＮＤ）レベルである場合、ゲートとＮ型の半導体領域（基板又はウエル）の電位差によってＰ型反転層が形成されるものの、Ｐ型反転層がＬＯＷ（ＧＮＤ）レベルのソースに接続した瞬間にＰ型反転層がＧＮＤ電位となる。このとき、ゲートもＧＮＤ電位であるため、Ｐ型反転層が消滅する（Ｐ型反転層が存在できない）。従って、ゲートとソースの間に存在したゲート酸化膜の静電容量が消滅することになり、ゲート〜ソース間の静電容量ＣＧＳは相対的に小さい値ＣＳとなる。

また、容量ＣＧ１及びＣＧ２のゲートがＨＩＧＨ（ＶＤＤ）レベルである場合、ゲートとＮ型の半導体領域（基板又はウエル）が実質的に同電位となる。よって、Ｐ型反転層は形成されない。ＨＩＧＨ（ＶＤＤ）レベル又はＬＯＷレベル（ＧＮＤ）のソースは、Ｎ型の半導体領域（基板又はウエル）と電気的に分離（ゼロ若しくは逆バイアス）されているから、ゲート〜ソース間の静電容量ＣＧＳは相対的に小さい値ＣＳとなる。

図２〜４では、容量ＣＧ１は、ゲートが記憶ノードＮＡに接続され、ソースが高位基準電圧ＶＤＤに接続されている。容量ＣＧ２は、ゲートが記憶ノードＮＢに接続され、ソースが高位基準電圧ＶＤＤに接続されている。このように配置された容量ＣＧ１及びＣＧ２は、記憶ノードＮＡ及びＮＢに保持された電圧（記憶されたビット値）に応じて静電容量ＣＧＳを図６に示すように変化させる。すなわち、（１）記憶ノードＮＡがＬＯＷ（ＧＮＤ）レベルである場合、容量ＣＧ１のゲート〜ソース間電圧ＶＧＳは−ＶＤＤにバイアスされるから、容量ＣＧ１は相対的に大きい静電容量ＣＬを持つ。（２）記憶ノードＮＡがＨＩＧＨ（ＶＤＤ）レベルである場合、容量ＣＧ１のゲート〜ソース間電圧ＶＧＳは０Ｖにバイアスされるから、容量ＣＧ１は相対的に小さい静電容量ＣＳを持つ。容量ＣＧ２も同様である。

続いて以下では、図７〜１０のタイミングチャートを用いて、ＳＲＡＭセル１６０の読み出し動作及び書き込み動作について説明する。図７は、図３又は図４の構成例に関するタイミングチャートであり、記憶ノードＮＡがＨＩＧＨレベルを記憶し、記憶ノードＮＢがＬＯＷレベルを記憶している場合におけるＳＲＡＭセル１６０の読み出し動作を示している。図７（Ａ）は、ワード線ＷＬの電位を示している。図７（Ｂ）は、ビット線ＢＬ＿Ｔ及びＢＬ＿Ｂの電位を示している。図７（Ｃ）は、記憶ノードＮＡ及びＮＢの電位を示している。一方、図８は、容量ＣＧ１及びＣＧ２を有していない比較例に係るＳＲＡＭセルの読み出し動作のタイミングチャートである。

ワード線ＷＬが非選択状態（ＬＯＷレベル）から選択状態（ＨＩＧＨレベル）に変化するタイミングにおいて（図７及び８の期間Ｔ２及びＴ３）、プリチャージされたビット線ＢＬ＿ＢのＨＩＧＨレベルがＮＭＯＳトランジスタＮＭ４を介して記憶ノードＮＢの電位を引き上げる。このとき、記憶ノードＮＢの電位がインバータ１６１１の論理閾値電圧以上になると、図８（Ｃ）の期間Ｔ３に示されているように、記憶ノードＮＡ及びＮＢのデータ反転（データ破壊）が発生するおそれがある。しかしながら、本実施の形態では、容量ＣＧ１及びＣＧ２の静電容量がゲートバイアス電圧ＶＧＳに依存して変化する。つまり、本実施の形態のＳＲＡＭセル１６０は、ＨＩＧＨレベルの記憶ノードＮＡには相対的に小さい静電容量ＣＳが接続され、ＬＯＷレベルの記憶ノードＮＢには相対的に大きな静電容量ＣＬが接続されている。このため、図７（Ｃ）の期間Ｔ２に示されているように、大きな静電容量ＣＬが記憶ノードＮＢに接続されていることによって記憶ノードＮＢの電位上昇が抑制され、記憶ノードＮＡ及びＮＢのデータ反転が抑制される。なお、記憶ノードＮＡ及びＮＢの記憶データが逆の場合も同様である。

次に、書き込み動作に関して説明する。図９は、図３又は図４の構成例に関するタイミングチャートであり、記憶ノードＮＡがＨＩＧＨレベルを記憶し、記憶ノードＮＢがＬＯＷレベルを記憶しているセル１６０に対する逆データの書き込み動作を示している。一方、図１０は、記憶ノードＮＡ及びＮＢに対してその電圧レベルに依らず大きな静電容量が接続された比較例に係るＳＲＡＭセルの読み出し動作のタイミングチャートである。

ＨＩＧＨレベルを保持している記憶ノードＮＡに大きな静電容量が接続されていると、図１０（Ｃ）の期間Ｔ６に示されているように、記憶ノードＮＡの電圧降下速度が低下するため、書き込み速度が低下してしまう。これとは対照的に、本実施の形態では、ＨＩＧＨレベルの記憶ノードＮＡに接続された容量ＣＧ１は相対的に小さい静電容量ＣＳを持つ。このため、図９（Ｃ）の期間Ｔ５に示されているように、記憶ノードＮＡの電圧降下速度が低下せず、書き込み速度の低下を抑制できる。なお、記憶ノードＮＡ及びＮＢの記憶データが逆の場合も同様である。

続いて以下では、本実施の形態に係るＳＲＡＭセル１６０のレイアウトに関して説明する。図１１は、図３に示したＳＲＡＭセル１６０の半導体基板上での素子配置の具体例を示す平面図である。図１２は、図１１のＩ−Ｉ断面線での断面図を示している。

図１１に示されたレイアウトでは、２つのＰウエルと、２つのＰウエルの間に配置された１つのＮウエルが半導体基板に形成されている。なお、例えば、Ｐウエルを形成せずに、Ｐ型の半導体基板を用いてもよい。２つのＰウエルには、周囲をフィールド酸化膜（素子間分離層）によって囲まれたＮ＋拡散領域２１及び２２が形成されている。Ｎ＋拡散領域２１及び２２は、半導体基板の主面内に図１１の縦方向（第１の方向）に沿って直線状に配置されている。このうち、Ｎ＋拡散領域２１は、ＮＭＯＳトランジスタＮＭ１のソース及びドレインとして用いられる。さらに、図１１の例では、Ｎ＋拡散領域２１は、ＮＭＯＳトランジスタＮＭ３のソース及びドレインとしても用いられる。トランジスタＮＭ１のドレインとＮＭ３のドレイン（又はソース）は、共通化されている。また、Ｎ＋拡散領域２２は、ＮＭＯＳトランジスタＮＭ２及びＮＭ４のソース及びドレインとして用いられる。トランジスタＮＭ２のドレインとＮＭ４のドレイン（又はソース）は、共通化されている。

図１１のＮウエルには、周囲をフィールド酸化膜（素子間分離層）によって囲まれたＰ＋拡散領域２３及び２４が形成されている。Ｐ＋拡散領域２３及び２４は、半導体基板の主面内に図１１の縦方向（第１の方向）に沿って直線状に配置されている。このうち、Ｐ＋拡散領域２３は、ＰＭＯＳトランジスタＰＭ１のソース及びドレインとして用いられる。また、Ｐ＋拡散領域２４は、ＰＭＯＳトランジスタＰＭ２のソース及びドレインとして用いられる。

さらに、Ｎウエルには、Ｐ＋拡散領域２３１及び２４１が形成されている。Ｐ＋拡散領域２３１は、Ｐチャネル型のＭＩＳ容量ＣＧ２を形成するためのＰ＋拡散領域として用いられる。Ｐ＋拡散領域２４１は、Ｐチャネル型のＭＩＳ容量ＣＧ１を形成するためのＰ＋拡散領域として用いられる。すなわち、図１１から理解されるように、Ｐ＋拡散領域２４１を含む容量ＣＧ１のＭＩＳ構造は、図１１の縦方向（第１の方向）に沿ってＰ＋拡散領域２３（つまり、トランジスタＰＭ１のソース及びドレイン）と実質的に同一直線上に配置されている。また、Ｐ＋拡散領域２３１を含む容量ＣＧ２のＭＩＳ構造は、図１１の縦方向（第１の方向）に沿ってＰ＋拡散領域２４（つまり、トランジスタＰＭ２のソース及びドレイン）と実質的に同一直線上に配置されている。本実施の形態の容量ＣＧ１及びＣＧ２は、ＰＭＯＳトランジスタのソース及びドレインのうち一方を廃した構造を持つため、ＳＲＡＭセル１６０の図１１の縦方向（第１の方向）の長さを増大させることなく、図１１のように容量ＣＧ１及びＣＧ２を配置することができる。

なお、図１１の例では、Ｐ＋拡散領域２３１及び２４１は、Ｐ＋拡散領域２３及び２４とそれぞれ一体的に形成されている。より具体的に述べると、Ｐ＋拡散領域２３１は、Ｐ＋拡散領域２３から図１１の横方向（第２の方向）に沿って張り出すように形成されている。また、Ｐ＋拡散領域２３１は、Ｐ＋拡散領域２４から図１１の横方向（第２の方向）に沿って張り出すように形成されている。つまり、図１１の例では、Ｐ＋拡散領域２３及び２３１を含む一体的な拡散領域は、半導体基板の主面に垂直な方向から見た場合に、延在する２つの辺を持つＬ字形状を有する。同様に、Ｐ＋拡散領域２４及び２４１を含む一体的な拡散領域もＬ字形状を有する。

このように、Ｐ＋拡散領域２３及び２３１、並びにＰ＋拡散領域２４及び２４１をそれぞれ一体的に形成することで、これらの間でコンタクトを共通化することができる。図１１の例では、Ｐ＋拡散領域２３と２３１は、Ｐ＋拡散領域２３上に形成されたコンタクト４８によって上層の少なくとも１つの配線層（具体的にはＶＤＤ配線）に電気的に接続される。また、Ｐ＋拡散領域２４と２４１は、Ｐ＋拡散領域２４上に形成されたコンタクト４９によって上層の少なくとも１つの配線層（具体的にはＶＤＤ配線）に電気的に接続される。コンタクト４８及び４９の共用化によって、容量ＣＧ１及びＣＧ２の形成に必要な面積を一層削減できる。

ポリシリコン配線（導電層）３１は、図１１の横方向（第２の方向）に沿って延在しており、ＮＭＯＳトランジスタＮＭ１、ＰＭＯＳトランジスタＰＭ１、及び容量ＣＧ２の共通ゲートとして使用される。言い換えると、ポリシリコン配線３１は、Ｎ＋拡散領域２１、Ｐ＋拡散領域２３、及びＰ＋拡散領域２３１に跨って形成されており、容量ＣＧ２のＭＩＳ構造に含まれるゲート導電層を含む。

ポリシリコン配線（導電層）３２は、図１１の横方向（第２の方向）に沿って延在しており、ＮＭＯＳトランジスタＮＭ２、ＰＭＯＳトランジスタＰＭ２、及び容量ＣＧ１の共通ゲートとして使用される。言い換えると、ポリシリコン配線３２は、Ｎ＋拡散領域２２、Ｐ＋拡散領域２４、及びＰ＋拡散領域２４１に跨って形成されており、容量ＣＧ１のＭＩＳ構造に含まれるゲート導電層を含む。

なお、図１１の例では、横方向（第２の方向）に延在するポリシリコン配線３１から縦方向（第１の方向）に張り出した張り出し部分３１１を設けている。同様に、横方向（第２の方向）に延在するポリシリコン配線３２から縦方向（第１の方向）に張り出した張り出し部分３２１を設けている。張り出し部分３１１は容量ＣＧ２のゲートとして用いられ、張り出し部分３２１は容量ＣＧ１のゲートとして用いられる。

ポリシリコン配線（導電層）３３は、図１１の横方向（第２の方向）に沿って延在し、Ｎ＋拡散領域２１を跨って形成されており、コンタクト４７を介してワード線ＷＬに接続されている。つまり、ポリシリコン配線３３は、ＮＭＯＳトランジスタＮＭ３のゲートとして機能する。同様に、ポリシリコン配線（導電層）３４は、図１１の横方向（第２の方向）に沿って延在し、Ｎ＋拡散領域２２を跨って形成されており、ＮＭＯＳトランジスタＮＭ４のゲートとして機能する。

このポリシリコン配線の張り出し構造（３１１、３２１）を採用することによって、容量ＣＧ１及びＣＧ２の形成に必要な面積を一層削減できる。なお、このポリシリコン配線の張り出し構造（３１１、３２１）と上述したコンタクト４８及び４９の共用化を共に採用するといっそう効果的である。なぜなら、コンタクト４８及び４９の共用化によって空いたスペースをポリシリコン配線の張り出し部分３１１及び３２１を配置するスペースとして利用できるためである。したがって、ポリシリコン配線の張り出し構造（３１１，３２１）と上述したコンタクト４８及び４９の共用化を共に採用することで、容量ＣＧ１及びＣＧ２の形成に必要な面積をより一層削減できる。

図１１に示されたコンタクト間を繋ぐ二重線は、上層の少なくとも１つの配線層に形成される配線を模式的に示したものである。例えば、ポリシリコン配線３１（つまりトランジスタＮＭ１及びＰＭ１のゲート）は、コンタクト４１、４３及び４４によって、記憶ノードＮＢ（つまりトランジスタＮＭ２及びＰＭ２のドレイン）に接続されている。また、ポリシリコン配線３２（つまりトランジスタＮＭ２及びＰＭ２のゲート）は、コンタクト４２、４５及び４６によって、記憶ノードＮＡ（つまりトランジスタＮＭ１及びＰＭ１のドレイン）に接続されている。

さらに、図１１のレイアウト例では、ゲートコンタクト４１及び４２の配置も工夫されている。つまり、ＮＭＯＳトランジスタＮＭ１、ＰＭＯＳトランジスタＰＭ１、及び容量ＣＧ２の共通ゲートコンタクト４１が、Ｐ＋拡散領域２４（トランジスタＰＭ２のソース及びドレイン）と実質的に同一直線上に配置されている。また、ＮＭＯＳトランジスタＮＭ２、ＰＭＯＳトランジスタＰＭ２、及び容量ＣＧ１の共通ゲートコンタクト４２が、Ｐ＋拡散領域２３（トランジスタＰＭ１のソース及びドレイン）と実質的に同一直線上に配置されている。より具体的には、ゲートコンタクト４１は、Ｐ＋拡散領域２３１と２４の間のスペースに配置されている。また、ゲートコンタクト４２は、Ｐ＋拡散領域２４１と２３の間のスペースに配置されている。このようなゲートコンタクト４１及び４２の配置によって、ＳＲＡＭセル１６０の横方向のサイズ増加を抑制することができる。なお、このようなゲートコンタクト４１及び４２の配置は、容量ＣＧ１及びＣＧ２がＰＭＯＳトランジスタ構造（つまりソース及びドレインの両方）を有する場合には採用が難しい。

図１２は、トランジスタＰＭ２及びＰチャネル型の容量ＣＧ２が形成された領域の断面図である。Ｐチャネル型の容量ＣＧ１の断面構造も、図１２の容量ＣＧ２と同様である。容量ＣＧ２は、ゲート導電層（ポリシリコン配線３１の張り出し部分３１１）、ゲート酸化膜（絶縁層）５１、Ｎ型半導体領域（Ｎウエル６１）、及びＮ型半導体領域に隣接するＰ＋拡散領域２３１によって形成される。図示していないが、Ｎ型半導体領域（Ｎウエル６１）は、高位基準電圧ＶＤＤに接続される。コンタクト４９は、ＰＭＯＳトランジスタＰＭ２のソースとして用いられるＰ＋拡散領域２４上に形成され、ＰＭ２のソースを上層の配線層に電気的に接続する。層間絶縁膜６３は、半導体基板と上層の配線層（不図示）の間を絶縁する。なお、図１１及び１２の例では、容量ＣＧ２は、ソースに相当するＰ＋拡散領域２３１を有するが、ドレインに相当するＰ＋拡散領域は有していない。ＰＭＯＳトランジスタであればドレインが形成される領域には、フィールド酸化膜６２が設けられている。

つまり、容量ＣＧ２は、（ａ）Ｎ型半導体領域（Ｎウエル６１）、（ｂ）Ｎ型半導体領域（Ｎウエル６１）の表面領域（６１１）上に形成された絶縁層（ゲート酸化膜５１）、（ｃ）絶縁層（ゲート酸化膜５１）上に形成されたゲート導電層（ポリシリコン配線３１１）、及び（ｄ）表面領域（６１１）に隣接して形成されたＰ＋拡散領域（２３１）を有するが、表面領域（６１１）を挟んでＰ＋拡散領域（２３１）と対称な位置にはＰ＋拡散領域が形成されていないＭＩＳ構造を持つ。

図１３は、図１１に示したＳＲＡＭセル１６０が複数個配置されたセルアレイのレイアウトを示す平面図である。図１３の例では、メモリセル内の素子配置の対称性を利用して、拡散領域２１〜２４が縦方向の隣接セル間で共通化されている。つまり、ＮＭＯＳトランジスタＮＭ１〜ＮＭ４のソースは、隣接セルのＮＭ１〜ＮＭ４のソースと共通化されている。また、ＰＭＯＳトランジスタＰＭ１及びＰＭ２のソースは、隣接セルのＰＭＯＳトランジスタＰＭ１及びＰＭ２のソースと共通化されている。なお、図１３から明らかであるように、一体的に形成された拡散領域２３及び２３１は、１つのセル単位では「Ｌ字型」であるが、隣接セル間でさらに一体化された場合は「Ｔ字型」となる。拡散領域２４及び２４１の形状も同様である。

図１１〜１３に示したＳＲＡＭセル１６０の回路レイアウトは一例に過ぎず、当業者であれば様々に変形することができる。図１４は、ＳＲＡＭセル１６０の回路レイアウトの他の例を示す平面図である。図１５は、図１３に示したＳＲＡＭセル１６０が複数個配置されたセルアレイのレイアウトを示す平面図である。

図１４及び１５の例では、ポリシリコン配線３１及び３２の張り出し部分３１１及び３２１の大きさが図１１に比べて小さい。さらに、張り出し部分３１１及び３２１の位置は、図１１に比べて左右にオフセットされている。具体的には、張り出し部分３１１を含む容量ＣＧ２のＭＩＳ構造は、隣接して配置されたＰ＋拡散領域２４及びＰ＋拡散領域２３の間に挟まれた場所に配置されている。言い換えると、容量ＣＧ２のＭＩＳ構造の図１４の横方向（第２の方向）の配置は、Ｐ＋拡散領域２４と厳密な同一直線上ではない。しかしながら、以上の説明から理解されるように、隣接して配置されたＰ＋拡散領域２４とＰ＋拡散領域２３の間に容量ＣＧ２のＭＩＳ構造が配置される場合であっても、ＳＲＡＭセル１６０の横方向（第２の方向）の長さを増大させることはない。容量ＣＧ１についても同様である。

つまり、容量ＣＧ２のＭＩＳ構造の図１１及び１４は、Ｐ＋拡散領域２４と「実質的に同一直線上」であればよい。本明細書における「実質的に同一直線上」の配置は、容量ＣＧ２のＭＩＳ構造がＰ＋拡散領域２４と厳密に同一直線上に配置されていることを含む。さらに、本明細書における「実質的に同一直線上」の配置は、容量ＣＧ２のＭＩＳ構造が、隣接して配置されたＰ＋拡散領域２４及びＰ＋拡散領域２３の間に挟まれた場所に配置されていることを含む。容量ＣＧ１についても同様である。

なお、図１１〜１５を用いたＳＲＡＭセル１６０の回路レイアウトの説明では、以下に示す構造（ａ）〜（ｊ）の全てを有するレイアウトについて説明した。これらの構造の全てを有することで、ＳＲＡＭセル１６０のセル面積を効果的に抑制することができる。しかしながら、以下に示す構造（ａ）〜（ｊ）の一部のみ、例えば構造（ａ）〜（ｊ）のいずれか１つのみを有するレイアウトをＳＲＡＭセル１６０の回路レイアウトとして採用してもよい。構造（ａ）〜（ｊ）の一部を含むレイアウトもＳＲＡＭセル１６０のセル面積の抑制に寄与することができる。
（ａ）容量ＣＧ１が、図１１及び１４の縦方向（第１の方向）に沿って、Ｐ＋拡散領域２３と実質的に同一直線上に配置された構造；
（ｂ）容量ＣＧ２が、図１１及び１４の縦方向（第１の方向）に沿って、Ｐ＋拡散領域２４と実質的に同一直線上に配置された構造；
（ｃ）Ｐ＋拡散領域２３１がＰ＋拡散領域２３と一体的に形成された構造；
（ｄ）Ｐ＋拡散領域２４１がＰ＋拡散領域２４と一体的に形成された構造；
（ｅ）トランジスタＰＭ１と容量ＣＧ２の間でソースコンタクト４８が共用化された構造；
（ｆ）トランジスタＰＭ２と容量ＣＧ１の間でソースコンタクト４９が共用化された構造；
（ｇ）ポリシリコン配線３１に張り出し部分３１１を設けて容量ＣＧ２のゲートとして利用する構造；
（ｈ）ポリシリコン配線３２に張り出し部分３２１を設けて容量ＣＧ１のゲートとして利用する構造；
（ｉ）共通ゲートコンタクト４１が、図１１及び１４の縦方向（第１の方向）に沿って、Ｐ＋拡散領域２４と実質的に同一直線上に配置された構造；
（ｊ）共通ゲートコンタクト４２が、図１１及び１４の縦方向（第１の方向）に沿って、Ｐ＋拡散領域２３と実質的に同一直線上に配置された構造。

ここで、図１１〜１５に示したＳＲＡＭセル１６０の回路レイアウトとの比較のために、特許文献１に開示されたシングルポートＳＲＡＭセル（図２４のＳＲＡＭセル９００）に関して想定される回路レイアウトを説明する。図２５は、図２４のＳＲＡＭセル９００に関する回路レイアウトを示す図である。なお、図２５は、本願の発明者が作成した比較例であり、特許文献１に開示された図面ではない。

図２４のＳＲＡＭセル９００の構成は、記憶ノードＮＡ及びＮＢに接続する容量素子としてＰＭＯＳトラントランジスタＰ１及びＰ２を用いる。このため、図２５に示すように、ＰＭＯＳトランジスタＰ１及びＰ２のソース及びドレインとして用いるＰ＋拡散領域２３２及び２４２を、トランジスタＰＭ１及びＰＭ２のためのＰ＋拡散領域２３及び２４と並列に配置する必要がある。図２５の例では、４つのＰＭＯＳトランジスタＰＭ１、ＰＭ２、Ｐ１、及びＰ２を形成するためにＮウエル内の４列分の領域を使用している。なお、ＰＭＯＳトランジスタＰ１及びＰ２のドレインは共用化できるため、ＰＭＯＳトランジスタＰ１及びＰ２を同一直線上に形成してもよい。しかしながら、この場合であっても、４つのＰＭＯＳトランジスタＰＭ１、ＰＭ２、Ｐ１、及びＰ２を形成するためにＮウエル内の３列分の領域を使用する。つまり、特許文献１に開示されたＳＲＡＭセル（図２４のＳＲＡＭセル９００）は、ＰＭＯＳトランジスタＰ１及びＰ２を配置するためにセル９００の横方向のサイズが大きくなってしまう。これに対して、ＳＲＡＭセル１６０に関して図１１〜１５に示したレイアウトは、セル面積を拡大することなく、２つのＰＭＯＳトランジスタＰＭ１及びＰＭ２並びに容量ＣＧ１及びＣＧ２をＮウエル内の２列分の領域で形成することができる。

＜発明の実施の形態２＞
上述した発明の実施の形態１では、ＳＲＡＭセル１６０がシングルポートＳＲＡＭセルである場合について述べた。しかしながら、実施の形態１で述べたＳＲＡＭセル１６０の構造は、デュアルポートＳＲＡＭセルにも容易に拡張することができる。本実施の形態では、デュアルポートＳＲＡＭに関して説明する。

図１６は、デュアルポートＳＲＡＭセル２６０の構成例を示している。デュアルポートＳＲＡＭセル２６０を含むセルアレイ、当該セルアレイを含むＳＲＡＭ、当該ＳＲＡＭを含む半導体装置は、図１に示した半導体装置の構造においてワード線及びビット線の数を拡張したものとすればよい。図１６の例では、第２のワード線ＷＬ＿２、並びに第２のビット線対ＢＬ＿Ｔ２及びＢＬ＿Ｂ２が設けられている。転送トランジスタＮＭ５及びＮＭ６は、ＮＭＯＳトランジスタである。転送トランジスタＮＭ５及びＮＭ６のゲートは第２のワード線ＷＬ＿２に接続されている。転送トランジスタＮＭ５のソース及びドレインの一方はビット線ＢＬ＿Ｔ２に接続され、他方は記憶ノードＮＡに接続されている。転送トランジスタＮＭ６のソース及びドレインの一方はビット線ＢＬ＿Ｂ２に接続され、他方は記憶ノードＮＢに接続されている。

図１６のＳＲＡＭセル２６０は、図２〜４に示したＳＲＡＭセル１６０と同様に配置されたＰチャネル型のＭＩＳ容量ＣＧ１及びＣＧ２を有する。すなわち、容量ＣＧ１は、ゲートが記憶ノードＮＡに接続され、ソースが高位基準電圧ＶＤＤに接続されている。容量ＣＧ２は、ゲートが記憶ノードＮＢに接続され、ソースが高位基準電圧ＶＤＤに接続されている。このように配置された容量ＣＧ１及びＣＧ２は、記憶ノードＮＡ及びＮＢに保持された電圧（記憶されたビット値）に応じて静電容量ＣＧＳを図６に示すように変化させる。

続いて以下では、デュアルポートＳＲＡＭセル２６０のレイアウトに関して説明する。図１７は、ＳＲＡＭセル２６０の半導体基板上での素子配置の具体例を示す平面図である。図１７に示されたレイアウトでは、２つのＰウエルと、２つのＰウエルの間に配置された１つのＮウエルが半導体基板に形成されている。なお、例えば、Ｐウエルを形成せずに、Ｐ型の半導体基板を用いてもよい。２つのＰウエルには、周囲をフィールド酸化膜（素子間分離層）によって囲まれたＮ＋拡散領域２１、２２、２５〜２８が形成されている。Ｎ＋拡散領域２１、２２、２５〜２８は、半導体基板の主面内に図１７の縦方向（第１の方向）に沿って直線状に配置されている。

Ｎ＋拡散領域２１は、ＮＭＯＳトランジスタＮＭ１のソース及びドレインとして用いられる。Ｎ＋拡散領域２２は、ＮＭＯＳトランジスタＮＭ２のソース及びドレインとして用いられる。４つのＮ＋拡散領域２５〜２８は、４つの転送トランジスタＮＭ３〜ＮＭ６のソース及びドレインとして用いられる。

図１７のＮウエル内における素子配置は、図１１に示したシングルポートＳＲＡＭセル１６０の場合と実質的に同様である。つまり、図１７のＮウエル内における素子配置は、図１１に関して説明したのと同様の以下の構造（ａ）〜（ｊ）を含む。
（ａ）容量ＣＧ１が、図１７の縦方向（第１の方向）に沿って、Ｐ＋拡散領域２３と実質的に同一直線上に配置された構造；
（ｂ）容量ＣＧ２が、図１７の縦方向（第１の方向）に沿って、Ｐ＋拡散領域２４と実質的に同一直線上に配置された構造；
（ｃ）Ｐ＋拡散領域２３１がＰ＋拡散領域２３と一体的に形成された構造；
（ｄ）Ｐ＋拡散領域２４１がＰ＋拡散領域２４と一体的に形成された構造；
（ｅ）トランジスタＰＭ１と容量ＣＧ２の間でソースコンタクト４８が共用化された構造；
（ｆ）トランジスタＰＭ２と容量ＣＧ１の間でソースコンタクト４９が共用化された構造；
（ｇ）ポリシリコン配線３１に張り出し部分３１１を設けて容量ＣＧ２のゲートとして利用する構造；
（ｈ）ポリシリコン配線３２に張り出し部分３２１を設けて容量ＣＧ１のゲートとして利用する構造；
（ｉ）共通ゲートコンタクト４１が、図１７の縦方向（第１の方向）に沿って、Ｐ＋拡散領域２４と実質的に同一直線上に配置された構造；
（ｊ）共通ゲートコンタクト４２が、図１７の縦方向（第１の方向）に沿って、Ｐ＋拡散領域２３と実質的に同一直線上に配置された構造。

なお、図１７のレイアウトでは、図１１のシングルポートＳＲＡＭ１６０のレイアウトと比べて縦方向に面積が拡張されている。このため、共通ゲートコンタクト４１は、容量ＣＧ２とトランジスタＰＭ２の間のスペースに配置されている。同様に、共通ゲートコンタクト４２は、容量ＣＧ１とトランジスタＰＭ１の間のスペースに配置されている。

図１８は、ＳＲＡＭセル２６０の素子配置の他の具体例を示す平面図である。図１８のレイアウトでは、図１７と同様に、図１１のシングルポートＳＲＡＭ１６０のレイアウトと比べて縦方向に面積が拡張されている。このため、容量ＣＧ１及びＣＧ２を配置するための場所を確保しやすい。したがって、図１８のレイアウトでは、トランジスタＰＭ１を形成するためのＰ＋拡散領域２３と容量ＣＧ２を形成するためのＰ＋拡散領域２３１とが、分離した２つの拡散領域として形成されている。同様に、トランジスタＰＭ２を形成するためのＰ＋拡散領域２４と容量ＣＧ１を形成するためのＰ＋拡散領域２４１とが、分離した２つの拡散領域として形成されている。つまり、図１８のレイアウトは、上述した構造（ａ）〜（ｊ）のうち、構造（ａ）〜（ｂ）並びに（ｉ）〜（ｊ）を有するが、構造（ｃ）〜（ｈ）を有していない。

ここで、図１７及び１８に示したＳＲＡＭセル２６０の回路レイアウトとの比較のために、特許文献１に開示されたデュアルポートＳＲＡＭセル（図２６のＳＲＡＭセル９０１）に関して想定される回路レイアウトを説明する。図２７は、図２６のＳＲＡＭセル９０１に関する回路レイアウトを示す図である。なお、図２７は、本願の発明者が作成した比較例であり、特許文献１に開示された図面ではない。

図２６のＳＲＡＭセル９０１の構成は、記憶ノードＮＡ及びＮＢに接続する容量素子としてＰＭＯＳトラントランジスタＰ１及びＰ２を用いる。このため、図２７に示すように、ＰＭＯＳトランジスタＰ１及びＰ２のソース及びドレインとして用いるＰ＋拡散領域２３２及び２４２を、トランジスタＰＭ１及びＰＭ２のためのＰ＋拡散領域２３及び２４と並列に配置する必要がある。さらに、Ｐ＋拡散領域２３２及び２４２の縦方向の長さは、Ｐ１及びP２ソース及びドレインを形成する必要があるため、Ｐ＋拡散領域２３及び２４と同等とする必要がある。このため、Ｐ＋拡散領域２３２とＰ＋拡散領域２４の間、並びにＰ＋拡散領域２４２とＰ＋拡散領域２３の間に、共通ゲートコンタクト４１及び４２を配置するための十分なスペースを確保することは困難である。したがって、図２７に示すように、ＳＲＡＭセル２６０を横方向に拡張することによって、共通ゲートコンタクト４１及び４２を配置するスペースを確保しなければならない。これに対して、ＳＲＡＭセル２６０に関して図１７及び１８に示したレイアウトは、セル面積を拡大することなく、２つのＰＭＯＳトランジスタＰＭ１及びＰＭ２並びに容量ＣＧ１及びＣＧ２をＮウエル内の２列分の領域で形成することができる。

＜発明の実施の形態３＞
発明の実施の形態１及び２で説明したＳＲＡＭセル１６０を到来したＳＲＡＭ１１は、書き込みマージンを悪化させることなく、ソフトエラー耐性を向上することができる。一方、書き込みマージンを向上させるための技術（書き込みアシスト技術）が提案されている。例えば、特開２００７−１２２１４号公報および特開２０１１−６５７２７号公報は、書き込みアシスト技術を提案している。実施の形態１及び２で説明したＳＲＡＭセル１６０は、通常のＳＲＡＭセルと同様のワード線、ビット線、及び電源構造を持つため、これらの書き込みアシスト技術を容易に適用することができる。ＳＲＡＭセル１６０に書き込みアシスト技術を適用することによって、ＳＲＡＭセル１６０の書き込みマージンが向上し、ＳＲＡＭの更なる低電力化が実現できる。

特開２００７−１２２１４号公報に開示された書き込みアシスト技術は、書き込みマージンを向上させるために、書き込み期間に選択されたＳＲＡＭセルの電源電圧をＶＤＤレベルよりも低い電圧に設定する。特開２００７−１２２１４号公報に開示された書き込みアシスト技術を適用したＳＲＡＭ４１を含む半導体装置４の構成例を図１９に示す。図１９のＳＲＡＭ４１は、電圧生成回路１７で生成されるＶＤＤレベルよりも低い電圧を、書き込み期間に選択されたセル列に含まれるＳＲＡＭセル１６０の電源に印加する。これにより書き込みマージンが向上するため、実施の形態１及び２で述べたソフトエラー耐性の向上との相乗効果によって、ＳＲＡＭの更なる低電力化が実現できる。

特開２０１１−６５７２７号公報に開示された書き込みアシスト技術は、書き込み期間に選択されたビット線対ＢＬ＿Ｔ及びＢＬ＿ＢのＬｏｗレベルを負電圧に設定する。特開２０１１−６５７２７号公報に開示された書き込みアシスト技術を適用したＳＲＡＭ４１を含む半導体装置４の構成例を図２０に示す。図２０のＳＲＡＭ４１は、電圧生成回路１７で生成された負電圧を書き込み回路１４と列選択回路１３を介して選択されたビット線対ＢＬ＿Ｔ及びＢＬ＿Ｂに印加する。これにより書き込みマージンが向上するため、実施の形態１及び２で述べたソフトエラー耐性の向上との相乗効果によって、ＳＲＡＭの更なる低電力化が実現できる。

また、書き込みマージンを向上させるため、書き込み期間に選択されたワード線ＷＬをＶＤＤレベルよりも高い電圧に設定してもよい。このような書き込みアシスト技術を適用したＳＲＡＭ４１を含む半導体装置４の構成例を図２１に示す。図２１のＳＲＡＭ４１は、電圧生成回路１７で生成されたＶＤＤレベルよりも高い電圧を行選択回路１２を介して選択されたワード線ＷＬに印加する。これにより書き込みマージンが向上するため、実施の形態１及び２で述べたソフトエラー耐性の向上との相乗効果によって、ＳＲＡＭの更なる低電力化が実現できる。

なお、書き込みアシスト技術に関する詳細な動作、及び書き込みマージン向上のメカニズムは、上述した各文献を参照することで明確になるため、ここでの詳細な説明は省略する。

＜その他の実施の形態＞
容量ＣＧ１及びＣＧ２は、発明の実施の形態１〜３で述べたように、静電容量に関して実質的に同一の特性を持つことが好ましい。つまり、容量ＣＧ１及びＣＧ２は、ソース〜ゲート間電圧が同じであるときに実質的に同一の静電容量をもち、実質的に同一の静電容量の非線形性（電圧依存性）を持つことが好まし。しかしながら、容量ＣＧ１及びＣＧ２は、静電容量に関する特性が相違していてもよい。

また、上述した実施の形態１〜３では、ワード線の非選択時の電位及び記憶ノードのＬＯＷレベルの電位を規定する低位基準電圧が接地電位ＧＮＤであるとして説明した。しかしながら、低位基準電圧は、ＶＤＤより低い電圧であればよく、ＧＮＤ以外の電圧であってもよい。

さらに、本発明は上述した実施の形態のみに限定されるものではなく、既に述べた本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。

＜参考例＞
上述した発明の実施の形態では、記憶ノードＮＡ及びＮＢに接続されるＭＩＳ容量ＣＧ１及びＣＧ２がＰチャネル型である場合について説明した。４つのＮＭＯＳトランジスタと２つのＰＭＯＳトランジスタを含む通常の６トランジスタ構成のＳＲＡＭセルの回路レイアウトは、Ｐウエルに比べてＮウエルに余裕がある。このため、Ｐチャネル型のＭＩＳ容量ＣＧ１及びＣＧ２を使用し、例えば図１１〜１５、図１７〜１８に示したようなレイアウトを採用することで、様々なＳＲＡＭセルレイアウトにおいてセル面積の増大を抑制しやすいという利点がある。

一方、容量ＣＧ１及びＣＧ２をＮチャネル型のＭＩＳ容量とした場合、Ｐウエルの空きスペースが十分でないために、Ｐチャネル型のＭＩＳ容量を用いる場合ほど顕著にセル面積の増大を抑制することはできない。しかしながら、Ｎチャネル型のＭＩＳ容量ＣＧ１及びＣＧ２を用いる場合であっても、特許文献１に開示された構造（つまり、記憶ノードＮＡ及びＮＢに接続する容量としてＮチャネルＭＯＳトランジスタを用いる構造）に比べるとセル面積増大の抑制に寄与できる。そこで、容量ＣＧ１及びＣＧ２をＮチャネル型のＭＩＳ容量とした場合の参考例について以下に説明する。

図２２は、当該参考例に係るＳＲＡＭセル３６０の構成例を示す回路図である。図２２の構成例は、２つのＣＭＯＳインバータ１６１１及び１６１２を用いた正帰還ループを含むフリップフロップ回路１６１を有する。インバータ１６１１は、第２の記憶ノードＮＢに入力端子が接続され、第１の記憶ノードＮＡに出力端子が接続されている。一方、インバータ１６１２は、第１の記憶ノードＮＡに入力端子が接続され、第２の記憶ノードＮＢに出力端子が接続されている。

一対のビット線ＢＬ＿Ｔ及びＢＬ＿Ｂと記憶ノードＮＡ及びＮＢとの接続は、転送トランジスタ（転送ゲート）ＮＭ３及びＮＭ４によって制御される。転送トランジスタＮＭ３及びＮＭ４は、ＮＭＯＳトランジスタである。転送トランジスタＮＭ３及びＮＭ４のゲートはワード線ＷＬに接続されている。転送トランジスタＮＭ３のソース及びドレインの一方はビット線ＢＬ＿Ｔに接続され、他方は記憶ノードＮＡに接続されている。転送トランジスタＮＭ４のソース及びドレインの一方はビット線ＢＬ＿Ｂに接続され、他方は記憶ノードＮＢに接続されている。つまり、転送トランジスタＮＭ３及びＮＭ４は、当該セル１６０に対応するワード線ＷＬが選択状態（ＨＩＧＨレベル）であるか非選択状態（ＬＯＷレベル）であるかに応じて、記憶ノードＮＡ及びＮＢと一対のビット線ＢＬ＿Ｔ及びＢＬ＿Ｂとの間の接続を制御する。

さらに、当該参考例に係るＳＲＡＭセル３６０は、記憶ノードＮＡ及びＮＢに接続されたＮチャネル（Ｎ型反転層）を利用するＭＩＳ（Metal Insulator Semiconductor）容量ＣＧ１及びＣＧ２を有する。図２２の例では、容量ＣＧ１及びＣＧ２のゲートは、高位基準電圧ＶＤＤに接続されている。また、容量ＣＧ１及びＣＧ２のソースは、記憶ノードＮＡ及びＮＢにそれぞれ接続されている。

さらに、当該参考例の容量ＣＧ１及びＣＧ２のＭＩＳ構造は、ＮＭＯＳトランジスタのソース及びドレインに対応する２つのＮ＋拡散領域のうち一方のＮ＋拡散領域のみを有する。通常のＮＭＯＳトランジスタは、ゲート直下のＰ型半導体領域によって隔てられた２つのＮ＋拡散領域を必要とし、これら２つのＮ＋拡散領域をソース及びドレインとして使用する。これとは対照的に、当該参考例の容量ＣＧ１及びＣＧ２は、ＮＭＯＳトランジスタが必要とする２つのＮ＋拡散領域のうちの一方（例えばソース）に相当する１つのＮ＋拡散領域のみを有する。すなわち、当該参考例の容量ＣＧ１及びＣＧ２のＭＩＳ構造は、（ａ）Ｐ型半導体領域（Ｐ型半導体基板又はＰウェル）、Ｐ型半導体領域の表面領域（Ｎ型反転層（Ｎチャネル）が形成される領域）上に形成された絶縁層（ゲート酸化膜）、（ｂ）絶縁層上に形成されたゲート導電層（ゲートポリシリコン）、及び（ｃ）当該表面領域に隣接して形成された第１のＮ＋拡散領域（例えばソース）を有するが、当該表面領域を挟んで第１のＮ＋拡散領域と対称な位置にはＮ＋拡散領域（例えばドレイン）が形成されていないことを特徴とする。

このため、当該参考例の容量ＣＧ１及びＣＧ２は、ＮＭＯＳトランジスタに比べて小さい面積で半導体基板上に形成することができる。したがって、当該参考例に係るＳＲＡＭセル３６０は、特許文献１に開示されたＳＲＡＭセルに比べてセル面積の増大を抑制することができる。

続いて以下では、ＳＲＡＭセル３６０の動作について説明する。図２３は、Ｎチャネル型のＭＩＳ容量としての容量ＣＧ１及びＣＧ２のゲート〜ソース間電圧ＶＧＳとゲート〜ソース間の静電容量ＣＧＳの関係を示すグラフである。図２３に示すように、ＶＧＳが＋ＶＤＤ、つまりゲートがＨＩＧＨ（ＶＤＤ）レベルでありソースがＬＯＷ（ＧＮＤ）レベルである場合に、容量ＣＧ１及びＣＧ２は相対的に大きな静電容量ＣＬを持つ。これは、Ｐ型の半導体領域（基板又はウエル）の電位（ＧＮＤ）に比べてゲート電位が十分に高いためにＮチャネル（Ｎ型の反転層）が形成され、Ｎ型反転層の電位がソースと同電位（ＧＮＤ）であるためである。この場合、Ｎ型反転層とソースが電気的に接続され、ゲートとソースの間にはゲート酸化膜の静電容量のみが存在することになり、ゲート〜ソース間の静電容量ＣＧＳは相対的に大きい値ＣＬとなる。

一方、ＶＧＳがゼロ以下である場合、容量ＣＧ１及びＣＧ２は相対的に小さい静電容量ＣＳを持つ。例えば、容量ＣＧ１及びＣＧ２のゲートがＨＩＧＨ（ＶＤＤ）レベルでありソースもＨＩＧＨ（ＶＤＤ）レベルである場合、ゲートとＰ型の半導体領域（基板又はウエル）の電位差によってＮ型反転層が形成されるものの、Ｎ型反転層がＨＩＧＨ（ＶＤＤ）レベルのソースに接続した瞬間にＮ型反転層がＶＤＤ電位となる。このとき、ゲートもＶＤＤ電位であるため、Ｎ型反転層が消滅する（Ｎ型反転層が存在できない）。従って、ゲートとソースの間に存在したゲート酸化膜の静電容量が消滅することになり、ゲート〜ソース間の静電容量ＣＧＳは相対的に小さい値ＣＳとなる。

また、容量ＣＧ１及びＣＧ２のゲートがＬＯＷ（ＧＮＤ）レベルである場合、ゲートとＰ型の半導体領域（基板又はウエル）が実質的に同電位となる。よって、Ｎ型反転層は形成されない。LOW（ＧＮＤ）レベル又はＨＩＧＨレベル（ＶＤＤ）のソースは、Ｐ型の半導体領域（基板又はウエル）と電気的に分離（ゼロ若しくは逆バイアス）されているから、ゲート〜ソース間の静電容量ＣＧＳは相対的に小さい値ＣＳとなる。

図２２の構成例では、Ｎチャネル型の容量ＣＧ１及びＣＧ２のゲートが高位基準電圧ＶＤＤに接続され、ソースが記憶ノードＮＡ及びＮＢにそれぞれ接続されている。このような接続によって、容量ＣＧ１及びＣＧ２の静電容量ＣＧＳと記憶ノードに記憶されたビット値との関係が図６に示したのと同じ関係となる。すなわち、（１）記憶ノードＮＡがＬＯＷ（ＧＮＤ）レベルである場合、容量ＣＧ１のゲート〜ソース間電圧ＶＧＳは＋ＶＤＤにバイアスされるから、容量ＣＧ１は相対的に大きい静電容量ＣＬを持つ。（２）記憶ノードＮＡがＨＩＧＨ（ＶＤＤ）レベルである場合、容量ＣＧ１のゲート〜ソース間電圧ＶＧＳは０Ｖにバイアスされるから、容量ＣＧ１は相対的に小さい静電容量ＣＳを持つ。容量ＣＧ２も同様である。

つまり、当該参考例のＳＲＡＭセル３６０では、発明の実施の形態１で述べたＳＲＡＭセル１６０と同様に、ＨＩＧＨレベルの記憶ノードＮＡには相対的に小さい静電容量ＣＳが接続され、ＬＯＷレベルの記憶ノードＮＢには相対的に大きな静電容量ＣＬが接続される。したがって、ＳＲＡＭセル３６０は、読み出し動作時において、ＬＯＷレベルを記憶している記憶ノード（例えばＮＢ）の電位上昇を抑制することができ、記憶ノードＮＡ及びＮＢのデータ反転を抑制できる。また、ＳＲＡＭセル３６０は、書き込み動作時において、ＨＩＧＨレベルからＬＯＷレベルに書き換えられ得る記憶ノードＮＡの電圧降下速度を低下させることなく、書き込み速度の低下を抑制できる。

これに対して、特許文献１は、ＮＭＯＳトランジスタのゲートを記憶ノード（ＮＡ又はＮＢ）に接続し、ソース及びドレインを低位基準電圧ＧＮＤ又は記憶ノード（ＮＡ又はＮＢ）に接続する構成を開示するのみである。ＮＭＯＳトランジスタのソース及びドレインを低位基準電圧ＧＮＤに接続した構成では、静電容量ＣＧＳと記憶ノードに記憶されたビット値との関係が図６に示したのと正反対の関係となってしまう。また、ＮＭＯＳトランジスタのソース及びドレインをゲートと共に記憶ノード（ＮＡ又はＮＢ）に接続する構成では、Ｎ型反転層が形成されることはないため、静電容量ＣＧＳは常に小さい値ＣＧＳとなる。すなわち、特許文献１に開示された構成では、読み出し動作時におけるビット反転の抑制と、書き込み速度の低下を十分に達成できないおそれがある。

以上の説明から明らかであるように、当該参考例に係る図２２の構成例は、特許文献１に開示された構成（ＮＭＯＳトランジスタを記憶ノードに接続する容量として用いる構成）に比べて、読み出し動作時におけるビット反転を抑制でき、書き込み速度の低下を抑制できる。

図２２の構成例では、ＣＭＯＳインバータ型のフリップフロップ回路１６１を示しているが、フリップフロップ回路１６１は図４に示されているような抵抗負荷型であってもよい。

１、４ 半導体装置
１０ 回路
１１ ＳＲＡＭ（Static Random Access Memory）
１２ 行選択回路
１３ 列選択回路
１４ 書き込み回路
１５ 読み出し回路
１６ ＳＲＡＭセルアレイ
１７ 電圧生成回路
２１、２２ Ｎ＋拡散領域
２３、２４ Ｐ＋拡散領域
３１〜３４ ポリシリコン配線（導電層）
４１〜４９ コンタクト
５１ ゲート酸化膜（絶縁層）
６１ Ｎウエル
６２ フィールド酸化膜（素子間分離層）
６３ 層間絶縁膜
１６０、２６０ ＳＲＡＭセル
１６１ フリップフロップ回路
２３１、２４１ Ｐ＋拡散領域
３１１、３２１ ポリシリコン配線の張り出し部分
６１１ Ｎウエルの表面領域
１６１１、１６１２ インバータ
ＢＬ＿Ｔ、ＢＬ＿Ｂ ビット線
ＷＬ ワード線
ＮＭ１〜ＮＭ６ ＮＭＯＳ（N-channel Metal Oxide Semiconductor）トランジスタ
ＰＭ１、ＰＭ２ ＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタ
ＮＡ、ＮＢ 記憶ノード
ＣＧ１、ＣＧ２ ＭＩＳ（Metal Insulator Semiconductor）容量
Ｒ１、Ｒ２ 抵抗負荷

Claims (20)

1. メモリセルを備える半導体装置であって、
   前記メモリセルは、
   第１及び第２の記憶ノードと、
   第１の基準電圧と前記第１の基準電圧より低い第２の基準電圧との間で動作し、記憶するデータに応じて、前記第１及び第２の記憶ノードのうち一方を第１の電位に設定し他方を前記第１の電位より低い第２の電位に設定するフリップフロップ回路と、
   前記第１の記憶ノードに接続された第１の容量素子と、
   を備え、
   前記第１の容量素子は、（ａ）Ｎ型半導体領域、前記Ｎ型半導体領域の表面領域上に形成された絶縁層、（ｂ）前記絶縁層上に形成されたゲート導電層、及び（ｃ）前記表面領域に隣接して形成されたＰ型の拡散領域を有するが、前記表面領域を挟んで前記Ｐ型の拡散領域と対称な位置にはＰ型の拡散領域が形成されていないＭＩＳ（Metal Insulator Semiconductor）構造を備え、
   けられていないＭＩＳ（Metal Insulator Semiconductor）構造を備え、
   前記ゲート導電層は、前記第１の記憶ノードに接続され、
   前記Ｐ型の拡散領域は、前記第１の基準電圧に接続される、
   半導体装置。
2. 前記第１の容量素子は、前記第１の記憶ノードが前記第１の電位である場合に第１の静電容量を持ち、前記第１の記憶ノードが前記第２の電位である場合に前記第１の静電容量より大きい第２の静電容量を持つ、請求項１に記載の半導体装置。
3. 前記Ｎ型半導体領域は、前記第１の基準電圧に接続される、請求項１又は２に記載の半導体装置。
4. 前記第１の容量素子と同じ前記ＭＩＳ構造を有し、前記第２の記憶ノードに接続された第２の容量素子をさらに備える、請求項１〜３のいずれか１項に記載の半導体装置。
5. 前記第２の容量素子は、前記第２の記憶ノードが前記第１の電位である場合に第３の静電容量を持ち、前記第２の記憶ノードが前記第２の電位である場合に前記第３の静電容量より大きい第４の静電容量を持つ、請求項４に記載の半導体装置。
6. 前記第１の静電容量と前記第３の静電容量は実質的に同一であり、
   前記第２の静電容量と前記第４の静電容量は実質的に同一である、
   請求項５に記載の半導体装置。
7. 前記フリップフロップ回路は、
   前記第２の記憶ノードに入力端子が接続され、前記第１の記憶ノードに出力端子が接続された第１のインバータと、
   前記第１の記憶ノードに入力端子が接続され、前記第２の記憶ノードに出力端子が接続された第２のインバータと、
   を備える、
   請求項１〜６のいずれか１項に記載の半導体装置。
8. 前記第１のインバータは、前記第２の記憶ノードにそのゲートが接続され、前記第１の記憶ノードにそのドレインが接続された第１のＮＭＯＳ（N-channel Metal Oxide Semiconductor）トランジスタを備え、
   前記第２のインバータは、前記第１の記憶ノードにそのゲートが接続され、前記第２の記憶ノードにそのソースが接続された第２のＮＭＯＳトランジスタを備える、
   請求項７に記載の半導体装置。
9. 前記第１及び第２のインバータはＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータである、請求項７又は８に記載の半導体装置。
10. 前記第１のインバータは、前記第１の基準電圧と前記第２の基準電圧との間に直列に接続された第１のＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタ及び第１のＮＭＯＳトランジスタを備え、
    前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタのゲートは、前記第２の記憶ノードに接続され、
    前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタのドレインは、前記第１の記憶ノードに接続され、
    前記第２のインバータは、記第１の基準電圧と前記第２の基準電圧との間に直列に接続された第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタを備え、
    前記第２のＰＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタのゲートは、前記第１の記憶ノードに接続され、
    前記第２のＰＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタのドレインは、前記第２の記憶ノードに接続される、
    請求項７又は８に記載の半導体装置。
11. 前記第１のインバータは、前記第１の基準電圧と前記第２の基準電圧との間に直列に接続された第１の抵抗負荷及び第１のＮＭＯＳトランジスタを備え、
    前記第２のインバータは、前記第１の基準電圧と前記第２の基準電圧との間に直列に接続された第２の抵抗負荷及び第２のＮＭＯＳトランジスタを備える、
    請求項７に記載の半導体装置。
12. 前記メモリセルに対応して設けられた第１および第２のビット線と、
    前記メモリセルに対応して設けられたワード線と、
    前記ワード線が選択状態であるか非選択状態であるかに応じて、前記第１の記憶ノードと前記第１のビット線との間の接続を制御する第１の転送トランジスタと、
    前記ワード線が前記選択状態であるか前記非選択状態であるかに応じて、前記第２の記憶ノードと前記第２のビット線との間の接続を制御する第２の転送トランジスタと、
    をさらに備える、
    請求項１〜１１のいずれか１項に記載の半導体装置。
13. 前記メモリセルに対応して設けられた第１および第２のビット線と、
    前記メモリセルに対応して設けられたワード線と、
    をさらに備え、
    前記メモリセルは、
    前記ワード線が選択状態であるか非選択状態であるかに応じて、前記第１の記憶ノードと前記第１のビット線との間の接続を制御する第３のＮＭＯＳトランジスタと、
    前記ワード線が前記選択状態であるか前記非選択状態であるかに応じて、前記第２の記憶ノードと前記第２のビット線との間の接続を制御する第４のＮＭＯＳトランジスタと、
    をさらに備える、
    請求項１０に記載の半導体装置。
14. 半導体基板の主面内に第１の方向に沿って直線状に配置され、前記第１のＮＭＯＳトランジスタのソース及びドレインとして用いられる第１のＮ＋拡散領域と、
    前記主面内に前記第１の方向に沿って直線状に配置され、前記第２のＮＭＯＳトランジスタのソース及びドレインとして用いられる第２のＮ＋拡散領域と、
    前記主面内に前記第１の方向に沿って直線状に配置され、前記第１のＰＭＯＳトランジスタのソース及びドレインとして用いられる第１のＰ＋拡散領域と、
    前記主面内に前記第１の方向に沿って直線状に配置され、前記第２のＰＭＯＳトランジスタのソース及びドレインとして用いられる第２のＰ＋拡散領域と、
    前記第１の方向に垂直な第２の方向に沿って延在し、前記第２の容量素子の前記ＭＩＳ構造に含まれる前記ゲート導電層を含み、前記第１のＮＭＯＳトランジスタ、前記第１のＰＭＯＳトランジスタ、及び前記第２の容量素子の共通ゲートとして使用される第１のポリシリコン配線と、
    前記第２の方向に沿って延在し、前記第１の容量素子の前記ＭＩＳ構造に含まれる前記ゲート導電層を含み、前記第２のＮＭＯＳトランジスタ、前記第２のＰＭＯＳトランジスタ、及び前記第１の容量素子の共通ゲートとして使用される第２のポリシリコン配線と、
    をさらに備え、
    前記第１の容量素子の前記ＭＩＳ構造は、前記第１の方向に沿って前記第１のＰ＋拡散領域と実質的に同一直線上に配置され、
    前記第２の容量素子の前記ＭＩＳ構造は、前記第１の方向に沿って前記第２のＰ＋拡散領域と実質的に同一直線上に配置される、
    請求項１２に記載の半導体装置。
15. 前記第１の容量素子の前記ＭＩＳ構造は、前記第１の方向に沿って前記第１のＰ＋拡散領域と同一直線上、又は隣接して配置された前記第１のＰ＋拡散領域及び前記第２のＰ＋拡散領域の間に挟まれた場所に配置され、
    前記第２の容量素子の前記ＭＩＳ構造は、前記第１の方向に沿って前記第２のＰ＋拡散領域と同一直線上、又は前記第２のＰ＋拡散領域及び前記第１のＰ＋拡散領域の間に挟まれた場所に配置される、
    請求項１４に記載の半導体装置。
16. 前記第１の方向に沿って前記第２のＰ＋拡散領域と実質的に同一直線上に配置され、前記第１のポリシリコン配線を配線層に電気的に接続する第１のコンタクトと、
    前記第１の方向に沿って前記第１のＰ＋拡散領域と実質的に同一直線上に配置され、前記第２のポリシリコン配線を前記配線層に電気的に接続する第２のコンタクトと、
    をさらに備える請求項１４又は１５に記載の半導体装置。
17. 前記第１の容量素子の前記ＭＩＳ構造に含まれる前記Ｐ型の拡散領域は、前記第２のＰ＋拡散領域と一体的に形成されており、前記第２のＰ＋拡散領域上に形成された第３のコンタクトによって前記配線層に電気的に接続され、
    前記第２の容量素子の前記ＭＩＳ構造に含まれる前記Ｐ型の拡散領域は、前記第１のＰ＋拡散領域と一体的に形成されており、前記第１のＰ＋拡散領域上に形成された第４のコンタクトによって前記配線層に電気的に接続される、
    請求項１４〜１６のいずれか１項に記載の半導体装置。
18. 前記第１の容量素子の前記ＭＩＳ構造に含まれる前記ゲート導電層は、前記第２のポリシリコン配線から前記第１の方向に張り出した張り出し部分を含み、
    前記第２の容量素子の前記ＭＩＳ構造に含まれる前記ゲート導電層は、前記第１のポリシリコン配線から前記第１の方向に張り出した張り出し部分を含む、
    請求項１４〜１７のいずれか１項に記載の半導体装置。
19. 前記配線層は、複数の配線層を含む、請求項１４〜１８のいずれか１項に記載の半導体装置。
20. 複数の前記メモリセルが格子状に配列されたメモリセルアレイを備える、請求項１〜１１９のいずれか１項に記載の半導体装置。

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