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TWI611561B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

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TWI611561B
TWI611561B TW102116305A TW102116305A TWI611561B TW I611561 B TWI611561 B TW I611561B TW 102116305 A TW102116305 A TW 102116305A TW 102116305 A TW102116305 A TW 102116305A TW I611561 B TWI611561 B TW I611561B
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TW
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slit
layer
conductive layer
semiconductor device
conductive
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TW102116305A
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Inventor
李起洪
皮昇浩
金一道
Original Assignee
愛思開海力士有限公司
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Publication date
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Abstract

一種半導體裝置，包括：層疊在基板上的至少一個第一導電層，前述基板中限定了單元區和接觸區；穿通前述第一導電層的至少一個第一狹縫；層疊在前述第一導電層上的第二導電層；第二狹縫，前述第二狹縫穿通前述第一導電層和前述第二導電層且與前述第一狹縫的一側連接；以及第三狹縫，前述第三狹縫穿通前述第一導電層和前述第二導電層且與前述第一狹縫的另一側連接。

Description

半導體裝置及其製造方法 相關申請案的交叉引用
本案要求2012年11月16日向韓國知識產權局提交的申請號為10-2012-0130163的韓國專利申請案的優先權，其全部公開內容通過引用合併於此。
各種實施例主要涉及一種半導體裝置及其製造方法，更具體而言，涉及一種三維半導體裝置及其製造方法。
非揮發性記憶體裝置是一種即使在電源切斷時也可以保留其中儲存的資料的記憶體裝置。記憶體單元以單層被製作在矽基板之上的二維記憶體裝置在提高其集成度方面已經達到物理極限。因而，已經提出了記憶體單元在垂直方向上層疊在矽基板上的三維(3D)非揮發性記憶體裝置。
3D非揮發性記憶體裝置包括相互交替層疊的層間絕緣層和導電層、以及穿通前述層間絕緣層和導電層的溝道層。沿著溝道層層疊了下選擇電晶體、記憶體單元和上選擇電晶體。因而，層疊的導電層將被圖案 化，以便選擇性地驅動需要的記憶體單元。
實施例涉及一種能夠容易地將層疊的導電層圖案化的半導體裝置及其製造方法。
根據本發明實施例的半導體裝置包括：層疊在基板上的至少一個第一導電層，在前述基板中限定了單元區和接觸區；穿通前述第一導電層的至少一個第一狹縫；層疊在前述第一導電層上的多個第二導電層；第二狹縫，前述第二狹縫穿通前述第一導電層和前述第二導電層且與前述第一狹縫的一側連接；以及第三狹縫，前述第三狹縫穿通前述第一導電層和前述第二導電層，且與前述第一狹縫的另一側連接。
SL1‧‧‧第一狹縫
SL2‧‧‧第二狹縫
SL3‧‧‧第三狹縫
SL4‧‧‧第四狹縫
SL5‧‧‧第五狹縫
SL6‧‧‧第六狹縫
SL7‧‧‧第七狹縫
CH‧‧‧溝道層
CT1、CT2‧‧‧接觸區
CL‧‧‧單元區
MB‧‧‧存儲塊
11‧‧‧第一導電層
12、15‧‧‧層間絕緣層
13‧‧‧第一絕緣層
14‧‧‧第二導電層
16‧‧‧第二絕緣層
圖1A是示出根據本發明實施例的半導體裝置的結構的佈局圖；圖1B是沿著圖1A的線A-A’獲得的橫截面圖；圖1C是沿著圖1A的線B-B’獲得的橫截面圖；圖2A是沿著圖1A的線C-C’獲得的橫截面圖，示出了根據本發明第一實施例的半導體裝置；圖2B是根據本發明第二實施例的半導體裝置的橫截面圖；圖2C是根據本發明第三實施例的半導體裝 置的橫截面圖；圖3A至8C是示出製造根據本發明第一實施例的半導體裝置的方法的佈局圖或橫截面圖；圖9A至9C是示出根據本發明實施例的半導體裝置的結構的佈局圖；圖10是示出根據本發明實施例的存儲系統的配置的框圖；以及圖11是示出根據本發明實施例的計算系統的配置的框圖。
此後，將參考附圖描述本發明的各個實施例。在附圖中，為了便於說明，與部件的實際物理厚度和間隔相比，部件的厚度和距離被誇大。在以下描述中，將省略對已知的相關功能和部分的詳細描述，以避免不必要地使本發明的標的不清楚。在說明書和附圖中，相同的附圖標記表示相同的元件。
圖1A是示出根據本發明實施例的半導體裝置的結構的佈局圖。圖1B是沿著圖1A的線A-A’獲得的橫截面圖。圖1C是沿著圖1A的線B-B’獲得的橫截面圖。
如圖1A至1C所示，根據本發明實施例的半導體裝置可以包括：基板(未示出)；至少一個第一導電層11；至少一個第一狹縫SL1；第二導電層14；第二狹縫SL2和第三狹縫SL3。單元區CL和接觸區CT1和CT2可以被限定在基板中。第一導電層11可以被層疊在基板上且在至少一個水平面上形成。第一狹縫SL1可以穿通 第一導電層11。第二導電層14可以層疊在第一導電層11上。第二狹縫SL2可以位於單元區CL中且穿過第一導電層11和第二導電層14與第一狹縫SL1連接。第三狹縫SL3可以位於接觸區CT1和CT2中，且穿過第一導電層11和第二導電層14與第一狹縫SL1連接。
每個存儲塊MB可以包括單元區CL和位於單元區CL的兩側或任一側的接觸區CT1和CT2。存儲單元可以形成在單元區CL中，相互在頂部層疊的字線或選擇線的接觸焊盤可以位於接觸區CT1和CT2中。例如，單元區CL可以位於接觸區CT1與CT2之間。
半導體裝置還可以包括填充在第一狹縫SL1中的第一絕緣層13、填充在第二狹縫SL2中的第二絕緣層16以及插入在第一導電層11與第二導電層14之間的層間絕緣層12和15。
根據半導體裝置的上述結構，第一導電層11可以被第一狹縫SL1至第三狹縫SL3分成多個圖案。例如，第一導電層11可以被分成多個線圖案。另外，每個水平面上的各個第二導電層14可以經過第二狹縫SL2和第三狹縫SL3之間的區域而連接。
例如，半導體裝置可以包括垂直排列的存儲串。在這種情況下，第一導電層11可以是下選擇閘極，第二導電層14中的至少一個最上方的第二導電層14可以是上選擇閘極，而其餘的第二導電層可以是控制閘極。每層上的下選擇閘極可以被圖案化成線形形狀。另一方面，由於相應層上的控制閘極和上選擇閘極可以不 包括第一狹縫SL1，所以控制閘極和上選擇閘極可以是包括由第二狹縫和第三狹縫形成的開口的板的形狀。
半導體裝置還可以包括溝道層CH、一個或多個第四狹縫SL4、一個或多個第五狹縫SL5、一個或多個第六狹縫SL6以及一個或多個第七狹縫SL7中的任意一種或組合。溝道層CH可以位於單元區CL中，且穿通第一導電層11和第二導電層14。第四狹縫SL4可以位於溝道層CH之間。第五狹縫SL5可以位於接觸區CT1和CT2中，且穿過第一導電層11和第二導電層14與第四狹縫SL4連接。第六狹縫SL6可以位於接觸區CT1和CT2中。第七狹縫SL7可以位於相鄰的存儲塊MB之間的邊界處、且穿通第一導電層11和第二導電層14。
根據記憶體裝置的上述結構，第一導電層11和第二導電層14可以被分成存儲塊MB的單元。第一導電層11可以具有被第一狹縫SL1至第五狹縫SL5分開的線形形狀。例如，每個存儲塊MB的第一導電層11可以先被第一狹縫SL1至第三狹縫SL3分成兩個部分，然後再被第四狹縫SL4和第五狹縫SL5分隔開，由此形成四個線圖案。另外，每一水平面上的各個第二導電層14可以經過除了第二狹縫SL2、第三狹縫SL3、第四狹縫SL4和第六狹縫SL6以外的其他區域而連接。
可以對第一狹縫至第七狹縫SL7的位置和形狀進行各種變化。以下參考圖9A至圖9C來描述根據本發明實施例的半導體裝置的各種佈局。
圖2A是沿著圖1A的線C-C’獲得的橫截面 圖，示出了根據本發明第一實施例的半導體裝置。
如圖2A所示，根據本發明第一實施例的半導體裝置可以包括基板20、形成在基板20上的絕緣層21、形成在絕緣層21上的第一源極層S1、形成在第一源極層S1中的溝槽T、沿著溝道T的內表面形成的第二源極層S2以及形成在第二源極層S2中的第三源極層S3。
另外，半導體裝置還可以包括導電層23、溝道層CH和存儲層M。導電層23可以層疊在第一源極層S1上。溝道層CH可以穿通導電層23且耦合到第二源極層S2。存儲層M可以圍繞著溝道層CH和第二源極層S2的外表面。
第七狹縫SL7可以足夠深使得暴露第一源極層S1。第二狹縫SL2可以位於相鄰的第二源極層S2之間，且可以足夠深使得暴露第一源極層S1。第二狹縫SL2可以被絕緣層25填充。第四狹縫SL4可以位於溝道孔之間，且可以足夠深使得穿通溝槽T。在這種情況下，第四狹縫SL4的下部可以被第三源極層S3填充，而第四狹縫SL4的剩餘部分被絕緣層24填充。因此，第三源極層S3可以穿通第二源極層S2和存儲層M，且接觸第一源極層S1。
層間絕緣層22可以插入在層疊的導電層23之間。另外，每個溝道層CH可以是具有開口中心部分的管狀結構或者是具有被完全填充的中心部分的柱狀結構。每個溝道層CH具有管狀結構時，開口中心部分可 以被絕緣層26填充。
第一源極層S1和第二源極層S2各自可以包括摻雜多晶矽層，且第三源極層S3可以包括金屬層，諸如鎢層。通過利用金屬層形成源極層的一部分，可以降低源極電阻。
導電層23中的至少一個最下方的導電層23可以是下選擇閘極LSG，至少一個最上方的導電層23可以是上選擇閘極USG，而剩餘的導電層23可以是控制閘極CG。以此方式，可以垂直排列存儲串以提高記憶體裝置的集成度。
存儲層M可以包括隧道絕緣層、電荷儲存層和電荷阻擋層中的部分或全部。這裏，電荷儲存層可以包括能夠儲存電荷的浮動閘極(諸如多晶矽層)、能夠俘獲電荷的陷阱層(諸如氮化物層)和奈米點中的至少一種。作為參考，存儲層M可以包括相變材料，代替電荷儲存層。
另外，儘管在圖2A中沒有示出，但是還可以進一步包括另一個存儲層使得該存儲層可以被插入在存儲層M與導電層23之間，且圍繞導電層23的底表面和頂表面。這裏，附加存儲層可以包括隧道絕緣層、電荷儲存層和電荷阻擋層中的全部或部分。另外，附加存儲層中的電荷阻擋層可以是氧化物層與具有高介電常數的材料層的層疊層。
圖2B是根據本發明第二實施例的半導體裝置的橫截面圖。下文中將省略對第二實施例中與第一實 施例的內容相同的內容的描述。
如圖2B所示，根據第二實施例的半導體裝置可以包括基板20、形成在基板20上的絕緣層21、形成在絕緣層21上的第一導電層27、形成在第一導電層27上的緩衝層28、形成在緩衝層28中的溝槽T、沿著溝槽T的內表面形成的第一源極層S1、形成在第一源極層S1中的第二源極層S2、層疊在緩衝層28上的第二導電層23、穿通第二導電層23且耦合到第一源極層S1的溝道層CH、以及圍繞溝道層CH和第一源極層S1的外表面的存儲層M。這裏，緩衝層28可以包括絕緣層。
第四狹縫SL4可以與溝槽T連接。在這個例子中，第一源極層S1和第二源極層S2可以形成在溝槽T中且可以不與緩衝層28接觸。第四狹縫SL4可以足夠深使得穿通溝槽T。在這種情況下，第二源極層S2可以穿通第一源極層S1和存儲層M，且接觸緩衝層28。
第二狹縫SL2和第七狹縫SL7可以足夠深使得暴露第一導電層27。在為了形成第二狹縫SL2和第七狹縫SL7而執行的蝕刻製程期間，第一導電層27可以用作蝕刻停止層。
作為參考，第一導電層27可以形成在週邊區域(未示出)以及單元區域CL中。形成在週邊區域中的第一導電層27可以是電晶體的閘極電極。例如，絕緣層21和第一導電層27可以順序地形成在包括單元區CL和週邊區的基板20上。隨後，可以蝕刻第一導電層27以形成第八狹縫SL8，且絕緣層29可以形成在第八狹縫 SL8中。結果，電晶體的閘極電極可以位於週邊區域中，而位於單元區中的第一導電層27可以被分成存儲塊MB的單元。第七狹縫SL7和第八狹縫SL8可以位於相鄰存儲塊MB之間的邊界處且可以彼此錯列。
圖2C是根據本發明第三實施例的半導體裝置的橫截面圖。此後，將省略對第三實施例中與第一實施例和第二實施例的內容相同的內容的描述。
如圖2C所示，根據本發明第三實施例的半導體裝置可以包括源極層S、層疊在源極層S上的導電層23、穿通導電層23且耦合到源極層S的溝道層CH、以及圍繞溝道層CH的外表面的存儲層M。
這裏，源極層S可以通過將雜質注入到基板20中來形成、或者可以包括獨立的導電層。另外，第二狹縫SL2、第四狹縫SL4和第七狹縫SL7可以足夠深使得暴露源極層S。
圖3A至8C是示出製造根據本發明第一實施例的半導體裝置的方法的佈局圖或橫截面圖。這裏，佈局圖示出了在I-I’或II-II’的高度處的橫截面視圖的佈局，橫截面圖示出了沿著佈局圖的線C-C’、D-D’和E-E’獲得的橫截面圖。
如圖3A和3B所示，可以在限定了單元區CL和接觸區CT1和CT2的基板30上形成絕緣層31。這裏，絕緣層31可以將第一源極層32與基板30電隔離，且包括氧化物層。
隨後，第一源極層32可以形成在絕緣層31 上，且第一源極層32可以被蝕刻以形成溝槽T。這裏，第一源極層32可以是摻有雜質的多晶矽層。例如，第一源極層32可以是摻有N型雜質或P型雜質的多晶矽層。
每個溝槽T可以限定在後續製程中形成第二源極層S2和第三源極層S3的區域。溝槽T可以位於每個存儲塊MB的單元區CL中。每個溝槽T可以包括島圖案、線圖案或它們的組合。在這個實施例中，溝槽T可以成形為梯狀，包括線溝槽和耦合前述線溝槽的島溝槽。
隨後，犧牲層33可以形成在溝槽T中。例如，每個犧牲層33可以是氮化矽層(SiN)或氮化鈦層(TiN)。
如圖4A至4C所示，至少一個第一材料層35和第二材料層34可以彼此交替地形成在第一源極層32之上。第一材料層35可以被配置成形成導電層，前述導電層被配置作為下選擇閘極。第二材料層34可以將層疊的導電層彼此分隔開。
第一材料層35和第二材料層34可以由其間具有高蝕刻選擇性的材料形成。例如，第一材料層35可以包括諸如多晶矽層的導電層，而第二材料層34可以包括諸如氧化物層的絕緣層。在另一個例子中，第一材料層35可以包括諸如摻雜多晶矽層或者摻雜非晶矽層的導電層。第二材料層34可以包括諸如非摻雜多晶矽層和非摻雜非晶矽層的犧牲層。在又一個例子中，第一材料層35可以包括諸如氮化物層的犧牲層，第二材料層可以 包括諸如氧化物層的絕緣層。
在這個實施例中，將參考第一材料層35包括犧牲層且第二材料層34包括絕緣層的情況進行描述。
隨後，可以蝕刻第一材料層35和第二材料層34以形成一個或多個第一狹縫SL1以及一個或多個第五狹縫SL5。第一狹縫SL1和第五狹縫SL5可以被絕緣層36填充。第一狹縫SL1和第五狹縫SL5可以足夠深使得暴露第一源極層32。另外，第一狹縫SL1可以形成在單元區CL中或接觸區CT1和CT2中，第五狹縫SL5可以形成在接觸區CT1和CT2中。
如圖5A至5C所示，第三材料層37和第四材料層36可以彼此交替地形成在第一材料層35和第二材料層34之上。這裏，第三材料層37可以由與第一材料層35相同的材料形成，而第四材料層36可以由與第三材料層37相同的材料形成。
隨後，第一至第四材料層34至37可以被蝕刻以形成溝道孔H，使得溝道孔H可以與溝槽T連接。溝道孔H可以從頂部到底部逐漸變細。溝道孔H可以排列成矩陣形式或錯列的圖案。為了說明，將四個溝道孔H繪製成位於同一橫截面中。與每個溝槽T耦合的溝道孔H的數目可以根據記憶體裝置的集成度而改變。
隨後，暴露在溝道孔H的底表面上的犧牲層33(見圖4B)可以被去除，並且存儲層38可以沿著溝槽T和溝道孔H的內表面來形成。存儲層38可以被形成為在其中存儲資料。每個存儲層38可以包括電荷阻擋 層、電荷儲存層和隧道絕緣層中的全部或部分。
隨後，可以在存儲層38上形成半導體層39。例如，半導體層39可以包括沒有摻雜雜質的多晶矽層。由於溝道孔H的寬度從頂部到底部減小，所以溝槽T和溝道孔H的連接部分可以在溝槽T被半導體層39完全填充之前被完全密封。因此，溝槽T中可以形成空的空間。另外，溝道孔H可以沒有被半導體層39完全填充，而是其中心部分可以保留為空。在這種情況下，絕緣層40可以大體形成在半導體層39的中心部分中。
隨後，第四狹縫SL4可以穿過每個溝槽T來形成。例如，第一至第四材料層34至37、存儲層38和半導體層39可以被蝕刻，並且第一源極層32可以隨後被蝕刻到預定深度，使得可以形成第四狹縫SL4。每個第四狹縫SL4可以大體位於溝槽T的中心處，且第四狹縫SL4的端部可以被加寬以大體形成I形。
作為參考，在形成第四狹縫SL4時，可以同時或基本同時地形成第六狹縫SL6。第六狹縫SL6可以位於每個存儲塊MB的接觸區CT1和CT2中。例如，每個第六狹縫SL6可以大體具有在一個方向延伸的線形、具有至少一個突出部分的線形、或U形。另外，當第一源極層32包括絕緣層時，第四狹縫SL4可以足夠深以便耦合到溝槽T(參見第二實施例)。
隨後，可以穿過第四狹縫SL4利用雜質對溝槽T中的半導體層39進行摻雜以形成第二源極層39B。例如，通過執行電漿摻雜製程利用N型雜質或P型雜質 對溝槽T內的半導體層39進行摻雜來形成第二源極層39B。在另一個例子中，通過在半導體層39上形成摻有雜質的氧化物層、並通過熱處理使包括在氧化物層中的雜質擴散到半導體層39中來形成第二源極層39B，然後可以去除氧化物層。以這種方式，半導體層39的形成在溝槽中的水平區域可以是第二源極層39B，半導體層39的穿通層疊層的垂直區域可以是溝道層39A。
如圖6A至6C所示，第三源極層41可以形成在第二源極層39B中和第四狹縫SL4的下部中。例如，沿著形成了第二源極層39B的溝槽T的內表面和第四狹縫SL4的內表面可以形成阻障層，隨後可以形成金屬層。隨後，可以去除形成在第一源極層32和第二源極層39B以外的區域中的阻障層和金屬層，以形成第三源極層41。阻障層可以是鈦(Ti)層和氮化鈦(TiN)層中的任意一種或其組合。金屬層可以包括鎢(W)層。另外，當蝕刻阻障層和金屬層時，如果形成在第四狹縫SL4的下部中的鎢層與形成在第二源極層39B中的鎢層斷開連接，則可以通過使用選擇性生長製程來生長鎢層而將斷開的鎢層再次連接在一起。
隨後，可以在第四狹縫SL4中形成絕緣層42。這裏，也可以利用絕緣層42來填充第六狹縫SL6。這裏，絕緣層42可以是使用高溫氧化(HTO)或高密度電漿(HDP)形成的氧化物層，或者是諸如旋塗電介質(SOD)層或聚矽氮烷層(PSZ)的氧化物層。
作為參考，如圖6A至6C所示，在形成第四 狹縫SL4之前，可以通過蝕刻第一至第四材料層34至37來將接觸區CT1和CT2圖案化成階梯狀。例如，接觸區CT1和CT2可以被圖案化成階梯狀，使得至少一對第一材料層35和第二材料層34或者至少一對第三材料層37和第四材料層36可以形成單級階梯。隨後，可以在整個被圖案化成階梯狀的形成物之上形成絕緣層45(見圖8C)。
將接觸區CT1和CT2圖案化成階梯狀的時間可以根據形成第四狹縫SL4和第六狹縫SL6的次序來改變。例如，當第四狹縫SL4和第六狹縫SL6同時形成時，接觸區CT1和CT2可以在形成第四狹縫SL4和第六狹縫SL6之前被圖案化成階梯狀。在另一個例子中，當第六狹縫SL6在形成第四狹縫SL4之後形成時，接觸區CT1和CT2可以在形成第六狹縫SL6之前被圖案化成階梯狀。
如圖7A至7C所示，第一至第四材料層34至37可以被蝕刻以形成第二狹縫SL2和第三狹縫SL3。第二狹縫SL2可以位於單元區CL中且與第一狹縫SL1連接。第三狹縫SL3可以位於接觸區CT1和CT2中，且與第一狹縫SL1連接。第二狹縫SL2和第三狹縫SL3可以穿通第一至第四材料層34至37且與第一狹縫SL1連接。
作為參考，當形成第二狹縫SL2和第三狹縫SL3時，還可以形成至少一個第七狹縫SL7使得第七狹縫SL7可以位於相鄰存儲塊MB之間的邊界處。這裏， 第七狹縫SL7可以足夠深使得穿通第一至第四材料層34至37。
隨後，可以蝕刻透過第二狹縫SL2、第三狹縫SL3和第七狹縫SL7而暴露的第一材料層35和第三材料層37，以形成第一凹陷區。由於在第一狹縫SL1、第四狹縫SL4和第五狹縫SL5被填充了絕緣層36和42的狀態下蝕刻掉第一材料層35和第三材料層37，所以可以防止留下的第二材料層34和第四材料層36向一側傾斜或坍塌。
隨後，可以在第一凹陷區中形成導電層43。作為參考，在形成導電層43之前，包括電荷阻擋層的存儲層可以進一步形成在第一凹陷區中。
隨後，可以在第二狹縫SL2、第三狹縫SL3和第七狹縫SL7中形成絕緣層44。這時，可以通過控制沉積條件來在第二狹縫SL2、第三狹縫SL3和第七狹縫SL7中形成空氣縫隙。
如圖8A至8C所示，可以形成第一接觸插塞CP1至第三接觸插塞CP3，使得第一接觸插塞CP1至第三接觸插塞CP3可以與導電層43耦合。另外，可以形成第四接觸插塞CP4，使得第四接觸插塞CP4可以穿過第四狹縫SL4而與第三源極層41耦合。
第一接觸插塞CP1可以穿通絕緣層45和36且與被配置作為下選擇閘極的導電層43耦合。第二接觸插塞CP2可以穿通絕緣層45和36且與被配置作為控制閘極的導電層43耦合。第三接觸插塞CP3可以穿通絕緣 層45和36且與被配置作為上選擇閘極的導電層43耦合。另外，第二接觸插塞CP2可以形成在第六狹縫SL6之間。第六狹縫SL6的形狀和位置可以確定形成第二接觸插塞CP2的位置。
結果，可以製作包括第一至第三源極層32、39B和41的半導體裝置。根據上述製程，可以先形成第一狹縫SL1和第五狹縫SL5，然後形成第四狹縫SL4和第六狹縫SL6，最後形成第二狹縫SL2、第三狹縫SL3和第七狹縫SL7。因此，可以通過使用自對準製程將被配置為下選擇閘極的第一材料層35圖案化成線形形狀。另外，由於被配置作為控制閘極和上選擇閘極的第三材料層37不包括第一狹縫SL1和第五狹縫SL5，第三材料層37可以被形成為連續層。換句話說，通過使用自對準製程，可以將層疊層形成為各種圖案。
上述製作製程可以根據第一至第四材料層34至37的類型而局部改變。
例如，第一材料層35和第三材料層37可以包括導電層，第二材料層34和第四材料層36可以包括層間絕緣層。在這個例子中，在形成第二狹縫SL2、第三狹縫SL3和第七狹縫SL7之後，可以進一步執行將暴露的第一材料層35和第三材料層37矽化的製程。可以省略形成第一凹陷區的製程。
在另一個例子中，第一材料層35和第三材料層37可以包括導電層，且第二材料層34和第四材料層36可以包括犧牲層。在這種情況下，代替形成第一凹陷 區，可以蝕刻透過第二狹縫SL2、第三狹縫SL3和第七狹縫SL7而暴露的第二材料層34和第四材料層36，以形成第二凹陷區。隨後，可以利用絕緣層44來填充第二凹陷區以及第二狹縫SL2、第三狹縫SL3和第七狹縫SL7。如上前述，在形成這些狹縫之後，可以進一步執行使透過狹縫暴露的第一材料層35和第三材料層37矽化的製程。
作為參考，在說明書中已經描述了製造根據第一實施例的半導體裝置的方法。然而，通過應用這種製造方法，可以製造根據本發明第二和第三實施例的半導體裝置。可以通過控制形成第四狹縫SL4的深度來製造根據第二實施例的半導體裝置。另外，通過省略形成溝槽T、犧牲層33、第四狹縫SL4和第二與第三源極層39B和41的製程，可以製造根據第三實施例的半導體裝置。當製造根據第三實施例的半導體裝置時，可以在形成第六狹縫SL6時進一步形成第四狹縫SL4，並且可以在第四狹縫SL4中形成絕緣層42。在這種情況下，第四狹縫SL4可以具有與第六狹縫SL6大體相同的深度。
圖9A是示出根據本發明實施例的半導體裝置的結構的佈局圖。下文中，省略對本實施例中與第一、第二和第三實施例相同的內容的描述。
如圖9A所示，根據本發明這些實施例的半導體裝置可以包括矽化物層SC，前述矽化物層SC通過將第四狹縫SL4和第六狹縫SL6周圍的導電層43的預定厚度矽化來形成。
例如，當第一材料層35和第三材料層37包括諸如多晶矽層的導電層、第二材料層34和第四材料層36包括諸如氧化物層的絕緣層時，透過狹縫SL1至SL7暴露的第一材料層35和第三材料層37可以被矽化以形成矽化物層SC。
在這些實施例中，已經參考暴露的第一和第三材料層35和37在形成第四狹縫SL4和第六狹縫SL6之後被矽化的情況進行了描述。可替選地，矽化製程也可以在形成第一狹縫SL1和第五狹縫SL5之後或者在形成第二狹縫SL2、第三狹縫SL3和第七狹縫SL7之後執行。
圖9B是示出根據本發明實施例的半導體裝置的結構的佈局圖。此後，省略對這些實施例中與之前實施例相同的內容的描述。
如圖9B所示，根據本發明這些實施例的半導體裝置可以包括在存儲塊MB周圍形成的第七狹縫SL7。例如，第七狹縫SL7可以大體為方形。在這種情況下，第七狹縫SL7可以與第三狹縫SL3和第五狹縫SL5連接。因此，下選擇閘極可以首先被第一至第三以及第七狹縫SL1至SL3以及SL7隔開，然後進一步被第四、第五和第七狹縫SL4、SL5和SL7分隔開，由此形成四個線圖案。
圖9C是示出根據本發明實施例的半導體裝置的結構的佈局圖。下文中，省略對這些實施例中與之前實施例相同的內容的描述。
如圖9C所示，根據本發明這些實施例的半導體裝置可以包括具有各種長度(未示出)的第六狹縫SL6。另外，第三狹縫SL3和第二狹縫SL2可以排列成直線結構或錯列結構。當根據這個實施例第三狹縫SL3和第二狹縫SL2相互錯列時，第一狹縫SL1可以是彎曲的，使得第二狹縫SL2和第三狹縫SL3相互連接。作為參考，第二狹縫SL2和第三狹縫SL3可以通過增加第一狹縫SL1的寬度而彼此連接。
圖10是示出根據本發明實施例的存儲系統的配置的視圖。
如圖10所示，根據本發明實施例的存儲系統100可以包括非揮發性記憶體裝置120和記憶體控制器110。
非揮發性記憶體裝置120可以具有根據上述佈局的結構。另外，非揮發性記憶體裝置120可以是包括多個快閃記憶體晶片的多晶片封裝。
記憶體控制器110可以被配置成控制非揮發性記憶體裝置120。記憶體控制器110可以包括SRAM 111、CPU 112、主機介面113、ECC 114和記憶體介面115。SRAM 111可以用作CPU 112的操作記憶體。CPU 112可以執行針對記憶體控制器110的資料交換的總體控制操作。主機介面113可以包括與存儲系統100耦合的主機的資料交換協定。另外，ECC 114可以檢測和糾正包括在從非揮發性記憶體裝置120讀取的資料中的錯誤。記憶體介面115可以與非揮發性記憶體裝置120接 合。記憶體控制器110還可以包括存儲用以與主機接合的代碼資料的ROM。
具有上述配置的存儲系統100可以是組合了記憶體裝置120和記憶體控制器110的固態硬碟(SSD)或存儲卡。例如，當存儲系統100是SSD時，記憶體控制器可以通過包括USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI和IDE的介面協定中的一個來與外部(例如主機)通信。
圖11是示出根據本發明實施例的計算系統的配置的框圖。
如圖11所示，根據本發明實施例的計算系統200可以包括電耦合至系統匯流排260的CPU 220、RAM 230、用戶介面240、數據機250和存儲系統210。另外，當計算系統200是行動式裝置時，可以進一步包括電池來為計算系統200提供操作電壓。計算系統200還可以包括應用晶片組、攝像機圖像處理器(CIS)和行動式DRAM。
如以上結合圖10所描述的那樣，存儲系統210可以包括非揮發性記憶體裝置212和記憶體控制器211。這樣，非揮發性記憶體裝置212可以具有根據上述佈局的結構。
根據本發明的實施例，可以使用自對準製程將相互層疊在頂部的第一導電層和第二導電層圖案化。
CT1‧‧‧接觸區
CH‧‧‧溝道層
CT2‧‧‧接觸區
MB‧‧‧存儲塊
CL‧‧‧單元區
SL1‧‧‧第一狹縫
SL2‧‧‧第二狹縫
SL3‧‧‧第三狹縫
SL4‧‧‧第四狹縫
SL5‧‧‧第五狹縫
SL6‧‧‧第六狹縫
SL7‧‧‧第七狹縫

Claims (20)

  1. 一種半導體裝置，包括：層疊在基板上的至少一個第一導電層，前述基板中限定了單元區和接觸區；穿通前述第一導電層的至少一個第一狹縫；層疊在前述第一導電層上的多個第二導電層；第二狹縫，前述第二狹縫穿通前述第一導電層和前述第二導電層，且與前述第一狹縫的一側連接；以及第三狹縫，前述第三狹縫穿通前述第一導電層和前述第二導電層，且與前述第一狹縫的另一側連接，其中該等第二導電層的每一者係可透過該第二狹縫和該第三狹縫之間的區域而連接。
  2. 如申請專利範圍第1項的半導體裝置，其中前述第二狹縫位於前述單元區中，前述第三狹縫位於前述接觸區中。
  3. 如申請專利範圍第1項的半導體裝置，其中前述第一導電層被前述第一狹縫至前述第三狹縫分成多個圖案。
  4. 如申請專利範圍第1項的半導體裝置，其中前述第二導電層中的每一者具有板形，前述板形包括由前述第二狹縫和前述第三狹縫形成的開口。
  5. 如申請專利範圍第1項的半導體裝置，還包括：形成在前述第一導電層之下的第一源極層；形成在前述第一源極層中的溝槽； 形成在前述溝槽中的第二源極層；溝道層，前述溝道層穿通前述第一導電層和前述第二導電層，且與前述第二源極層耦合；第四狹縫，前述第四狹縫位於前述溝道層之間且穿通前述溝槽；以及第三源極層，前述第三源極層形成在前述第二源極層中和前述第四狹縫的下部中，其中前述第三源極層穿通前述第二源極層且與前述第一源極層耦合。
  6. 如申請專利範圍第1項的半導體裝置，還包括：形成在前述第一導電層之下的絕緣層；形成在前述絕緣層中的溝槽；形成在前述溝槽中的第一源極層；形成在前述第一源極層中的第二源極層；溝道層，前述溝道層穿通前述第一導電層和前述第二導電層，且與前述第一源極層耦合；以及位於前述溝道層之間且與前述溝槽耦合的第四狹縫。
  7. 如申請專利範圍第5項的半導體裝置，還包括第五狹縫，前述第五狹縫穿通前述第一導電層、且與所述第四狹縫耦合，其中，所述第五狹縫位於前述接觸區中。
  8. 如申請專利範圍第7項的半導體裝置，其中所述第一導電層被所述第一狹縫至第五狹縫分成多個圖案。
  9. 如申請專利範圍第7項的半導體裝置，其中前述第二導電層中的每一者具有板形，所述板形包括由前述第二狹縫至所述第四狹縫形成的開口。
  10. 如申請專利範圍第7項的半導體裝置，還包括第六狹縫，所述第六狹縫與所述第五狹縫相交叉，且穿通前述第一導電層和前述第二導電層。
  11. 如申請專利範圍第10項的半導體裝置，其中所述第六狹縫具有各種尺寸。
  12. 如申請專利範圍第10項的半導體裝置，其中所述第六狹縫位於前述接觸區中。
  13. 如申請專利範圍第10項的半導體裝置，其中所述第六狹縫大體具有：在一個方向延伸的線形、具有至少一個突出部分的線形、或者U形。
  14. 如申請專利範圍第6項的半導體裝置，其中前述第四狹縫大體位於前述溝槽的中心。
  15. 如申請專利範圍第6項的半導體裝置，其中前述第四狹縫的端部被加寬，大體形成了I形。
  16. 如申請專利範圍第1項的半導體裝置，還包括第七狹縫，前述第七狹縫位於相鄰存儲塊之間的邊界處，且穿通前述第一導電層和前述第二導電層。
  17. 如申請專利範圍第16項的半導體裝置，其中前述第七狹縫中的每一者形成在前述存儲塊中的每一者的周圍，且與前述第三狹縫連接。
  18. 如申請專利範圍第1項的半導體裝置，其中前述第一導電層是下選擇閘極，前述第二導電層中的至少一個最上方的第二導電層是上選擇閘極，且其餘的第二導電層是控制閘極。
  19. 如申請專利範圍第1項的半導體裝置，其中前述第二 狹縫和前述第三狹縫被排列成直線或者被排列成錯列結構。
  20. 如申請專利範圍第1項的半導體裝置，其中前述第一狹縫具有彎曲的線形。
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