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TWI609481B - 單次可程式記憶體單元及編程記憶體陣列的方法 - Google Patents

單次可程式記憶體單元及編程記憶體陣列的方法 Download PDF

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TWI609481B
TWI609481B TW105123187A TW105123187A TWI609481B TW I609481 B TWI609481 B TW I609481B TW 105123187 A TW105123187 A TW 105123187A TW 105123187 A TW105123187 A TW 105123187A TW I609481 B TWI609481 B TW I609481B
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吳孟益
翁偉哲
陳信銘
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力旺電子股份有限公司
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Description

單次可程式記憶體單元及編程記憶體陣列的方法
本發明係相關於一種單次可程式記憶體單元，尤指一種可以降低漏電流的單次可程式記憶體單元。
非揮發性記憶體是一種可以在沒有電源供應的情況下儲存資訊的記憶體。非揮發性記憶體可為磁性記憶裝置、光碟片、快閃式記憶體及其他半導體式記憶體態樣。根據編程次數限制，非揮發性記憶體可以分為多次可程式(multi-time programmable, MTP)記憶體及單次可程式(one-time programmable, OTP)記憶體。如第1圖所示，習知單次可程式記憶體單元100包含一電晶體110及一反熔絲電晶體120。當要對單次可程式記憶體單元100進行編程時，反熔絲電晶體120會被擊穿而變成一金屬氧化半導體(metal oxide semiconductor, MOS)電容，以使得邏輯資料「1」被寫入單次可程式記憶體單元100中。
請一併參考第2圖及第3圖。第2圖是第1圖單次可程式記憶體單元被編程後的良好擊穿狀態的示意圖。第3圖是第1圖單次可程式記憶體單元被編程後的不良擊穿狀態的示意圖。如第2圖所示，當對應於反熔絲電晶體120閘極端 G的閘極氧化層Ox是在靠近反熔絲電晶體120源極端 S的位置被擊穿時，閘極端 G和源極端S之間的漏電流會較小。如第3圖所示，當對應於反熔絲電晶體120閘極端 G的閘極氧化層Ox是在靠近反熔絲電晶體120通道區域的位置被擊穿時，閘極端 G和源極端S之間的漏電流會較大，因為會有更多電流經由通道區域洩漏。
然而，在先前技術中，閘極氧化層Ox擊穿的位置很難被控制，因此習知單次可程式記憶體單元100有可能會因漏電流引起的電力不足導致運作不正常或有較慢的反應速度。
本發明一實施例描述一種單次可程式記憶體單元，包含基層結構、選擇性閘極電晶體、跟隨性閘極電晶體及反熔絲變容器。選擇性閘極電晶體形成於基層結構上，選擇性閘極電晶體包含第一閘極端、第一汲極端及第一源極端。跟隨性閘極電晶體形成於基層結構上，跟隨性閘極電晶體包含第二閘極端、第二汲極端及第二源極端，第二源極端耦接於第一汲極端。反熔絲變容器形成於基層結構上，反熔絲變容器包含第三閘極端、第三汲極端及第三源極端，第三源極端耦接於第二汲極端。
本發明另一實施例描述一種單次可程式記憶體單元，包含基層結構、選擇性閘極電晶體、跟隨性閘極電晶體及反熔絲變容器。選擇性閘極電晶體形成於基層結構上，選擇性閘極電晶體包含第一閘極端、第一汲極端及第一源極端。跟隨性閘極電晶體形成於基層結構上，跟隨性閘極電晶體包含第二閘極端、第二汲極端及第二源極端，第二源極端耦接於第一汲極端。反熔絲變容器形成於基層結構上，反熔絲變容器包含第三閘極端及第三源極端，第三源極端耦接於第二汲極端。第三閘極端的一部份形成於淺溝槽隔離區的上方。
本發明另一實施例描述一種單次可程式記憶體單元，包含基層結構、淺溝槽隔離區、選擇性閘極電晶體、跟隨性閘極電晶體、反熔絲變容器及虛擬電晶體。淺溝槽隔離區鄰接於基層結構。選擇性閘極電晶體形成於基層結構上，選擇性閘極電晶體包含第一閘極端、第一汲極端及第一源極端。跟隨性閘極電晶體形成於基層結構上，跟隨性閘極電晶體包含第二閘極端、第二汲極端及第二源極端，第二源極端耦接於第一汲極端。反熔絲變容器形成於基層結構上，反熔絲變容器包含第三閘極端、第三汲極端及第三源極端，第三源極端耦接於第二汲極端。虛擬電晶體部分形成於基層結構上，虛擬電晶體包含第四閘極端及第四源極端，第四源極端耦接於第三汲極端，第四閘極端的一部份形成於淺溝槽隔離區的上方。
請一併參考第4圖及第5圖。第4圖是本發明單次可程式記憶體單元的等效電路圖。第5圖是本發明單次可程式記憶體單元之第一實施例的結構示意圖。如圖所示，本發明單次可程式記憶體單元200包含一選擇性閘極電晶體210、一跟隨性閘極電晶體220及一反熔絲變容器230。
選擇性閘極電晶體210具有一第一閘極端G1，一第一汲極端D1，一第一源極端S1，以及兩第一源/汲極延伸區域E1分別耦接於第一汲極端D1及第一源極端S1。跟隨性閘極電晶體220具有一第二閘極端G2，一第二汲極端D2，一第二源極端S2耦接於第一汲極端D1，以及兩第二源/汲極延伸區域E2分別耦接於第二汲極端D2及第二源極端S2。反熔絲變容器230可以是一金屬氧化半導體(metal oxide semiconductor, MOS)變容器(varactor)。反熔絲變容器230具有一第三閘極端G3，一第三汲極端D3，一第三源極端S3耦接於第二汲極端D2，以及一第三源/汲極延伸區域E3耦接於第三汲極端D3及第三源極端S3，用以於第三汲極端D3及第三源極端S3之間形成短路。
依據上述配置，由於第三閘極端G3是形成於第三源/汲極延伸區域E3的正上方，且第三閘極端G3的水平邊界是在第三源/汲極延伸區域E3的水平邊界內，故反熔絲變容器230不具有通道。因此當要編程單次可程式記憶體單元200時，可以確保反熔絲變容器230的閘極氧化層Ox3被擊穿在第三源/汲極延伸區域E3的上方，以避免電流經由通道區域洩漏。藉此，本發明單次可程式記憶體單元200可以減少漏電流，以避免有缺陷單元或運作不正常的問題。再者，串接的跟隨性閘極電晶體220可以在禁止編程狀態下減少接面漏電流。
另外，每一第一源/汲極延伸區域E1具有一第一深度，且每一第二及第三源/汲極延伸區域E2、E3具有一第二深度，第二深度較第一深度深。舉例來說，第一源/汲極延伸區域E1可以是應用於核心元件(core device)的源/汲極延伸區域，而第二及第三源/汲極延伸區域E2、E3可以是應用於輸出入元件(input/output device)的源/汲極延伸區域，如此可以避免跟隨性閘極電晶體220的PN接面崩潰。再者，第二源/汲極延伸區域E2可以是不對稱的，例如耦接於第二汲極端D2之第二源/汲極延伸區域E2較耦接於第二源極端S2之第二源/汲極延伸區域E2深。舉例來說，耦接於第二源極端S2之第二源/汲極延伸區域E2的深度是適合於核心元件，而耦接於第二汲極端D2之第二源/汲極延伸區域E2的深度是適合於輸出入元件。另外，第一至第三閘極端G1-G3的閘極氧化層Ox1-Ox3是應用於核心元件的閘極氧化層，因此第一至第三閘極端G1-G3的閘極氧化層Ox1-Ox3較輸出入元件的閘極氧化層更薄。
請參考第6圖，第6圖是本發明單次可程式記憶體單元之第二實施例的結構示意圖。單次可程式記憶體單元200A的大部分特徵是相同於第5圖中單次可程式記憶體單元200的特徵。如第6圖所示，相異於第5圖整個單次可程式記憶體單元200形成於P型井上，第6圖的單次可程式記憶體單元200A的選擇性閘極電晶體210和跟隨性閘極電晶體220是形成於P型井上，而反熔絲變容器230是形成於N型井上。另外，在第6圖的實施例中，第三源/汲極延伸區域E3不是必要的，也就是說，第三源/汲極延伸區域E3可以存在，或被移除且被N型井取代。
請參考第7圖，第7圖是本發明單次可程式記憶體單元之第三實施例的結構示意圖。單次可程式記憶體單元200B的大部分特徵是相同於第6圖中單次可程式記憶體單元200A的特徵。如第7圖所示，相異於第6圖單次可程式記憶體單元200A的閘極氧化層Ox1-Ox3具有相同的厚度，第7圖的單次可程式記憶體單元200B的選擇性閘極電晶體210和跟隨性閘極電晶體220的閘極氧化層Ox1、Ox2的厚度較厚，而反熔絲變容器230的閘極氧化層Ox3的厚度較薄。舉例來說，單次可程式記憶體單元200B的選擇性閘極電晶體210和跟隨性閘極電晶體220的閘極氧化層Ox1、Ox2可以是應用於輸出入元件的閘極氧化層，而反熔絲變容器230的閘極氧化層Ox3可以是應用於核心元件的閘極氧化層。另外，第一源/汲極延伸區域E1可以和第二及第三源/汲極延伸區域E2、E3一樣深，也就是說，第一源/汲極延伸區域E1亦可以是應用於輸出入元件的源/汲極延伸區域。
請參考第8圖，第8圖是本發明單次可程式記憶體單元之第四實施例的結構示意圖。第8圖的選擇性閘極電晶體210和跟隨性閘極電晶體220是相同於第5圖的選擇性閘極電晶體210和跟隨性閘極電晶體220。如第8圖所示，相異於第5圖的反熔絲變容器230，第8圖的反熔絲變容器230’的汲極端是被淺溝槽隔離(shallow trench isolation)區STI取代，以使第三閘極端G3之一部分是形成於淺溝槽隔離區STI的正上方，而第三閘極端G3之其餘部分是形成於第三源/汲極延伸區域E3的正上方。依據上述配置，反熔絲變容器230’不具有通道，因此，當要編程單次可程式記憶體單元200C時，可以確保反熔絲變容器230’的閘極氧化層Ox3被擊穿在第三源/汲極延伸區域E3的上方(亦即靠近第三源極端S3)，以避免電流經由通道區域洩漏。
請參考第9圖，第9圖是本發明單次可程式記憶體單元之第五實施例的結構示意圖。單次可程式記憶體單元200D的大部分特徵是相同於第8圖中單次可程式記憶體單元200C的特徵。如第9圖所示，相異於第8圖整個單次可程式記憶體單元200C形成於P型井上，第9圖的單次可程式記憶體單元200D的選擇性閘極電晶體210和跟隨性閘極電晶體220是形成於P型井上，而反熔絲變容器230’是形成於N型井上。另外，在第9圖的實施例中，第三源/汲極延伸區域E3不是必要的，也就是說，第三源/汲極延伸區域E3可以存在，或被移除且被N型井取代。
請參考第10圖，第10圖是本發明單次可程式記憶體單元之第六實施例的結構示意圖。單次可程式記憶體單元200E的大部分特徵是相同於第9圖中單次可程式記憶體單元200D的特徵。如第10圖所示，相異於第9圖單次可程式記憶體單元200D的閘極氧化層Ox1-Ox3具有相同的厚度，第10圖的單次可程式記憶體單元200E的選擇性閘極電晶體210和跟隨性閘極電晶體220的閘極氧化層Ox1、Ox2的厚度較厚，而反熔絲變容器230’的閘極氧化層Ox3的厚度較薄。舉例來說，單次可程式記憶體單元200E的選擇性閘極電晶體210和跟隨性閘極電晶體220的閘極氧化層Ox1、Ox2可以是應用於輸出入元件的閘極氧化層，而反熔絲變容器230’的閘極氧化層Ox3可以是應用於核心元件的閘極氧化層。另外，第一源/汲極延伸區域E1可以和第二及第三源/汲極延伸區域E2、E3一樣深，也就是說，第一源/汲極延伸區域E1亦可以是應用於輸出入元件的源/汲極延伸區域。
在上述實施例中，第一汲極端D1和第二源極端S2是整合成單一端點，且第二汲極端D2和第三源極端S3也是整合成單一端點。但是在本發明其他實施例中，第一汲極端D1、第二源極端S2、第二汲極端D2和第三源極端S3可彼此分開而各自形成獨立端點。
請參考第11圖，第11圖是本發明編程包含複數個單次可程式記憶體單元之記憶體陣列的方法。如第11圖所示，當要編程包含複數個單次可程式記憶體單元200、200’的記憶體陣列300時，第一電壓V1(例如1.2V)被提供至被選擇列上複數個單次可程式記憶體單元的第一閘極端，第二電壓V2(例如4V)被提供至記憶體陣列300的全部第二閘極端，且第三電壓V3(例如6V)被提供至被選擇的可程式記憶體單元200’的第三閘極端。另外，接地電壓Vg(例如0V)經由位元線BL被提供至被選擇行上複數個單次可程式記憶體單元的第一源極端。
依據上述配置，被選擇的單次可程式記憶體單元200’的反熔絲變容器230’可以被第三電壓V3擊穿以形成電阻，進而讓邏輯資料「1」寫入位於被選擇列及被選擇行的單次可程式記憶體單元200’中。另一方面，當要將邏輯資料「0」寫入位於被選擇列及被選擇行的單次可程式記憶體單元200’中時，被選擇的單次可程式記憶體單元200’的第三閘極端的電壓可以設為0V。
另外，在第11圖中，對於在未被選擇列及被選擇行上未被選擇的的單次可程式記憶體單元200，接地電壓Vg被提供至第一閘極端及第三閘極端；對於在被選擇列及未被選擇行上未被選擇的的單次可程式記憶體單元200，第一電壓V1被提供至第一源極端；而對於在未被選擇列及未被選擇行上未被選擇的的單次可程式記憶體單元200，接地電壓Vg被提供至第一閘極端及第三閘極端，且第一電壓V1被提供至第一源極端。因此在未被選擇列及/或未被選擇行上未被選擇的的單次可程式記憶體單元200可以被設定在一禁止編程狀態中。
請參考第12圖，第12圖是本發明讀取包含複數個單次可程式記憶體單元之記憶體陣列的方法。如第12圖所示，當要從記憶體陣列300讀取資料時，第一電壓V1(例如1.2V)被提供一至被選擇列上複數個單次可程式記憶體單元的第一閘極端及第三閘極端，第一電壓V1也被提供至記憶體陣列300的全部第二閘極端。另外，一接地電壓Vg(例如0V)經由一位元線BL被提供至一被選擇行上複數個單次可程式記憶體單元的第一源極端。
依據上述配置，儲存於位在被在被選擇列及被選擇行上被選擇的的單次可程式記憶體單元200’中的資料，可以經由耦接至被選擇行上第一源極端的位元線BL被讀取出來。
另外，在第12圖中，對於在未被選擇列及被選擇行上未被選擇的的單次可程式記憶體單元200，接地電壓Vg被提供至第一閘極端及第三閘極端；對於在被選擇列及未被選擇行上未被選擇的的單次可程式記憶體單元200，第一電壓V1被提供至第一源極端；而對於在未被選擇列及未被選擇行上未被選擇的的單次可程式記憶體單元200，接地電壓Vg被提供至第一閘極端及第三閘極端，且第一電壓V1被提供至第一源極端。因此在未被選擇列及/或未被選擇行上未被選擇的的單次可程式記憶體單元200可以被設定在一禁止讀取狀態中。
在第12圖的實施例中，單次可程式記憶體單元200、200’的選擇性閘極電晶體及跟隨性閘極電晶體是具有應用於核心元件的閘極氧化層，然而，第12圖的單次可程式記憶體單元200、200’ 的選擇性閘極電晶體及跟隨性閘極電晶體亦可以具有應用於輸出入元件的閘極氧化層，藉此，第一電壓V1可以設定在更高的電壓(例如2.5V)。
由於單次可程式記憶體單元200的反熔絲變容器230不具有通道，包含本發明單次可程式記憶體單元的記憶體陣列可以根據相異於第12圖實施例的偏壓條件執行反向讀取操作。舉例來說，請參考第13圖，第13圖是本發明另一讀取包含複數個單次可程式記憶體單元之記憶體陣列的方法。如第13圖所示，當要從記憶體陣列300讀取資料時，第一電壓V1(例如1.2V)被提供至被選擇列上複數個單次可程式記憶體單元的第一閘極端，第一電壓V1也被提供至記憶體陣列300的全部第二閘極端，且一接地電壓(例如0V) 被提供至記憶體陣列300的全部第三閘極端。另外，第一電壓V1亦經由位元線BL被提供至被選擇行上複數個單次可程式記憶體單元的第一源極端。提供至被選擇的單次可程式記憶體單元200’的第三閘極端的接地電壓是作為反向讀取電壓使用。反向讀取電壓並不一定是設在接地位準，反向讀取電壓亦可以設在低於第一電壓V1的其他電壓位準。
依據上述配置，儲存於位在被在被選擇列及被選擇行上被選擇的的單次可程式記憶體單元200’中的資料，可以經由耦接至被選擇列上第三閘極端的訊號線SL被讀取出來。第13圖中被選擇的的單次可程式記憶體單元的讀取方向是相反於第12圖中被選擇的的單次可程式記憶體單元的讀取方向。因此，被選擇的的單次可程式記憶體單元200’ 可以順利地執行正向讀取操作(如第12圖的實施例)以及反向讀取操作(如第13圖的實施例)，因為反熔絲變容器230可以確保是在第三源/汲極延伸區域上被擊穿。
另外，在第13圖中，對於在未被選擇列及被選擇行上未被選擇的的單次可程式記憶體單元200，接地電壓Vg被提供至第一閘極端；對於在被選擇列及未被選擇行上未被選擇的的單次可程式記憶體單元200，接地電壓Vg被提供至第一源極端；而對於在未被選擇列及未被選擇行上未被選擇的的單次可程式記憶體單元200，接地電壓Vg被提供至第一閘極端及第一源極端。因此在未被選擇列及/或未被選擇行上未被選擇的的單次可程式記憶體單元200可以被設定在一禁止讀取狀態中。
在第11圖至第13圖的實施例中，單次可程式記憶體單元是以第5圖中的單次可程式記憶體單元200為範例，然而，第11圖至第13圖的單次可程式記憶體單元亦可以被第6至10圖中的單次可程式記憶體單元200A-200E取代。第11圖至第13圖中的電壓範圍是應用於40奈米製程的記憶體陣列，但本發明實施例中的電壓範圍並不限定於上述電壓範圍。在本發明其他實施例中，電壓範圍可以根據製程尺寸作調整。
相較於先前技術，本發明於上述實施例中的單次可程式記憶體單元可以利用金屬氧化半導體變容器儲存資料以減少漏電流，進而避免單次可程式記憶體單元有缺陷單元或運作不正常的問題。並且，在本發明中，跟隨性閘極電晶體亦提供獨特的優點。舉例來說，在編程操作中，第二閘極端的偏壓較第一閘極端高，上述配置可形成分壓之串接電晶體，可以在第三閘極端之反熔絲變容器被擊穿時，避免高電壓對第一及第二閘極造成損壞。另外，耦接於第二汲極端之第二源/汲極延伸區域採用更深之深度，上述配置可以改善跟隨性閘極電晶體在汲極端的PN接面崩潰特性。另一方面，本發明單次可程式記憶體單元可以進行正向讀取操作以及反向讀取操作，以改善讀取操作之效率。為了描述更為完整，以下將提供各種其它的實施例以描述本發明的單次可程式記憶體單元。
在接下來的實施例中，單次可程式記憶體單元中的電晶體可用鰭式場效電晶體(Fin Field-Effect Transistor，FinFET)的製程形成。於鰭式場效電晶體的閘極形成於基層結構(Substrate Structure)之上。基層結構可為具有P型井的矽基層結構，具有N型井的矽基層結構，或具有於P型矽基層中的N型深井結構等等。並且，單次可程式記憶體單元中的電晶體之所有的汲極端及源極端是使用外延式矽化磷(Epitaxial Silicon Phosphorous )製程或碳化矽(Silicon Carbide)製程，以抬升的方式而形成。
第14圖是本發明單次可程式記憶體單元400之第七實施例的結構示意圖。如第14圖所示，單次可程式記憶體單元400包含選擇性閘極電晶體310、跟隨性閘極電晶體320及反熔絲變容器330。而選擇性閘極電晶體310、跟隨性閘極電晶體320以及反熔絲變容器330均形成於基層結構F-sub之上。
選擇性閘極電晶體310包含第一閘極端G1，第一汲極端D1及第一源極端S1。跟隨性閘極電晶體320包含第二閘極端G2，第二汲極端D2及第二源極端S2，第二源極端S2耦接於第一汲極端D1。反熔絲變容器330可以是金屬氧化半導體(metal oxide semiconductor, MOS)變容器(varactor)，包含第三閘極端G3，第三汲極端D3及第三源極端S3，第三源極端S3耦接於第二汲極端D2。在本實施例中，選擇性閘極電晶體310、跟隨性閘極電晶體320以及反熔絲變容器330的汲極端與源極端之間並無形成源/汲極延伸區域。
第一閘極端G1、第二閘極端G2以及第三閘極端G3可以分別以U型的形狀，形成於基層結構F-sub的單側。如第14圖所示，第一閘極端G1是形成於第一閘極氧化層Ox1上，第二閘極端G2是形成於第二閘極氧化層Ox2上，第三閘極端G3是形成於第三閘極氧化層Ox3上。第一閘極氧化層Ox1，第二閘極氧化層Ox2及第三閘極氧化層Ox3係具有相同的厚度。
雖然選擇性閘極電晶體310、跟隨性閘極電晶體320以及反熔絲變容器330的汲極端與源極端之間並無形成源/汲極延伸區域，當單次可程式記憶體單元400執行編程程序時，於反熔絲變容器330對應的第三閘極氧化層Ox3可被擊穿，並降低通過通道的漏電流。原因為單次可程式記憶體單元400的電晶體係依據鰭式場效電晶體(FinFET)的製程而形成。因此，本發明的單次可程式記憶體單元400具有降低漏電流的功能。換句話說，傳統可程式記憶體單元之運作不正常或有較慢反應速度的問題，在本發明之單次可程式記憶體單元400中都可被預防或是緩和。並且，串接在後的跟隨性閘極電晶體320可以在禁止編程狀態下也可以減少接面漏電流。
第15圖是本發明單次可程式記憶體單元400A之第八實施例的結構示意圖。單次可程式記憶體單元400A包含選擇性閘極電晶體310、跟隨性閘極電晶體320及反熔絲變容器330。而選擇性閘極電晶體310、跟隨性閘極電晶體320以及反熔絲變容器330均形成於基層結構F-sub之上。
選擇性閘極電晶體310包含第一閘極端G1，第一汲極端D1及第一源極端S1。跟隨性閘極電晶體320包含第二閘極端G2，第二汲極端D2及第二源極端S2，第二源極端S2耦接於第一汲極端D1。反熔絲變容器330可以是金屬氧化半導體變容器，包含第三閘極端G3，第三汲極端D3及第三源極端S3，第三源極端S3耦接於第二汲極端D2。第三源/汲極延伸區域E3耦接於第三汲極端D3及第三源極端S3，用以將第三汲極端D3及第三源極端S3之間形成短路。在本實施例中，選擇性閘極電晶體310及跟隨性閘極電晶體320的汲極端與源極端之間並無形成源/汲極延伸區域。
由於第三源/汲極延伸區域E3會被植入基層結構F-sub之中，因此第一閘極端G1、第二閘極端G2以及第三閘極端G3也可以分別以U型的形狀，形成於基層結構F-sub的單側。如第15圖所示，第一閘極端G1是形成於第一閘極氧化層Ox1上，第二閘極端G2是形成於第二閘極氧化層Ox2上，第三閘極端G3是形成於第三閘極氧化層Ox3上。第一閘極氧化層Ox1，第二閘極氧化層Ox2及第三閘極氧化層Ox3係具有相同的厚度。此外，雖然第三源/汲極延伸區域E3耦接於第三汲極端D3及第三源極端S3，本發明的單次可程式記憶體單元之架構並不被第15圖侷限。舉例而言，在其它實施例中，選擇性閘極電晶體310及跟隨性閘極電晶體320的汲極端及/或源極端之間可被至少一個源/汲極延伸區域耦接。
第16圖是本發明單次可程式記憶體單元400B之第九實施例的結構示意圖。單次可程式記憶體單元400B包含選擇性閘極電晶體310、跟隨性閘極電晶體320及反熔絲變容器330。而選擇性閘極電晶體310、跟隨性閘極電晶體320以及反熔絲變容器330均形成於基層結構F-sub之上。
選擇性閘極電晶體310包含第一閘極端G1，第一汲極端D1及第一源極端S1。兩個第一源/汲極延伸區域E1分別耦接於第一汲極端D1及第一源極端S1。跟隨性閘極電晶體320包含第二閘極端G2，第二汲極端D2及第二源極端S2，第二源極端S2耦接於第一汲極端D1。兩個第二源/汲極延伸區域E2分別耦接於第二汲極端D2以及第二源極端S2。反熔絲變容器330可以是金屬氧化半導體變容器，包含第三閘極端G3，第三汲極端D3及第三源極端S3，第三源極端S3耦接於第二汲極端D2。第三源/汲極延伸區域E3耦接於第三汲極端D3及第三源極端S3，用以將第三汲極端D3及第三源極端S3之間形成短路。
由於源/汲極延伸區域E1至E3會被植入基層結構F-sub之中，因此第一閘極端G1、第二閘極端G2以及第三閘極端G3也可以分別以U型的形狀，形成於基層結構F-sub的單側。如第16圖所示，第一閘極端G1是形成於第一閘極氧化層Ox1上，第二閘極端G2是形成於第二閘極氧化層Ox2上，第三閘極端G3是形成於第三閘極氧化層Ox3上。第一閘極氧化層Ox1，第二閘極氧化層Ox2及第三閘極氧化層Ox3係具有相同的厚度。
相比於第5圖之單次可程式記憶體單元200，單次可程式記憶體單元400、400A以及400B使用了比單次可程式記憶體單元200還要深的三個閘極端G1至G3。並且，基於鰭式場效電晶體(FinFET)之下的單次可程式記憶體單元400、400A或400B之三個閘極端G1至G3的厚度可為相同(依據鰭式場效電晶體的製程規格)。並且，至少一個源/汲極延伸區域的厚度及/或深度亦可依據鰭式場效電晶體之規格來設計，而基層結構F-sub可為具有P型井的矽基層結構。
第17圖是本發明單次可程式記憶體單元500之第十實施例的結構示意圖。單次可程式記憶體單元500包含選擇性閘極電晶體410、跟隨性閘極電晶體420及反熔絲變容器430。而選擇性閘極電晶體410及跟隨性閘極電晶體420均形成於基層結構F-sub之上，反熔絲變容器430部分形成於基層結構F-sub之上。
選擇性閘極電晶體410包含第一閘極端G1，第一汲極端D1及第一源極端S1。跟隨性閘極電晶體420包含第二閘極端G2，第二汲極端D2及第二源極端S2，第二源極端S2耦接於第一汲極端D1。反熔絲變容器430可以是金屬氧化半導體變容器，包含第三閘極端G3及第三源極端S3，第三源極端S3耦接於第二汲極端D2。反熔絲變容器430可省略汲極端。並且，第三閘極端G3的一部分形成於淺溝槽隔離(Shallow Trench Isolation)區STI之上，且第三閘極端G3的另一部分形成於基層結構F-sub之上。在本實施例中，選擇性閘極電晶體410及跟隨性閘極電晶體420的汲極端與源極端之間並無形成源/汲極延伸區域。並且，第三閘極端G3與淺溝槽隔離區STI之間亦無形成源/汲極延伸區域。
第一閘極端G1、第二閘極端G2以及第三閘極端G3可以分別以U型的形狀，形成於基層結構F-sub的單側。如第17圖所示，第一閘極端G1是形成於第一閘極氧化層Ox1上，第二閘極端G2是形成於第二閘極氧化層Ox2上，第三閘極端G3是形成於第三閘極氧化層Ox3上。第一閘極氧化層Ox1，第二閘極氧化層Ox2及第三閘極氧化層Ox3係具有相同的厚度。
根據以上的設計，反熔絲變容器430將不具備通道。因此，在單次可程式記憶體單元500執行編程程序時，反熔絲變容器430對應的第三閘極氧化層Ox3被擊穿的位置會保證靠近於第三源極端S3。原因為單次可程式記憶體單元500的電晶體係用鰭式場效電晶體(FinFET)的製程形成。因此，本發明的單次可程式記憶體單元500具有降低漏電流的功能。
第18圖是本發明單次可程式記憶體單元500A之第十一實施例的結構示意圖。單次可程式記憶體單元500A包含選擇性閘極電晶體410、跟隨性閘極電晶體420及反熔絲變容器430。而選擇性閘極電晶體410及跟隨性閘極電晶體420均形成於基層結構F-sub之上，反熔絲變容器430部分形成於基層結構F-sub之上。
選擇性閘極電晶體410包含第一閘極端G1，第一汲極端D1及第一源極端S1。跟隨性閘極電晶體420包含第二閘極端G2，第二汲極端D2及第二源極端S2，第二源極端S2耦接於第一汲極端D1。反熔絲變容器430可以是金屬氧化半導體變容器，包含第三閘極端G3及第三源極端S3，第三源極端S3耦接於第二汲極端D2。反熔絲變容器430可省略汲極端。並且，第三閘極端G3的一部分形成於淺溝槽隔離區STI之上。反熔絲變容器430可另包含第三源/汲極延伸區域E3，耦接於第三源極端S3及淺溝槽隔離區STI。換句話說，第三閘極端G3的另一部分會形成於第三源/汲極延伸區域E3的上方。在本實施例中，選擇性閘極電晶體410及跟隨性閘極電晶體420的汲極端與源極端之間並無形成源/汲極延伸區域。
由於第三源/汲極延伸區域E3會被植入基層結構F-sub之中，因此第一閘極端G1、第二閘極端G2以及第三閘極端G3也可以分別以U型的形狀，形成於基層結構F-sub的單側。如第18圖所示，第一閘極端G1是形成於第一閘極氧化層Ox1上，第二閘極端G2是形成於第二閘極氧化層Ox2上，第三閘極端G3是形成於第三閘極氧化層Ox3上。第一閘極氧化層Ox1，第二閘極氧化層Ox2及第三閘極氧化層Ox3係具有相同的厚度。此外，雖然第三源/汲極延伸區域E3耦接於第三源極端S3，本發明的單次可程式記憶體單元之架構並不被第18圖侷限。舉例而言，在其它實施例中，選擇性閘極電晶體410及跟隨性閘極電晶體420的汲極端及/或源極端之間可被至少一個源/汲極延伸區域耦接。
第19圖是本發明單次可程式記憶體單元500B之第十二實施例的結構示意圖。單次可程式記憶體單元500B包含選擇性閘極電晶體410、跟隨性閘極電晶體420及反熔絲變容器430。而選擇性閘極電晶體410及跟隨性閘極電晶體420均形成於基層結構F-sub之上，反熔絲變容器430部分形成於基層結構F-sub之上。
選擇性閘極電晶體410包含第一閘極端G1，第一汲極端D1及第一源極端S1。兩個第一源/汲極延伸區域E1分別耦接於第一汲極端D1及第一源極端S1。跟隨性閘極電晶體420包含第二閘極端G2，第二汲極端D2及第二源極端S2，第二源極端S2耦接於第一汲極端D1。兩個第二源/汲極延伸區域E2分別耦接於第二汲極端D2以及第二源極端S2。反熔絲變容器430可以是金屬氧化半導體變容器，包含第三閘極端G3及第三源極端S3，第三源極端S3耦接於第二汲極端D2。反熔絲變容器430可省略汲極端。並且，第三閘極端G3的一部分形成於淺溝槽隔離區STI之上。反熔絲變容器430可另包含第三源/汲極延伸區域E3，耦接於第三源極端S3及淺溝槽隔離區STI。換句話說，第三閘極端G3的另一部分會形成於第三源/汲極延伸區域E3的上方。
由於源/汲極延伸區域E1至E3會被植入基層結構F-sub之中，因此第一閘極端G1、第二閘極端G2以及第三閘極端G3也可以分別以U型的形狀，形成於基層結構F-sub的單側。如第19圖所示，第一閘極端G1是形成於第一閘極氧化層Ox1上，第二閘極端G2是形成於第二閘極氧化層Ox2上，第三閘極端G3是形成於第三閘極氧化層Ox3上。第一閘極氧化層Ox1，第二閘極氧化層Ox2及第三閘極氧化層Ox3係具有相同的厚度。
相比於第8圖之單次可程式記憶體單元200C，單次可程式記憶體單元500、500A以及500B使用了比單次可程式記憶體單元200C還要深的三個閘極端G1至G3。並且，基於鰭式場效電晶體(FinFET)之下的單次可程式記憶體單元500、500A或500B之三個閘極端G1至G3的厚度可為相同(依據鰭式場效電晶體的製程規格)。並且，至少一個源/汲極延伸區域的厚度及/或深度亦可依據鰭式場效電晶體之規格來設計，而基層結構F-sub可為具有P型井的矽基層結構。
第20圖是本發明單次可程式記憶體單元600之第十三實施例的結構示意圖。單次可程式記憶體單元600包含選擇性閘極電晶體510、跟隨性閘極電晶體520、反熔絲變容器530以及虛擬電晶體(Dummy Transistor)540。選擇性閘極電晶體510、跟隨性閘極電晶體520、反熔絲變容器530皆形成於基層結構上F-sub，而虛擬電晶體540部分形成於基層結構F-sub上。
選擇性閘極電晶體510包含第一閘極端G1，第一汲極端D1及第一源極端S1。跟隨性閘極電晶體520包含第二閘極端G2，第二汲極端D2及第二源極端S2，第二源極端S2耦接於第一汲極端D1。反熔絲變容器530可以是金屬氧化半導體變容器，包含第三閘極端G3、第三汲極端D3及第三源極端S3，第三源極端S3耦接於第二汲極端D2。虛擬電晶體540包含第四閘極端G4及第四源極端S4，第四源極端S4耦接於第三汲極端D3。虛擬電晶體540可省略汲極端。並且，第四閘極端G4的一部分形成於淺溝槽隔離區STI之上，第四閘極端G4的另一部分形成於基層結構F-sub之上。在本實施例中，選擇性閘極電晶體510、跟隨性閘極電晶體520以及反熔絲變容器530的汲極端與源極端之間並無形成源/汲極延伸區域。並且，第四源極端S4與淺溝槽隔離區STI之間並無形成源/汲極延伸區域。
第一閘極端G1、第二閘極端G2、第三閘極端G3及第四閘極端G4可以分別以U型的形狀，形成於基層結構F-sub的單側。如第20圖所示，第一閘極端G1是形成於第一閘極氧化層Ox1上，第二閘極端G2是形成於第二閘極氧化層Ox2上，第三閘極端G3是形成於第三閘極氧化層Ox3上，第四閘極端G4是形成於第四閘極氧化層Ox4上。第一閘極氧化層Ox1、第二閘極氧化層Ox2、第三閘極氧化層Ox3及第四閘極氧化層Ox4具有相同的厚度。
第21圖是本發明單次可程式記憶體單元600A之第十四實施例的結構示意圖。單次可程式記憶體單元600A包含選擇性閘極電晶體510、跟隨性閘極電晶體520、反熔絲變容器530以及虛擬電晶體540。選擇性閘極電晶體510、跟隨性閘極電晶體520、反熔絲變容器530皆形成於基層結構上F-sub，而虛擬電晶體540部分形成於基層結構F-sub上。
選擇性閘極電晶體510包含第一閘極端G1，第一汲極端D1及第一源極端S1。跟隨性閘極電晶體520包含第二閘極端G2，第二汲極端D2及第二源極端S2，第二源極端S2耦接於第一汲極端D1。反熔絲變容器530可以是金屬氧化半導體變容器，包含第三閘極端G3、第三汲極端D3及第三源極端S3，第三源極端S3耦接於第二汲極端D2。虛擬電晶體540包含第四閘極端G4及第四源極端S4，第四源極端S4耦接於第三汲極端D3。虛擬電晶體540可省略汲極端。並且，第四閘極端G4的一部分形成於淺溝槽隔離區STI之上。反熔絲變容器530可另包含第三源/汲極延伸區域E3，耦接於第三閘極端G3及第三汲極端D3。換言之，第三閘極端G3可形成於第三源/汲極延伸區域E3之上。虛擬電晶體540可另包含第四源/汲極延伸區域E4，耦接於第四源極端S4。第四源/汲極延伸區域E4可由第四源極端S4延伸至淺溝槽隔離區STI。第四源/汲極延伸區域E4也未必要由第四源極端S4延伸至淺溝槽隔離區STI。在本實施例中，選擇性閘極電晶體510以及跟隨性閘極電晶體520的汲極端與源極端之間並無形成源/汲極延伸區域。
由於第三源/汲極延伸區域E3以及第四源/汲極延伸區域E4會被植入基層結構F-sub之中，因此第一閘極端G1、第二閘極端G2、第三閘極端G3以及第四閘極端G4也可以分別以U型的形狀，形成於基層結構F-sub的單側。如第21圖所示，第一閘極端G1是形成於第一閘極氧化層Ox1上，第二閘極端G2是形成於第二閘極氧化層Ox2上，第三閘極端G3是形成於第三閘極氧化層Ox3上，第四閘極端G4是形成於第四閘極氧化層Ox4上。第一閘極氧化層Ox1，第二閘極氧化層Ox2、第三閘極氧化層Ox3及第四閘極氧化層Ox4係具有相同的厚度。並且，在本實施例中，第三源/汲極延伸區域E3耦接於第三源極端S3以及第三汲極端D3。第四源/汲極延伸區域E4耦接於第四源極端S4。並且，本發明的單次可程式記憶體單元之架構並不被第21圖侷限。舉例而言，在其它實施例中，選擇性閘極電晶體510及跟隨性閘極電晶體520的汲極端及/或源極端之間可被至少一個源/汲極延伸區域耦接。
第22圖是本發明單次可程式記憶體單元600B之第十五實施例的結構示意圖。單次可程式記憶體單元600B包含選擇性閘極電晶體510、跟隨性閘極電晶體520、反熔絲變容器530以及虛擬電晶體540。選擇性閘極電晶體510、跟隨性閘極電晶體520、反熔絲變容器530皆形成於基層結構上F-sub，而虛擬電晶體540部分形成於基層結構F-sub上。
選擇性閘極電晶體510包含第一閘極端G1，第一汲極端D1及第一源極端S1。兩個第一源/汲極延伸區域E1分別耦接於第一汲極端D1及第一源極端S1。跟隨性閘極電晶體520包含第二閘極端G2，第二汲極端D2及第二源極端S2，第二源極端S2耦接於第一汲極端D1。兩個第二源/汲極延伸區域E2分別耦接於第二汲極端D2及第二源極端S2。反熔絲變容器530可以是金屬氧化半導體變容器，包含第三閘極端G3、第三汲極端D3及第三源極端S3，第三源極端S3耦接於第二汲極端D2。虛擬電晶體540包含第四閘極端G4及第四源極端S4，第四源極端S4耦接於第三汲極端D3。虛擬電晶體540可省略汲極端。並且，第四閘極端G4的一部分形成於淺溝槽隔離區STI之上。反熔絲變容器530可另包含第三源/汲極延伸區域E3，耦接於第三源極端S3及第三汲極端D3，因此第三閘極端G3也可視為形成於第三源/汲極延伸區域E3的上方。虛擬電晶體540可另包含第四源/汲極延伸區域E4，耦接於第四源極端S4。第四源/汲極延伸區域E4可由第四源極端S4延伸至淺溝槽隔離區STI。第四源/汲極延伸區域E4也未必要由第四源極端S4延伸至淺溝槽隔離區STI。
由於源/汲極延伸區域E1至E4會被植入基層結構F-sub之中，因此第一閘極端G1、第二閘極端G2、第三閘極端G3以及第四閘極端G4也可以分別以U型的形狀，形成於基層結構F-sub的單側。如第22圖所示，第一閘極端G1是形成於第一閘極氧化層Ox1上，第二閘極端G2是形成於第二閘極氧化層Ox2上，第三閘極端G3是形成於第三閘極氧化層Ox3上，第四閘極端G4是形成於第四閘極氧化層Ox4上。第一閘極氧化層Ox1，第二閘極氧化層Ox2、第三閘極氧化層Ox3及第四閘極氧化層Ox4係具有相同的厚度。
相比於第5圖之單次可程式記憶體單元200，單次可程式記憶體單元600、600A以及600B引入了虛擬電晶體540。並且，單次可程式記憶體單元600、600A以及600B使用了比單次可程式記憶體單元200還要深的三個閘極端G1至G3。並且，基於鰭式場效電晶體(FinFET)之下的單次可程式記憶體單元600、600A或600B之三個閘極端G1至G3的厚度可為相同(依據鰭式場效電晶體的製程規格)。並且，至少一個源/汲極延伸區域的厚度及/或深度亦可依據鰭式場效電晶體之規格來設計，而基層結構F-sub可為具有P型井的矽基層結構。並且，虛擬電晶體540上的第四閘極端G4可被用於接收任何偏壓，也可以不接收偏壓而不會改變單次可程式記憶體單元600、600A或600B的效能。甚至，虛擬電晶體540上的第四閘極端G4也可以設置為浮接狀態的浮接點，而也不會有任何的效能損失。在本實施例中，虛擬電晶體540上的第四閘極端G4上任何硬體或是技術的修改都屬於本發明的範疇。
第23圖是本發明編程包含複數個單次可程式記憶體單元之記憶體陣列700的另一種方法的示意圖。記憶體陣列700可視為第14圖至第22圖的等效電路圖。為了描述簡化，記憶體陣列700係以第14圖之單次可程式記憶體單元400進行說明。在第23圖中，當要編程包含複數個單次可程式記憶體單元400、400’的記憶體陣列700時，第一電壓V1(例如0.8V(伏特))被提供至被選擇列上複數個單次可程式記憶體單元的第一閘極端，第二電壓V2(例如1.8V)被提供至記憶體陣列700的全部第二閘極端，且第三電壓V3(例如4.5V)被提供至被選擇的可程式記憶體單元400’的第三閘極端。另外，接地電壓Vg(例如0V)經由位元線BL被提供至被選擇行上複數個單次可程式記憶體單元的第一源極端。於此說明，第一電壓V1、第二電壓V2以及第三電壓V3可被分別設置於預定的電壓範圍內。舉例而言，第一電壓V1的電壓範圍可為0.6伏特至1.4伏特，第二電壓V2的電壓範圍可為1.2伏特至2.2伏特，第三電壓V3的電壓範圍可為3.5伏特至5伏特。
依據上述配置，對於在未被選擇列及被選擇行上之未被選擇的的單次可程式記憶體單元400而言，接地電壓Vg被提供至第一閘極端及第三閘極端。對於在被選擇列及未被選擇行上之未被選擇的的單次可程式記憶體單元400而言，第一電壓V1被提供至第一源極端。對於在未被選擇列及未被選擇行上之未被選擇的的單次可程式記憶體單元400而言，接地電壓Vg被提供至第一閘極端及第三閘極端，且第一電壓V1被提供至第一源極端。因此在未被選擇列及/或未被選擇行上之未被選擇的的單次可程式記憶體單元400而言，可被設定在禁止編程狀態。
在第23圖中，雖然記憶體陣列700的等效電路係使用第14圖之單次可程式記憶體單元400進行說明。然而，如前述提及，第23圖中記憶體陣列之等效電路也可以對應單次可程式記憶體單元400A、400B、500、500A、500B、600、600A以及600B之實施例。並且，第23圖中的第一電壓V1至第三電壓V3的電壓範圍可依據鰭式場效電晶體(FinFET)的製程標準而設定。換句話說，本發明記憶體陣列700所用之第一電壓V1至第三電壓V3的電壓範圍並不侷限於第23圖中之範圍，第一電壓V1至第三電壓V3的電壓範圍可以根據製程尺寸作調整。
綜上所述，本發明描述了各種不同架構的單次可程式記憶體單元。單次可程式記憶體單元引入了源/汲極延伸區域或是利用鰭式場效電晶體的製程，減低了漏電流的效應，避免單次可程式記憶體單元有缺陷單元或運作不正常的問題，進而改善讀取操作之效率。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100、200、200A、200B、200C 、200D、200E、400、400A、400B、500、500A、500B、600、600A、600B‧‧‧單次可程式記憶體單元
210、310、410、510‧‧‧選擇性閘極電晶體
220、320、420、520‧‧‧跟隨性閘極電晶體
330、430、530‧‧‧反熔絲變容器
540‧‧‧虛擬電晶體
Ox1‧‧‧第一閘極氧化層
Ox2‧‧‧第二閘極氧化層
Ox3‧‧‧第三閘極氧化層
Ox4‧‧‧第四閘極氧化層
G1‧‧‧第一閘極端
G2‧‧‧第二閘極端
G3‧‧‧第三閘極端
G4‧‧‧第四閘極端
S1‧‧‧第一源極端
S2‧‧‧第二源極端
S3‧‧‧第三源極端
S4‧‧‧第四源極端
D1‧‧‧第一汲極端
D2‧‧‧第二汲極端
D3‧‧‧第三汲極端
E3‧‧‧第三源/汲極延伸區域
E4‧‧‧第四源/汲極延伸區域
STI‧‧‧淺溝槽隔離區
F-Sub‧‧‧基層結構
110‧‧‧電晶體
120‧‧‧反熔絲電晶體
200’、400’‧‧‧被選擇的記憶體單元
BL‧‧‧位元線
SL‧‧‧訊號線
G‧‧‧閘極端
S‧‧‧源極端
D‧‧‧汲極端
E1‧‧‧第一源/汲極延伸區域
E2‧‧‧第二源/汲極延伸區域
Ox‧‧‧閘極氧化層
V1‧‧‧第一電壓
V2‧‧‧第二電壓
V3‧‧‧第三電壓
Vg‧‧‧接地電壓
300、700‧‧‧記憶體陣列
第1圖是習知單次可程式記憶體單元的等效電路圖。 第2圖是第1圖單次可程式記憶體單元被編程後的良好擊穿狀態的示意圖。 第3圖是第1圖單次可程式記憶體單元被編程後的不良擊穿狀態的示意圖。 第4圖是本發明單次可程式記憶體單元的等效電路圖。 第5圖是本發明單次可程式記憶體單元之第一實施例的結構示意圖。 第6圖是本發明單次可程式記憶體單元之第二實施例的結構示意圖。 第7圖是本發明單次可程式記憶體單元之第三實施例的結構示意圖。 第8圖是本發明單次可程式記憶體單元之第四實施例的結構示意圖。 第9圖是本發明單次可程式記憶體單元之第五實施例的結構示意圖。 第10圖是本發明單次可程式記憶體單元之第六實施例的結構示意圖。 第11圖是本發明編程包含複數個單次可程式記憶體單元之記憶體陣列的方法的示意圖。 第12圖是本發明讀取包含複數個單次可程式記憶體單元之記憶體陣列的方法。 第13圖是本發明另一讀取包含複數個單次可程式記憶體單元之記憶體陣列的方法的示意圖。 第14圖是本發明單次可程式記憶體單元之第七實施例的結構示意圖。 第15圖是本發明單次可程式記憶體單元之第八實施例的結構示意圖。 第16圖是本發明單次可程式記憶體單元之第九實施例的結構示意圖。 第17圖是本發明單次可程式記憶體單元之第十實施例的結構示意圖。 第18圖是本發明單次可程式記憶體單元之第十一實施例的結構示意圖。 第19圖是本發明單次可程式記憶體單元之第十二實施例的結構示意圖。 第20圖是本發明單次可程式記憶體單元之第十三實施例的結構示意圖。 第21圖是本發明單次可程式記憶體單元之第十四實施例的結構示意圖。 第22圖是本發明單次可程式記憶體單元之第十五實施例的結構示意圖。 第23圖是本發明編程包含複數個單次可程式記憶體單元之記憶體陣列的另一種方法的示意圖。
600A‧‧‧單次可程式記憶體單元
510‧‧‧選擇性閘極電晶體
520‧‧‧跟隨性閘極電晶體
530‧‧‧反熔絲變容器
540‧‧‧虛擬電晶體
Ox1‧‧‧第一閘極氧化層
Ox2‧‧‧第二閘極氧化層
Ox3‧‧‧第三閘極氧化層
Ox4‧‧‧第四閘極氧化層
G1‧‧‧第一閘極端
G2‧‧‧第二閘極端
G3‧‧‧第三閘極端
G4‧‧‧第四閘極端
S1‧‧‧第一源極端
S2‧‧‧第二源極端
S3‧‧‧第三源極端
S4‧‧‧第四源極端
D1‧‧‧第一汲極端
D2‧‧‧第二汲極端
D3‧‧‧第三汲極端
E3‧‧‧第三源/汲極延伸區域
E4‧‧‧第四源/汲極延伸區域
STI‧‧‧淺溝槽隔離區
F-Sub‧‧‧基層結構

Claims (9)

  1. 一種單次可程式記憶體單元，包含：一基層結構；一淺溝槽隔離(Shallow Trench Isolation)區，鄰接於該基層結構；一選擇性閘極電晶體，形成於該基層結構上，該選擇性閘極電晶體包含一第一閘極端，一第一汲極端及一第一源極端；一跟隨性閘極電晶體，形成於該基層結構上，該跟隨性閘極電晶體包含一第二閘極端，一第二汲極端及一第二源極端，該第二源極端耦接於該第一汲極端；一反熔絲變容器，形成於該基層結構上，該反熔絲變容器包含一第三閘極端，一第三汲極端及一第三源極端，該第三源極端耦接於該第二汲極端；及一虛擬電晶體(Dummy Transistor)，部分形成於該基層結構上，該虛擬電晶體包含一第四閘極端及一第四源極端，該第四源極端耦接於該第三汲極端；其中該第四閘極端的一部份形成於該淺溝槽隔離區的上方。
  2. 如請求項1所述之單次可程式記憶體單元，其中該基層結構為一P型井的矽基層結構，且所有的汲極端及源極端是使用一外延式矽化磷(Epitaxial Silicon Phosphorous)製程或一碳化矽(Silicon Carbide)製程而形成。
  3. 如請求項1所述之單次可程式記憶體單元，其中該第一閘極端是形成於一第一閘極氧化層上，該第二閘極端是形成於一第二閘極氧化層上，該第三閘極端是形成於一第三閘極氧化層上，該第一閘極氧化層，該第二閘極氧化層及該第三閘極氧化層係具有相同的一厚度。
  4. 如請求項1所述之單次可程式記憶體單元，其中該反熔絲變容器另包含一第三源/汲極延伸區域，耦接於該第三汲極端及該第三源極端，用以於該第三汲極端及該第三源極端之間形成短路，及該虛擬電晶體另包含一第四源/汲極延伸區域，耦接於該第四源極端。
  5. 如請求項4所述之單次可程式記憶體單元，其中該選擇性閘極電晶體另包含兩第一源/汲極延伸區域，分別耦接於該第一汲極端及該第一源極端，且該跟隨性閘極電晶體另包含兩第二源/汲極延伸區域，分別耦接於該第二汲極端及該第二源極端。
  6. 一種編程記憶體陣列的方法，包含：提供一記憶體陣列，該記憶體陣列包含複數個如請求項1、4或5所述之單次可程式記憶體單元；提供一第一電壓至一被選擇列上之複數個單次可程式記憶體單元的第一閘極端；提供一第二電壓至該記憶體陣列的全部第二閘極端；提供一第三電壓至該被選擇列上之該複數個單次可程式記憶體單元的第三閘極端；及提供一接地電壓至一被選擇行上之複數個單次可程式記憶體單元的第一源極端；其中該第三電壓是高於該第一電壓及該第二電壓，該第一至第三電壓是高於該接地電壓，該第一電壓的電壓範圍是在0.6伏特至1.4伏特之間，該第二電壓的電壓範圍是在1.2伏特至2.2伏特之間，及該第三電壓的電壓範圍是在3.5伏特至5伏特之間。
  7. 如請求項6所述之方法，另包含：提供該第一電壓至一未被選擇行上之複數個單次可程式記憶體單元的第一源極端。
  8. 如請求項6所述之方法，另包含：提供該接地電壓至一未被選擇列上之複數個單次可程式記憶體單元的第一閘極端；及提供該接地電壓至該未被選擇列上之複數個單次可程式記憶體單元的第三閘極端。
  9. 如請求項6所述之方法，另包含：提供該接地電壓至一未被選擇列上之複數個單次可程式記憶體單元的第一閘極端；提供該接地電壓至該未被選擇列上之複數個單次可程式記憶體單元的第三閘極端；及提供該第一電壓至一未被選擇行上之複數個單次可程式記憶體單元的第一源極端。
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