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TW201445674A - 單次可程式記憶體單元及編程和讀取包含該單次可程式記憶體單元的記憶體陣列的方法 - Google Patents

單次可程式記憶體單元及編程和讀取包含該單次可程式記憶體單元的記憶體陣列的方法 Download PDF

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TW201445674A
TW201445674A TW103116751A TW103116751A TW201445674A TW 201445674 A TW201445674 A TW 201445674A TW 103116751 A TW103116751 A TW 103116751A TW 103116751 A TW103116751 A TW 103116751A TW 201445674 A TW201445674 A TW 201445674A
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黃志豪
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力旺電子股份有限公司
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Abstract

單次可程式記憶體單元包含選擇性閘極電晶體，跟隨性閘極電晶體，以及反熔絲變容器。該選擇性閘極電晶體具有第一閘極端，第一汲極端，第一源極端，以及兩第一源/汲極延伸區域分別耦接於該第一汲極端及該第一源極端。該跟隨性閘極電晶體具有第二閘極端，第二汲極端，第二源極端耦接於該第一汲極端，以及兩第二源/汲極延伸區域分別耦接於該第二汲極端及該第二源極端。該反熔絲變容器具有第三閘極端，第三汲極端，第三源極端耦接於該第二汲極端，以及第三源/汲極延伸區域耦接於該第三汲極端及該第三源極端之間以形成短路。

Description

單次可程式記憶體單元及編程和讀取包含該單次可程式記憶 體單元的記憶體陣列的方法
本發明係相關於一種單次可程式記憶體單元，尤指一種可以降低漏電流的單次可程式記憶體單元。
非揮發性記憶體是一種可以在沒有電源供應的情況下儲存資訊的記憶體。非揮發性記憶體的例子包含磁性記憶裝置、光碟片、快閃式記憶體及其他半導體式記憶體態樣。根據編程次數限制，非揮發性記憶體可以分為多次可程式(multi-time programmable,MTP)記憶體及單次可程式(one-time programmable,OTP)記憶體。如第1圖所示，習知單次可程式記憶體單元100包含一電晶體110及一反熔絲電晶體120。當要對單次可程式記憶體單元100進行編程時，反熔絲電晶體120會被擊穿而變成一金屬氧化半導體(metal oxide semiconductor,MOS)電容，以使得邏輯資料「1」被寫入單次可程式記憶體單元100中。
請一併參考第2圖及第3圖。第2圖是第1圖單次可程式記憶體單元被編程後的良好擊穿狀態的示意圖。第3圖是第1圖單次可程式記憶體單元被編程後的不良擊穿狀態的示意圖。如第2圖所示，當對應於反熔絲電晶體120閘極端G的閘極氧化層Ox是在靠近反熔絲電晶體120源極端S的 位置被擊穿時，閘極端G和源極端S之間的漏電流會較小。如第3圖所示，當對應於反熔絲電晶體120閘極端G的閘極氧化層Ox是在靠近反熔絲電晶體120通道區域的位置被擊穿時，閘極端G和源極端S之間的漏電流會較大，因為會有更多電流經由通道區域洩漏。
然而，在先前技術中，閘極氧化層Ox擊穿的位置很難被控制， 因此習知單次可程式記憶體單元100有可能會因漏電流引起的電力不足導致運作不正常或有較慢的反應速度。
本發明之目的在於提供一種具可以降低漏電流的單次可程式記憶體單元，以解決先前技術的問題。
本發明提供一種單次可程式記憶體單元，該單次可程式記憶體單元包含一選擇性閘極電晶體，一跟隨性閘極電晶體，以及一反熔絲變容器。該選擇性閘極電晶體具有一第一閘極端，一第一汲極端，一第一源極端，以及兩第一源/汲極延伸區域分別耦接於該第一汲極端及該第一源極端。該跟隨性閘極電晶體具有一第二閘極端，一第二汲極端，一第二源極端耦接於該第一汲極端，以及兩第二源/汲極延伸區域分別耦接於該第二汲極端及該第二源極端。該反熔絲變容器具有一第三閘極端，一第三汲極端，一第三源極端耦接於該第二汲極端，以及一第三源/汲極延伸區域耦接於該第三汲極端及該第三源極端，用以於該第三汲極端及該第三源極端之間形成短路。
本發明另提供一種單次可程式記憶體單元，該單次可程式記憶體單元包含一選擇性閘極電晶體，一跟隨性閘極電晶體，以及一反熔絲變容器。該選擇性閘極電晶體具有一第一閘極端，一第一汲極端，一第一源極端，以及兩第一源/汲極延伸區域分別耦接於該第一汲極端及該第一源極端。該跟隨 性閘極電晶體具有一第二閘極端，一第二汲極端，一第二源極端耦接於該第一汲極端，以及兩第二源/汲極延伸區域分別耦接於該第二汲極端及該第二源極端。該反熔絲變容器具有一第三閘極端，一第三源極端耦接於該第二汲極端，以及一第三源/汲極延伸區域耦接於該第三源極端。其中該第三閘極端之一部分是形成於一淺溝槽隔離區的正上方，且該第三閘極端之其餘部分是形成於該第三源/汲極延伸區域的正上方。
100‧‧‧單次可程式記憶體單元
110‧‧‧電晶體
120‧‧‧反熔絲電晶體
200、200A、200B、200C、200D、200E‧‧‧單次可程式記憶體單元
200’‧‧‧被選擇的記憶體單元
210‧‧‧選擇性閘極電晶體
220‧‧‧跟隨性閘極電晶體
230‧‧‧反熔絲變容器
BL‧‧‧位元線
SL‧‧‧訊號線
G‧‧‧閘極端
G1‧‧‧第一閘極端
G2‧‧‧第二閘極端
G3‧‧‧第三閘極端
S‧‧‧源極端
S1‧‧‧第一源極端
S2‧‧‧第二源極端
S3‧‧‧第三源極端
D‧‧‧汲極端
D1‧‧‧第一汲極端
D2‧‧‧第二汲極端
D3‧‧‧第三汲極端
E1‧‧‧第一源/汲極延伸區域
E2‧‧‧第二源/汲極延伸區域
E3‧‧‧第三源/汲極延伸區域
Ox‧‧‧閘極氧化層
Ox1‧‧‧第一閘極氧化層
Ox2‧‧‧第二閘極氧化層
Ox3‧‧‧第三閘極氧化層
STI‧‧‧淺溝槽隔離區
V1‧‧‧第一電壓
V2‧‧‧第二電壓
V3‧‧‧第三電壓
Vg‧‧‧接地電壓
第1圖是習知單次可程式記憶體單元的等效電路圖。
第2圖是第1圖單次可程式記憶體單元被編程後的良好擊穿狀態的示意圖。
第3圖是第1圖單次可程式記憶體單元被編程後的不良擊穿狀態的示意圖。
第4圖是本發明單次可程式記憶體單元的等效電路圖。
第5圖是本發明單次可程式記憶體單元之第一實施例的結構示意圖。
第6圖是本發明單次可程式記憶體單元之第二實施例的結構示意圖。
第7圖是本發明單次可程式記憶體單元之第三實施例的結構示意圖。
第8圖是本發明單次可程式記憶體單元之第四實施例的結構示意圖。
第9圖是本發明單次可程式記憶體單元之第五實施例的結構示意圖。
第10圖是本發明單次可程式記憶體單元之第六實施例的結構示意圖。
第11圖是本發明編程包含複數個單次可程式記憶體單元之記憶體陣列的方法。
第12圖是本發明讀取包含複數個單次可程式記憶體單元之記憶體陣列的方法。
第13圖是本發明另一讀取包含複數個單次可程式記憶體單元之記憶體陣列的方法。
請一併參考第4圖及第5圖。第4圖是本發明單次可程式記憶體 單元的等效電路圖。第5圖是本發明單次可程式記憶體單元之第一實施例的結構示意圖。如圖所示，本發明單次可程式記憶體單元200包含一選擇性閘極電晶體210、一跟隨性閘極電晶體220及一反熔絲變容器230。
選擇性閘極電晶體210具有一第一閘極端G1，一第一汲極端D1， 一第一源極端S1，以及兩第一源/汲極延伸區域E1分別耦接於第一汲極端D1及第一源極端S1。跟隨性閘極電晶體220具有一第二閘極端G2，一第二汲極端D2，一第二源極端S2耦接於第一汲極端D1，以及兩第二源/汲極延伸區域E2分別耦接於第二汲極端D2及第二源極端S2。反熔絲變容器230可以是一金屬氧化半導體(metal oxide semiconductor,MOS)變容器(varactor)。反熔絲變容器230具有一第三閘極端G3，一第三汲極端D3，一第三源極端S3耦接於第二汲極端D2，以及一第三源/汲極延伸區域E3耦接於第三汲極端D3及第三源極端S3，用以於第三汲極端D3及第三源極端S3之間形成短路。
依據上述配置，由於第三閘極端G3是形成於第三源/汲極延伸區 域E3的正上方，且第三閘極端G3的水平邊界是在第三源/汲極延伸區域E3的水平邊界內，故反熔絲變容器230不具有通道。因此當要編程單次可程式記憶體單元200時，可以確保反熔絲變容器230的閘極氧化層Ox3被擊穿在第三源/汲極延伸區域E3的上方，以避免電流經由通道區域洩漏。藉此，本發明單次可程式記憶體單元200可以減少漏電流，以避免有缺陷單元或運作不正常的問題。再者，串接的跟隨性閘極電晶體220可以在禁止編程狀態下減少接面漏電流。
另外，每一第一源/汲極延伸區域E1具有一第一深度，且每一第 二及第三源/汲極延伸區域E2、E3具有一第二深度，第二深度較第一深度深。 舉例來說，第一源/汲極延伸區域E1可以是應用於核心元件(core device)的源/汲極延伸區域，而第二及第三源/汲極延伸區域E2、E3可以是應用於輸出入元件(input/output device)的源/汲極延伸區域，如此可以避免跟隨性閘極電晶體220的PN接面崩潰。再者，第二源/汲極延伸區域E2可以是不對稱的，例如耦接於第二汲極端D2之第二源/汲極延伸區域E2較耦接於第二源極端S2之第二源/汲極延伸區域E2深。舉例來說，耦接於第二源極端S2之第二源/汲極延伸區域E2的深度是適合於核心元件，而耦接於第二汲極端D2之第二源/汲極延伸區域E2的深度是適合於輸出入元件。另外，第一至第三閘極端G1-G3的閘極氧化層Ox1-Ox3是應用於核心元件的閘極氧化層，因此第一至第三閘極端G1-G3的閘極氧化層Ox1-Ox3較輸出入元件的閘極氧化層更薄。
請參考第6圖，第6圖是本發明單次可程式記憶體單元之第二實 施例的結構示意圖。單次可程式記憶體單元200A的大部分特徵是相同於第5圖中單次可程式記憶體單元200的特徵。如第6圖所示，相異於第5圖整個單次可程式記憶體單元200形成於P型井上，第6圖的單次可程式記憶體單元200A的選擇性閘極電晶體210和跟隨性閘極電晶體220是形成於P型井上，而反熔絲變容器230是形成於N型井上。另外，在第6圖的實施例中，第三源/汲極延伸區域E3不是必要的，也就是說，第三源/汲極延伸區域E3可以存在，或被移除且被N型井取代。
請參考第7圖，第7圖是本發明單次可程式記憶體單元之第三實 施例的結構示意圖。單次可程式記憶體單元200B的大部分特徵是相同於第6圖中單次可程式記憶體單元200A的特徵。如第7圖所示，相異於第6圖單次可程式記憶體單元200A的閘極氧化層Ox1-Ox3具有相同的厚度，第7圖的單次可程式記憶體單元200B的選擇性閘極電晶體210和跟隨性閘極電晶體220的閘極氧化層Ox1、Ox2的厚度較厚，而反熔絲變容器230的閘極氧化層 Ox3的厚度較薄。舉例來說，單次可程式記憶體單元200B的選擇性閘極電晶體210和跟隨性閘極電晶體220的閘極氧化層Ox1、Ox2可以是應用於輸出入元件的閘極氧化層，而反熔絲變容器230的閘極氧化層Ox3可以是應用於核心元件的閘極氧化層。另外，第一源/汲極延伸區域E1可以和第二及第三源/汲極延伸區域E2、E3一樣深，也就是說，第一源/汲極延伸區域E1亦可以是應用於輸出入元件的源/汲極延伸區域。
請參考第8圖，第8圖是本發明單次可程式記憶體單元之第四實 施例的結構示意圖。第8圖的選擇性閘極電晶體210和跟隨性閘極電晶體220是相同於第5圖的選擇性閘極電晶體210和跟隨性閘極電晶體220。如第8圖所示，相異於第5圖的反熔絲變容器230，第8圖的反熔絲變容器230’的汲極端是被淺溝槽隔離(shallow trench isolation)區STI取代，以使第三閘極端G3之一部分是形成於淺溝槽隔離區STI的正上方，而第三閘極端G3之其餘部分是形成於第三源/汲極延伸區域E3的正上方。依據上述配置，反熔絲變容器230’不具有通道，因此，當要編程單次可程式記憶體單元200C時，可以確保反熔絲變容器230’的閘極氧化層Ox3被擊穿在第三源/汲極延伸區域E3的上方(亦即靠近第三源極端S3)，以避免電流經由通道區域洩漏。
請參考第9圖，第9圖是本發明單次可程式記憶體單元之第五實 施例的結構示意圖。單次可程式記憶體單元200D的大部分特徵是相同於第8圖中單次可程式記憶體單元200C的特徵。如第9圖所示，相異於第8圖整個單次可程式記憶體單元200C形成於P型井上，第9圖的單次可程式記憶體單元200D的選擇性閘極電晶體210和跟隨性閘極電晶體220是形成於P型井上，而反熔絲變容器230’是形成於N型井上。另外，在第9圖的實施例中，第三源/汲極延伸區域E3不是必要的，也就是說，第三源/汲極延伸區域E3可以存在，或被移除且被N型井取代。
請參考第10圖，第10圖是本發明單次可程式記憶體單元之第六 實施例的結構示意圖。單次可程式記憶體單元200E的大部分特徵是相同於第9圖中單次可程式記憶體單元200D的特徵。如第10圖所示，相異於第9圖單次可程式記憶體單元200D的閘極氧化層Ox1-Ox3具有相同的厚度，第10圖的單次可程式記憶體單元200E的選擇性閘極電晶體210和跟隨性閘極電晶體220的閘極氧化層Ox1、Ox2的厚度較厚，而反熔絲變容器230’的閘極氧化層Ox3的厚度較薄。舉例來說，單次可程式記憶體單元200E的選擇性閘極電晶體210和跟隨性閘極電晶體220的閘極氧化層Ox1、Ox2可以是應用於輸出入元件的閘極氧化層，而反熔絲變容器230’的閘極氧化層Ox3可以是應用於核心元件的閘極氧化層。另外，第一源/汲極延伸區域E1可以和第二及第三源/汲極延伸區域E2、E3一樣深，也就是說，第一源/汲極延伸區域E1亦可以是應用於輸出入元件的源/汲極延伸區域。
在上述實施例中，第一汲極端D1和第二源極端S2是整合成單一 端點，且第二汲極端D2和第三源極端S3也是整合成單一端點。但是在本發明其他實施例中，第一汲極端D1、第二源極端S2、第二汲極端D2和第三源極端S3可彼此分開而各自形成獨立端點。
請參考第11圖，第11圖是本發明編程包含複數個單次可程式記 憶體單元之記憶體陣列的方法。如第11圖所示，當要編程包含複數個單次可程式記憶體單元200、200’的記憶體陣列300時，一第一電壓V1(例如1.2V)被提供至一被選擇列上複數個單次可程式記憶體單元的第一閘極端，一第二電壓V2(例如4V)被提供至記憶體陣列300的全部第二閘極端，且一第三電壓V3(例如6V)被提供至被選擇的可程式記憶體單元200’的第三閘極端。另外，一接地電壓Vg(例如0V)經由一位元線BL被提供至一被選擇行上複數個單次 可程式記憶體單元的第一源極端。
依據上述配置，被選擇的單次可程式記憶體單元200’的反熔絲變 容器230’可以被第三電壓V3擊穿以形成一電阻，進而讓邏輯資料「1」寫入位於被選擇列及被選擇行的單次可程式記憶體單元200’中。另一方面，當要將邏輯資料「0」寫入位於被選擇列及被選擇行的單次可程式記憶體單元200’中時，被選擇的單次可程式記憶體單元200’的第三閘極端的電壓可以設為0V。
另外，在第11圖中，對於在未被選擇列及被選擇行上未被選擇的 的單次可程式記憶體單元200，接地電壓Vg被提供至第一閘極端及第三閘極端；對於在被選擇列及未被選擇行上未被選擇的的單次可程式記憶體單元200，第一電壓V1被提供至第一源極端；而對於在未被選擇列及未被選擇行上未被選擇的的單次可程式記憶體單元200，接地電壓Vg被提供至第一閘極端及第三閘極端，且第一電壓V1被提供至第一源極端。因此在未被選擇列及/或未被選擇行上未被選擇的的單次可程式記憶體單元200可以被設定在一禁止編程狀態中。
請參考第12圖，第12圖是本發明讀取包含複數個單次可程式記 憶體單元之記憶體陣列的方法。如第12圖所示，當要從記憶體陣列300讀取資料時，第一電壓V1(例如1.2V)被提供一至被選擇列上複數個單次可程式記憶體單元的第一閘極端及第三閘極端，第一電壓V1也被提供至記憶體陣列300的全部第二閘極端。另外，一接地電壓Vg(例如0V)經由一位元線BL被提供至一被選擇行上複數個單次可程式記憶體單元的第一源極端。
依據上述配置，儲存於位在被在被選擇列及被選擇行上被選擇的 的單次可程式記憶體單元200’中的資料，可以經由耦接至被選擇行上第一源極端的位元線BL被讀取出來。
另外，在第12圖中，對於在未被選擇列及被選擇行上未被選擇的 的單次可程式記憶體單元200，接地電壓Vg被提供至第一閘極端及第三閘極端；對於在被選擇列及未被選擇行上未被選擇的的單次可程式記憶體單元200，第一電壓V1被提供至第一源極端；而對於在未被選擇列及未被選擇行上未被選擇的的單次可程式記憶體單元200，接地電壓Vg被提供至第一閘極端及第三閘極端，且第一電壓V1被提供至第一源極端。因此在未被選擇列及/或未被選擇行上未被選擇的的單次可程式記憶體單元200可以被設定在一禁止讀取狀態中。
在第12圖的實施例中，單次可程式記憶體單元200、200’的選擇 性閘極電晶體及跟隨性閘極電晶體是具有應用於核心元件的閘極氧化層，然而，第12圖的單次可程式記憶體單元200、200’的選擇性閘極電晶體及跟隨性閘極電晶體亦可以具有應用於輸出入元件的閘極氧化層，藉此，第一電壓V1可以設定在更高的電壓(例如2.5V)。
由於單次可程式記憶體單元200的反熔絲變容器230不具有通道， 包含本發明單次可程式記憶體單元的記憶體陣列可以根據相異於第12圖實施例的偏壓條件執行反向讀取操作。舉例來說，請參考第13圖，第13圖是本發明另一讀取包含複數個單次可程式記憶體單元之記憶體陣列的方法。如第13圖所示，當要從記憶體陣列300讀取資料時，第一電壓V1(例如1.2V)被提供一至被選擇列上複數個單次可程式記憶體單元的第一閘極端，第一電壓V1也被提供至記憶體陣列300的全部第二閘極端，且一接地電壓(例如0V)被提供至記憶體陣列300的全部第三閘極端。另外，第一電壓V1亦經由位 元線BL被提供至一被選擇行上複數個單次可程式記憶體單元的第一源極端。 提供至被選擇的單次可程式記憶體單元200’的第三閘極端的接地電壓是作為反向讀取電壓使用。反向讀取電壓並不一定是設在一接地位準，反向讀取電壓亦可以設在低於第一電壓V1的其他電壓位準。
依據上述配置，儲存於位在被在被選擇列及被選擇行上被選擇的 的單次可程式記憶體單元200’中的資料，可以經由耦接至被選擇列上第三閘極端的訊號線SL被讀取出來。第13圖中被選擇的的單次可程式記憶體單元的讀取方向是相反於第12圖中被選擇的的單次可程式記憶體單元的讀取方向。因此，被選擇的的單次可程式記憶體單元200’可以順利地執行正向讀取操作(如第12圖的實施例)以及反向讀取操作(如第13圖的實施例)，因為反熔絲變容器230可以確保是在第三源/汲極延伸區域上被擊穿。
另外，在第13圖中，對於在未被選擇列及被選擇行上未被選擇的 的單次可程式記憶體單元200，接地電壓Vg被提供至第一閘極端；對於在被選擇列及未被選擇行上未被選擇的的單次可程式記憶體單元200，接地電壓Vg被提供至第一源極端；而對於在未被選擇列及未被選擇行上未被選擇的的單次可程式記憶體單元200，接地電壓Vg被提供至第一閘極端及第一源極端。 因此在未被選擇列及/或未被選擇行上未被選擇的的單次可程式記憶體單元200可以被設定在一禁止讀取狀態中。
在第11圖至第13圖的實施例中，單次可程式記憶體單元是以第 5圖中的單次可程式記憶體單元200為範例，然而，第11圖至第13圖的單次可程式記憶體單元亦可以被第6至10圖中的單次可程式記憶體單元200A-200E取代。第11圖至第13圖中的電壓範圍是應用於40奈米製程的記憶體陣列，但本發明實施例中的電壓範圍並不限定於上述電壓範圍。在本發 明其他實施例中，電壓範圍可以根據製程尺寸作調整。
相較於先前技術，本發明單次可程式記憶體單元可以利用金屬氧化半導體變容器儲存資料以減少漏電流，進而避免單次可程式記憶體單元有缺陷單元或運作不正常的問題。再者，在本發明中，跟隨性閘極電晶體亦提供獨特的優點。舉例來說，在編程操作中，第二閘極端的偏壓較第一閘極端高，上述配置可形成分壓之串接電晶體，可以在第三閘極端之反熔絲變容器被擊穿時，避免高電壓對第一及第二閘極造成損壞。另外，耦接於第二汲極端之第二源/汲極延伸區域採用更深之深度，上述配置可以改善跟隨性閘極電晶體在汲極端的PN接面崩潰特性。另一方面，本發明單次可程式記憶體單元可以進行正向讀取操作以及反向讀取操作，以改善讀取操作之效率。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
200‧‧‧單次可程式記憶體單元
210‧‧‧選擇性閘極電晶體
220‧‧‧跟隨性閘極電晶體
230‧‧‧反熔絲變容器
G1‧‧‧第一閘極端
G2‧‧‧第二閘極端
G3‧‧‧第三閘極端
S1‧‧‧第一源極端
S2‧‧‧第二源極端
S3‧‧‧第三源極端
D1‧‧‧第一汲極端
D2‧‧‧第二汲極端
D3‧‧‧第三汲極端
E1‧‧‧第一源/汲極延伸區域
E2‧‧‧第二源/汲極延伸區域
E3‧‧‧第三源/汲極延伸區域
Ox1‧‧‧第一閘極氧化層
Ox2‧‧‧第二閘極氧化層
Ox3‧‧‧第三閘極氧化層

Claims (39)

  1. 一種單次可程式記憶體單元，包含：一選擇性閘極電晶體，具有一第一閘極端，一第一汲極端，一第一源極端，以及兩第一源/汲極延伸區域分別耦接於該第一汲極端及該第一源極端；一跟隨性閘極電晶體，具有一第二閘極端，一第二汲極端，一第二源極端耦接於該第一汲極端，以及兩第二源/汲極延伸區域分別耦接於該第二汲極端及該第二源極端；以及一反熔絲變容器，具有一第三閘極端，一第三汲極端，一第三源極端耦接於該第二汲極端，以及一第三源/汲極延伸區域耦接於該第三汲極端及該第三源極端，用以於該第三汲極端及該第三源極端之間形成短路。
  2. 如請求項1所述之單次可程式記憶體單元，其中該第一閘極端、該第二閘極端及該第三閘極端是形成於具有相同之一第一厚度的一第一閘極氧化層上。
  3. 如請求項1所述之單次可程式記憶體單元，其中該第一閘極端是形成於具有一第一厚度的一第一閘極氧化層上，該第二閘極端是形成於具有該第一厚度的一第二閘極氧化層上，且該第三閘極端是形成於具有一第二厚度的一第三閘極氧化層上，且該第二厚度小於該第一厚度。
  4. 如請求項1所述之單次可程式記憶體單元，其中該第三閘極端的水平邊界是在該第三源/汲極延伸區域的水平邊界內。
  5. 如請求項1所述之單次可程式記憶體單元，其中每一第一源/汲極延伸區 域具有一第一深度，且每一第二及第三源/汲極延伸區域具有一第二深度，該第二深度較該第一深度深。
  6. 如請求項1所述之單次可程式記憶體單元，其中每一第一源/汲極延伸區域具有一第一深度，且該第三源/汲極延伸區域具有一第二深度，該第二深度較該第一深度深，耦接於該第二源極端之第二源/汲極延伸區域具有該第一深度，且耦接於該第二汲極端之第二源/汲極延伸區域具有該第二深度。
  7. 如請求項1所述之單次可程式記憶體單元，其中該選擇性閘極電晶體及該跟隨性閘極電晶體是形成於一P型井上，且該反熔絲變容器是形成於一N型井上。
  8. 一種編程記憶體陣列的方法，包含：提供一記憶體陣列，該記憶體陣列包含複數個如請求項1所述的單次可程式記憶體單元；提供一第一電壓至一被選擇列上複數個單次可程式記憶體單元的第一閘極端；提供一第二電壓至該記憶體陣列的全部第二閘極端；提供一第三電壓至該被選擇列上複數個單次可程式記憶體單元的第三閘極端；以及提供一接地電壓至一被選擇行上複數個單次可程式記憶體單元的第一源極端；其中該第三電壓是高於該第一電壓及該第二電壓，且該第一至第三電壓是高於該接地電壓。
  9. 如請求項8所述之方法，另包含： 提供該第一電壓至一未被選擇行上複數個單次可程式記憶體單元的第一源極端。
  10. 如請求項8所述之方法，另包含：提供該接地電壓至一未被選擇列上複數個單次可程式記憶體單元的第一閘極端；以及提供該接地電壓至該未被選擇列上複數個單次可程式記憶體單元的第三閘極端。
  11. 如請求項8所述之方法，另包含：提供該接地電壓至一未被選擇列上複數個單次可程式記憶體單元的第一閘極端；提供該接地電壓至該未被選擇列上複數個單次可程式記憶體單元的第三閘極端；以及提供該第一電壓至一未被選擇行上複數個單次可程式記憶體單元的第一源極端。
  12. 一種讀取記憶體陣列的方法，包含：提供一記憶體陣列，該記憶體陣列包含複數個如請求項1所述的單次可程式記憶體單元；提供一第一電壓至一被選擇列上複數個單次可程式記憶體單元的第一閘極端；提供該第一電壓至該記憶體陣列的全部第二閘極端；提供該第一電壓至該被選擇列上複數個單次可程式記憶體單元的第三閘極端；提供一接地電壓至一被選擇行上複數個單次可程式記憶體單元的第一源 極端；以及經由耦接於該被選擇行上複數個單次可程式記憶體單元的第一源極端的一位元線讀取儲存資料；其中該第一電壓是高於該接地電壓。
  13. 如請求項12所述之方法，另包含：提供該第一電壓至一未被選擇行上複數個單次可程式記憶體單元的第一源極端。
  14. 如請求項12所述之方法，另包含：提供該接地電壓至一未被選擇列上複數個單次可程式記憶體單元的第一閘極端；以及提供該接地電壓至該未被選擇列上複數個單次可程式記憶體單元的第三閘極端。
  15. 如請求項12所述之方法，另包含：提供該接地電壓至一未被選擇列上複數個單次可程式記憶體單元的第一閘極端；提供該接地電壓至該未被選擇列上複數個單次可程式記憶體單元的第三閘極端；以及提供該第一電壓至一未被選擇行上複數個單次可程式記憶體單元的第一源極端。
  16. 一種讀取記憶體陣列的方法，包含：提供一記憶體陣列，該記憶體陣列包含複數個如請求項1所述的單次可程式記憶體單元； 提供一第一電壓至一被選擇列上複數個單次可程式記憶體單元的第一閘極端；提供該第一電壓至該記憶體陣列的全部第二閘極端；提供一接地電壓至該記憶體陣列的全部第三閘極端；提供該第一電壓至一被選擇行上複數個單次可程式記憶體單元的第一源極端；以及經由耦接於該被選擇列上複數個單次可程式記憶體單元的第三閘極端的一訊號線讀取儲存資料；其中該第一電壓是高於該接地電壓。
  17. 如請求項16所述之方法，另包含：提供該接地電壓至一未被選擇行上複數個單次可程式記憶體單元的第一源極端。
  18. 如請求項16所述之方法，另包含：提供該接地電壓至一未被選擇列上複數個單次可程式記憶體單元的第一閘極端。
  19. 如請求項16所述之方法，另包含：提供該接地電壓至一未被選擇列上複數個單次可程式記憶體單元的第一閘極端；以及提供該接地電壓至一未被選擇行上複數個單次可程式記憶體單元的第一源極端。
  20. 一種讀取記憶體陣列的方法，包含：提供一記憶體陣列，該記憶體陣列包含複數個如請求項1所述的單次可 程式記憶體單元；提供一第一電壓以開啟一被選擇之單次可程式記憶體單元的選擇性閘極電晶體及跟隨性閘極電晶體；提供一反向讀取電壓至該被選擇之單次可程式記憶體單元的反熔絲變容器；提供一第二電壓至耦接於該被選擇之單次可程式記憶體單元的第一源極端的一位元線；以及經由耦接於該被選擇之單次可程式記憶體單元的第三閘極端的一訊號線讀取儲存資料；其中該第二電壓是高於該反向讀取電壓。
  21. 一種單次可程式記憶體單元，包含：一選擇性閘極電晶體，具有一第一閘極端，一第一汲極端，一第一源極端，以及兩第一源/汲極延伸區域分別耦接於該第一汲極端及該第一源極端；一跟隨性閘極電晶體，具有一第二閘極端，一第二汲極端，一第二源極端耦接於該第一汲極端，以及兩第二源/汲極延伸區域分別耦接於該第二汲極端及該第二源極端；以及一反熔絲變容器，具有一第三閘極端，一第三源極端耦接於該第二汲極端，以及一第三源/汲極延伸區域耦接於該第三源極端；其中該第三閘極端之一部分是形成於一淺溝槽隔離(shallow trench isolation,STI)區的正上方，且該第三閘極端之其餘部分是形成於該第三源/汲極延伸區域的正上方。
  22. 如請求項21所述之單次可程式記憶體單元，其中該第一閘極端、該第二閘極端及該第三閘極端是形成於具有相同之一第一厚度的一第一閘極氧化層 上。
  23. 如請求項21所述之單次可程式記憶體單元，其中該第一閘極端是形成於具有一第一厚度的一第一閘極氧化層上，該第二閘極端是形成於具有該第一厚度的一第二閘極氧化層上，且該第三閘極端是形成於具有一第二厚度的一第三閘極氧化層上，且該第二厚度小於該第一厚度。
  24. 如請求項21所述之單次可程式記憶體單元，其中每一第一源/汲極延伸區域具有一第一深度，且每一第二及第三源/汲極延伸區域具有一第二深度，該第二深度較該第一深度深。
  25. 如請求項21所述之單次可程式記憶體單元，其中每一第一源/汲極延伸區域具有一第一深度，且該第三源/汲極延伸區域具有一第二深度，該第二深度較該第一深度深，耦接於該第二源極端之第二源/汲極延伸區域具有該第一深度，且耦接於該第二汲極端之第二源/汲極延伸區域具有該第二深度。
  26. 如請求項21所述之單次可程式記憶體單元，其中該選擇性閘極電晶體及該跟隨性閘極電晶體是形成於一P型井上，且該反熔絲變容器是形成於一N型井上。
  27. 一種編程記憶體陣列的方法，包含：提供一記憶體陣列，該記憶體陣列包含複數個如請求項21所述的單次可程式記憶體單元；提供一第一電壓至一被選擇列上複數個單次可程式記憶體單元的第一閘極端；提供一第二電壓至該記憶體陣列的全部第二閘極端； 提供一第三電壓至該被選擇列上複數個單次可程式記憶體單元的第三閘極端；以及提供一接地電壓至一被選擇行上複數個單次可程式記憶體單元的第一源極端；其中該第三電壓是高於該第一電壓及該第二電壓，且該第一至第三電壓是高於該接地電壓。
  28. 如請求項27所述之方法，另包含：提供該第一電壓至一未被選擇行上複數個單次可程式記憶體單元的第一源極端。
  29. 如請求項27所述之方法，另包含：提供該接地電壓至一未被選擇列上複數個單次可程式記憶體單元的第一閘極端；以及提供該接地電壓至該未被選擇列上複數個單次可程式記憶體單元的第三閘極端。
  30. 如請求項27所述之方法，另包含：提供該接地電壓至一未被選擇列上複數個單次可程式記憶體單元的第一閘極端；提供該接地電壓至該未被選擇列上複數個單次可程式記憶體單元的第三閘極端；以及提供該第一電壓至一未被選擇行上複數個單次可程式記憶體單元的第一源極端。
  31. 一種讀取記憶體陣列的方法，包含： 提供一記憶體陣列，該記憶體陣列包含複數個如請求項21所述的單次可程式記憶體單元；提供一第一電壓至一被選擇列上複數個單次可程式記憶體單元的第一閘極端；提供該第一電壓至該記憶體陣列的全部第二閘極端；提供該第一電壓至該被選擇列上複數個單次可程式記憶體單元的第三閘極端；提供一接地電壓至一被選擇行上複數個單次可程式記憶體單元的第一源極端；以及經由耦接於該被選擇行上複數個單次可程式記憶體單元的第一源極端的一位元線讀取儲存資料；其中該第一電壓是高於該接地電壓。
  32. 如請求項31所述之方法，另包含：提供該第一電壓至一未被選擇行上複數個單次可程式記憶體單元的第一源極端。
  33. 如請求項31所述之方法，另包含：提供該接地電壓至一未被選擇列上複數個單次可程式記憶體單元的第一閘極端；以及提供該接地電壓至該未被選擇列上複數個單次可程式記憶體單元的第三閘極端。
  34. 如請求項31所述之方法，另包含：提供該接地電壓至一未被選擇列上複數個單次可程式記憶體單元的第一閘極端； 提供該接地電壓至該未被選擇列上複數個單次可程式記憶體單元的第三閘極端；以及提供該第一電壓至一未被選擇行上複數個單次可程式記憶體單元的第一源極端。
  35. 一種讀取記憶體陣列的方法，包含：提供一記憶體陣列，該記憶體陣列包含複數個如請求項21所述的單次可程式記憶體單元；提供一第一電壓至一被選擇列上複數個單次可程式記憶體單元的第一閘極端；提供該第一電壓至該記憶體陣列的全部第二閘極端；提供一接地電壓至該記憶體陣列的全部第三閘極端；提供該第一電壓至一被選擇行上複數個單次可程式記憶體單元的第一源極端；以及經由耦接於該被選擇列上複數個單次可程式記憶體單元的第三閘極端的一訊號線讀取儲存資料；其中該第一電壓是高於該接地電壓。
  36. 如請求項35所述之方法，另包含：提供該接地電壓至一未被選擇行上複數個單次可程式記憶體單元的第一源極端。
  37. 如請求項35所述之方法，另包含：提供該接地電壓至一未被選擇列上複數個單次可程式記憶體單元的第一閘極端。
  38. 如請求項35所述之方法，另包含：提供該接地電壓至一未被選擇列上複數個單次可程式記憶體單元的第一閘極端；以及提供該接地電壓至一未被選擇行上複數個單次可程式記憶體單元的第一源極端。
  39. 一種讀取記憶體陣列的方法，包含：提供一記憶體陣列，該記憶體陣列包含複數個如請求項21所述的單次可程式記憶體單元；提供一第一電壓以開啟一被選擇之單次可程式記憶體單元的選擇性閘極電晶體及跟隨性閘極電晶體；提供一反向讀取電壓至該被選擇之單次可程式記憶體單元的反熔絲變容器；提供一第二電壓至耦接於該被選擇之單次可程式記憶體單元的第一源極端的一位元線；以及經由耦接於該被選擇之單次可程式記憶體單元的第三閘極端的一訊號線讀取儲存資料；其中該第二電壓是高於該反向讀取電壓。
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