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TWI604529B - 薄膜電晶體及其製造方法 - Google Patents

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TWI604529B
TWI604529B TW104111218A TW104111218A TWI604529B TW I604529 B TWI604529 B TW I604529B TW 104111218 A TW104111218 A TW 104111218A TW 104111218 A TW104111218 A TW 104111218A TW I604529 B TWI604529 B TW I604529B
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film transistor
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彭裕清
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深超光電（深圳）有限公司
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Description

薄膜電晶體及其製造方法
本發明涉及一種薄膜電晶體及其製造方法。
薄膜電晶體(Thin Film Transistor，TFT)已被廣泛應用于顯示領域作為開關元件使用。薄膜電晶體具有連接源極與汲極的溝道層，該溝道層採用非晶矽(a-Si)、低溫多晶矽(Low Temperature Poly-Silicon，LTPS)或金屬氧化物製成。而具有輕摻雜汲極(Lightly Doped Drain,LDD)結構的薄膜電晶體因可在偏壓時降低汲極附近空乏層中電子和電洞的生成速率而進一步降低漏電流而得到廣泛使用。然在植入離子形成LDD結構的過程中需要單獨光罩製程，從而使製程複雜並增加製造成本。
有鑑於此，有必要提供一種可減少薄膜電晶體製程的薄膜電晶體及其製造方法。
一種薄膜電晶體，包括：基板；半導體層，該半導體層包括溝道區，設置在該溝道區兩側的輕摻雜汲極區及設置在該輕摻雜汲極區外側的重摻雜區；依次層疊設置在該溝道區上的第一間介電層及第二間介電層； 貫穿該第一間介電層與該第二間介電層的連接孔，且該連接孔位於該第一間介電層的側壁相對於該基板傾斜設置形成傾斜部。
優選的，該連接孔包括電性連接源極、汲極及半導體層的第一連接孔與第二連接孔，該源極填充該第一連接孔，該汲極填充該第二連接孔。
優選的，該第一連接孔包括貫穿該第二間介電層的第一連接部及貫穿該第一間介電層與該閘極絕緣層的第二連接部，該第一連接部的側壁與該基板垂直，該第二連接部的側壁與該基板傾斜設置；該第二連接孔包括貫穿該第二間介電層的第一連接部及貫穿該第一間介電層與該閘極絕緣層的第二連接部，該第一連接部的側壁與該基板垂直，該第二連接部的側壁與該基板傾斜設置。
優選的，該第一、第二連接孔的第一連接部在該基板上的投影長度大於該重摻雜區的長度且小於該第一重摻雜區與該第一輕摻雜汲極區長度之和。
優選的，該第一間介電層與第二間介電層的材料不同具有不同的蝕刻速率。
優選的，該輕摻雜汲極區與該重摻雜區經該傾斜部阻擋在在同一離子植入製程中形成。
一種薄膜電晶體的製造方法，包括：形成溝道區；形成覆蓋該溝道層的第一介電層與第二介電層；蝕刻該第一間介電層與該第二間介電層形成連接孔，且該連接孔位於該第一間介電層的側壁與該溝道層傾斜形成傾斜部；進行離子植入製程，以該傾斜部做阻擋形成輕摻雜區及設置在該輕摻雜區兩側的重摻雜區。
優選的，該連接孔包括電性連接源極、汲極及半導體層的第一連接孔與第二連接孔，該源極填充該第一連接孔，該汲極填充該第二連接孔；該第一連接孔包括貫穿該第二間介電層的第一連接部及貫穿該第一間介電層與該閘極絕緣層的第二連接部，該第一連接部的側壁與該基板垂直，該第二連接部的側壁與該基板傾斜設置；該第二連接孔包括貫穿該第二間介電層的第一連接 部及貫穿該第一間介電層與該閘極絕緣層的第二連接部，該第一連接部的側壁與該基板垂直，該第二連接部的側壁與該基板傾斜設置。
優選的，該第一間介電層與第二間介電層的材料不同具有不同的蝕刻速率。
優選的，該輕摻雜汲極區與該重摻雜區經該傾斜部阻擋在在同一離子植入製程中形成。
相較於先前技術，本發明的薄膜電晶體及其製造方法在形成連接孔後再進行離子植入製程且以連接孔的傾斜部做阻擋在同一離子植入製程中形成輕摻雜汲極區與重摻雜區，從而使輕摻雜汲極區與重摻雜區在同一製程中形成以減少製程降低製造成本。
10、20‧‧‧薄膜電晶體
110、210‧‧‧基板
120‧‧‧緩衝層
130、250‧‧‧半導體層
140、240‧‧‧閘極絕緣層
150、230‧‧‧閘極
160、260‧‧‧第一間介電層
170、270‧‧‧第二間介電層
180、280‧‧‧第一連接孔
1801、1821、2801、2821‧‧‧第一連接部
1802、1822、2802、2822‧‧‧第二連接部
182、282‧‧‧第二連接孔
181、183、281、283‧‧‧傾斜部
190、290‧‧‧源極
192、292‧‧‧汲極
132、252‧‧‧未摻雜部
133、253‧‧‧第一輕摻雜汲極區
134、254‧‧‧第二輕摻雜汲極區
135、255‧‧‧第一重摻雜區
136、256‧‧‧第二重摻雜區
H1、H2、H11、H22‧‧‧通孔
172‧‧‧光阻層
S201~S211、S401~S411‧‧‧步驟
圖1是本發明第一實施方式的薄膜電晶體平面結構示意圖。
圖2是圖1所示的薄膜電晶體沿II-II線的剖面結構示意圖。
圖3-圖8是圖1所示薄膜電晶體製造流程示意圖。
圖9是本發明第二實施方式的薄膜電晶體平面結構示意圖。
圖10是圖9所示的薄膜電晶體沿X-X線的剖面結構示意圖。
圖11-圖18是圖10所示薄膜電晶體製造流程示意圖。
請一併參閱圖1、圖2，圖1是本發明第一實施方式薄膜電晶體元件的平面結構示意圖；圖2是圖1所示的薄膜電晶體組件沿II-II線的剖面結構示意圖。該薄膜電晶體結構可應用於P型薄膜電晶體、N型薄膜電晶體及互補型金屬薄膜電晶體(Complementary Metal Oxide Semiconductor,CMOS)，且可應用於畫素區域或週邊驅動電路區域。在本實施方式中以N型頂柵型薄膜電晶體為例進行說明。
該薄膜電晶體10包括基板110、依次層疊設置在該基板110上的緩衝層120、半導體層130、閘極絕緣層140、閘極150、第一間介電層(inter layer dielectric，ILD)160、第二間介電層(ILD)170、源極190及汲極192。
該薄膜電晶體10還包括用於電性連接源極190、汲極192及半導體層130的第一連接孔180與第二連接孔182。第一連接孔180與第二連接孔182貫穿該閘極絕緣層140、第一間介電層160、第二間介電層170。該第一連接孔180與第二連接孔182位於該閘極絕緣層140及該第一間介電層160的側壁與該基板110傾斜形成傾斜部181、183。源極290填充該第一連接孔180，汲極192填充該第二連接孔182。
在本實施方式中，該基板110可為玻璃基板或者石英基板，該第一金屬層150、第二金屬層190可為金屬材料或金屬合金，如鉬(Mo)、鋁(Al)、鉻(Cr)、銅(Cu)、釹(Nd)等。該閘極絕緣層140為可以包括氮化矽(SiNx)或氧化矽(SiOx)。該第一間介電層160為氧化物材料、第二間介電層170為氮化物材料。 該第一間介電層160與該第二間介電層170具有不同的蝕刻速率。該半導體層130為多晶矽(Poly-Si)層。
該半導體層130包括位於中部的溝道區132，設置該溝道區132兩側的第一輕摻雜汲極區(Lightly Doped Drain,LDD)133與第二輕摻雜汲極區134、設置該第一、第二輕摻雜汲極區133、134外側的第一重摻雜區135、第二重摻雜區136。該第一重摻雜區135為源極區、該第二重摻雜區136為汲極區。該第一重摻雜區135用於連接源極190，該第二重摻雜區136用於連接汲極192。
請一併參閱圖6，該第一連接孔180包括貫穿該第二間介電層170的第一連接部1801及貫穿該第一間介電層160與該閘極絕緣層140的第二連接部1802。該第一連接部1801的側壁與該基板110垂直，該第二連接部1802的側壁與該基板110傾斜設置。該第一連接部1801在該基板110上的投影大於該第一重摻雜區135且小於該第一重摻雜區135與該第一輕摻雜汲極區133之和。 該第二連接部1802的底部設置在該第一重摻雜區135上。該第二連接孔182包括貫穿該第二間介電層170的第一連接部1821及貫穿該第一間介電層160與該閘極絕緣層140的第二連接部1822。該第一連接部182的側壁與該基板110垂直，該第二連接部1822的側壁與該基板110傾斜設置。該第一連接部1821在該基板110上的投影長度大於該第一重摻雜區135且小於該第一重摻雜區135與該第一輕摻雜汲極區133之和。該第二連接部1822的底部設置在該第一重摻雜區135上。
請一併參閱圖3-圖9，其中圖3-圖8為圖1所示的薄膜電晶體10各製作步驟結構示意圖。圖9是圖1所示薄膜電晶體10的製造流程圖。
步驟S201，請參閱圖3，提供一基板110，於基板110上沉積緩衝層120，及在該緩衝層120上形成半導體層130。在本實施方式中，該半導體層的製作方法可採用低溫多晶矽(Low Temperature Poly-Silicon,LTPS)製程，先於基板上形成一非晶矽(a-Si)層，然後利用熱處理或准分子鐳射退火(Excimer Laser Annealing,ELA)的方式將非晶矽轉換為多晶矽材質。
步驟S203，請參閱圖4，在該半導體層130沉積閘極絕緣層140，並在該閘極絕緣層140上沉積第一金屬層，圖案化該第一金屬層形成閘極150，並在該閘極150上依次沉積第一間介電層160與第二間介電層170。
步驟S205，請參閱圖5，在該第二間介電層170上塗布光阻層172，並利用黃光製程圖案化該光阻層172從而在該光阻層172上定義出通孔H1、H2。 該通孔H1、H2為貫穿該光阻層172設置。
步驟S207，請參閱圖6，以該圖案化光阻層172作遮罩蝕刻該第二間介電層170、第一間介電層160與該閘極絕緣層140，形成沿厚度方向貫穿該第一間介電層160、第二間介電層170及該閘極絕緣層140的第一連接孔180與第二連接孔182。該第一連接孔180包括貫穿該第二間介電層170的第一連接部1801及貫穿該第一間介電層160與該閘極絕緣層140的第二連接部1802。該第一連接部1801的側壁與該基板110垂直，該第二連接部1802的側壁與該基板110傾斜設置形成傾斜部181。該第二連接孔182包括貫穿該第二間介電層170的第一連接部1821及貫穿該第一間介電層160與該閘極絕緣層140的第二連接部1822。該第一連接部1821的側壁與該基板110垂直，該第二連接部1822的側壁與該基板110傾斜設置形成傾斜部183。該傾斜部181、183由於該第一間介電層160與第二間介電層170由不同材料製成而形成。在本實施方式中，可利用電漿蝕刻(Plasma Etching)、反應離子蝕刻(Reactive Ion Etching，RIE)、等離子蝕刻等蝕刻方法。
步驟S209，請參閱圖7，進行一離子植入製程，利用通孔H1、H2及圖案化光阻層172做掩膜，於該半導體層130形成一未摻雜的溝道區132、及位於該溝道區132兩側的第一輕摻雜汲極區(LDD)133與第二輕摻雜汲極區134、位於該第一、第二輕摻雜汲極區133、134外側的第一重摻雜區135、第二重摻 雜區136。在本實施方式中，該第一、第二輕摻雜汲極區133、134為N-摻雜區，該第一、第二重摻雜區135、136為N+摻雜區。在其他實施方式中，該薄膜電晶體10為P型，則該第一、第二輕摻雜汲極區133、134為P-摻雜區，該第一、第二重摻雜區135、136為P+摻雜區。在本實施方式中，該第一、第二輕摻雜汲極區133、134的摻雜濃度為1x1012~1x1014atom/cm2，該第一重摻雜區135、第二重摻雜區136的摻雜濃度為1x1014~1x1016atom/cm2。該第一連接部1821在該基板110上的投影大於該第一重摻雜區135且小於該第一重摻雜區135與該第一輕摻雜汲極區133之和。該第二連接部1822的底部設置在該第一重摻雜區135上。
步驟S211，請參閱圖8，移除剩餘光阻層172，在第一連接孔180上形成源極190、第二連接孔182上形成汲極192，源極190與汲極192分別填充該第一連接孔182、第二連接孔184。該源極190、汲極192為金屬材料或金屬合金，如鉬(Mo)、鋁(Al)、鉻(Cr)、銅(Cu)、釹(Nd)等。
請一併參閱圖10、圖11，圖10是本發明第二實施方式薄膜電晶體元件的平面結構示意圖；圖11是圖10所示的薄膜電晶體組件沿II-II線的剖面結構示意圖。該薄膜電晶體結構可應用於P型薄膜電晶體、N型薄膜電晶體及互補型金屬薄膜電晶體(Complementary Metal Oxide Semiconductor,CMOS)，且可應用於畫素區域或週邊驅動電路區域。在本實施方式中以N型底柵型薄膜電晶體為例進行說明。
該薄膜電晶體20包括基板210、依次層疊設置在該基板210上的閘極230、閘極絕緣層240、半導體層250、第一間介電層(ILD)260、第二間介電層(ILD)270、源極290及汲極292。
該薄膜電晶體20還包括用於電性連接源極290、汲極292及半導體層250的第一連接孔280與第二連接孔282。該第一連接孔280與該第二連接孔282貫穿該第一間介電層260、第二間介電層270。該第一連接孔280與第二連接孔282位於該第一間介電層260的側壁與該基板210傾斜形成傾斜部281、283。該源極290填充該第一連接孔280，該汲極292填充該第二連接孔282。
在本實施方式中，該基板210可為玻璃基板或者石英基板，該閘極230、源極290與汲極292可為金屬材料或金屬合金，如鉬(Mo)、鋁(Al)、鉻(Cr)、銅(Cu)、釹(Nd)等。該閘極絕緣層240為可以包括氮化矽(SiNx)或氧化矽 (SiOx)。該第一間介電層260為氧化物材料、第二間介電層270為氮化物材料。 該第一間介電支260與該第二間介電層270具有不同的蝕刻速率。該半導體層250為多晶矽(Poly-Si)層。
該半導體層250包括位於中部的未摻雜部252為該薄膜電晶體20的溝道層，設置該未摻雜部252兩側的第一輕摻雜汲極區(LDD)253與第二輕摻雜汲極區254、設置該第一、第二輕摻雜汲極區253、254外側的第一重摻雜區255、第二重摻雜區256。該第一重摻雜區255為源極區、該第二重摻雜區256為汲極區。
請一併參閱圖15，該第一連接孔280包括貫穿該第二間介電層270的第一連接部2801及貫穿該第一間介電層260的第二連接部2802。該第一連接部2801的側壁與該基板210垂直，該第二連接部2802的側壁與該基板210傾斜設置形成該傾斜部281。該第一連接部2801在該基板210上的投影長度大於該第一重摻雜區235且小於該第一重摻雜區235與該第一輕摻雜汲極區233之和。 該第二連接部2802的底部設置在該第一重摻雜區235上。該第二連接孔282包括貫穿該第二間介電層270的第一連接部2821及貫穿該第一間介電層260的第二連接部2822。該第一連接部2821的側壁與該基板210垂直，該第二連接部2822的側壁與該基板210傾斜設置形成傾斜部283。該第一連接部2821在該基板210上的投影長度大於該第一重摻雜區255且小於該第一重摻雜區255與該第一輕摻雜汲極區253之和。該第二連接部2822的底部設置在該第一重摻雜區255上。
請一併參閱圖12-圖18，其中圖12-圖17為圖10所示的薄膜電晶體20各製作步驟結構示意圖。圖18是圖10所示薄膜電晶體20的製造流程圖。
步驟S401，請參閱圖12，提供一基板210，於基板210上沉積第一金屬層，圖案化第一金屬層形成閘極230，並在該閘極上沉積閘極絕緣層240。
步驟S403，請參閱圖13，在該閘極絕緣層240對應該閘極位置形成半導體層250，並在該半導體層250上依次沉積第一間介電層260與第二間介電層270。在本實施方式中，該半導體層的製作方法可採用低溫多晶矽(Low Temperature Poly-Silicon,LTPS)製程，先於基板上形成一非晶層(a-Si)層，然後利用熱處理或准分子鐳射退火(Excimer Laser Annealing,ELA)的方式將非晶矽轉換為多晶矽材質。
步驟S405，請參閱圖14，在該第二間介電層270上塗布光阻層272，並利用黃光製程圖案化該光阻層272從而在該光阻層272上定義出通孔H11、H22。該通孔H11、H22為貫穿該光阻層272設置。
步驟S407，請參閱圖15，以該圖案化光阻層272作遮罩蝕刻該第二間介電層270、第一間介電層260，形成沿厚度方向貫穿該第一間介電層260與第二間介電層270的第一連接孔280與第二連接孔282。該第一連接孔280包括貫穿該第二間介電層170的第一連接部2801及貫穿該第一間介電層260的第二連接部1802。該第一連接部2801的側壁與該基板210垂直，該第二連接部2802的側壁與該基板210傾斜設置形成傾斜部281。該第二連接孔282包括貫穿該第二間介電層270的第一連接部2821及貫穿該第一間介電層260的第二連接部2822。該第一連接部2821的側壁與該基板210垂直，該第二連接部2822的側壁與該基板210傾斜設置形成傾斜部183。由於該第一間介電層260與第二間介電層270由不同材料製成而具有不同的蝕刻速率，從而該第一連接孔280與第二連接孔282位於該第一間介電層260的側壁與該基板210傾斜形成傾斜部281、283。 在本實施方式中，可利用電漿蝕刻(Plasma Etching)、反應離子蝕刻(Reactive Ion Etching，RIE)、等離子蝕刻等蝕刻方法。
步驟S409，請參閱圖16，進行一離子植入製程，利用該傾斜部281、283作遮罩，於該半導體層250形成一未摻雜部252、及位於該未摻雜部252兩側的第一輕摻雜汲極區(LDD)253與第二輕摻雜汲極區254、位於該第一、第二輕摻雜汲極區253、254外側的第一重摻雜區255、第二重摻雜區256。在本實施方式中，該第一、第二輕摻雜汲極區253、254為N-摻雜區，該第一、第二重摻雜區255、256為N+摻雜區。在其他實施方式中，該薄膜電晶體20為P型，則該第一、第二輕摻雜汲極區253、254為P-摻雜區，該第一、第二重摻雜區255、256為P+摻雜區。在本實施方式中，該第一、第二輕摻雜汲極區253、254的摻雜濃度為1x1012~1x1014atom/cm2，該第一重摻雜區255、第二重摻雜區256的摻雜濃度為1x1014~1x1016atom/cm2。
步驟S411，請參閱圖17，移除剩餘光阻層272，填充該第一連接孔282、第二連接孔284形成源極290與汲極292。該源極290、汲極292為金屬材料或金屬合金，如鉬(Mo)、鋁(Al)、鉻(Cr)、銅(Cu)、釹(Nd)等。
該薄膜電晶體及其製造方法在蝕刻形成連接孔後再進行離子植入製程且以連接孔的傾斜部做阻擋在同一離子植入製程中形成輕摻雜汲極區與重摻雜區，從而使輕摻雜汲極區與重摻雜區在同一製程中形成以減少製程降低製造成本。
如上所述，本發明符合發明專利要件，爰依法提出專利申請。惟，以上所述者僅為本發明之較佳實施方式，本發明之範圍並不以上述實施方式為限，舉凡熟悉本案技藝之人士援依本發明之精神所作之等效修飾或變化，皆應
涵蓋於以下申請專利範圍內。
10‧‧‧薄膜電晶體
110‧‧‧基板
120‧‧‧緩衝層
130‧‧‧半導體層
140‧‧‧閘極絕緣層
150‧‧‧閘極
160‧‧‧第一間介電層
170‧‧‧第二間介電層
180‧‧‧第一連接孔
182‧‧‧第二連接孔
181、183‧‧‧傾斜部
190‧‧‧源極
192‧‧‧汲極
132‧‧‧未摻雜部
133‧‧‧第一輕摻雜汲極區
134‧‧‧第二輕摻雜汲極區
135‧‧‧第一重摻雜區
136‧‧‧第二重摻雜區

Claims (9)

  1. 一種薄膜電晶體，包括：基板；半導體層，該半導體層包括溝道區，設置在該溝道區兩側的輕摻雜汲極區及設置在該輕摻雜汲極區外側的重摻雜區；依次層疊設置在該溝道區上的第一間介電層及第二間介電層；貫穿該第一間介電層與該第二間介電層的連接孔，該連接孔包括貫穿該第二間介電層的第一連接部及貫穿該第一間介電層的第二連接部,且該第二連接部的側壁相對於該基板傾斜設置形成傾斜部；該第一連接部在該基板上的投影長度大於該重摻雜區的長度且小於該重摻雜區與該輕摻雜汲極區長度之和。
  2. 如請求項1所述之薄膜電晶體，其中，該薄膜電晶體還包括設置於該第二間介電層上的源極與汲極，該連接孔包括電性連接該源極與該半導體層的第一連接孔、以及連接該汲極及半導體層的第二連接孔，該源極填充該第一連接孔，該汲極填充該第二連接孔。
  3. 如請求項2所述之薄膜電晶體，其中，該第一連接孔包括該第一連接部及該第二連接部，該第一連接部的側壁與該基板垂直，該第二連接部的側壁與該基板傾斜設置；該第二連接孔該第一連接部及該第二連接部，該第一連接部的側壁與該基板垂直，該第二連接部的側壁與該基板傾斜設置。
  4. 如請求項1所述之薄膜電晶體，其中，該第一間介電層與第二間介電層的材料不同具有不同的蝕刻速率。
  5. 如請求項1-4任意一項所述之薄膜電晶體，其中，該輕摻雜汲極區與該重摻雜區經該傾斜部阻擋在同一離子植入製程中形成。
  6. 一種薄膜電晶體的製造方法，包括：形成半導體層；在該半導體層上依次形成覆蓋該半導體層的第一間介電層與第二間介電層；蝕刻該第一間介電層與該第二間介電層以形成間隔的第一連接孔與第二連接孔，該第一連接孔與第二連接孔的底部均位於該半導體層表面，且該第一連接孔和第二連接孔位於該第一間介電層的側壁與該半導體層傾斜形成傾斜部； 對該半導體層進行離子植入製程，以該傾斜部做阻擋，在該半導體層上對應該第一連接孔形成第一重摻雜區與第一輕摻雜區，在該半導體層上對應該第二連接孔形成第二重摻雜區與第二輕摻雜區，該第一輕摻雜區與第二輕摻雜區位於該第一重摻雜區與第二重摻雜區之間。
  7. 如請求項6所述之薄膜電晶體製造方法，其中，還包括填充該第一連接孔與該第二連接孔形成源極及汲極，該第一連接孔電性連接該源極及該半導體層，該第二連接孔電性連接該汲極及該半導體層；該第一連接孔包括貫穿該第二間介電層的第一連接部及貫穿該第一間介電層的第二連接部，該第一連接部的側壁與該基板垂直，該第二連接部的側壁與該基板傾斜設置；該第二連接孔包括貫穿該第二間介電層的第一連接部及貫穿該第一間介電層的第二連接部，該第一連接部的側壁與該基板垂直，該第二連接部的側壁與該基板傾斜設置。
  8. 如請求項7所述之薄膜電晶體製造方法，其中，該第一間介電層與第二間介電層的材料不同具有不同的蝕刻速率。
  9. 如請求項6-8任意一項所述之薄膜電晶體製造方法，其中，該第一輕摻雜汲極區、第二輕摻雜汲極區、該第一重摻雜區與該第二重摻雜區經該傾斜部阻擋在同一離子植入製程中形成。
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