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TWI601211B - 半導體元件及其製造方法 - Google Patents

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TWI601211B
TWI601211B TW105133924A TW105133924A TWI601211B TW I601211 B TWI601211 B TW I601211B TW 105133924 A TW105133924 A TW 105133924A TW 105133924 A TW105133924 A TW 105133924A TW I601211 B TWI601211 B TW I601211B
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layer
isolation layer
trenches
fins
forming
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江宏禮
彭成毅
溫宗堯
楊育佳
陳燕銘
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台灣積體電路製造股份有限公司
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Description

半導體元件及其製造方法
本揭露是關於一種半導體及其製造方法，特別是關於鰭式場效電晶體及其製造方法。
半導體積體電路(integrated circuit；IC)工業經指數增長。積體電路材料與設計之技術進步已產生数代積體電路，其中與前代相比各代具有更小且更複雜之電路。在積體電路發展過程中，功能密度(即，每晶片面積互連元件之數量)一般增加而幾何尺寸(即，使用製程可產生之最小組件(或接線))減少。此縮小製程一般藉由增加生產效率並降低相關成本提供優勢。此縮小亦增加積體電路處理與製造之複雜性且，對於即將實現之進步而言，需要積體電路處理與製造之相似發展。
例如，已引入多閘極元件致力於藉由增加閘極-通道耦合、降低開路電流、並降低短通道效應(short channel effect；SCF)來改良閘極控制。一類多閘極元件係鰭式場效電晶體-具有鰭式半導體通道及將此鰭接合在其二或三面的閘電極之電晶體。鰭式場效電晶體又一進步係使用金屬閘電極取代 通常多晶矽閘電極以改良元件效能。將此稱為「取代閘極」或「閘極最後」製程，其中在鰭上形成虛設閘極(例如，多晶矽閘極)並在隨後製造步驟中由最終閘極堆疊(例如，金屬閘極)取代。此容許降低後續製程數量，包括在形成最後閘極堆疊後執行之高溫處理。然而，存在實施此等積體電路製程之挑戰，特定言之在進階製程節點中縮小積體電路特徵。一個挑戰係在形成此鰭後並在形成虛設閘極前，在清洗及乾燥製程期間由於其高深寬比(鰭高與鰭寬之比)此鰭遭受彎曲及塌陷。
本揭露之一實施例為一種形成半導體元件之方法，包含蝕刻基板，藉此形成由鰭分隔之兩個第一溝槽。使用隔離層填充第一溝槽。在鰭與隔離層上方沉積介電層。在半導體元件之通道區域上之介電層中形成第二溝槽，第二溝槽曝露隔離層。經由第二溝槽蝕刻隔離層，藉此曝露在半導體元件之通道區域中之鰭之上部。在隔離層上之第二溝槽中形成虛設閘極並接合鰭之上部。
本揭露之另一實施例為一種形成半導體元件之方法，包含蝕刻基板以形成由複數個鰭插入之複數個第一溝槽。使用隔離層填充第一溝槽。在鰭及隔離層上沉積介電層。蝕刻介電層，由此在半導體元件之通道區域上之介電層中形成複數個第二溝槽，第二溝槽曝露隔離層。經由第二溝槽蝕刻隔離層，由此曝露在半導體元件之通道區域中之鰭之上部。在隔離層上之第二溝槽中形成複數個虛設閘極，虛設閘極接合鰭之上部。 移除介電層。在半導體元件之複數個源極/汲極區域中使隔離層凹陷，同時虛設閘極覆蓋該半導體元件之通道區域。
本揭露之又一實施例為一種半導體元件，包含基板、隔離層、元件區域、非元件區域、鰭元件，以及閘極堆疊。隔離層，位於基板上。元件區域包含用於電晶體之通道區域及源極/汲極區域。鰭元件位於元件區域中，其中鰭元件從基板垂直延伸並穿過隔離層，且在通道區域及源極/汲極區域中水平延伸。閘極堆疊在通道區域中接合鰭元件。其中相較於在非元件區域，元件區域中之隔離層具有較低水平面。
10‧‧‧方法
12‧‧‧操作
14‧‧‧操作
16‧‧‧操作
18‧‧‧操作
20‧‧‧操作
22‧‧‧操作
24‧‧‧操作
26‧‧‧操作
28‧‧‧操作
30‧‧‧操作
32‧‧‧操作
34‧‧‧操作
36‧‧‧操作
38‧‧‧操作
50‧‧‧操作
52‧‧‧操作
54‧‧‧操作
56‧‧‧操作
60‧‧‧操作
62‧‧‧操作
100‧‧‧元件
102‧‧‧基板
104‧‧‧溝槽
106‧‧‧鰭
106a‧‧‧鰭
106b‧‧‧磊晶特徵
106c‧‧‧磊晶特徵
106N‧‧‧鰭
106P‧‧‧鰭
108‧‧‧隔離層
108’‧‧‧頂面
110‧‧‧溝槽
112‧‧‧介電層
112’‧‧‧頂面
114‧‧‧溝槽
116‧‧‧通道區域
117‧‧‧虛設閘極
118‧‧‧多晶矽層
120‧‧‧硬遮罩層
122‧‧‧源極/汲極區域
123‧‧‧硬遮罩層
124‧‧‧閘極間隔
125‧‧‧源極/汲極特徵
125N‧‧‧源極/汲極特徵
125P‧‧‧源極/汲極特徵
126‧‧‧元件區域
126N‧‧‧元件區域
126P‧‧‧元件區域
128‧‧‧非元件區域
130‧‧‧閘極堆疊
132‧‧‧接觸蝕刻停止層
134‧‧‧層間介電層
200‧‧‧元件
300‧‧‧元件
300N‧‧‧鰭式場效電晶體
300P‧‧‧鰭式場效電晶體
SHP‧‧‧高度
SHN‧‧‧高度
FH‧‧‧高度
當結合隨附圖式閱讀時，自以下詳細描述將很好地理解本揭露之態樣。應注意，根據工業中的標準實務，各特徵並非按比例繪製。事實上，出於論述清晰之目的，可任意增加或減小各特徵之尺寸。
圖1A、1B、1C、及1D為本揭露之部分實施例之形成半導體元件之方法的流程圖。
圖2A、2B、2C、2D、2E、2F、2G、2H、2I、2J、2K、2L、2M、2N、2O、及2P為圖1A至1D之方法的一實施例在各製造階段中半導體元件的透視圖。
圖3A、3B、3C、3D、3E、及3F為圖1A至1D之方法的另一實施例在各製造階段中半導體元件之透視圖。
圖4為圖1A至1D之方法所製造之半導體元件之透視圖。
圖5A及5B為使用圖1A至1D之方法製造之半導體元件的橫截面圖。
以下揭示內容提供許多不同實施例或實例，以便實施所提供標的之不同特徵。下文描述組件及排列之特定實例以簡化本揭露。當然，此等實例僅為示例且並不意欲為限制性。舉例而言，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施例，且亦可包括可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施例。另外，本揭露可在各實例中重複元件符號及/或字母。此重複係出於簡明性及清晰之目的，且本身並不指示所論述之各實施例及/或配置之間的關係。
進一步地，為了便於描述，本文可使用空間相對性術語(諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者)來描述諸圖中所圖示一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了諸圖所描繪之定向外，空間相對性術語意欲包含使用或操作中裝置之不同定向。設備可經其他方式定向(旋轉90度或處於其他定向)且因此可同樣解讀本文所使用之空間相對性描述詞。
本揭露大體係關於半導體元件製造之方法，及更特定言之係關於使用閘極取代製程形成鰭式場效電晶體之方法。在通常鰭式場效電晶體閘極取代製程中，在基板上藉由圖 案化及清洗製程形成複數個鰭。隨後，在基板上形成虛設閘極並接合複數個鰭。在一些製造步驟諸如形成摻雜源極/汲極特徵之後，由包括金屬層之實際閘極取代此虛設閘極。在此閘極取代製程中一問題係在形成虛設閘極前藉由一或多個清洗製程將此複數個鰭自支撐地餘留在基板上。此一或多個清洗製程可包括使用具有高表面張力溶劑的濕清洗製程接著旋轉乾燥製程。由於缺乏支撐及保護，在一或多個清洗製程期間自支撐之鰭可彎曲或塌陷。對於具有高深寬比(aspect ratio)(例如，深寬比大於9)之鰭而言此問題更加嚴重。本揭露之實施例提供上述問題之解決方法。儘管本揭露論述就鰭式場效電晶體而言之實施例，但可將此揭露概念應用至其他類型元件，包括其他類型多閘極元件，諸如具有奈米線通道之水平閘極全圍繞元件。一般技術者可瞭解可獲益於本揭露態樣的其他半導體元件實例。
圖1A、1B、1C、及1D為本揭露之部分實施例之使用閘極取代製程形成半導體元件100之方法10的流程圖。方法10僅係實例，且除非在申請專利範圍中明確指明並非意欲限制本揭露。在方法10之前、期間、之後可提供額外操作，及可取代、消除所述之部分操作，亦可改變所述之部分操作的順序。下文連同圖示在製造階段中部分半導體元件100之透視圖的圖2A至2P及3A至3F描述方法10。
在方法10(圖1A)之操作12中，接收基板102。參看圖2A，在實施例中，基板102可係半導體基板諸如矽晶圓。基板102亦可包括其他半導體諸如鍺，化合物半導體諸如碳化 矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦，合金半導體諸如磷砷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化銦鎵(InGaAs)、磷化鎵銦(GaInP)，及/或磷砷化銦鎵(GaInAsP)，或其組合。此外，基板102可選擇性地具有受應變之磊晶層，以用於強化效能，包括絕緣體上矽結構，及/或具有其他適合之強化特徵。
在方法10(圖1A)之操作14中，蝕刻基板102以在其中形成溝槽104。參看圖2B，移除部分基板102以形成溝槽104，及由此使用餘留之部分基板102形成一或多個鰭106。一或多個鰭106從基板102底部延伸，並插入溝槽104中。在一實施例中，操作14包括圖案化製程。例如，此圖案化製程藉由光微影製程在基板102上形成遮罩元件。此光微影製程可包括在基板102上形成光阻、曝露此光阻以從上視圖界定鰭106(或溝槽104)形狀之圖案、執行後曝光烘焙製程、並顯影此光阻以形成遮罩元件。操作14進一步包括其中經由遮罩元件蝕刻基板102以形成溝槽104的蝕刻製程。蝕刻製程可包括一或多個乾式蝕刻製程、濕式蝕刻製程、及其他適宜蝕刻技術。例如，乾式蝕刻製程可實施含氧氣體、含氟氣體(例如，四氟化碳(CF4)、六氟化硫(SF6)、二氟甲烷(CH2F2)、三氟甲烷(CHF3)及/或六氟乙烷(C2F6))、含氯氣體(例如，氯氣(Cl2)、三氯甲烷(CHCl3)、四氯化碳(CCl4)及/或三氯化硼(BCl3))、含溴氣體(例如，溴化氫(HBr)及/或三溴甲烷(CHBr3))、含碘氣體、其他適宜氣體及/或電漿、及/或其組合。例如，濕式蝕刻製程可包括在稀釋氟氫酸(DHF)；氫氧化鉀(KOH)溶液；氨水；含 有氟氫酸(HF)、硝酸(HNO3)、及/或乙酸(CH3COOH)之溶液；或其他適宜濕式蝕刻劑中蝕刻。一或多個蝕刻製程在基板102中形成溝槽104，餘留部分未經蝕刻之基板102作為鰭106。隨後移除此遮罩元件，例如，藉由剝離製程(stripping process)。在一實施例中，鰭106具有高深寬比，此係鰭106之高(沿z軸方向)與寬(沿x軸方向)之比例。例如，鰭106之深寬比可超過9。
在方法10(圖1A)之操作16中，使用隔離層108填充溝槽104。參看圖2C，隔離層108包括使鰭106彼此電氣隔離之介電材料，諸如氧化矽。藉由化學氣相沉積(chemical vapor deposition；CVD)、電漿增強化學氣相沉積(plasma enhanced CVD；PECVD)、物理氣相沉積(physical vapor deposition；PVD)、熱氧化、或其他技術形成隔離層108。在一實施例中，在沉積隔離層108後，進行化學機械平坦化(chemical mechanical planarization；CMP)製程使隔離層108之頂面平坦並曝露鰭106之頂面。由此，隔離層108之頂面及鰭106之頂面為共面。
在方法10(圖1A)之操作18中，選擇性地使鰭106凹陷並生長一或多個磊晶層作為鰭106上部。此可包括如在圖2D及2E中圖示之多個步驟。參看圖2D，在選擇性蝕刻製程中蝕刻元件100，其中蝕刻鰭106同時隔離層108保持大體上未改變。因此，在元件100中形成溝槽110。各部分隔離層108充當溝槽110之側壁。將鰭106之剩餘部分標為鰭106a，其充當溝槽110之底。此蝕刻製程可包括乾式蝕刻、濕式蝕刻、或其他適宜蝕刻技術。
參看圖2E，在初始鰭106a頂部之溝槽110中生長磊晶特徵106b及106c。磊晶特徵106b及106c及初始鰭106a構成用於後續製造階段之鰭106。在一實施例中，磊晶特徵106b可包括一或多個半導體層，其各者可藉由分子束磊晶(molecular beam epitaxy；MBE)製程、化學氣相沉積製程諸如金屬有機化學氣相沉積(metal organic CVD；MOCVD)製程、及/或其他適宜磊晶生長製程生長。磊晶特徵106b之各半導體層可包括矽、鍺、化合物半導體、或合金半導體，且可經摻雜或未經摻雜。在本實施例中磊晶特徵106c為磊晶硬遮罩層，及在替代實施例中可省去。磊晶特徵106c與磊晶特徵106b相比具有較慢蝕刻速度及在隨後製程中可保護磊晶特徵106b之半導體層(等)。在一實施例中，在生長磊晶特徵106b及106c之後，執行化學機械平坦化製程以使隔離層108之頂面及磊晶特徵106c(或磊晶特徵106b)平坦。操作18為選擇性實施，在替代實施例中未執行圖2D及2E圖示之步驟。
在方法10(圖1A)之操作20中，在隔離層108及鰭106上沉積介電層112。參看圖2F，介電層112可包括材料諸如四正矽酸酯氧化物、未經摻雜之矽酸鹽玻璃、或經摻雜之氧化矽諸如硼磷矽玻璃、熔矽石玻璃、磷矽酸鹽玻璃、硼摻雜矽玻璃、及/或其他適宜介電材料。可藉由電漿增強化學氣相沉積製程或其他適宜沉積技術沉積介電層112。在一實施例中，可在後續製造階段完全移除介電層112。由此亦將其稱為虛設介電層112。
在方法10(圖1A)之操作22中，在介電層112中形成溝槽114。參看圖2G，在元件100之通道區域116上形成溝槽114。通道區域116對應其中待形成閘電極的電晶體之通道區域。在一實施例中，操作22包括光微影製程及蝕刻製程。例如，光微影製程在介電層112上形成遮罩元件。隨後，經由遮罩元件使用選擇性移除介電層112而非隔離層108及鰭106之材料的乾式蝕刻製程或濕式蝕刻製程蝕刻介電層112。由此，藉由溝槽114曝露隔離層及鰭106之頂面。可隨後移除遮罩元件。
在方法10(圖1A)之操作24中，經由溝槽114蝕刻隔離層108以曝露鰭106之上部。參看圖2H，溝槽114延伸至隔離層108使得鰭106之上部達到所需高度FH。此外，在蝕刻製程期間移除通道區域116中之磊晶特徵106c(圖2E)。在一實施例中，此蝕刻製程係經調整以選擇性移除隔離層108同時介電層112及鰭106(至少磊晶特徵106b及鰭106a)保持大體上未改變的乾式蝕刻製程。在一實施例中，可清洗鰭106，例如，使用濕清洗溶液接著旋轉乾燥製程。由於在各部分中鰭106由隔離層108支撐，其不遭受如前文關於傳統閘極取代製程論述之彎曲或塌陷問題。在一實施例中，可鈍化鰭106之上部以形成薄鈍化層。
在方法10(圖1B)之操作26中，在溝槽114中形成虛設閘極117(參見圖2L及3C)並接合鰭106上部。在方法10(圖1B)之操作28中，從元件100(或至少從此元件100之源極/汲極區域)移除介電層112。在各實施例中可以不同次序執行操作26 及28。操作26進一步包括多個步驟。在下文中，使用本揭露之兩個實施例論述操作26及28。在圖1C中連同圖2I至2M圖示第一實施例。在圖1D中連同圖3A至3C圖示第二實施例。一般技術者應從本揭露之態樣瞭解其他實施例。
在第一實施例中，操作26接續在操作24之後並包括操作50、52、54、及56(圖1C)。在方法10(圖1C)之操作50中，在第二溝槽114中鰭106上形成氧化物或氮化物層(例如，氧化矽、氮化矽、或氮氧化矽)。可藉由化學氧化、熱氧化、原子層沉積(atomic layer deposition；ALD)、化學氣相沉積、及/或其他適宜方法形成氧化物或氮化物層。在一實施例中，此氧化物或氮化無層係薄且均勻層。
在方法10(圖1C)之操作52中，使用多晶矽層118填充溝槽114。參看圖2I，在溝槽114中鰭106上方之氧化物或氮化物層(未圖示)上沉積多晶矽層118。圖2I進一步圖示多晶矽層118填滿溝槽114並位於介電層112頂面上。在一實施例中，藉由低壓化學氣相沉積(low pressure CVD；LPCVD)、電漿增強化學氣相沉積，或其他適宜沉積製程形成多晶矽層118。
在方法10(圖1C)之操作54中，將多晶矽層118部分凹陷為溝槽114。參看圖2J，凹陷多晶矽層118使得多晶矽層118之頂面118’低於介電層112之頂面112’，但在隔離層108之頂面108’上方。在一實施例中，溝槽114之深度(沿「z」軸方向從頂面118’到頂面112’)約為虛設閘極117高度(參見圖 2L)之三分之一。在本實施例中，藉由在操作54中蝕刻製程之定時器控制此深度。
在方法10(圖1C)之操作56中，在溝槽114中形成硬遮罩層120。參看圖2K，在元件100上將硬遮罩層120沉積為毯覆層並填滿溝槽114。在實施例中，硬遮罩層120提供相對於介電層112及/或隔離層108之蝕刻選擇性。在一實施例中，硬遮罩層120包括氮化物，諸如氮化矽、氮氧化矽、及氮化氧碳矽。在一替代實施例中，硬遮罩層120包括適宜硬遮罩目的之其他類介電層，諸如氧化矽。可藉由化學氧化、熱氧化、原子層沉積、化學氣相沉積、及/或其他適宜技術形成硬遮罩層120。參看圖2L，執行化學機械平坦化製程以移除溝槽114外部之硬遮罩層120並使元件100頂面平坦。如在圖2L中圖示，在此實施例中虛設閘極117包括硬遮罩層120、多晶矽層118、及在多晶矽層118下方氧化物或氮化物層(未圖示)。
繼方法10(圖1C)之操作56之後，在操作28中移除介電層112。參看圖2L及2M，從元件100之至少源極/汲極區域122移除介電層112。蝕刻製程可經調整以選擇性移除介電層112同時虛設閘極117、隔離層108、及鰭106大體上保持未改變。
在第二實施例中，操作26接在操作28之後並包括操作60及62(圖1D)。參看圖2H及3A，從元件100之至少源極/汲極區域122移除介電層112同時仍經由溝槽114曝露鰭106之上部。可藉由經調整以選擇性移除介電層112同時隔離層108 及鰭106大體上保持未變化之蝕刻製程移除介電層112。可隨後清洗鰭106之上部。
在方法10(圖1D)之操作60中，在溝槽114中形成硬遮罩層123。參看圖3B，可在隔離層108上沉積硬遮罩層123並接合鰭106之上部。在本實施例中，硬遮罩層123填滿溝槽114並位於隔離層108之頂層上。在實施例中，硬遮罩層123提供相對於隔離層108之蝕刻選擇性。在一實施例中，硬遮罩層123包括氮化物，諸如氮化矽、氮氧化矽、及氮氧化碳矽。在一替代實施例中，硬遮罩層123包括適宜硬遮罩用途的其他類介電層，諸如氧化矽。可藉由化學氧化、熱氧化、原子層沉積、化學氣相沉積、及/或其他適宜技術形成硬遮罩層123。在方法10(圖1D)之操作62中，執行化學機械平坦化製程以移除溝槽114外部之硬遮罩層123並使元件100(圖3C)之頂面平坦。如在圖3C中圖示，在此實施例中虛設閘極117包括硬遮罩層123。
在方法10(圖1B)之操作30中，在源極/汲極區域122中使隔離層108凹陷。參看圖2M至2N及圖3C至3D，虛設閘極117覆蓋在通道區域116中之鰭106，在源極/汲極區域122中蝕刻隔離層108。此蝕刻製程可包括乾式蝕刻製程、濕式蝕刻製程、或其他適宜蝕刻技術。將此蝕刻製程調整為選擇性移除隔離層108同時虛設閘極117及鰭106保持大體上未變化。在本實施例中，當蝕刻隔離層108時，源極/汲極區域122之磊晶特徵106c保護鰭106之其他層。隨後，在另一蝕刻製程(圖2O及3E)中移除源極/汲極區域122之磊晶特徵106c，曝露磊晶特徵106b以用於隨後製造階段。在蝕刻隔離層108及磊晶特徵 106c之後鰭106可經各清洗及乾燥製程。例如，可使用濕清洗溶液清洗鰭106並隨後使用旋轉乾燥製程乾燥。由於鰭106由虛設閘極117支撐，故其不遭受先前在本揭露中論述之彎曲及塌陷問題。實際上，藉由在通道及源極/汲極區域中形成鰭106，鰭106由隔離層108(圖2H及3A)或虛設閘極117(圖2N至2O及3D至3E)支撐。此有利地在取代閘極製程中改良鰭106之質量。
此外，在本揭露實施例中，在各通道區域116中及在源極/汲極區域中蝕刻隔離層108。例如，單獨在操作24(圖1A及2H)中在通道區域116中蝕刻及在操作30(圖1B、2N、及3D)中在源極/汲極區域122中蝕刻隔離層108。此外，在本揭露實施例中，在源極/汲極區域122中單獨蝕刻用於P型電晶體及N型電晶體之隔離層108。例如，對P型電晶體而言可在區域中遮蔽元件100而對N型電晶體而言在源極/汲極區域122蝕刻隔離層108，反之亦然。在選擇性區域(對P型電晶體或N型電晶體而言通道區域或源極/汲極區域)蝕刻隔離層108之能力提供元件100製造製程靈活性及眾多優勢，此可在後續部分結合圖4、5A及5B論述。
在方法10(圖1B)之操作32中，在虛設閘極117之側壁(圖2P)視情況形成閘極間隔124。例如，當虛設閘極117包括多晶矽層118時，可在虛設閘極117之側壁上形成閘極間隔124以在各蝕刻製程中保護虛設閘極117。在一實例中，蝕刻在源極/汲極區域中之鰭106以形成此處後續所生長磊晶源極/汲極特徵的凹陷。由於多晶矽層118相對於鰭106可能不具有足夠的蝕刻選擇性。在此情況下，閘極間隔124(例如，氮化 物)可在蝕刻鰭106期間充當多晶矽層118之保護壁。在一實施例中，閘極間隔124可包括氮化矽及可藉由沉積及各向異型蝕刻(例如，乾式蝕刻)製程形成。在一實施例中，在操作30期間可在源極/汲極區域122中與在通道區域116中相比更深地蝕刻隔離層108。此實施例進一步而言，與虛設閘極117相比閘極間隔124更深地延伸至隔離層108。當在後續步驟中虛設閘極117由金屬閘極取代時，與具有與虛設閘極117相同深度的閘極間隔相比閘極間隔124可更有效防止金屬閘極之金屬材料突出至源極/汲極區域122中。
在方法10(圖1B)之操作34中，在源極/汲極區域122中鰭106上形成源極/汲極特徵125。參看圖3F，藉由一或多個磊晶生長製程形成源極/汲極特徵125。此源極/汲極特徵可包括一或多個半導體材料及可經高摻雜以降低源極/汲極接觸電阻。此外，方法10可分別針對P型電晶體及N型電晶體形成源極/汲極特徵125。在一實施例中，在生長源極/汲極特徵125之前使鰭106凹陷。
在形成源極/汲極特徵之後，方法10可形成覆蓋元件100各部分的接觸蝕刻停止(contact etch stop；CES)層並在接觸蝕刻停止層上形成層間介電(interlayer dielectric；ILD)層。接觸蝕刻停止層可包括介電材料諸如氮化矽、氧化矽、氮氧化矽、及/或其他材料。可藉由原子層沉積、電漿增強化學氣相沉積、或其他適宜沉積或氧化製程形成接觸蝕刻停止層。層間介電層可包括材料諸如四正矽酸酯氧化物、未經摻雜之矽酸鹽玻璃、或摻雜氧化矽諸如硼磷矽玻璃、熔矽石玻 璃、矽酸磷玻璃、硼摻雜矽玻璃、及/或其他適宜介電材料。可藉由電漿增強化學氣相沉積製程、可流動化學氣相沉積(flowable CVD；FCVD)製程、或其他適宜沉積技術沉積層間介電層。
在方法10(圖1B)之操作36中，使用最終閘極堆疊取代虛設閘極117。在一實施例中，此最終閘極堆疊包括一或多個金屬層，及由此稱為金屬閘極。例如，操作36可使用一或多個蝕刻製程及清洗製程移除虛設閘極117以在元件100中形成溝槽。此溝槽在通道區域116(參看圖2H及3A)中曝露鰭106之上部。隨後，將金屬閘極層沉積至溝槽並接合鰭106之上部。在一實例中，此金屬閘極包括分界層、閘極介電層、功函數金屬層、及金屬填充層。此分界層可包括介電材料諸如氧化矽層(SiO2)或氮氧化矽(SiON)，並可藉由化學氧化、熱氧化、原子層沉積、化學氣相沉積、及/或其他適宜技術形成。閘極介電層可包括高介電常數層諸如氧化鉿(HfO2)、氧化鋯(ZrO2)、氧化鑭(La2O3)、氧化鈦(TiO2)、氧化釔(Y2O3)、鈦酸鍶(SrTiO3)、其他適宜金屬氧化物，或其組合。可藉由原子層沉積及/或其他適宜方法形成閘極介電層。功函數金屬層可係P型或N型功函數層。P型功函數層可包括氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、鎢(W)、鉑(Pt)、或其組合。N型功函數層可包括鈦(Ti)、鋁(Al)、碳化鉭(TaC)、氮碳化鉭(TaCN)、氮化矽鉭(TaSiN)、或其組合。功函數金屬層可包括複數各層並可藉由化學氣相沉積、物理氣相沉積、及/或其他適宜製程沉積。金屬填充層可包括鋁(Al)、鎢(W)、鈷(Co)、 銅(Cu)、及/或其他適宜材料。可藉由化學氣相沉積、物理氣相沉積、電鍍、及/或其他適宜製程形成金屬填充層。
在方法10(圖1B)之操作38中，進行用以製造元件100的額外步驟。例如，操作38可形成電氣接觸源極/汲極特徵125的源極/汲極接點、形成電氣接觸金屬閘極的閘極接點、及形成連接元件100之各主動(例如，電晶體)及被動(例如，電阻器)元件以形成完整積體電路的金屬互連。
圖4圖示使用方法10之實施例形成的半導體元件200。參看圖4，元件200包括元件區域126及非元件區域128。在元件區域126而非在非元件區域128中形成電晶體。元件200之眾多態樣係與元件100相同或相似。例如，元件200包括基板102、鰭106、隔離層108、及在鰭106上之源極/汲極特徵125。在元件區域126中，鰭106從基板102垂直(沿「z」軸方向)延伸並穿過隔離層108，及穿過元件200之通道區域116及兩個源極/汲極區域122水平(在「x-y」平面中，沿「y」軸方向)延伸。可為金屬閘極的閘極堆疊130在通道區域116中接合鰭106。圖4進一步圖示與在非元件區域128中相比在元件區域126中隔離層108具有較低的水平面。此可由於操作24及30(圖1A及1B)，在元件200之通道及源極/汲極區域中更深地蝕刻隔離層108且在非元件區域128中更淺地蝕刻或不蝕刻。圖4進一步圖示在隔離層108上形成接觸蝕刻停止層132及在接觸蝕刻停止層132上形成層間介電層134。
圖5A及5B圖示包括P型鰭式場效電晶體300P及N型鰭式場效電晶體300N的另一元件300。P型鰭式場效電晶 體300P及N型鰭式場效電晶體300N可係元件200之實施例(圖4)。在圖5A中，P型鰭式場效電晶體300P及N型鰭式場效電晶體300N之橫截面圖，在各自通道區域116中沿著圖4之「1-1」線出於比較之目的並排放置。在圖5B中，P型鰭式場效電晶體300P及N型鰭式場效電晶體300N之橫截面圖，在各自源極/汲極區域122中沿著圖4之「2-2」線出於比較之目的並排放置。
參看圖5A，在P型元件區域126P中形成P型鰭式場效電晶體300P且P型鰭式場效電晶體300P包括P型鰭106P，在N型元件區域126N中形成N型鰭式場效電晶體300N且N型鰭式場效電晶體300N包括N型鰭106N。P型元件區域126P及N型元件區域126N可由一或多個非元件區域128分離。鰭106P及106N在各自通道區域中具有相同鰭高度FH。在一實施例中，高度FH為50奈米或更高。此外，隔離層108在元件區域126P、126N、及128中具有相同高度。
參看圖5B，隔離層108在元件區域126P、126N、及128中具有不同高度，此可透過操作30(圖1B)形成。與在元件區域126P及126N中相比，非元件區域128中之隔離層108具有較高水平面。因此，P型鰭式場效電晶體300P之源極/汲極特徵125P及N型鰭式場效電晶體300N之源極/汲極特徵125N可分別生長至不同高度SHP及SHN。單獨針對P型及N型電晶體調整源極/汲極特徵高度之能力使電流延伸至特定鰭高度。
儘管並非意欲限制，但本揭露之一或多個實施例提供半導體元件及鰭形成製程眾多優勢。例如，在閘極取代製 程中形成鰭(通道及源極/汲極)期間支撐及保護半導體鰭。此防止鰭彎曲及塌陷，尤其對於具有高深寬比之鰭。針對另一實例，元件區域與非元件區域相比及P型元件區域與N型元件區域相比，可將鰭隔離層蝕刻至不同深度。此提供調整鰭源極/汲極特徵高度之靈活性。
本揭露之一實施例為一種形成半導體元件之方法，包含蝕刻基板，藉此形成由鰭分隔之兩個第一溝槽。使用隔離層填充第一溝槽。在鰭與隔離層上方沉積介電層。在半導體元件之通道區域上之介電層中形成第二溝槽，第二溝槽曝露隔離層。經由第二溝槽蝕刻隔離層，藉此曝露在半導體元件之通道區域中之鰭之上部。在隔離層上之第二溝槽中形成虛設閘極並接合鰭之上部。
本揭露之另一實施例為一種形成半導體元件之方法，包含蝕刻基板以形成由複數個鰭插入之複數個第一溝槽。使用隔離層填充第一溝槽。在鰭及隔離層上沉積介電層。蝕刻介電層，由此在半導體元件之通道區域上之介電層中形成複數個第二溝槽，第二溝槽曝露隔離層。經由第二溝槽蝕刻隔離層，由此曝露在半導體元件之通道區域中之鰭之上部。在隔離層上之第二溝槽中形成複數個虛設閘極，虛設閘極接合鰭之上部。移除介電層。在半導體元件之複數個源極/汲極區域中使隔離層凹陷，同時虛設閘極覆蓋該半導體元件之通道區域。
本揭露之又一實施例為一種半導體元件，包含基板、隔離層、元件區域、非元件區域、鰭元件，以及閘極堆疊。隔離層，位於基板上。元件區域包含用於電晶體之通道區域及 源極/汲極區域。鰭元件位於元件區域中，其中鰭元件從基板垂直延伸並穿過隔離層，且在通道區域及源極/汲極區域中水平延伸。閘極堆疊在通道區域中接合鰭元件。其中相較於在非元件區域，元件區域中之隔離層具有較低水平面。
上文概述若干實施例之特徵，使得熟習此項技術者可更好地理解本揭露之態樣。熟習此項技術者應瞭解，可輕易使用本揭露作為設計或修改其他製程及結構的基礎，以便實施本文所介紹之實施例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭露之精神及範疇，且可在不脫離本揭露之精神及範疇的情況下產生本揭露內容的各種變化、替代及更改。
100‧‧‧元件
102‧‧‧基板
106‧‧‧鰭
106a‧‧‧鰭
106b‧‧‧磊晶特徵
108‧‧‧隔離層
117‧‧‧虛設閘極
118‧‧‧多晶矽層
120‧‧‧硬遮罩層
122‧‧‧源極/汲極區域
124‧‧‧閘極間隔

Claims (10)

  1. 一種形成半導體元件之方法，包含：蝕刻一基板，藉此形成由一鰭分隔之兩個第一溝槽；使用一隔離層填充該些第一溝槽；在該鰭與該隔離層上方沉積一介電層；移除部分該介電層以在該半導體元件之一通道區域上之該介電層中形成一第二溝槽，該第二溝槽曝露該隔離層；經由該第二溝槽蝕刻該隔離層，藉此曝露在該半導體元件之該通道區域中之該鰭之上部；以及在該隔離層上之該第二溝槽中形成一虛設閘極並接合該鰭之上部。
  2. 如請求項1之方法，其中在形成該虛設閘極之後，更包含：從該半導體元件之至少源極/汲極區域移除該介電層；以及在該半導體元件之源極/汲極區域中蝕刻該隔離層。
  3. 如請求項1之方法，其中形成該虛設閘極包含：以一多晶矽層填補該第二溝槽；使該第二溝槽中之該多晶矽層凹陷，使得該多晶矽層之頂面位於該介電層之頂面下方，且位於該隔離層之頂面上方；以及 形成一硬遮罩層於該第二溝槽內之該多晶矽層上方，其中該虛設閘極包含該多晶矽層及該硬遮罩層。
  4. 如請求項1之方法，更包含：在形成該虛設閘極之前移除該介電層，其中形成該虛設閘極包括：在該第二溝槽中及在該隔離層上沉積一硬遮罩層；以及對該硬遮罩層執行一化學機械平坦化製程以曝露該隔離層，其中該虛設閘極包括該硬遮罩層之一剩餘部分。
  5. 如請求項1之方法，其中在沉積該介電層之前，更包含：使該鰭凹陷，由此形成一第三溝槽，該隔離層成為該第三溝槽之側壁；以及在該第三溝槽中磊晶生長一或多個半導體層，其中該鰭之該上部包含該一或多個半導體層。
  6. 一種形成半導體元件之方法，包含：蝕刻一基板以形成由複數個鰭插入之複數個第一溝槽；使用一隔離層填充該些第一溝槽；在該些鰭及該隔離層上沉積一介電層；蝕刻該介電層，由此在該半導體元件之複數個通道區域上之該介電層中形成複數個第二溝槽，該些第二溝槽曝露該隔離層； 經由該些第二溝槽蝕刻該隔離層，由此曝露在該半導體元件之該些通道區域中之該些鰭之上部；在該隔離層上之該些第二溝槽中形成複數個虛設閘極，該些虛設閘極接合該些鰭之上部；移除該介電層；以及在該半導體元件之複數個源極/汲極區域中使該隔離層凹陷，同時該些虛設閘極覆蓋該半導體元件之該些通道區域。
  7. 如請求項6之方法，其中形成該些虛設閘極包含：以一多晶矽層填補該些第二溝槽；使該些第二溝槽中之該多晶矽層凹陷，使得該多晶矽層之頂面位於該介電層之頂面下方，且位於該隔離層之頂面上方；以及形成一硬遮罩層於該些第二溝槽內之該多晶矽層上方，其中該些虛設閘極包含該多晶矽層及該硬遮罩層。
  8. 如請求項6之方法，其中在沉積該介電層之前，更包含：使該些鰭凹陷，由此形成複數個第三溝槽，該隔離層成為該些第三溝槽之側壁；以及在該些第三溝槽中磊晶生長一或多個半導體層，其中該些鰭之上部包含該一或多個半導體層。
  9. 一種半導體元件，包含：一基板；一隔離層，位於該基板上，且直接接觸該基板；一元件區域及一非元件區域，該元件區域包含用於電晶體之一通道區域及一源極/汲極區域；一鰭元件，位於該元件區域中，其中該鰭元件從該基板垂直延伸並穿過該隔離層，及在該通道區域及該源極/汲極區域中水平延伸；以及一閘極堆疊，在該通道區域中接合該鰭元件；其中相較於在該非元件區域，該元件區域中之該隔離層具有較低水平面。
  10. 如請求項9之半導體元件，更包含：另一鰭元件，位於該元件區域中，其中該另一鰭元件從該基板垂直延伸並穿過該隔離層，並在該通道區域及該源極/汲極區域中水平延伸；以及另一閘極堆疊，在該通道區域中接合另一鰭元件，其中該鰭元件及該閘極堆疊為一P型電晶體之部分，該另一鰭元件及該另一閘極堆疊為一N型電晶體之部分，且該隔離層在該P型電晶體之一源極/汲極區域中及在該N型電晶體之另一源極/汲極區域中具有不同厚度。
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