TWI601295B - 斷閘極金氧半場效電晶體 - Google Patents
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Description
本發明是有關於一種溝渠式金氧半場效電晶體,且特別是有關於一種斷閘極金氧半場效電晶體(split-gate MOSFET)。
斷閘極金氧半場效電晶體(split-gate MOSFET)也可稱為遮蔽閘極金氧半場效電晶體(shielded-gate MOSFET),其結構是將溝渠式金氧半場效電晶體內的閘極結構,以多晶矽間介電層(inter-poly-dielectric,IPD)隔開,而分為兩個電位。位於上方的閘極用於金氧半場效電晶體的通道(channel)形成,位於下方的閘極則會以金屬內連線電性耦合至源極(source)電位,用於截止(blocking)操作下二維電荷平衡的生成,並藉由多晶矽間介電層來改善傳統溝渠式金氧半場效電晶體中過高的閘極至汲極電容,從而降低切換損耗。
然而,隨著高電壓應用來到100V以上,大於8000埃的溝渠氧化層不但會大大增加MOSFET的元件間距(cell pitch),還會使元件阻值增加。而且,要形成如此厚的溝渠氧化層將會花費更多成本與循環沉積時間,並且因為熱氧化成長製程的關係,還
會使接近溝渠底部之溝渠氧化層轉角處變薄,而產生不良影響。
本發明提供一種斷閘極金氧半場效電晶體,能在高電壓場下維持斷閘極金氧半場效電晶體的效益。
本發明的斷閘極金氧半場效電晶體,至少具有終端區與晶胞區。所述斷閘極金氧半場效電晶體包括基板、第一與第二磊晶層、多個第一、第二與第三閘極、閘極氧化層、溝渠氧化層以及溝渠植入區。第一磊晶層形成於基板上,且具有第一摻雜濃度。第二磊晶層形成於第一磊晶層上,其中第二磊晶層具有大於第一摻雜濃度的第二摻雜濃度,且第一與第二磊晶層中有多個溝渠,所述溝渠穿過第二磊晶層並延伸至第一磊晶層內。第一與第二閘極均位於晶胞區內的每個溝渠內,其中第二閘極位在第一閘極上。第三閘極分別位於終端區內的每個溝渠內,其中最接近晶胞區的第三閘極接地,其餘的第三閘極為浮接閘極。閘極氧化層位於第一與第二閘極之間以及位於第二閘極與第二磊晶層之間。溝渠氧化層位於第一閘極與第一磊晶層之間以及位於終端區內的溝渠的表面與第三閘極之間。溝渠植入區位於晶胞區與終端區內的溝渠底部的第一磊晶層內,其中溝渠植入區具有小於第一摻雜濃度的第三摻雜濃度。
在本發明的一實施例中,上述的溝渠植入區可包覆上述溝渠的底部。
在本發明的一實施例中,上述的第一與第二磊晶層之交界面可接近溝渠植入區。
在本發明的一實施例中,上述的第一與第二磊晶層之交界面可與溝渠植入區接觸。
在本發明的一實施例中,上述閘極氧化層的厚度可小於上述溝渠氧化層的厚度。
在本發明的一實施例中,上述第二閘極的寬度可大於上述第一閘極的寬度。
在本發明的一實施例中,上述的第二閘極還可包括延伸到第一閘極之側壁的延伸部分。
在本發明的一實施例中,上述第一與第二磊晶層的導電態例如n型。
在本發明的一實施例中,上述斷閘極金氧半場效電晶體還可在第二磊晶層上包括p型井。
在本發明的一實施例中,上述p型井與上述第二磊晶層之交界面可接近第一與第二閘極之間的上述閘極氧化層。
在本發明的一實施例中,上述最接近晶胞區的第三閘極與晶胞區內的p型井等電位。
基於上述,本發明藉由兩個不同摻雜濃度的磊晶層搭配溝渠底部的植入區,能同時維持高電壓應用的空乏區寬度並降低斷閘極金氧半場效電晶體的阻值,還可釋放溝渠轉角處的最大電場(max e-field)。
為讓本發明的上述特徵和優點能更明顯易懂,下文特舉實施例,並配合所附圖式作詳細說明如下。
10、20‧‧‧晶胞區
11、21‧‧‧終端區
100、200‧‧‧基板
102、202‧‧‧第一磊晶層
104、204‧‧‧第二磊晶層
106a、220a‧‧‧第一閘極
106b、220b‧‧‧第三閘極
107‧‧‧側壁
108、224‧‧‧第二閘極
110a、110b、222‧‧‧閘極氧化層
112、218‧‧‧溝渠氧化層
114、210‧‧‧溝渠植入區
116、208‧‧‧溝渠
116a、208a‧‧‧底部
118、124、212、230‧‧‧交界面
120‧‧‧延伸部分
122、226‧‧‧p型井
126、228‧‧‧源極摻雜區
128、232‧‧‧絕緣層
130、238‧‧‧接觸窗
132、134、216、240、242‧‧‧導體層
206‧‧‧罩幕層
214‧‧‧氧化層
234‧‧‧接觸窗開口
236‧‧‧p+摻雜區
t1、t2‧‧‧厚度
w1、w2‧‧‧寬度
圖1是依照本發明的一實施例的一種斷閘極金氧半場效電晶體的剖面示意圖。
圖2A至圖2H是依照本發明的另一實施例的一種斷閘極金氧半場效電晶體之製造流程剖面示意圖。
圖3是模擬對象2的汲極電流電壓曲線圖。
圖4是模擬對象1的汲極電流電壓曲線圖。
圖5是模擬對象1和模擬對象2的總電流密度之分布圖。
圖6是模擬對象1和模擬對象2的摻雜濃度分布圖。
圖7是模擬對象1和模擬對象2的電場分布圖。
圖8是模擬對象1和模擬對象2的碰撞產生率圖。
圖9是模擬對象1和模擬對象2的電位分布圖。
圖10是模擬對象3的摻雜濃度分布圖。
圖11是模擬對象3的總電流密度之分布圖。
圖12是模擬對象3的電位分布圖。
以下實施例中所附的圖式是為了能更完整地描述發明概
念的示範實施例,但是,仍可使用許多不同的形式來實施本發明,且其不應該被視為受限於所記載的實施例。在圖式中,為了清楚起見,膜層、區域及/或結構元件的相對厚度及位置可能縮小或放大。此外,本文使用「第一」、「第二」、「第三」等來描述不同的區域、膜層及/或區塊,但是這樣的用語僅用於區別一區域、膜層或區塊與另一區域、膜層或區塊。因此,以下所討論之第一區域、膜層或區塊可以被稱為第二區域、膜層或區塊而不違背實施例的教示。
圖1是依照本發明的一實施例的一種斷閘極金氧半場效電晶體的剖面示意圖。
請參照圖1,本實施例的斷閘極金氧半場效電晶體至少具有晶胞區10與終端區11,其包括基板100、第一磊晶層102、第二磊晶層104、第一閘極106a、第二閘極108、第三閘極106b、閘極氧化層110a~b、溝渠氧化層112以及溝渠植入區114。其中,第一磊晶層102形成於基板100上,且第一磊晶層102具有第一摻雜濃度;第二磊晶層104形成於第一磊晶層102上,其中第二磊晶層104具有大於第一摻雜濃度的第二摻雜濃度,足以降低斷閘極金氧半場效電晶體之晶胞區10的阻值而達到低導通電阻(RDSON)的效能,且第一磊晶層102與第二磊晶層104的導電態例如n型。而在第一磊晶層102與第二磊晶層104中有數個溝渠116,所述溝渠116穿過第二磊晶層104並延伸至第一磊晶層102內。上述第一閘極106a與第二閘極108均位於晶胞區10的溝渠
116內,其中第二閘極108位於第一閘極106a上。至於第三閘極106b則分別位於終端區11內的各個溝渠116內,其中最接近晶胞區10的第三閘極106b接地(GND),其餘的第三閘極106b為浮接閘極(floating gates)。上述第一閘極106a與第三閘極106b較佳是以同一道沉積製程形成的,所以圖中使用同一號碼來表示位於不同區域的閘極。在一實施例中,終端區11內的具有第三閘極106b的溝渠116數量例如2~4個,但仍可依照需求增加。此外,閘極氧化層110a位於第一閘極106a與第二閘極108之間以及閘極氧化層110b位於第二閘極108與第二磊晶層104之間,上述閘極氧化層110a與110b通常是同一道製程形成的同一膜層,此處採用兩個元件符號是為了表示位於不同區域的閘極氧化層。而溝渠氧化層112是位於第一閘極106a與第一磊晶層102之間並位於終端區11內的溝渠116表面與第三閘極106b之間。
請繼續參照圖1,溝渠植入區114位於溝渠116底部116a的第一磊晶層102內,其中溝渠植入區114具有第三摻雜濃度,且第三摻雜濃度小於第一磊晶層102之第一摻雜濃度。如以第一與第二磊晶層102與104是n型為例,則溝渠植入區114通常是藉由植入相反導電態(p型)的摻質(如硼)來降低溝渠116底部116a的第一磊晶層102之摻雜濃度。由於降低摻雜濃度的溝渠植入區114具有更大的阻值,所以上述晶胞區10內的溝渠植入區114如能包覆溝渠116的底部116a,則有利於釋放溝渠轉角處的最大電場。另外,第一磊晶層102與第二磊晶層104之交界面118可與
溝渠植入區114接觸或者略高於溝渠植入區114。在本實施例中,閘極氧化層110a~b的厚度t1一般小於溝渠氧化層112的厚度t2,且因為第一磊晶層102的第一摻雜濃度夠低而不需和第二磊晶層104的第二摻雜濃度相同,所以能維持高電壓應用的空乏區寬度,而不需要因應高電壓場的應用而增加溝渠氧化層112的厚度t2,進而能縮減斷閘極金氧半場效電晶體的晶胞區10之元件間距(cell pitch),並藉此得到更高的崩潰電壓(BVDSS)。至於第二閘極108的寬度w2可如圖1大於第一閘極106a的寬度w1,或者兩者相同。當第二閘極108的寬度w2大於第一閘極106a的寬度w1時,第二閘極108還可包括延伸到第一閘極106a之側壁107的延伸部分120。
請繼續參照圖1,斷閘極金氧半場效電晶體在第二磊晶層104上還可包括p型井122,其中p型井122與第二磊晶層104之交界面124可接近第一閘極106a與第二閘極108之間的閘極氧化層110a,如與閘極氧化層110a齊平、略低或略高。終端區11內的p型井122則是存在於溝渠116之間。此外,一般斷閘極金氧半場效電晶體的晶胞區10具有的源極摻雜區126可透過位於絕緣層128內的接觸窗130電性連接至上方的導體層132,其中導體層132例如金屬層。至於斷閘極金氧半場效電晶體之晶胞區10的汲極部分則在基板100未形成第一磊晶層102的表面,可參照現有技術,故不贅述。另外,終端區11中最接近晶胞區10的第三閘極106b可與晶胞區10內的p型井122等電位,因此可如圖1所
示,透過位於絕緣層128內的接觸窗130以及其上方的導體層134,達到第三閘極106b與p型井122等電位的效果,但本發明並不限於此,亦可利用其他設計來達成。
圖2A至圖2H是依照本發明的另一實施例的一種斷閘極金氧半場效電晶體之製造流程剖面示意圖。
請參照圖2A,在晶胞區20與終端區21之基板200上先同步形成第一磊晶層202,再形成第二磊晶層204,其中第一磊晶層202與第二磊晶層204的製程相似,其中較大差異在於第二磊晶層204的摻雜濃度大於第一磊晶層202的摻雜濃度。接著,形成一整層罩幕層206覆蓋第二磊晶層204。
然後,請參照圖2B,圖案化罩幕層206,以露出要形成溝渠208的部位,再以這層罩幕層206作為蝕刻罩幕,蝕刻穿過第二磊晶層204並持續蝕刻至第一磊晶層202內,而形成溝渠208。
接著,請參照圖2C,進行溝渠植入步驟,以於溝渠208底部208a的第一磊晶層202內形成溝渠植入區210。如果第一磊晶層202是n型,則溝渠植入步驟所用的是p型摻質(如硼),以降低第一磊晶層202局部的濃度。因此,溝渠植入區210的摻雜濃度小於第一磊晶層202之摻雜濃度。在本實施例中,第一與第二磊晶層202與204之交界面212與溝渠植入區210接觸,但本發明並不限於此。接著可去除圖2B顯示的罩幕層206。
隨後,請參照圖2D,進行熱氧化,以於第一與第二磊晶層202與204暴露出的表面(即溝渠116的表面)形成氧化層214,
再於基板200上全面沉積導體層216。
之後,請參照圖2E,可先以CMP的方式平坦化圖2D之導體層216,而露出圖2D之氧化層214,再以濕式蝕刻的方式移除部分氧化層,而留下作為溝渠氧化層218的部分,其中藉由控制蝕刻時間的長短並搭配蝕刻罩幕(未繪示)等,能使晶胞區20的溝渠氧化層218高度低於終端區21的溝渠氧化層218高度。然後,移除露出的部分導體層而分別得到第一閘極220a與第三閘極220b。當第一閘極220a如圖示稍微突出,則後續形成的結構可覆蓋第一閘極220a的頂部。
接著,請參照圖2F,在晶胞區的溝渠208表面及其內部的第一閘極220a上形成一層閘極氧化層222和第二閘極224,且閘極氧化層222和第二閘極224的製法可參照圖2D至圖2E的方式。閘極氧化層222的厚度t1一般小於溝渠氧化層218的厚度t2,第二閘極224的寬度w2可大於第一閘極220a的寬度w1。
隨後,請參照圖2G,藉由數道摻雜步驟,在晶胞區20和終端區21之第二磊晶層204表面全面形成p型井226。上述摻雜步驟例如劑量低能量低的第一道p型摻雜步驟、劑量中等能量中等的第二道p型摻雜步驟、以及劑量高能量高的第三道p型摻雜步驟。然後,在晶胞區20可額外進行一道n型摻雜步驟,以形成源極摻雜區228,且基板200另一面也可形成汲極摻雜區(未繪示)。然後,形成一層絕緣層232覆蓋整個晶胞區20和終端區21,並形成穿過絕緣層232的數個接觸窗開口234,其中晶胞區20內
的接觸窗開口234可進一步穿過源極摻雜區228並延伸至p型井226、在終端區21內的接觸窗開口234則可進一步延伸至p型井226或延伸至最接近晶胞區20的第三閘極220b。之後,可選擇性地於接觸窗開口234內形成p+摻雜區236。
最後,請參照圖2H,在接觸窗開口234內形成接觸窗238,再於絕緣層232上形成連接接觸窗238的導體層240和242,其中導體層240和242可為金屬層。
為了驗證本發明的效果,以下列舉幾個模擬實驗,但本發明之範圍並不侷限於以下實驗。
模擬對象1:本發明之斷閘極金氧半場效電晶體的晶胞區,其中第一磊晶層的厚度約4.5微米、磷摻雜劑量為7e15ions/cm2;第二磊晶層的厚度約5微米、磷摻雜劑量為3.1e16ions/cm2;溝渠植入區的硼摻雜劑量是5e12ions/cm2。
模擬對象2:對照的斷閘極金氧半場效電晶體的晶胞區,其中並無模擬對象1的溝渠植入區,且只有一個厚度約9.5微米、磷摻雜劑量為3.1e16ions/cm2的磊晶層,其餘部分都與模擬對象1相同。
模擬對象3:本發明之斷閘極金氧半場效電晶體的終端區,其具有3個溝渠,且最接近晶胞區的閘極與p型井等電位,其餘閘極是浮接閘極。至於其他參數則與模擬對象1一樣。
模擬結果
圖3是模擬對象2的汲極電流電壓曲線圖、圖4是模擬
對象1的汲極電流電壓曲線圖。比較圖3和圖4可知,本發明之斷閘極金氧半場效電晶體能應用於100V以上的電壓場。
圖5左是模擬對象2的總電流密度之分布圖、圖5右是模擬對象1的總電流密度(單位:A/cm2)之分布圖。從圖5可知,本發明之斷閘極金氧半場效電晶體的電流密度較高。
圖6左是模擬對象2的摻雜濃度分布圖、圖6右是模擬對象1的摻雜濃度分布圖(單位:ions/cm3)(圖6中的數值是10n的n值)。從圖6可觀察到本發明之斷閘極金氧半場效電晶體的溝渠底部有摻雜濃度較低的區域,且溝渠周圍的磊晶層之摻雜濃度高於溝渠下方的磊晶層之摻雜濃度。
圖7左是模擬對象2的電場分布圖、圖7右是模擬對象1的電場分布圖。從圖7可知,本發明之斷閘極金氧半場效電晶體能防止溝渠轉角處的高電位。
圖8左是模擬對象2的碰撞產生率圖、圖8右是模擬對象1的碰撞產生率圖。從圖8可知,本發明之斷閘極金氧半場效電晶體的碰撞產生率較均勻。
圖9左是模擬對象2的電位分布圖、圖9右是模擬對象1的電位分布圖。從圖7可知,本發明之斷閘極金氧半場效電晶體能承受更高的電位。
圖10是模擬對象3的摻雜濃度分布圖(圖10中的數值是10n的n值)。從圖10可觀察到本發明之斷閘極金氧半場效電晶體的溝渠底部有摻雜濃度較低的區域,且溝渠周圍接近的磊晶層之
摻雜濃度高於溝渠下方的磊晶層之摻雜濃度。
圖11是模擬對象3的總電流密度之分布圖。從圖11可知,本發明之斷閘極金氧半場效電晶體的電流密度隨著終端區往邊緣逐漸變低。
圖12是模擬對象3的電位分布圖。從圖12可知,本發明之斷閘極金氧半場效電晶體的終端區的電場下降並延伸到邊緣,而承受高達150V以上的電位。
綜上所述,本發明藉由低摻雜濃度的磊晶層來維持高電壓應用的空乏區寬度,並搭配高摻雜濃度的磊晶層來降低斷閘極金氧半場效電晶體的阻值,同時於溝渠底部植入摻雜濃度的植入區可釋放溝渠轉角處的最大電場。因此,本發明之斷閘極金氧半場效電晶體能達到低導通電阻的效能,並且不需增加溝渠氧化層的厚度就能應用於100V以上的高電壓場,甚至能使溝渠氧化層的厚度變薄,且不須額外的黃光製程。
雖然本發明已以實施例揭露如上,然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明的精神和範圍內,當可作些許的更動與潤飾,故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧晶胞區
11‧‧‧終端區
100‧‧‧基板
102‧‧‧第一磊晶層
104‧‧‧第二磊晶層
106a‧‧‧第一閘極
106b‧‧‧第三閘極
107‧‧‧側壁
108‧‧‧第二閘極
110a、110b‧‧‧閘極氧化層
112‧‧‧溝渠氧化層
114‧‧‧溝渠植入區
116‧‧‧溝渠
116a‧‧‧底部
118、124‧‧‧交界面
120‧‧‧延伸部分
122‧‧‧p型井
126‧‧‧源極摻雜區
128‧‧‧絕緣層
130‧‧‧接觸窗
132、134‧‧‧導體層
t1、t2‧‧‧厚度
w1、w2‧‧‧寬度
Claims (8)
- 一種斷閘極金氧半場效電晶體,至少具有終端區與晶胞區,包括:基板;第一磊晶層,形成於所述基板上,其中所述第一磊晶層的導電態為n型且具有第一摻雜濃度;第二磊晶層,形成於所述第一磊晶層上,其中所述第二磊晶層的導電態為n型且具有大於所述第一摻雜濃度的第二摻雜濃度,且所述第一磊晶層與所述第二磊晶層中有多個溝渠,所述多個溝渠穿過所述第二磊晶層並延伸至所述第一磊晶層內;p型井,位於所述第二磊晶層上,且所述p型井與所述第二磊晶層直接接觸;多個第一閘極,分別位於所述晶胞區內的所述多個溝渠內;多個第二閘極,分別位於所述晶胞區內的所述第一閘極上的所述多個溝渠內;多個第三閘極,分別位於所述終端區內的所述多個溝渠內,其中最接近所述晶胞區的所述第三閘極接地,其餘的所述多個第三閘極為浮接閘極;閘極氧化層,位於所述第一閘極與所述第二閘極之間以及位於所述第二閘極與所述第二磊晶層之間,其中所述p型井與所述第二磊晶層之交界面接近所述第一閘極與所述第二閘極之間的所述閘極氧化層; 溝渠氧化層,位於所述第一閘極與所述第一磊晶層之間以及位於所述終端區內的所述多個溝渠的表面與所述第三閘極之間;以及溝渠植入區,位於所述晶胞區與所述終端區內的所述多個溝渠的底部的所述第一磊晶層內,其中所述溝渠植入區具有小於所述第一摻雜濃度的第三摻雜濃度。
- 如申請專利範圍第1項所述的斷閘極金氧半場效電晶體,其中所述溝渠植入區包覆所述溝渠的所述底部。
- 如申請專利範圍第1項所述的斷閘極金氧半場效電晶體,其中所述第一磊晶層與所述第二磊晶層之交界面接近所述溝渠植入區。
- 如申請專利範圍第1項所述的斷閘極金氧半場效電晶體,其中所述第一磊晶層與所述第二磊晶層之交界面與所述溝渠植入區接觸。
- 如申請專利範圍第1項所述的斷閘極金氧半場效電晶體,其中所述閘極氧化層的厚度小於所述溝渠氧化層的厚度。
- 如申請專利範圍第1項所述的斷閘極金氧半場效電晶體,其中所述第二閘極的寬度大於所述第一閘極的寬度。
- 如申請專利範圍第1項所述的斷閘極金氧半場效電晶體,其中所述第二閘極更包括延伸到所述第一閘極之側壁的延伸部分。
- 如申請專利範圍第1項所述的斷閘極金氧半場效電晶體,其中最接近所述晶胞區的所述第三閘極與所述晶胞區內的所述p型井等電位。
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|---|---|---|---|---|
| TWI696288B (zh) | 2019-07-16 | 2020-06-11 | 力晶積成電子製造股份有限公司 | 遮蔽閘金氧半場效電晶體及其製造方法 |
| US20230187537A1 (en) * | 2021-11-17 | 2023-06-15 | Panjit International Inc. | Method of forming power semiconductor device |
| CN114068688B (zh) * | 2021-11-26 | 2024-05-03 | 上海华虹宏力半导体制造有限公司 | 栅间氧化层的形成方法及屏蔽栅沟槽型器件的形成方法 |
| TWM628743U (zh) | 2022-02-24 | 2022-06-21 | 杰力科技股份有限公司 | 溝渠式功率半導體裝置 |
| CN116581154B (zh) * | 2023-07-12 | 2023-10-10 | 江西萨瑞半导体技术有限公司 | 一种sgt器件的工艺方法及sgt器件 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201244106A (en) * | 2006-02-17 | 2012-11-01 | Alpha & Omega Semiconductor | Shielded gate trench (SGT) MOSFET devices and manufacturing processes |
| TW201246496A (en) * | 2011-05-10 | 2012-11-16 | Great Power Semiconductor Corp | Trenched power semiconductor device and fabrication method thereof |
| TW201251012A (en) * | 2011-06-02 | 2012-12-16 | Anpec Electronics Corp | Semiconductor power device |
| TW201611183A (zh) * | 2014-09-02 | 2016-03-16 | 萬國半導體股份有限公司 | 改善uis性能的溝槽式功率半導體器件及其製備方法 |
Family Cites Families (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4864374A (en) * | 1987-11-30 | 1989-09-05 | Texas Instruments Incorporated | Two-transistor dram cell with high alpha particle immunity |
| DE19638438A1 (de) * | 1996-09-19 | 1998-04-02 | Siemens Ag | Durch Feldeffekt steuerbares, vertikales Halbleiterbauelement |
| US5998821A (en) * | 1997-05-21 | 1999-12-07 | Kabushiki Kaisha Toshiba | Dynamic ram structure having a trench capacitor |
| TWI283912B (en) * | 2002-10-21 | 2007-07-11 | Nanya Technology Corp | A trench type stacked gate flash memory and the method to fabricate the same |
| TW583748B (en) * | 2003-03-28 | 2004-04-11 | Mosel Vitelic Inc | The termination structure of DMOS device |
| US7652326B2 (en) * | 2003-05-20 | 2010-01-26 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
| US7126188B2 (en) * | 2004-05-27 | 2006-10-24 | Skymedi Corporation | Vertical split gate memory cell and manufacturing method thereof |
| US7453119B2 (en) * | 2005-02-11 | 2008-11-18 | Alphs & Omega Semiconductor, Ltd. | Shielded gate trench (SGT) MOSFET cells implemented with a schottky source contact |
| US8896093B2 (en) * | 2012-12-19 | 2014-11-25 | Alpha And Omega Semiconductor Incorporated | Circuit configuration and manufacturing processes for vertical transient voltage suppressor (TVS) and EMI filter |
| US7929321B2 (en) * | 2008-08-22 | 2011-04-19 | Force-Mos Technology Corp | Depletion mode trench MOSFET for improved efficiency of DC/DC converter applications |
| US9425305B2 (en) * | 2009-10-20 | 2016-08-23 | Vishay-Siliconix | Structures of and methods of fabricating split gate MIS devices |
| US20120220092A1 (en) * | 2009-10-21 | 2012-08-30 | Vishay-Siliconix | Method of forming a hybrid split gate simiconductor |
| US20120211828A1 (en) * | 2009-10-21 | 2012-08-23 | Vishay-Siliconix | Hybrid split gate semiconductor |
| US8247296B2 (en) | 2009-12-09 | 2012-08-21 | Semiconductor Components Industries, Llc | Method of forming an insulated gate field effect transistor device having a shield electrode structure |
| TWI442550B (zh) * | 2010-02-12 | 2014-06-21 | 旺宏電子股份有限公司 | 位元線結構、半導體元件及其形成方法 |
| US8264035B2 (en) * | 2010-03-26 | 2012-09-11 | Force Mos Technology Co., Ltd. | Avalanche capability improvement in power semiconductor devices |
| US9252239B2 (en) * | 2014-05-31 | 2016-02-02 | Alpha And Omega Semiconductor Incorporated | Semiconductor power devices manufactured with self-aligned processes and more reliable electrical contacts |
| CN103688363B (zh) * | 2011-05-18 | 2017-08-04 | 威世硅尼克斯公司 | 半导体器件 |
| US8735249B2 (en) * | 2011-05-25 | 2014-05-27 | Great Power Semiconductor Corp. | Trenched power semiconductor device and fabrication method thereof |
| US8610235B2 (en) * | 2011-09-22 | 2013-12-17 | Alpha And Omega Semiconductor Incorporated | Trench MOSFET with integrated Schottky barrier diode |
| US9312335B2 (en) * | 2011-09-23 | 2016-04-12 | Alpha And Omega Semiconductor Incorporated | Lateral PNP bipolar transistor with narrow trench emitter |
| US8916951B2 (en) * | 2011-09-23 | 2014-12-23 | Alpha And Omega Semiconductor Incorporated | Lateral PNP bipolar transistor formed with multiple epitaxial layers |
| US8569780B2 (en) * | 2011-09-27 | 2013-10-29 | Force Mos Technology Co., Ltd. | Semiconductor power device with embedded diodes and resistors using reduced mask processes |
| US9614043B2 (en) * | 2012-02-09 | 2017-04-04 | Vishay-Siliconix | MOSFET termination trench |
| US9171738B2 (en) * | 2012-12-18 | 2015-10-27 | Infineon Technologies Austria Ag | Systems and methods for integrating bootstrap circuit elements in power transistors and other devices |
| US9230851B2 (en) * | 2013-02-07 | 2016-01-05 | Texas Instruments Incorporated | Reduction of polysilicon residue in a trench for polysilicon trench filling processes |
| US9450082B2 (en) * | 2014-06-09 | 2016-09-20 | Texas Instruments Incorporated | Integrated termination for multiple trench field plate |
| JP6478316B2 (ja) * | 2014-11-10 | 2019-03-06 | ローム株式会社 | トレンチゲート構造を備えた半導体装置およびその製造方法 |
| US9281368B1 (en) * | 2014-12-12 | 2016-03-08 | Alpha And Omega Semiconductor Incorporated | Split-gate trench power MOSFET with protected shield oxide |
| KR102389813B1 (ko) * | 2015-05-19 | 2022-04-22 | 삼성전자주식회사 | 반도체 소자 |
| KR102455869B1 (ko) * | 2015-12-23 | 2022-10-20 | 에스케이하이닉스 주식회사 | 매립게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀 |
-
2016
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201244106A (en) * | 2006-02-17 | 2012-11-01 | Alpha & Omega Semiconductor | Shielded gate trench (SGT) MOSFET devices and manufacturing processes |
| TW201246496A (en) * | 2011-05-10 | 2012-11-16 | Great Power Semiconductor Corp | Trenched power semiconductor device and fabrication method thereof |
| TW201251012A (en) * | 2011-06-02 | 2012-12-16 | Anpec Electronics Corp | Semiconductor power device |
| TW201611183A (zh) * | 2014-09-02 | 2016-03-16 | 萬國半導體股份有限公司 | 改善uis性能的溝槽式功率半導體器件及其製備方法 |
Also Published As
| Publication number | Publication date |
|---|---|
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