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TWI601189B - 鰭式場效電晶體及其製造方法 - Google Patents

鰭式場效電晶體及其製造方法 Download PDF

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TWI601189B
TWI601189B TW105131738A TW105131738A TWI601189B TW I601189 B TWI601189 B TW I601189B TW 105131738 A TW105131738 A TW 105131738A TW 105131738 A TW105131738 A TW 105131738A TW I601189 B TWI601189 B TW I601189B
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江國誠
朱熙甯
蔡慶威
王志豪
梁英強
迪亞茲 卡羅司
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台灣積體電路製造股份有限公司
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Description

鰭式場效電晶體及其製造方法
本揭露是關於一種鰭式場效電晶體，特別是關於一種以半導體條為基座的鰭式場效電晶體及其製造方法。
在積體電路(Integrated Circuit，IC)材料和設計的技術進步下，已生產許多世代的IC，且每一世代都比前一代具有較小和更複雜的電路。在IC進化的過程中，功能密度(例如：單位晶片面積之內連接的裝置數)通常隨著幾何尺寸的減少而增加。尺度縮小製程提供了增加生產效率和減少相關成本的效益。
上述尺度縮小製程也增加製造和生產IC的複雜度，且為了實現這些進展，須要進行IC製程和製造等研發。舉例而言，已引進鰭式場效電晶體(Fin Field-Effect Transistors，FinFETs)取代平面電晶體。FinFETs的結構和製作FinFETs的方法正進行開發。
本揭露之一態樣提供一種鰭式場效電晶體的製 造方法，包含形成第一硬罩幕在半導體基材上；蝕刻半導體基材以形成凹陷，且在凹陷之相鄰二者間設置半導體條；形成第二硬罩幕在半導體條之側壁上；在第二硬罩幕上進行第一非等向性蝕刻，以移除第二硬罩幕之水平部分；以及利用第一硬罩幕和第二硬罩幕之垂直部分做為蝕刻罩幕，在半導體基材上進行第二非等向性蝕刻，使凹陷延伸至第二硬罩幕之垂直部分的底端之下。前述方法更包含：移除第二硬罩幕之垂直部分；以及形成隔離區在凹陷內。前述隔離區為內縮，且半導體條介於隔離區間的一部分突出至高於隔離區，以形成半導體鰭片。閘極堆疊形成在半導體鰭片之上表面和側壁上，以形成鰭式場效電晶體。
本揭露之另一態樣提供一種鰭式場效電晶體的製造方法，包含：藉由蝕刻半導體基材形成半導體條，以在半導體條之相對側上形成凹陷；在半導體條之側壁上形成硬罩幕層；在硬罩幕層上進行第一蝕刻，以移除硬罩幕層之水平部分，並留下硬罩幕層之垂直部分；利用硬罩幕層之垂直部分做為蝕刻罩幕之部分，在半導體基材上進行第二蝕刻，以使凹陷延伸至硬罩幕層之垂直部分的底端之下；移除硬罩幕層之垂直部分；形成隔離區在凹陷內；以及使隔離區內縮。半導體條介於隔離區之間的一部分突出至高於隔離區，以形成半導體鰭片。閘極堆疊形成在半導體鰭片之上表面和側壁上，以形成鰭式場效電晶體，且此鰭式場效電晶體為單鰭片鰭式場效電晶體。
本揭露之再一態樣提供一種鰭式場效電晶體， 包含半導體基材，其中半導體基材包含主體部分及半導體條基座，且半導體條基座係在主體部分之上並與主體部分相連。裝置更包含在半導體條基座之上並相連的半導體條，且半導體條較半導體條基座窄。半導體鰭片在半導體條之上並相連。隔離區延伸至半導體基材內。隔離區包含第一下表面及第二下表面，其中第一下表面與半導體條基座之第一上表面接觸，且第二下表面與半導體基材之主體部分的上表面接觸。第二下表面係低於第一下表面。
20‧‧‧基材
22‧‧‧墊氧化層
24‧‧‧硬罩幕
26‧‧‧溝渠
48‧‧‧虛擬閘極電極
50‧‧‧硬罩幕
50A‧‧‧墊氧化層
50B‧‧‧氮化矽層
54‧‧‧間隙壁層
62‧‧‧內層介電層
100‧‧‧多鰭片元件區
200‧‧‧單鰭片元件區
128/228‧‧‧半導體條
129‧‧‧裂隙
130/230‧‧‧硬罩幕層
130’‧‧‧部分
130”/230”‧‧‧部分
132/232‧‧‧半導體條基座
132A/232A‧‧‧側壁
132B/232B‧‧‧上表面
133/233‧‧‧隔離區、淺溝渠隔離區
134/234‧‧‧半導體鰭片
146/246‧‧‧虛擬閘極堆疊
156/256‧‧‧閘極間隙壁
158/258‧‧‧磊晶半導體區
159/259‧‧‧金屬矽化物區
160/260‧‧‧蝕刻中止層
163/263‧‧‧取代閘極介電層
164/264‧‧‧取代閘極
166/266‧‧‧取代閘極堆疊
170‧‧‧多鰭片鰭式場效電晶體
270‧‧‧單鰭片鰭式場效電晶體
400‧‧‧方法
402‧‧‧蝕刻半導體基材，以形成凹陷
404‧‧‧形成硬罩幕層在凹陷之側壁及底部上
406‧‧‧進行非等向性蝕刻，以蝕刻硬罩幕層及半導體基材
408‧‧‧移除硬罩幕層
410‧‧‧形成淺溝渠隔離區
412‧‧‧使淺溝渠隔離區內縮
414‧‧‧形成閘極間隙壁
416‧‧‧成長磊晶源/汲極區
418‧‧‧形成源/汲極金屬矽化物區
420‧‧‧形成蝕刻中止層及內層介電層
422‧‧‧移除虛擬閘極電極
424‧‧‧形成取代閘極
a‧‧‧距離
b‧‧‧距離
c1‧‧‧距離
c2‧‧‧距離
d‧‧‧距離
d1‧‧‧距離
d2‧‧‧距離
D1‧‧‧深度
D2‧‧‧深度
T1‧‧‧厚度
T2‧‧‧厚度
α‧‧‧傾斜角度
FH‧‧‧尺寸
SH‧‧‧尺寸
ISH/ISH’‧‧‧尺寸
根據以下詳細說明並配合附圖閱讀，使本揭露的態樣獲致較佳的理解。需注意的是，如同業界的標準作法，許多特徵並不是按照比例繪示的。事實上，為了進行清楚討論，許多特徵的尺寸可以經過任意縮放。
[圖1]至[圖12]係根據一些實施例在形成鰭式場效電晶體的中間階段的透視圖和剖面圖。
[圖13]至[圖16]係繪示根據一些實施例之鰭式場效電晶體的剖面圖。
[圖17]係繪示根據一些實施例形成鰭式場效電晶體的流程圖。
以下揭露提供許多不同實施例或例示，以實施 發明的不同特徵。以下敘述之成份和排列方式的特定例示是為了簡化本揭露。這些當然僅是做為例示，其目的不在構成限制。舉例而言，第一特徵形成在第二特徵之上或上方的描述包含第一特徵和第二特徵有直接接觸的實施例，也包含有其他特徵形成在第一特徵和第二特徵之間，以致第一特徵和第二特徵沒有直接接觸的實施例。除此之外，本揭露在各種例示中會重複元件符號及/或字母。此重複的目的是為了簡化和明確，並不表示所討論的各種實施例及/或配置之間有任何關係。
再者，空間相對性用語，例如「下方(underlying)」、「在...之下(below)」、「低於(lower)」、「上方(overlying)」、「高於(upper)」等，是為了易於描述圖式中所繪示的元素或特徵和其他元素或特徵的關係。空間相對性用語除了圖式中所描繪的方向外，還包含元件在使用或操作時的不同方向。裝置可以其他方式定向(旋轉90度或在其他方向)，而本文所用的空間相對性描述也可以如此解讀。
根據各種例示的實施例提供鰭式場效電晶體(Fin Field-Effect Transistors，FinFETs)及其形成方法。說明形成FinFETs的中間階段。討論實施例的變化。在各種示意圖和說明的實施例中，類似的參考數字是用來標示類似的元件。
圖1至圖12係繪示根據一些實施例形成FinFET之中間步驟的透視圖和剖面圖。圖1至圖12所示之 步驟亦以圖表繪示在圖17所示之流程圖400。在後續討論中，圖1至圖12所示之製程步驟會參考圖17的製程步驟討論。
圖1係繪示基材20的透視圖，此基材20為半導體晶圓的一部分。基材20為半導體基材，例如：矽基材、碳化矽基材、絕緣層上覆矽基材或由其他半導體材料形成的基材。基材20也包含如III-V族化合物半導體材料的其他半導體材料。基材20以p型或n型雜質做輕摻雜。
形成墊氧化層22和硬罩幕24在半導體基材20上。根據本揭露的一些實施例，墊氧化層22是由氧化矽所形成，氧化矽可藉由氧化半導體基材20的表面層而形成。硬罩幕24是由氮化矽、氮氧化矽、碳化矽、碳氮化矽等所形成。
接著，如圖2所示，硬罩幕24、墊氧化層22和基材20被圖案化以形成溝渠26。因此，形成半導體條128和半導體條228。溝渠26延伸至半導體基材20內，且具有彼此平行的縱長方向。根據本揭露的一些實施例，溝渠的深度D1為介於80nm和130nm之間。須理解的是，說明書中所述之數值僅是做為例示，且在不改變本揭露的概念下，也可以採用不同的數值。
基材20包含在二元件區內的部分，即多鰭片元件區100和單鰭片元件區200。分別形成半導體條128和半導體條228在元件區100和元件區200內。在多鰭片元件區100內，形成在複數個半導體鰭片上的FinFET。在單鰭片 元件區200內，形成只包含單一半導體鰭片的FinFET。在說明書的敘述中，在多鰭片元件區100內是以二個鰭片做為例示，而在多鰭片元件區100內可形成更多鰭片。
請參閱圖3A，分別形成硬罩幕層130和硬罩幕層230在多鰭片元件區100和單鰭片元件區200內。在相同沉積製程中同時形成硬罩幕層130和硬罩幕層230，並形成在半導體條128和半導體條228的上表面和側壁上。再者，硬罩幕層130和硬罩幕層230延伸至溝渠26內的半導體基材之上表面上。選擇沉積方法使製得之硬罩幕層130和硬罩幕層230實質上為共形的，並使垂直部分的厚度T1實質上等於水平部分的厚度T2。舉例而言，厚度T1為厚度T2的80%至100%。根據本揭露的一些實施例，沉積方法包含原子層沉積法(Atomic Layer Deposition，ALD)、低壓化學氣相沉積法(Low Pressure Chemical Vapor Deposition，LPCVD)或類似的方法。
硬罩幕層130和硬罩幕層230是由氧化鋁(Al2O3)、氮化矽、氧化矽或其類似物所形成。硬罩幕層130包含介於半導體條128間的二垂直部分，二垂直部分分別在其中之一半導體條128的側壁上。硬罩幕層130之二相鄰的垂直部分雖然看似於其間具有空隙的相連接，其實並未連接。圖3B繪示多鰭片元件區100和單鰭片元件區200之結構的剖面圖，並呈現硬罩幕層130之二相鄰的垂直部分間的裂隙129。裂隙129具有很大的長寬比，長寬比可大於15，且長寬比可介於15和30。須理解的是，裂隙129是各別的溝渠 26未填充的部分。在後續討論中，「外溝渠(outer trenches)」一詞是用來表示溝渠26在最外面的半導體條128的外側上(繪示的左側和右側)。
接著，請參閱圖4，進行第一非等向性蝕刻，以移除硬罩幕層130和硬罩幕層230的水平部分。透過乾式蝕刻(例如：利用氟化氫(HF)為蝕刻氣體)進行第一非等向性蝕刻。在第一非等向性蝕刻之後，留下半導體條128和半導體條228之側壁上的硬罩幕層130和硬罩幕層230之垂直部分。
硬罩幕24之上表面因為蝕刻而暴露。再者，亦暴露出在溝渠26底部的半導體基材20之上表面。在第一非等向性蝕刻之後，進行第二非等向性蝕刻以進一步地蝕刻半導體基材20，以使溝渠進一步延伸至低於硬罩幕層130和硬罩幕層230的底部邊緣。根據本揭露的一些實施例，增加溝渠26的深度D2至介於約120nm至約160nm。深度差(D2-D1)介於約30nm至約50nm。
根據本揭露的一些實施例，使用蝕刻氣體進行第二非等向性蝕刻，且此蝕刻氣體與用於第一非等向性蝕刻之蝕刻氣體不同。根據另一些實施例，使用例如含氟氣體或含氯氣體的相同蝕刻氣體進行第一非等向性蝕刻和第二非等向性蝕刻。第一非等向性蝕刻和第二非等向性蝕刻可不間斷地在相同處理腔室內進行。於說明書的敘述中，在延伸的外溝渠26之上和半導體條128和半導體條228之下的半導體基材之部分可分別當作是半導體條128和半導體條228之 基座的半導體條基座132和半導體條基座232。半導體條基座132和半導體條基座232設於半導體基材20之主體部分之上。
在第二蝕刻步驟中，硬罩幕24及硬罩幕層130和硬罩幕層230的垂直部分結合做為用於第二非等向性蝕刻的蝕刻罩幕，因此，半導體條基座132和半導體條基座232之側壁與硬罩幕層130和硬罩幕層230之垂直部分的外側壁成一垂直線。由於蝕刻製程而形成一些切口，導致半導體條基座132和半導體條基座232暴露的側壁傾斜，且分別自硬罩幕層130和硬罩幕層230之垂直部分的外緣內縮。
請再參閱圖3B，在裂隙129內，硬罩幕層130之水平部分130’是位於裂隙129的底部，且暴露至裂隙129。水平部分130’的厚度等於厚度T2，其中厚度T2是外溝渠26內之水平部分130”的厚度。外溝渠26的長寬比小於裂隙129。根據一些實施例，因為裂隙129的高長寬比(圖3B)，在第一非等向性蝕刻和第二非等向性蝕刻製程中，裂隙129之下的硬罩幕層130之下部分130’的蝕刻速度遠小於外溝渠26內之下部分130”和230”的蝕刻速度。
如圖13至圖16所示，由於裂隙129和溝渠26之長寬比、硬罩幕層130之厚度及蝕刻的製程狀況而產生不同的結果。同樣地，圖13至圖16所示之結果可在同一個半導體基材上並存。舉例而言，在第一非等向性蝕刻製程和第二非等向性蝕刻製程中，部分130’(圖3B)可不被蝕穿。因此，前述部分130’正下方的半導體基材20之一部分就不被蝕 刻。在前述部分130”被蝕穿的一段時間後，部分130’亦可被蝕穿。相應地，當蝕刻在部分130”正下方的半導體基材20之部分一段時間後，開始蝕刻在部分130’正下方的半導體基材20之部分。相應地，在部分130’正下方的半導體基材20之部分的蝕刻時間短於在部分130”正下方的半導體基材20之部分。因此，介於二相鄰半導體條128間的溝渠26在第二蝕刻期間也可延伸至半導體基材20內，然而，其深度較外溝渠26小。
接著，進行濕式蝕刻，以移除硬罩幕層130和硬罩幕層230的剩餘部分，進而暴露出半導體條基座132和半導體條基座232。所得結構如圖5所示。在多鰭片元件區100，複數個半導體條128位於相同半導體鰭片基座132之上，而單一半導體條228位於半導體條基座232之上。在說明書的敘述中，半導體條基座132和半導體條基座232可視為基材20之一部分，或視為在基材20之上的一部分。
然後，如圖6所示，形成隔離區133和隔離區233在溝渠26內(圖5)，其中隔離區可為淺溝渠隔離(Shallow Trench Isolation，STI)區。形成方法包含以介電材料填充溝渠26，例如，利用流動式化學氣相沉積法(Flowable Chemical Vapor Deposition，FCVD)填充氧化矽，並進行化學機械研磨(Chemical Mechanical Polish，CMP)以使介電材料的上表面和硬罩幕24的上表面同高。在CMP之後，移除硬罩幕24(圖5)。另外，在半導體條128和半導體條228的上表面上停止研磨。在圖6所示之結構的上視圖 中，半導體條基座132和半導體條基座232其中每一者為被各別的STI區133和STI區233所包圍的一條，或為具有相反端連接至半導體基材20的一條。
之後，請參閱圖7，STI區133和STI區233為內縮，以使所得之STI區133和STI區233的上表面低於半導體條128和半導體條228之上表面。在說明書的敘述中，高於STI區133和STI區233之上表面的半導體條128和半導體條228之部分分別當作是半導體鰭片134和半導體鰭片234。剩餘的STI區133和STI區233之上表面係更高於半導體條基座132和半導體條基座232之上表面。在說明書的敘述中，介於相鄰二半導體條128間的STI區133之部分當作是內STI區133，而在最外面的半導體條128之外側上的STI區133當作是外STI區。STI區233為外STI區。
請參閱圖8，分別形成虛擬閘極堆疊146和虛擬閘極堆疊246在半導體鰭片134和半導體鰭片234上。虛擬閘極堆疊146和虛擬閘極堆疊246分別覆蓋半導體條134和半導體條234之中間部分，留下相對末端部分未覆蓋。根據本揭露的一些實施例，虛擬閘極堆疊146和虛擬閘極堆疊246包含虛擬閘極電極48，其中虛擬閘極電極48可由例如多晶矽所形成。在形成虛擬閘極電極48之前可(或可不)形成虛擬氧化物層(圖未繪示)。形成硬罩幕50在虛擬閘極電極48之上，且做為形成虛擬閘極電極48的蝕刻罩幕。硬罩幕50包含例如氮化矽及/或氧化矽，且可為包含複數層的單一層或複合層。舉例而言，硬罩幕50包含墊氧化層50A和在墊氧 化層50A上的氮化矽層50B。墊氧化層50A是由氧化矽所形成，可藉由氧化虛擬閘極電極48之上表面層而形成。虛擬閘極堆疊146和虛擬閘極堆疊246的形成包含沉積各別做為毯覆層的層，接著蝕刻毯覆層。虛擬閘極堆疊146和虛擬閘極堆疊246可具有縱長方向實質上垂直於各別的半導體鰭片134和半導體鰭片234之縱長方向。
請再參閱圖8，形成間隙壁層54在元件區100和元件區200。根據本揭露的一些實施例，間隙壁層54是由氧化矽、氮化矽、氮氧化矽或其中的多層所形成。舉例而言，間隙壁層54包含氧化矽層及在氧化矽層上的氮化矽層。利用如ALD的共形沉積方法形成間隙壁層54。
圖9繪示間隙壁層54的蝕刻，以形成分別在虛擬閘極堆疊146和虛擬閘極堆疊246之側壁上的閘極間隙壁156和閘極間隙壁256。根據本揭露的一些實施例，進行非等向性蝕刻以蝕刻間隙壁層54。移除間隙壁層54之水平部分。除此之外，由於半導體鰭片134和半導體鰭片234的高度低於虛擬閘極堆疊146和虛擬閘極堆疊246的高度，在半導體鰭片134和半導體鰭片234之側壁上的間隙壁層54之垂直部分的高度相對較小，因此可被移除。另一方面，虛擬閘極堆疊146和虛擬閘極堆疊246之側壁上的間隙壁層54之垂直部分相對較小，且在蝕刻後具有剩餘部分。間隙壁層54的剩餘部分為閘極間隙壁156和閘極間隙壁256。閘極間隙壁156和閘極間隙壁256之上表面因蝕刻而從虛擬閘極堆疊146和虛擬閘極堆疊246的上表面內縮。
在閘極間隙壁156和閘極間隙壁256的形成步驟中，暴露的STI區133和STI區233之上表面也可分別藉由用於蝕刻和清洗製程中的蝕刻劑和化學品而內縮。為了確定半導體條基座132和半導體條基座232不會在STI區133和STI區233內縮後暴露，當如圖7所示之結構形成之後，將在半導體條基座132和半導體條基座232之上表面上方的STI區133和STI區233之部分設計為具有適當的厚度。
在閘極間隙壁156和閘極間隙壁256形成之後，同樣如圖9所示，進行源/汲極磊晶，以使磊晶半導體區158和磊晶半導體區258分別成長在暴露出的半導體鰭片134和半導體鰭片234之末端部分。磊晶半導體區158和磊晶半導體區258和半導體鰭片134和半導體鰭片234之末端部分結合，以形成各別的FinFET之源/汲極區。根據所得FinFET為n型FinFET的一些實施例，磊晶半導體區158和磊晶半導體區258包含矽磷(SiP)或磷摻雜碳化矽(SiCP)。根據所得FinFET為p型FinFET的另一些實施例，磊晶半導體區158和磊晶半導體區258包含矽鍺及在磊晶期間原位摻雜之如硼或銦的p型雜質。亦可進行佈植，以摻雜n型或p型雜質分別至各別的n型FinFET或p型FinFET的源/汲極區。
圖10繪示分別形成在磊晶半導體區158和磊晶半導體區258上的源/汲極金屬矽化物區159和源/汲極金屬矽化物區259。源/汲極金屬矽化物區159和源/汲極金屬矽化物區259的形成包含形成毯覆金屬層(圖未繪示)在圖9所示之結構上，其中金屬層係形成在磊晶半導體區158和磊晶 半導體區258之上表面和側壁上。進行退火以使金屬層和磊晶半導體區158和磊晶半導體區258反應，以形成金屬矽化物區159和金屬矽化物區259。然後移除未反應的金屬，留下金屬矽化物區159和金屬矽化物區259。
接著，如圖11所示，形成蝕刻中止層160和蝕刻中止層260及內層介電層(Inter-Layer Dielectric，ILD)62。然後，進行CMP以使ILD 62的上表面、虛擬閘極堆疊146和虛擬閘極堆疊246(圖9)及閘極間隙壁156和閘極間隙壁256(圖10)的高度彼此相同。根據一些實施例，在暴露出由多晶矽形成的虛擬閘極電極48後，進行CMP。根據另一些實施例，在暴露出由多晶矽所形成的硬罩幕50(圖1)時，停止CMP。
然後，在蝕刻步驟中移除圖10所示之虛擬閘極堆疊146和虛擬閘極堆疊246，以形成凹陷(圖未繪示，位於如圖12所示之取代閘極堆疊166和取代閘極堆疊266所占之位置)延伸至ILD 62，如圖12所示。虛擬閘極堆疊146和虛擬閘極堆疊246覆蓋之半導體鰭片134和半導體鰭片234之部分暴露至凹陷。
之後，同樣如圖12所示，形成取代閘極堆疊166和取代閘極堆疊266在移除虛擬閘極電極而留下的凹陷內。取代閘極堆疊166和取代閘極堆疊266包含做為取代閘極介電層163和取代閘極介電層263(圖13至16)的複數個介電層，及做為取代閘極電極164和取代閘極電極264(圖13至16)的複數個導電層。根據一些實施例，取代閘極介電層 163和取代閘極介電層263其中每一者的形成包含形成界面(介電)層，然後形成高介電常數介電層在界面層之上。界面層包含氧化矽，氧化矽是藉由在化學溶液內處理半導體鰭片134和半導體鰭片234的暴露表面，以氧化半導體鰭片134和半導體鰭片234而形成的化學氧化物(氧化矽)。然後沉積高介電常數介電材料在界面層上。根據一些實施例，高介電常數介電材料之k值大於7.0，且可包含金屬氧化物或鉿(Hf)、鋁(Al)、鋯(Zr)、鑭(La)的矽化物等類似物。
取代閘極堆疊166和取代閘極堆疊266內的閘極電極164和閘極電極264(圖13至16)分別形成在取代閘極介電層163和取代閘極介電層263之上。取代閘極電極164和取代閘極電極264包括如TiN、TaN、TaC、Co、Ru、Al、Cu、W的含金屬材料、其中的組合或其中的多層。在取代閘極介電層和取代閘極電極形成之後，進行如CMP的平坦化製程，以移除ILD 62之上多餘的部分。所得結構包含在多鰭片元件區100的多鰭片FinFET 170及在單鰭片元件區200內的單鰭片FinFET 270。
圖13至圖16繪示圖12內的FinFET 170和FinFET 270之一些部分的剖面圖，其中剖面圖是由垂直於FinFET 170和FinFET 270的通道長度之方向的垂直平面所得。在圖13至圖16之每一者中，外STI區133(在最左邊半導體鰭片134之左側的STI區133及在最右邊半導體鰭片134之右側的STI區133)的內表面和下表面為彼此對稱。因為外STI區133的輪廓是由硬罩幕層130彼此對稱之最左邊 的垂直部分和最右邊的垂直部分(圖4)所產生。左STI區233與右STI區233之內側壁和下表面也是對稱，此對稱是由於半導體條228之相對側壁上的硬罩幕230之垂直部分的對稱。
圖13係根據一些實施例繪示FinFET 170和FinFET 270之一些部分的剖面圖。半導體條基座132和半導體條基座232具有實質垂直之側壁132A和側壁232A，垂直之側壁132A和側壁232A分別連接至實質平坦之上表面132B和上表面232B。半導體條128和半導體條228之側壁與半導體條基座132之上表面132B和側壁132A形成階級。內STI區133具有與半導體條基座132之上表面132B接觸的下表面。STI區233和外STI區133其中每一者之實質上平坦的二個下表面為不同高度，其中較高者分別與半導體條基座132和半導體條基座232之平坦上表面132B和上表面232B接觸，而較低者與半導體基材20之平坦上表面接觸。
圖14係根據一些實施例繪示FinFET 170和FinFET 270之一些部分的剖面圖。半導體條基座132和半導體條基座232具有傾斜側壁132A和傾斜側壁232A，其中傾斜角度α可小於80°。傾斜側壁132A和傾斜側壁232A連接至實質上平坦的上表面132B和上表面232B。傾斜側壁132A和傾斜側壁232A實質上也為筆直的。半導體條128的側壁也和半導體條基座132之平坦的上表面132B和傾斜側壁132A形成階級。內STI區133也具有與半導體條基座132之上表面接觸的平坦下表面。
圖15係根據一些實施例繪示FinFET 170和FinFET 270之一些部分的剖面圖。這些實施例類似於圖14所示之實施例，除了在內STI區正下方的半導體基材20之部分被蝕刻。因此，內STI區133延伸至半導體條基座132。內STI區133之下表面的剖面圖為V型。V型的下尖端高於外STI區133之最下表面。
圖16係根據一些實施例繪示FinFET 170和FinFET 270之一些部分的剖面圖。這些實施例類似於圖15所示之實施例，除了在內STI區之正下方的半導體基材20之部分被蝕刻的更深，且內STI區133之下尖端和外STI區133之下平坦表面為共平面。因此，有效地將半導體條基座132分開成複數個分離的半導體條基座，其中每一者具有單一半導體條128位於其上。內STI區133的下表面的剖面圖為V型或U型。U型之相對側壁為筆直且傾斜的，而其下表面為平坦的。由於圖3B之部分130’和部分130”的蝕刻速度不同，使半導體條基座132之分離部分的相對側壁具有非對稱的輪廓。
圖13至圖16根據一些例示的實施例提供複數種尺寸的實施例。須理解這些數值僅是做為例示，且可改變為不同數值。舉例而言，在圖13至圖16中，由於硬罩幕層130和230之側壁部分具有實質上相同的寬度，距離「a」等於距離「c1」和距離「c2」(更大於1nm)。介於相鄰半導體條128的距離「b」大於二倍的距離「a」，以使其中具有裂隙。
以下尺寸的關係式在圖14至圖16中也可採納：1nm<a≦b/2
d=a+0~8nm
a=c1=c2,d=d1=d2
d1=c1+0~8nm
d2=c2+0~8nm
除此之外，表1和表2提供一些尺寸的例示數值，其中表1的數值為圖13和圖14所示之結構，而表2之數值為圖15和圖16所示之結構。須理解此提供之數值僅是做為例示。
本揭露的實施例具有一些優勢的特徵。在半導體條的長寬比下降時，藉由形成半導體條基座在半導體條/鰭片之下，以維持半導體條的高度。因此，可排除發生在高長寬比之半導體條的問題。舉例而言，在傳統製程的清洗製程中，高長寬比之半導體條會彎曲或傾斜並彼此相黏，導致鰭式場效電晶體的良率損失或效益下降。根據本揭露的一些實施例，藉由減少半導體條的長寬比，半導體條較不會彎曲或傾斜，且問題至少可減少，甚至消除。
根據本揭露的一些實施例，一種方法包含形成第一硬罩幕在半導體基材上；蝕刻半導體基材以形成凹陷，且在凹陷之相鄰二者間設置半導體條；形成第二硬罩幕在半導體條之側壁上；在第二硬罩幕上進行第一非等向性蝕刻，以移除第二硬罩幕之水平部分；以及利用第一硬罩幕和第二硬罩幕之垂直部分做為蝕刻罩幕，在半導體基材上進行第二非等向性蝕刻，使凹陷延伸至低於第二硬罩幕之垂直部分的底端。前述方法更包含：移除第二硬罩幕之垂直部分；以及形成隔離區在凹陷內。前述隔離區為內縮，且半導體條介於隔離區間的一部分突出至高於隔離區，以形成半導體鰭片。閘極堆疊形成在半導體鰭片之上表面和側壁上，以形成鰭式場效電晶體。
根據本揭露的一些實施例，一種方法包含：藉由蝕刻半導體基材形成半導體條，以在半導體條之相對側上形成凹陷；在半導體條之側壁上形成硬罩幕層；在硬罩幕層上進行第一蝕刻，以移除硬罩幕層之水平部分，並留下使硬罩幕層之垂直部分；利用硬罩幕層之垂直部分做為蝕刻罩幕之部分，在半導體基材上進行第二蝕刻，以使凹陷延伸至低於硬罩幕層之垂直部分的下部末端；移除硬罩幕層之垂直部分；形成隔離區在凹陷內；以及使隔離區內縮。半導體條介於隔離區之間的一部分突出至高於隔離區，以形成半導體鰭片。閘極堆疊形成在半導體鰭片之上表面和側壁上，以形成鰭式場效電晶體，且此鰭式場效電晶體為單鰭片鰭式場效電晶體。
根據本揭露的一些實施例，一種裝置包含半導體基材，其中半導體基材包含主體部分及半導體條基座，且半導體條基座係在主體部分之上並與主體相連。半導體條基座可延伸。裝置更包含在半導體條基座之上並相連的半導體條，且半導體條較半導體條基座窄。半導體鰭片在半導體條之上並相連。隔離區延伸至半導體基材內。隔離區包含與半導體條基座之第一上表面接觸的第一下表面，以及與半導體基材之主體部分的上表面接觸的第二下表面。第二下表面係低於第一下表面。
上述摘要許多實施例的特徵，因此本領域具有通常知識者可更了解本揭露的態樣。本領域具有通常知識者應理解利用本揭露為基礎可以設計或修飾其他製程和結構 以實現和所述實施例相同的目的及/或達成相同優勢。本領域具有通常知識者也應了解與此同等的架構並沒有偏離本揭露的精神和範圍，且可以在不偏離本揭露的精神和範圍下做出各種變化、交換和取代。
400‧‧‧方法
402‧‧‧蝕刻半導體基材，以形成凹陷
404‧‧‧形成硬罩幕層在凹陷之側壁及底部上
406‧‧‧進行非等向性蝕刻，以蝕刻硬罩幕層及半導體基 材
408‧‧‧移除硬罩幕層
410‧‧‧形成淺溝渠隔離區
412‧‧‧使淺溝渠隔離區內縮
414‧‧‧形成閘極間隙壁
416‧‧‧成長磊晶源/汲極區
418‧‧‧形成源/汲極金屬矽化物區
420‧‧‧形成蝕刻中止層及內層介電層
422‧‧‧移除虛擬閘極電極
424‧‧‧形成取代閘極

Claims (10)

  1. 一種鰭式場效電晶體的製造方法，包含：形成一第一硬罩幕在一半導體基材上；蝕刻該半導體基材以形成複數個凹陷，且在該些凹陷之相鄰二者間設置一半導體條；形成一第二硬罩幕在該半導體條之複數個側壁上；在該第二硬罩幕上進行一第一非等向性蝕刻，以移除該第二硬罩幕之複數個水平部分；利用該第一硬罩幕和該第二硬罩幕的複數個垂直部分做為一蝕刻罩幕，在該半導體基材上進行一第二非等向性蝕刻，使該些凹陷延伸至該第二硬罩幕之該些垂直部分的一底端之下；移除該第二硬罩幕之該些垂直部分；形成複數個隔離區在該些凹陷內；使該些隔離區內縮，其中該半導體條介於該些隔離區間的一部分突出至高於該些隔離區，以形成一半導體鰭片；以及形成一閘極堆疊在該半導體鰭片之一上表面和複數個側壁上，以形成該鰭式場效電晶體。
  2. 如申請專利範圍第1項所述之鰭式場效電晶體的製造方法，其中該鰭式場效電晶體為一多鰭片鰭式場效電晶體，且該閘極堆疊覆蓋複數個半導體鰭片，並使該閘極堆疊形成在該些半導體鰭片之複數個側壁上。
  3. 如申請專利範圍第2項所述之鰭式場效電晶體的製造方法，其中在該第二非等向性蝕刻開始時，不蝕穿介於相鄰的該些半導體鰭片間之該第二硬罩幕的一水平部分；以及在該第二非等向性蝕刻結束時，蝕穿介於相鄰的該些半導體鰭片間之該第二硬罩幕的一水平部分，且在該第二非等向性蝕刻時，蝕刻在該第二硬罩幕之水平部分正下方的該半導體基材之一部分。
  4. 如申請專利範圍第1項所述之鰭式場效電晶體的製造方法，其中該些隔離區包含：複數個第一平面下表面，與該半導體鰭片之一下表面在同一高度；複數個第二平面下表面，係低於該第一平面下表面；以及複數個筆直的邊緣，連結該些第一平面下表面至各別的該些第二平面下表面。
  5. 一種鰭式場效電晶體的製造方法，包含：藉由蝕刻一半導體基材，形成一半導體條，以形成複數個凹陷，其中該些凹陷是在該半導體條的相對側上；形成一硬罩幕層在該半導體條之複數個側壁上；在該硬罩幕上進行一第一蝕刻，以移除該硬罩幕層之複數個水平部分，並留下該硬罩幕層之複數個垂直部分；利用該硬罩幕層之該些垂直部分做為一蝕刻罩幕之複 數個部分，在該半導體基材上進行一第二蝕刻，以延伸該些凹陷至該硬罩幕層之該些垂直部分的一底端之下；移除該硬罩幕層之該些垂直部分；形成複數個隔離區在該些凹陷內；使該些隔離區內縮，其中該半導體條介於該些隔離區之間的一部分突出至高於該些隔離區，以形成一半導體鰭片；以及形成一閘極堆疊在該半導體鰭片之一上表面及複數個側壁上，以形成該鰭式場效電晶體，其中該鰭式場效電晶體為一單鰭片鰭式場效電晶體。
  6. 如申請專利範圍第5項所述之鰭式場效電晶體的製造方法，利用一相同蝕刻氣體或複數個不同蝕刻氣體進行該第一蝕刻及該第二蝕刻，其中該第一蝕刻及該第二蝕刻為非等向性蝕刻。
  7. 如申請專利範圍第5項所述之鰭式場效電晶體的製造方法，其中在該些隔離區內縮並形成該閘極堆疊後，該些隔離區之複數個剩餘部分的複數個上表面係高於該半導體條之一底部。
  8. 一種鰭式場效電晶體，包含：一半導體基材，包含：一主體部分；一半導體條基座，在該主體部分之上並與該主體部 分相連；以及一半導體條，在該半導體條基座之上，且與該半導體條基座相連，其中該半導體條係較該半導體條基座窄；一半導體鰭片，在該半導體條之上，且與該半導體條相連；以及複數個隔離區，延伸至該半導體基材內，該些隔離區包含：一第一下表面，與該半導體條基座之一第一上表面接觸；以及一第二下表面，與該半導體基材之該主體部分的一上表面接觸，其中該第二下表面係低於該第一下表面。
  9. 如申請專利範圍第8項所述之鰭式場效電晶體，更包含：一閘極堆疊，在該半導體鰭片之一上表面和複數個相對側壁上；以及一源/汲極區，在該閘極堆疊之一側上。
  10. 如申請專利範圍第8項所述之鰭式場效電晶體，其中該半導體條基座更包含：一第二上表面，其中該第一上表面和該第二上表面在該半導體條之複數個相對側上，且與該半導體條連接；一第一邊緣，與該第一上表面連接；以及一第二邊緣，與該第二上表面連接， 其中該第一上表面和該第一邊緣分別與該第二上表面和該第二邊緣為對稱或不對稱。
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