TWI600118B

TWI600118B - 製造半導體裝置的方法與相關的半導體裝置

Info

Publication number: TWI600118B
Application number: TW104139087A
Authority: TW
Inventors: 姚欣潔; 卡羅斯Ｈ迪雅茲; 蔡政勳; 李忠儒; 黃建樺; 田希文; 眭曉林; 包天一; 吳永旭
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2015-07-20
Filing date: 2015-11-25
Publication date: 2017-09-21
Also published as: US20170025346A1; US9589890B2; KR20170010710A; KR102024971B1; CN113314461A; CN113314461B; CN106373921A; TW201705363A

Description

製造半導體裝置的方法與相關的半導體裝置

半導體積體電路(IC)產業經歷了快速的成長期。IC的設計和材料的技術進步已產生了好幾代的半導體積體電路，其中每一代都比上一代具有更小更複雜的電路。在半導體積體電路的演進過程中，功能密度(即每個晶片區域內互連設備的數量)已普遍增加，但幾何尺寸(即製造過程可製造的最小構件(或線))卻有所減少。

這種按照比例縮小的製程具有提高生產效率和降低相關費用的好處。此外，這種按照比例縮小的製程也提高了IC處理和製造的複雜性。為了實現這些先進的製程，IC處理和製造方面也需要取得類似的發展。當諸如金屬氧化物半導體場效應電晶體(MOSFET)的半導體設備透過各種技術縮小尺寸時，其導線之間的互相連接以及電晶體和其它設備之間的佈線相關聯的介電材料在IC的性能提升方面扮演更重要的角色。儘管IC製造設備的現有方法已普遍滿足其預期目的，但它們並沒有在各方面都完全令人滿意。例如，形成具有短長度的金屬線，或簡稱為金屬島，則面對很大的挑戰。

本發明提供一方法，其包含：形成一第一介電層於一基底上；形成一第一溝槽於所述第一介電層中；形成一金屬線於所述第一溝槽中；去除所述金屬線的一第一部分以形成一個第二溝槽，並去除所述金屬線的一第二部分以形成一第三溝槽，其中所述金屬線的一第三部分致設置在所述第二溝槽和所述第三溝槽之間；以及形成一第二介電層於所述第二溝槽和所述第三溝槽內。

本發明亦提供一方法，其包含：形成一第一介電層於一基底上；形成一金屬線於所述第一介電層中；形成一圖形化硬遮罩層於所述金屬線，其中所述圖案化硬遮罩層具有暴露所述金屬線的一第一開口和一第二開口；通過所述第一開口和所述第二開口分別去除所述金屬線的所述暴露部分，以形成一第一溝槽和一第二溝槽；以及形成一第二電介質層於所述第一溝槽和所述第二溝槽內。

本發明更提供一種裝置，其包括：一第一金屬線沿著一第一方向設置在一基底上；以及一第二金屬線沿著所述第一方向並對準到所述第一金屬線，其中所述第二金屬線的側壁沿著所述第一方向具有一個錐形側壁輪廓，其中所述第二金屬線沿著所述第一方向的一底側係比所述第二金屬線的一頂側來得寬。

100‧‧‧製造半導體裝置的方法

102、104、106、108、110、112‧‧‧製造半導體裝置的方法的步驟

200‧‧‧半導體裝置

210‧‧‧基底

220‧‧‧第一電介質層

220A‧‧‧第一電介質層220的一部分

310‧‧‧第一溝槽

405‧‧‧金屬層

410‧‧‧金屬線

410A‧‧‧金屬線410第一部分

410B‧‧‧金屬線410第二部分

410I‧‧‧金屬島

510‧‧‧硬遮罩

520‧‧‧硬遮罩第一開口

525‧‧‧硬遮罩第二開口

610‧‧‧第二溝槽

615‧‧‧第二溝槽610第一側壁

616‧‧‧第二溝槽610第二側壁

620‧‧‧第三溝槽

625‧‧‧第三溝槽620第三側壁

626‧‧‧第三溝槽620第四側壁

710‧‧‧第二電介質層

715‧‧‧空氣空隙

L_T‧‧‧頂部長度

L_B‧‧‧底部長度

L_D‧‧‧頂部長度

L_C‧‧‧底部長度

w1‧‧‧第一寬度

w2‧‧‧第二寬度

為協助讀者達到最佳理解效果，建議在閱讀本揭露時同時結合附圖及以下詳細說明。應該注意的是，遵照行業內標準做法，各特徵不是按比例繪製。事實上，為了清楚的討論，各特徵尺寸可以任意放大或縮小。

圖1為根據一些實施例構成的半導體裝置的示例製造方法之流程圖。

圖2A、3A、4A、4C、5A、6A、6C及7A為根據一些實施例的一示例半導體裝置之俯視圖。

圖2B為根據一些實施例的一示例半導體裝置橫跨圖2A中的線A-A之截面圖。

圖3B為根據一些實施例的一示例半導體裝置橫跨圖3A中的線B-B 之截面圖。

圖4B為根據一些實施例的一示例半導體裝置橫跨圖4A中的線B-B之截面圖。

圖4D為根據一些實施例的一示例半導體裝置橫跨圖4C中的線B-B之截面圖。

圖5B為根據一些實施例的一示例半導體裝置橫跨圖5A中的線A-A之截面圖。

圖6B為根據一些實施例的一示例半導體裝置橫跨圖6A中的線A-A之截面圖。

圖6D為根據一些實施例的一示例半導體裝置橫跨圖6C中的線A-A之截面圖。

圖7B及圖7C為根據一些實施例的一示例半導體裝置橫跨圖7A中的線A-A之截面圖。

以下揭露內容提供了數個不同的實施例或示例，用於實現所提供主題的不同特徵。為簡化本發明內容，各器件和佈局的具體示例描述如下。當然，這些僅僅是示例且並不旨在有所限定。例如，本描述中的第一特徵基於第二特徵之上，跟隨第二特徵的形成可以包括一些實施例，該實施例中第一特徵和第二特徵以直接接觸形成；也可以包括一些實施例，該實施例中附加特徵形成於第一特徵和第二特徵之間，以使得該第一特徵和第二特徵以間接接觸形成。此外，本發明內容可在各個示例中重複參考數值和/或字母。這種重複是為了簡化和清楚的目的，本身並不表明所討論的各個實施例和/或配置之間的關係。

此外，為便於描述本文，空間相對術語，如“在...之下”，“以下”，“下”，“上方”，“上面的”等，在本文中被使用。該術語用來描述一個元件，或與另一元件(多個)特徵的關係，或圖中所示的特徵(多個特徵)。空間相對術語意在包含正在使用或操作中的裝置的不同方向，除了在附圖中已描述的方向。該裝置可被另外定位(旋轉90度或沿其它方向)，並在此使用的空間相對描述符同樣可以相應地解釋。

圖1所示為根據一些實施例來製造一個或多個半導體裝置的一方法100的流程圖。參照圖2A至2B、圖3A至3B、圖4A至4D、圖5A至5B、圖6A至6D和圖7A至7C中所示的半導體裝置200，該方法100在下文中詳細討論。

圖1是根據本發明內容的各方面來製造一個或多個半導體裝置的方法100的一實施例的流程圖。以圖2A至圖7B中所示的半導體裝置200為例，該方法100在下文中詳細討論。

參考圖1及圖2A至2B，該方法100是從步驟102的提供基底210開始。該基底210可以是矽塊材基底。或者，該基底210可以包括：元素半導體，如晶體結構中的矽或鍺；化合物半導體，如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；或上述的組合。其他可能的基底210還包括絕緣襯底上的矽(Silicon-on-insulator,SOI)基底。SOI基底使用氧的注入分離(Separation by implantation of oxygen,SIMOX)、晶圓接合和/或其它合適的方法製造。

一些基底210的例子還包括絕緣層。該絕緣層包含任何合適的材料，包括氧化矽、藍寶石和/或上述的組合。一個絕緣層的例子為埋氧層(Buried oxide layer,BOX)。該絕緣層可由任何合適的處理形成，如注入(如，SIMOX)、氧化、沉積和/或其它合適的處理。在某些半導體裝置200例子中，該絕緣層是絕緣襯底上的矽基底的一組成部分(如，層)。

基底210還可以包括各種摻雜區域。該摻雜區域可以與p型摻雜劑，如硼或二氟化硼(BF₂)；n型摻雜劑，如磷或砷；或上述的組合摻雜。該摻雜區域可在P阱結構、N阱結構、雙阱結構或使用凸起結構中直接形成於該基底210之上。該基底210可另包括各種活性區域，如經配置用於N型金屬氧化物半導體電晶體裝置的區域和經配置用於P型金屬氧化物半導體電晶體裝置的區域。

該基底210還可包括各種隔離特徵。該隔離特徵於該基底210中分離各種裝置區域。該隔離功能包括不同的結構，該不同的結構通過使用不同的處理技術形成。例如，該隔離特徵可包括淺溝槽隔離(Shallow trench isolation,STI)特徵。STI的形成可包括於基底210中蝕刻溝槽，且用如氧化矽、氮化矽或氮氧化矽的絕緣體材料填充溝槽。該填充的溝槽可具有多層結構，如具有氮化矽填充的溝槽的熱氧化物襯裡層。可執行化學機械研磨(Chemical mechanical polishing,CMP)以回拋光超出的絕緣材料且平面化該隔離特徵的該頂面。

該基底210還可包括閘極堆疊，該閘極堆疊由電介質層和電極層形成。該電介質層可包括介面層(Interfacial layer,IL)和高k(High-k,HK)電介質層，該高k電介質層由適合的技術沉積，如化學氣相沉積(Chemical vapor deposition,CVD)、原子層沉積(Atomic layer deposition,ALD)、物理氣相沉積(Physical vapor deposition,PVD)、熱氧化、上述的組合或其他適合的技術。該電極層可包括通過ALD、PVD、CVD或其它合適的處理形成的單層或者多層，如金屬層、襯裡層、潤濕層和粘合層。

該基底210還可包括源/汲(S/D)特徵，並通過該閘極堆疊分離一旁。該S/D特徵可包括鍺(Ge)、矽(Si)、砷化鎵(GaAs)、砷化鋁鎵(AlGaAs)、矽鍺(SiGe)、磷砷化鎵(GaAsP)、鎵銻(GaSb)、銦銻(InSb)、砷化銦鎵(InGaAs)、砷化銦(InAs)和/或其他合適的材料。該S/D特徵可以通過外延生長處理，如CVD、VPE和/或UHV-CVD，分子束外延和/或其它合適的工藝來形成。

該基底210還可包括導電特徵。該導電特徵可包括電極、電容器、電阻器或電阻器的一部分。該導電特徵還可包括互連結構的一部分，該互連結構的一部分包括多層互連(Multi-layer interconnect,MLI)結構和與MLI結構集成的層間電介質(Interlevel dielectric,ILD)層，該互連結構提供電性佈線以耦接基底210中的各種裝置以輸入/輸出功率和訊號。該互連結構包括各種金屬線，接點和導孔特徵(或導孔插頭)。該金屬線提供水平的電性佈線。該接點提供矽基底和金屬線之間的垂直連接，同時導孔特徵提供在不同的金屬層的金屬線之間的垂直連接。導電特徵可以由包括光刻、蝕刻和沉積的程式形成。

在本實施例中，該基底210包括一第一電介質層220。該第一電介質層220可包括氧化矽、電介質材料，該電介質材料具有小於熱氧化矽的介電常數(k)，因此被稱為低k電介質材料層，如原矽酸四乙酯(Tetraethylorthosilicate,TEOS)氧化物、未摻雜的矽酸鹽玻璃或摻雜的氧化矽，如硼磷矽玻璃(Borophosphosilicate glass,BPSG)、熔融石英玻璃(Fused silica glass,FSG)、磷矽酸鹽玻璃(Phosphosilicate glass,PSG)、硼摻雜的矽玻璃(Boron doped silicon glass,BSG)和/或其他合適的電介質材料。該第一電介質層220可包括單層或多層。該第一電介質層220可以通過CVD、ALD或旋塗來沉積。

多層互連通常形成於基底210之上，以連接各種裝置(電晶體、電阻器和電容器等)，以形成積體電路。在典型的互連結構中，金屬線(例如，銅線)鋪設在第一電介質層220中，且通過導孔從一層連接到另一層。銅線和導孔通常使用單鑲嵌處理或雙鑲嵌處理製成。在這樣的處理中，該第一電介質層220被圖形化以形成溝槽，然後在該溝槽中填滿過量的銅，並利用化學機械平坦化(Chemical-mechanical planarization,CMP)來去除過量的銅，從而于溝槽中形成銅線。隨後，另一電介質層形成於在其下的電介質層之上，且重複上述過程以形成導孔和上層銅線。

各種長度的金屬線的需求是很常見的，尤其是當裝置比例縮小時。一般情況下，金屬線首先是通過形成具有各種長度的溝槽，然後用金屬層填充這些溝槽所形成。然而，當該溝槽的尺寸變小，金屬材料的空隙填充能力則受到限制，且空隙填充的品質和可靠性也受到了挑戰。這導致在金屬線形成了空隙，該空隙可引起高電阻問題和裝置可靠性問題。在形成金屬線過程中，將電介質層上由製程所引起的損傷降到最小化也面臨了挑戰。在本實施例中，該方法100提供形成金屬線(或島)，同時避免了在小的溝槽中填充金屬層的許多挑戰。

參考圖1及圖3A至3B，方法100的處理進行到步驟104，在第一電介質層220中形成第一溝槽310。該第一溝槽310沿圖3A中的線A-A的方向延伸。在一些實施例中，該第一溝槽310通過在該第一電介質層220之上形成一圖形化光阻層，然後通過圖形化光阻層蝕刻該第一電介質層而形成。光刻處理的例子可包括形成光阻層，通過光刻曝光處理暴露該光阻層，進行曝光後的烘烤處理，以及顯影該光阻層以形成圖形化光阻層。在另一實施例中，該第一溝槽310通過於該第二電介質層220上沉積一HM層，於該HM層上澱積光阻層，圖形化該光阻層，然後通過圖形化的光阻層蝕刻HM層以圖形化之，然後通過該圖形化HM層蝕刻該電介質層220而形成。

該蝕刻處理可包括選擇性濕蝕刻、選擇性乾蝕刻和/或上述的組合。舉例來說，該蝕刻處理包括使用氟基化學的離子體乾蝕刻處理，如CF₄、SF₆、CH₂F₂、CH₂F₂和/或C₂F₆的等。各自的蝕刻處理可以調整各種蝕刻參數，如使用的蝕刻劑、蝕刻溫度、蝕刻溶液的濃度、蝕刻壓力、蝕刻劑流速和/或其他合適的參數。

形成該第一溝槽310後，該圖形化HM通過合適的蝕刻處理去除。在一例子中，該圖形化HM是光阻圖案，而該圖形化HM是通過濕剝離和/或等離子體灰化後去除。

參考圖1及圖4A至圖4B，該方法100進行到步驟106，在該第一溝槽310中形成金屬層405。在本實施例中，金屬層405沉積在該第一溝槽310中。該金屬層405可以包括銅(Cu)、錫(Sn)、銀(Ag)、金(Au)、鈀(Pd)、鉑(Pt)、錸(Re)、銥(Ir)、釕(Ru)、鋨(Os)、銅錳(CuMn)、銅鋁(CuAl)、銅鈦(CuTi)、銅釩(CuV)、銅鉻(CuCr)、銅矽(CuSi)、銅鈮(CuNb)或其它合適的金屬。該金屬層405可以通過PVD、CVD、ALD、電化學電鍍(Electrochemical plating,ECP)或其它適當的處理來沉積。在一實施例中，該金屬層405包括通過PVD沉積的銅層。在一實施例中，該金屬層405包括通過PVD沉積的銅晶種層和通過電鍍的塊狀銅層。在各種其它例子中，銅的沉積可通過其它技術，如CVD或MOCVD來實現。銅回流處理可另用來提高銅填充輪廓。

在一些實施例中，電金屬擴散阻擋層(未示出)首先沉積在該第一溝槽310中，該金屬層405沉積於該阻擋層之上。該阻擋層可包括鉭(Ta)或氮化鉭(TaN)和金屬導體，該金屬導體可以是銅(Cu)、鋁(Al)、鎢(W)、鈷(Co)，或其它合適的金屬。在實施例中，該阻擋層包括材料的一層或多層。該阻擋層通過PVD、MOCVD或其它合適的技術沉積。

接著，參考圖4C至圖4D，進行CMP處理以平坦化該裝置200的頂面以去除於該第一電介質層220上的過量的該金屬層405。該金屬層405在該第一溝槽310中存留，形成該金屬線410。經由CMP處理的結果，該電介質層220的頂面和該金屬線410的頂面可形成一實質上共面的結構。

該金屬線410可通過其它位於下層的互連結構，或者通過主動和/或被動元件的端子(例如，源極、汲極和閘極接點)耦接到於該基底 210中的主動和/或被動元件。

參考圖1及圖5A至圖5B，該方法100進行到步驟108，在該金屬線410上形成硬遮罩(HM)510(或切割硬遮罩)和電介質層220。該硬遮罩510具有第一開口520和第二開口525，以分別暴露該金屬線410的第一部分和第二部分，其分別標記為參考數字410A和410B。在本實施例中，該第一開口520沿A-A線的方向以一距離遠離該第二開口525，該距離被選擇為未來金屬島的目標長度L，如下文所述。在一些實施例中，該硬遮罩510定義寬於金屬線410的該第一開口520和該第二開口525，且該第一電介質層220的一部分也暴露在該第一開口520和該第二開口525中，其標記為參考數字220A。在其它的實施例中，該第一開口520和該第二開口525具有更大的寬度以使得其延伸到鄰近該第一電介質層220A以具有更多的好處。

在一些實施例中，該硬遮罩510是圖形化光阻層。在另一實施例中，該硬遮罩510是由一製程所形成，該製程包括沉積硬遮罩層，形成圖形化光阻層於該硬遮罩層之上，以及使用該圖形化光阻層作為蝕刻遮罩來蝕刻該硬遮罩層。

參考圖1及圖6A至圖6B，該方法100進行到步驟110，其分別通過該第一開口520和該第二開口525來去除該金屬線410暴露的第一部分410A和第二部分410B，以分別形成第二溝槽610和第三溝槽620。位於該第一開口520和該第二開口525之間的金屬線410的第三部分在蝕刻處理期間由該硬遮罩520保護。蝕刻處理可以包括濕蝕刻、乾蝕刻和/或上述的組合。在一些實施例中，該金屬線410是銅線，且在反應性離子蝕刻(Reactive ion etching,RIE)中應用的銅蝕刻氣體包括CxHy、CxFy、CxHyFz，或上述的組合。下標x，y或z的值大於0且小於6。在一些實施例中，在反應性離子蝕刻(RIE)中應用的銅蝕刻氣體另包括一氧化碳(CO)和氧氣(O₂)中之一，以及氮氣(N₂)和氬(Ar)中之一。在進一步的例子中，蝕刻溫度(基底溫度)的範圍在約20℃至約120℃之內。在另一實例中，該蝕刻溫度的範圍是約20℃至約80℃之內。

在一些實施例中，該第二溝槽610和該第三溝槽620都形成具有錐形側壁輪廓，以使得沿線A-A的方向該第二溝槽610和該第三溝槽620具有大於第二寬度w2的第一寬度w1，該第二寬度w2是該第二溝槽610和該第三溝槽620的底部開口的寬度。

在一些實施例中，濕蝕刻處理可被取代或另外用來去除暴露的該第一部分410A和該第二部分410B。相應的蝕刻劑包括HCl、FeCl₃和H₂O的混合。在另一實施例中，當該金屬線410包括其他合適的金屬時，如鋁或鎢，也可以使用其它的蝕刻氣體。

在一些實施例中，該金屬線410包括圍繞該金屬線410A的阻擋層。在這種情況下，該蝕刻處理另包括蝕刻該阻擋層。在一實施例中，去除暴露的該金屬線410A的該蝕刻處理包括：如上所述的第一蝕刻子步驟以蝕刻該金屬層405；和第二蝕刻子步驟以蝕刻該阻擋層，如乾蝕刻和/或濕蝕刻。舉例來說，蝕刻該阻擋層的該第二蝕刻子步驟包括使用包括CxFx、N₂(或Ar)、CxHy、和Cl₂(或HBr)的氣體的乾蝕刻。在另一個實施例中，濕蝕刻用來蝕刻該阻擋層，且相應的蝕刻劑包括具有NH₄OH、H₂O₂和H₂O的標準清潔溶液(Standard clean solution,SC1)。

如上述參考圖5A至圖5B所討論的內容，在一些實施例中，該電介質層220A的一部分暴露在該第一開口520和該第二開口525內。在這種情況下，合適地選擇蝕刻處理以蝕刻暴露的該第一部分410A和該第二部分410B，而不用實質上蝕刻該暴露的電介質層220A。在這實施例中，於該第一開口520和該第二開口525內的電介質層220A的暴露部分在蝕刻處理期間充當子蝕刻遮罩。在具有適當的蝕刻選擇性下，使用自對準特性來去除暴露的該第一部分410A和該第二部分410B，可以減少了蝕刻處理的限制。

參考圖6C及圖6D，去除暴露的該第一部分410A和該第二部分410B後，該硬遮罩510被蝕刻處理去除。在一例子中，該硬遮罩510是光阻圖形，該硬遮罩510通過濕氣和/或等離子灰化去除。如圖所示，該金屬線410被劃分成多個子金屬線，其包括金屬島410I，該金屬島410I是在該第一開口520和該第二開口525之間的該金屬線410的第三部分，如圖5A和5B所示。如圖所示，該金屬線410的該第一部分410A定義了該第二溝槽610的第一側壁615，該金屬島410I定義了該第二溝槽610的第二側壁616，以及該第三溝槽620的第三側壁625。該金屬線410的該第二部分410B定義了該第三溝槽620的第四側壁626。

如上述參考圖5A至圖5B所討論的內容，在一些實施例中，該第二溝槽610和第三溝槽620具有錐形側壁輪廓。在這樣的情況下，該金屬島410I沿著線A-A的方向具有頂部長度L_T，該頂部長度L_T小於其底部長度L_B。同時，位於該金屬島410I每一側的金屬線410的每一者分別具有大於其頂部長度L_D的底部長度L_C。

在本實施例中，該金屬島410I是通過切割該金屬線410形成，而不是在小的溝槽中填充金屬層以形成金屬島。這樣的方法避免了空隙填充問題，如於金屬島410I內形成空隙，或用較差的金屬填充步驟來覆蓋該溝槽的側壁和底部。

參考圖1及圖7A至7B，該方法100進行到步驟112，通過沉積第二電介質層710於該第一電介質層220上、該金屬島410I和該金屬線410，包括填充該第二溝槽610和該第三溝槽620以提供該金屬島410I和該金屬線410之間的電隔離。該金屬島410I嵌入該第二電介質層710中。在一實施例中，該第二電介質材料層710與該第一電介質材料層220的組成相似。例如，該第二電介質層710包括低k介電材料、氧化矽或其它合適的介電材料層。該第二電介質層710具有介電常數(k)低於二氧化矽的介電常數的材料以降低電容成分以及金屬線之間的串擾，以最小化時間延遲和功耗。該第二電介質層710可以通過CVD、ALD或旋塗沉積。

如圖7A至7B所示，該第二電介質層710實質上填充該第二溝槽610和該第三溝槽620。如一例子所示，該第二介電層710是由旋塗電介質(SOD)處理沉積以實質上填充該第二溝槽610和該第三溝槽620。

在另一實施例中，該第二電介質層710設置在該第二溝槽610和該第三溝槽620中，其包括空隙(或空氣空隙)715，以進一步降低平均介電常數且提高隔離效率，如圖7C所示。該空氣空隙715可通過選擇和調整合適的沉積處理以形成該第二介電層710。在一實施例中，該第二電介質層710由CVD沉積，且CVD沉積被調整以形成該空氣空隙715。例如，當該CVD沉積速率被調整到更高以使得該第二介電層710在完全填充該第二溝槽610和該第三溝槽620之前關閉，從而形成該空氣空隙715。

在本實施例中，該第二電介質層710在該金屬島410I和該金屬線410形成後沉積。這有利地防止該第二電介質層710經歷等離子體損傷。在該金屬層405形成期間和隨後該金屬線410的蝕刻時，該等離子體損傷可發生到該第二電介質710上。該等離子體損傷降低了低K介電常數值，且引起電路較差的電容性能。該第二電介質層710的沉積還伴隨著該第二溝槽610中的自我形成空氣空隙的能力，如上述圖7C所討論的內容。

其它的步驟在此之前或在此期間被提供，在該方法100後，一些所描述的步驟可以被替換、消除，或為該方法100的其它實施例移動。

所述的半導體裝置200可包括附加特徵，該附加特徵可通過隨後的處理形成。例如，在基底210上形成各種導孔或線和多層互連功能(例如，金屬層和夾層電介質)。例如，多層互連包括垂直互連，如常規的導孔或導線；以及水平互連，如金屬線。各種互連特徵可實施各種導電材料，包括銅、鎢，和/或矽化物。在一實例中，使用單鑲嵌和/或雙鑲嵌處理來形成銅有關的多層互連結構。

基於上述內容可以得出，本發明內容提供一種形成小的金屬島的方法。該方法使用切割金屬線以形成金屬島以避免小的空隙填充缺陷。該方使用一方案，該方案包括首先形成金屬線，包含金屬島，接著形成低k電介質層，以最小化製程對低k電介質層上所引起的損傷。

本發明內容提供製造半導體裝置的多個不同實施例，該實施例提供了一個或多個針對現有方法的改進。在一實施例中，用於製造半導體裝置的一種方法包括：形成一第一介電層於一基底上；形成一第一溝槽於所述第一介電層中；形成一金屬線於所述第一溝槽中；去除所述金屬線的一第一部分以形成一第二溝槽，並去除所述金屬線的一第二部分以形成一第三溝槽。所述金屬線的一第三部分致設置在所述第二溝槽和所述第三溝槽之間。該方法還包括形成一第二介電層於所述第二溝槽和所述第三溝槽內。

在另一實施例中，一種方法包括形成一第一介電層於一基底上；形成一金屬線於所述第一介電層中；形成一圖形化硬遮罩層於所述金屬線。所述圖形化硬遮罩層具有暴露所述金屬線的一第一開口和一第二開口。該方法還包括：通過所述第一開口和所述第二開口分別去除所述金屬線的所述暴露部分，以形成一第一溝槽和一第二溝槽；以及形成一第二電介質層於所述第一溝槽和所述第二溝槽內。

在另一實施例中，一種半導體裝置包括：一第一金屬線沿著一第一方向設置在一基底上；以及一第二金屬線沿著所述第一方向並對準到所述第一金屬線。所述第二金屬線的側壁沿著所述第一方向具有一個錐形側壁輪廓。所述第二金屬線沿著所述第一方向的一底側比所述第二金屬線的一頂側來得寬。

前述概述了幾個實施例的特徵，使得本領域技術人員可以更好地理解本發明內容的各個方面。本領域技術人員應當理解，他們可以容易地使用本發明作為用於實現相同目的和/或實現本文所介紹的實施例的相同的優點設計或修改其他過程和結構的基礎。本領域技術人員也應該認識到，這樣的等效構造不偏離本發明內容的精神和範圍，並且它們可以在此不脫離本發明的精神和範圍的前提下進行各種改變，替換和變更。