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TWI600159B - 半導體元件及其製作方法 - Google Patents

半導體元件及其製作方法 Download PDF

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TWI600159B
TWI600159B TW103134233A TW103134233A TWI600159B TW I600159 B TWI600159 B TW I600159B TW 103134233 A TW103134233 A TW 103134233A TW 103134233 A TW103134233 A TW 103134233A TW I600159 B TWI600159 B TW I600159B
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fin
sub
dummy
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semiconductor
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TW103134233A
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TW201614840A (en
Inventor
童宇誠
Original Assignee
聯華電子股份有限公司
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Publication date
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Priority to US15/255,316 priority patent/US9576859B2/en
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    • H10D84/834—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] comprising FinFETs
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    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Element Separation (AREA)

Description

半導體元件及其製作方法
本發明是有關於一種半導體元件及其製作方法，且特別是有關於一種鰭式場效電晶體(Fin Field-Effect Transistor,FinFET)元件及其製作方法。
隨著半導體積體電路製程節點進展至奈米技術，半導體元件的功能密度越來越大，相對地元件的關鍵尺寸(critical size)也越來越小。為了追求更高的裝置密度、較高的性能、及較低的成本，在製造及設計方面都面臨挑戰，因而發展出三維設計的場效應電晶體元件，例如鰭式場效應電晶體。
典型鰭式場效應電晶體的製造方式是利用蝕刻基板的部分矽層而形成凸設於基板表面的垂直鰭片，並提供同時包覆鰭片頂面和兩側側壁的閘極，藉以在垂直鰭片中形成鰭式場效電晶體的通道，使閘極可由頂面和兩側控制通道。此外，還可利用選擇性成長矽鍺(SiGe)應力材料在鰭片中鄰接閘極的位置形成源極/汲極區，以提升載子遷移率。
由於鰭式場效應電晶體一般會有複數個立體鰭片同時凸設於基板表面，因此當形成閘極結構時，相鄰的立體鰭片之間會形成表面起伏的高低落差。再加上閘極結構的密度分佈不均勻，容易在後續的製程，例如採用化學機械研磨(chemical-mechanical polishing,CMP)的平坦化製程，中產生表面凹陷(dishing)的現象，影響後續其他製程的良率。為了解決此一問題，一般會在形成閘極結構的同時，在相鄰立體鰭片之間的隔離結構，例如淺溝隔離(Shallow Trench Isolation,STI)結構，上方形成虛擬閘(dummy gate)，以提供後續製程較均勻的局部圖案密度(local pattern density)，防止表面凹陷現象的發生。
然而，由於習知的虛擬閘極和一般閘極結構並未形成於相同平面，仍難以有效避免後續製程因表面受力不均所造成的元件失效的問題。因此有需要提供一種更先進的半導體元件及其製作方法，以改善習知技術所面臨的問題。
本發明的一個面向是有關於一種半導體元件，包括：基材、半導體鰭片、第一隔離結構以及第一虛擬結構。半導體鰭片具有第一子鰭片和第二子鰭片，凸設於基材的表面。第一隔離結構位於半導體鰭片中，並電性隔離第一子鰭片和第二子鰭片。第一虛擬結構位於第一隔離結構上，且沿著半導體鰭片的長軸方向延伸跨過第一隔離結構，並至少與一部分的第一子鰭片和一部分的第二子鰭片重疊。
本發明的另一個面向是有關於一種半導體元件的製作方法，包括下述步驟：首先提供凸設於基材表面，且具有第一子鰭片和第二子鰭片的半導體鰭片。接著，於半導體鰭片中提供第一隔離結構，以電性隔離第一子鰭片和第二子鰭片。後續，於第一隔離結構上形成第一虛擬結構，沿著半導體鰭片的長軸方向延伸跨過第一隔離結構，並分別與一部分的第一子鰭片和一部分的第二子鰭片重疊。
根據上述，本發明的實施例是揭露一種半導體元件及其製作方法。其係先在基材表面提供具有第一子鰭片和第二子鰭片的半導體鰭片；並在半導體鰭片中形成第一隔離結構，用以電性隔離第一子鰭片和第二子鰭片。並藉由在第一子鰭片和第二子鰭片上形成閘極結構的製程，在隔離結構上形成虛擬結構。其中，虛擬結構沿著半導體鰭片的長軸方向延伸跨過第一隔離結構，並分別與一部分的第一子鰭片和一部分的第二子鰭片重疊。
由於，第一隔離結構與第一子鰭片和第二子鰭片的頂面實質共平面，而虛擬結構與閘極結構又係藉由相同製程步驟分別形成於第一隔離結構、第一子鰭片和第二子鰭片的頂面。因此虛擬結構與閘極結構會具有實質相同的頂面高度。藉由將虛擬結構適當配置於閘極結構的週邊，可以提供後續製程較均勻的局部圖案密度，防止製程表面因受力不均而凹陷，並改善製程應力分配不均導致元件失效的問題。
100‧‧‧積體電路元件
100’‧‧‧積體電路元件
101‧‧‧基材
101a‧‧‧基材表面
102‧‧‧半導體鰭片
102a‧‧‧子鰭片
102b‧‧‧子鰭片
102c‧‧‧子鰭片
102d‧‧‧子鰭片
104a‧‧‧淺溝隔離結構
104b‧‧‧淺溝隔離結構
104c‧‧‧淺溝隔離結構
105‧‧‧閘極結構
106‧‧‧閘介電層
107‧‧‧非晶矽層
108‧‧‧硬罩幕層
109a‧‧‧虛擬堆疊結構
109b‧‧‧虛擬堆疊結構
109c‧‧‧虛擬堆疊結構
109d‧‧‧虛擬堆疊結構
110‧‧‧間隙壁
111‧‧‧層間介電層
112‧‧‧源極/汲極結構
113N‧‧‧N型電晶體
113P‧‧‧P型電晶體
114‧‧‧開口
115‧‧‧介電層
116‧‧‧開口
117N‧‧‧高介電係數金屬閘極結構
117P‧‧‧高介電係數金屬閘極結構
118‧‧‧高介電係數材質層
119‧‧‧氮化鈦襯底層
120‧‧‧氮化鉭阻障層
121‧‧‧氮化鈦功函數層
122‧‧‧光阻層
123‧‧‧碳化鋁鈦功函數層
124‧‧‧氮化鈦沉積層
125‧‧‧金屬材料
126‧‧‧虛擬結構
126’‧‧‧虛擬結構
126a‧‧‧虛擬結構的延伸部
126b‧‧‧虛擬結構的延伸部
126c‧‧‧虛擬結構虛的底部
200‧‧‧積體電路元件
226‧‧‧虛擬結構
300‧‧‧積體電路元件
326‧‧‧虛擬結構
326b‧‧‧虛擬結構的延伸部
S1‧‧‧切線
為了對本發明之上述實施例及其他目的、特徵和優點能更明顯易懂，特舉數個較佳實施例，並配合所附圖式，作詳細說明如下：第1A圖係根據本發明的一實施例所繪示之基材的結構透視圖；第1A’圖係沿著第1A的切線S1所繪示之基材和半導體鰭片的結構剖面圖；第1B圖係繪示在第1A’圖所繪示之結構上形成閘極結構和虛擬堆疊結構之後的結構剖面圖；第1B’圖係根據第1B圖所繪示的結構俯視圖；第1C圖係繪示在第1B圖所繪示之結構上形成電晶體和層間介電層之後的結構剖面圖；第1D圖係繪示在第1C圖所繪示之結構上進行虛擬閘極移除製程以後的部分結構剖面示意圖；第1E圖至第1G圖係繪示在第1D圖所繪示之結構上形成高介電係數金屬閘極結構之方法的製程結構剖面圖；第1H圖係根據本發明的一實施例繪示具有鰭式場效電晶體以及虛擬結構之積體電路元件的結構剖面示意圖；第1H’圖係根據本發明的另一實施例繪示具有鰭式場效電晶體以及虛擬結構之積體電路元件的結構剖面示意圖；第2圖係根據本發明的又一實施例繪示具有鰭式場效電晶體 以及虛擬結構之積體電路元件的結構剖面示意圖；以及第3圖係根據本發明的再一實施例繪示具有鰭式場效電晶體以及虛擬結構之積體電路元件的結構剖面示意圖。
本發明是提供一種具有虛擬結構的半導體元件及其製作方法，可改善製程應力分配不均導致元件失效的問題。為了對本發明之上述實施例及其他目的、特徵和優點能更明顯易懂，下文特舉數種具有鰭式場效電晶體的積體電路元件及其製作方法作為較佳實施例，並配合所附圖式作詳細說明。
但必須注意的是，這些特定的實施案例與方法，並非用以限定本發明。本發明仍可採用其他特徵、元件、方法及參數來加以實施。較佳實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。該技術領域中具有通常知識者，將可根據以下說明書的描述，在不脫離本發明的精神範圍內，作均等的修飾與變化。在不同實施例與圖式之中，相同的元件，將以相同的元件符號加以表示。
具有鰭式場效電晶體的積體電路元件100的製作方法，包括下述步驟：首先提供一基材101。在本發明的一些實施例之中，基材101可以包括多晶矽層。在本發明的另一些實施例之中外，基材101還可以包括任何適合的基礎半導體，例如結晶態之鍺；化合物半導體，例如碳化矽、砷化鎵、磷化鎵、磷化碘、 砷化碘和/或銻化碘，或上述之組合。在本發明的又一些實施例之中，基材101還可以是一種包含隔離層(未繪示)的隔離層上有矽(Silicon-on-Insulator,SOI)基材。在本實施例之中，基材101較佳係一種多晶矽晶圓。
之後，藉由微影製程先於基材101的多晶矽層上形成光阻層(未繪示)，再藉由蝕刻製程移除一部分多晶矽層，並將基材101的一部分表面101a暴露於外，進而形成凸設於基材101表面101a的半導體鰭片102。在本實施例中，半導體鰭片102係凸設於矽晶圓表面101a的板狀矽鰭(Si-fin)。
後續，再於基材101暴露於外的表面101a上形成一介電層115，並使一部分的半導體鰭片102凸出於介電層115的表面。而值得注意的是，在本發明的一些實施例中，基材101還可包含複數個半導體鰭片102。但為了簡潔描述起見，僅以凸設於基材101(的單一半導體鰭片102來進行說明。
在形成半導體鰭片102之後，藉由蝕刻製程在半導體鰭片102中形成複數個溝渠(未繪示)，並在溝渠內填充介電材質，經過平坦化之後形成至少一個隔離結構，例如淺溝隔離(shallow trench isolation)結構，將半導體鰭片102區分為複數個子鰭片。例如請參照第1A圖和第1A’圖，第1A圖係根據本發明的一實施例所繪示之基材101和半導體鰭片102的結構透視圖。第1A’圖係沿著第1A圖的切線S1(即半導體鰭片102的長軸)所繪示之基材101和半導體鰭片102的結構剖面圖。在本實施例中， 半導體鰭片102中包含三個淺溝隔離結構104a、104b和104c，將半導體鰭片102區分為子鰭片102a、102b、102c和102d。其中淺溝隔離結構104a、104b和104c的頂面與子鰭片102a、102b、102c和102d的頂面共平面。換言之，淺溝隔離結構104a、104b和104c與子鰭片102a、102b、102c和102d的頂面形成高度實質相同的一平面。
然後，分別於子鰭片102a、102b、102c和102d上形成複數個閘極結構105覆蓋於子鰭片102a、102b、102c和102d之頂部以及兩側側壁之上；同時分別在淺溝隔離結構104a、104b和104c的頂面上形成複數個虛擬堆疊結構109a、109b、109c和109d。
在本發明的一些實施例中，閘極結構105以及虛擬堆疊結構109a、109b、109c和109d的形成包含下述步驟：首先，在子鰭片102a、102b、102c和102d以及淺溝隔離結構104a、104b和104c上依序形成閘介電層106、非晶矽層107和硬罩幕層108。先藉由微影蝕刻製程圖案化硬罩幕層108，再以圖案化的硬罩幕層108為罩幕，以蝕刻製程分別在子鰭片102a、102b、102c和102d以及淺溝隔離結構104a、104b和104c上定義出如第1B圖和1B’圖所繪示的複數個閘極結構105以及複數個虛擬堆疊結構109a、109b、109c和109d。
第1B圖係繪示在第1A’圖所繪示之結構上形成閘極結構105和虛擬堆疊結構109a、109b、109c和109d之後的結 構剖面圖。第1B’圖係根據第1B圖所繪示的結構俯視圖。在本實施例中，位於淺溝隔離結構104a上的虛擬堆疊結構109a和109b沿著半導體鰭片102的長軸方向向兩側延伸(即分別朝向子鰭片102a和子鰭片102b延伸)，並跨過淺溝隔離結構104a，而分別與一部分的子鰭片102a和一部分的子鰭片102b重疊。其中，虛擬堆疊結構109a延伸超過淺溝隔離結構104a的部分與子鰭片102a部分重疊；虛擬堆疊結構109b延伸超過淺溝隔離結構104a的部分與子鰭片102b部分重疊。位於淺溝隔離結構104b上的虛擬堆疊結構109c亦沿著半導體鰭片102的長軸方向向兩側延伸，並且跨過淺溝隔離結構104b，並且延伸超過淺溝隔離結構104b的部分同時與一部分的子鰭片102b和一部分的子鰭片104c部分重疊。而位於淺溝隔離結構104c上的虛擬堆疊結構109d則並未延伸超過淺溝隔離結構104c。
後續，分別在虛擬閘極結構105以及虛擬堆疊結構109a、109b、109c和109d側壁上形成間隙壁110；並在子鰭片102a、102b、102c和102d中形成複數個源極/汲極結構112，分別鄰接虛擬閘極結構105。在本發明的一些實施例中，源極/汲極結構112的形成方式，包括對鰭片102進行蝕刻以形成開口(未繪示)，並進行一連串沉積和摻雜製程，於開口中形成具有磊晶矽鍺(SiGe)/磷化矽(SiP)的源極/汲極結構112。並根據源極/汲極結構112的摻雜電性，與虛擬閘極結構105構成複數個不同電性的電晶體，例如N型電晶體113N和P型電晶體113P。
之後，於電晶體113N和113P以及虛擬堆疊結構109a、109b、109c和109d上形成層間介電層(Interlayer Dielectric,ILD)111，並填充於虛擬閘極結構105以及虛擬堆疊結構109a、109b、109c和109d之間。並對層間介電層111進行平坦化，形成如第1C圖所繪示的結構。
在平坦化層間介電層111之後，進行虛擬閘極移除製程，以分別移除虛擬閘極結構105。在本發明的一些實施例中，在移除虛擬閘極結構105的同時，亦可以同步移除一部分的虛擬堆疊結構109a、109b、109c和109d。但本發明的一些實施例中，所有的虛擬堆疊結構，例如虛擬堆疊結構109a、109b、109c和109d都可以都被保留，而未被同時移除。另外，在本發明的一些實施例中，被保留下來的虛擬堆疊結構，後續可以依照積體電路元件100的設計需求，而被當作(但不限定)電阻元件或其他合適的被動元件。不過為了簡潔描述起見，在以下所述的實施例中，僅有位於淺溝隔離結構104b上的虛擬堆疊結構109c會在移除虛擬閘極結構105的製程中被同時移除。而當可理解的是，此種實施方式僅係例示，並非用以限定本發明。
請參照第1D圖，第1D圖係繪示在第1C圖所繪示之結構上進行虛擬閘極移除製程以後的部分結構剖面示意圖。虛擬閘極移除製程包括複數個蝕刻步驟，用以移除N型電晶體113N和P型電晶體113P中的虛擬閘極結構105，形成複數個開口114，藉以將一部分的子鰭片102a、102b、102c和102d暴露於外。例 如，在本發明的一些實施例之中，先以光阻層(未繪示)覆蓋N型電晶體113N，以移除N型電晶體113N中的虛擬閘極結構105；再以光阻層(未繪示)覆蓋P型電性電晶體113P，以移除P型電晶體113P中的虛擬閘極結構105。而在此一實施例中，在進行蝕刻步驟時，位於淺溝隔離結構104b上的虛擬堆疊結構109c皆未被如前所述的光阻層所覆蓋。因此，虛擬閘極移除製程，不但會完全移除虛擬堆疊結構109c，還會向下移除一部分的淺溝隔離結構104b，形成開口116延伸進入淺溝隔離結構104b之中，並且開口116的底部會低於子鰭片102a、102b、102c和102d的頂部。
後續，在開口114中形成高介電係數金屬閘極結構117N和117P，同時填充開口116。在本發明的一些實施例之中，高介電係數金屬閘極結構117N和117P的形成包括下述步驟：首先在層間介電層111、N型電晶體113N和P型電晶體113P以及虛擬堆疊結構109a、109b、109c和109d上依序形成高介電係數材質層118、氮化鈦(TiN)襯底層119、氮化鉭(TaN)阻障層120以及至少一層P型功函數層(例如，氮化鈦功函數層121)，覆蓋開口114和116的底部和側壁(如第1E圖所繪示)。再以光阻層122覆蓋P型電晶體113P，並填充開口116，且以氮化鉭阻障層120為蝕刻停止層進行蝕刻，移除一部分氮化鈦功函數層121(如第1F圖所繪示)。在移除光阻層122進行回蝕之後，僅將覆蓋於P型電晶體113P之開口114和開口116之底部和側壁上的另一部分氮化鈦功函數層121餘留下(如第1G圖所繪示)。
然後，再依序形成至少一層N型功函數層(例如碳化鋁鈦(TiCAl)功函數層123)以及氮化鈦沉積層124覆蓋於氮化鉭(TaN)阻障層118和餘留下來的氮化鈦功函數層119上；並以金屬材料125，例如，銅、鋁、鎢或其他合適的金屬材質，填充N型電晶體113N和P型電晶體113P中的開口114以及位於淺溝隔離結構104b上方的開口116。在平坦化製程之後，分別於N型電晶體113N中形成由高介電係數材質層118、氮化鈦(TiN)襯底層119、碳化鋁鈦(TiCAl)功函數層123、氮化鈦沉積層124以及金屬材料125所構成的高介電係數金屬閘極結構117N；在P型電晶體113P中形成由高介電係數材質層118、氮化鈦(TiN)襯底層119、氮化鉭(TaN)阻障層120、氮化鈦功函數層121、碳化鋁鈦(TiCAl)功函數層123、氮化鈦沉積層124以及金屬材料125所構成的高介電係數金屬閘極結構117P；並在淺溝隔離結構104b上方形成由高介電係數材質層118、氮化鈦(TiN)襯底層119、氮化鉭(TaN)阻障層120、氮化鈦功函數層121、碳化鋁鈦(TiCAl)功函數層123、氮化鈦沉積層124以及金屬材料125所構成的虛擬結構118。其中，虛擬結構126和高介電係數金屬閘極結構117N和117P一樣，都包含有U字型的高介電係數材質層118和至少一層位於U字型高介電常數介電層118上方的U字型金屬層(例如氮化鈦襯底層119、氮化鉭阻障層120、氮化鈦功函數層121、碳化鋁鈦功函數層123及/和氮化鈦沉積層124)。其中，虛擬結構126中的U字型高介電常數介電層118與淺溝隔離結構104b直接接觸。後 續，再經其他合適製程(未繪示)，完成如第1H圖所繪示具有鰭式場效電晶體以及虛擬結構之積體電路元件100的製備。
然而值得注意的是，雖然在本實施例中(如第1H圖所繪示)，形成於淺溝隔離結構104b上方形成虛擬結構126，具有與N型電晶體113N的高介電係數金屬閘極結構117N相同的堆疊結構。但在本發明的另外一些實施例之中，可以藉由調整光阻層122的覆蓋範圍，使形成於淺溝隔離結構104b上的虛擬結構126’，具有與N型電晶體113N的高介電係數金屬閘極結構117N相同的堆疊結構(如第1H’圖之積體電路元件100’所繪示)。亦或是在本發明的又一些實施例之中，位於淺溝隔離結構104b上方的開口116，可以僅填充用來形成高介電係數金屬閘極結構117N和117P之材料的其中一種或多種組合，亦或填充與高介電係數金屬閘極結構117N和117P不同的其他材料，而形成與高介電係數金屬閘極結構117N和117P不相同的堆疊結構。
例如請參照第2圖，第2圖係根據本發明的又一實施例繪示具有鰭式場效電晶體117N和117P以及虛擬結構226之積體電路元件200的結構剖面示意圖。其中，積體電路元件200的結構大致與積體電路元件100相似，差別只在於積體電路元件200的虛擬結構226係由金屬材料125所構成，虛擬結構226的堆疊結構完全不具有構成鰭式場效電晶體117N和117P的N型功函數層和P型功函數層。在本實施例之中，雖然虛擬結構226的製作，是在製作金屬閘極結構117N和117P的製程中同步完成， 但虛擬結構226卻具有與金屬閘極結構117N或117P不同的堆疊結構。
另外，雖然上述實施例僅繪示說明形成於淺溝隔離結構104b上方的虛擬結構126，但可理解的是，位於其他隔離結構，例如淺溝隔離結構104a和104c上的其他虛擬堆疊結構109a、109b和109d，也可以藉由前述製程，在相對應的隔離結構上方形成和虛擬結構118相同或相似的虛擬結構。
請再參照第1H圖由於，本發明的實施例於淺溝隔離結構104b上方所形成的虛擬結構126，具有可沿著半導體鰭片102的長軸(即切線S1)方向延伸超過淺溝隔離結構104b的範圍，且同時與相鄰的子鰭片102b和102c部分重疊的延伸部126a，以及具有向下延伸進入淺溝隔離結構104b的延伸部126b。其中，虛擬結構126之延伸部126b的底部位於金屬閘極結構117N和117P之底部的下方。由於淺溝隔離結構104b的頂部與半導體鰭片102之子鰭片102b的頂部係實質共平面，加上虛擬結構126與形成於子鰭片102b頂部的金屬閘極結構117N和117P係同步形成，因此虛擬結構126的底部126c與金屬閘極結構117N和117P的底部位於同一平面；且二者具有實質相同的頂面高度。故而，藉由虛擬結構126的適當配置，可以使金屬閘極結構117N和117P附近的局部圖案密度較為均勻，防止後續製程因應力分配不均而造成元件失效的問題。
第3圖係根據本發明的再一實施例繪示具有鰭式場 效電晶體117N和117P以及虛擬結構326之積體電路元件300的結構剖面示意圖。其中，積體電路元件300的結構大致與積體電路元件100相似，差別只在於積體電路元件300的虛擬結構326之延伸部326b並非延伸進入淺溝隔離結構104b之中，而係直接取代淺溝隔離結構104b的一部份頂部，而與一部份的子鰭片102b和102直接接觸。在本實施例中，延伸部326b的形成方式，是在虛擬閘極移除製程中(如第1D圖所繪示)，將淺溝隔離結構104b的上半部直接移除，以形成開口116，並將一部份的子鰭片102b和102暴露於外(未繪示)。後續，再於開口116中形成虛擬結構326，使虛擬結構326的延伸部326b與一部份的子鰭片102b和102直接接觸。
根據上述，本發明的實施例是揭露一種半導體元件及其製作方法。其係先在基材表面提供具有第一子鰭片和第二子鰭片的半導體鰭片；並在半導體鰭片中形成第一隔離結構，用以電性隔離第一子鰭片和第二子鰭片。並藉由在第一子鰭片和第二子鰭片上形成閘極結構的製程，在隔離結構上形成虛擬結構。其中，虛擬結構，沿著半導體鰭片的長軸方向延伸跨過第一隔離結構，並分別與一部分的第一子鰭片和一部分的第二子鰭片重疊。
由於，第一隔離結構與第一子鰭片和第二子鰭片的頂面實質共平面，而虛擬結構與閘極結構又係藉由相同製程步驟分別形成於第一隔離結構、第一子鰭片和第二子鰭片的頂面。因此虛擬結構與閘極結構會具有實質相同的頂面高度。藉由將虛擬 結構適當配置於閘極結構的週邊，可以提供後續製程較均勻的局部圖案密度，防止製程表面因受力不均而凹陷，並改善製程應力分配不均導致元件失效的問題。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何該技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧積體電路元件
101‧‧‧基材
102a‧‧‧子鰭片
102b‧‧‧子鰭片
102c‧‧‧子鰭片
102d‧‧‧子鰭片
104a‧‧‧淺溝隔離結構
104b‧‧‧淺溝隔離結構
104c‧‧‧淺溝隔離結構
109a‧‧‧虛擬堆疊結構
109d‧‧‧虛擬堆疊結構
111‧‧‧層間介電層
112‧‧‧源極/汲極結構
113N‧‧‧N型電晶體
113P‧‧‧P型電晶體
117N‧‧‧高介電係數金屬閘極結構
117P‧‧‧高介電係數金屬閘極結構
118‧‧‧高介電係數材質層
119‧‧‧氮化鈦襯底層
120‧‧‧氮化鉭阻障層
121‧‧‧氮化鈦功函數層
123‧‧‧碳化鋁鈦功函數層
124‧‧‧氮化鈦沉積層
125‧‧‧金屬材料
126‧‧‧虛擬結構
126a‧‧‧虛擬結構的延伸部
126b‧‧‧虛擬結構的延伸部
126c‧‧‧虛擬結構虛的底部

Claims (18)

  1. 一種半導體元件，包括：一半導體鰭片，具有一第一子鰭片和一第二子鰭片，凸設於一基材的表面；一第一隔離結構，位於該半導體鰭片中，並電性隔離該第一子鰭片和該第二子鰭片，且具有一開口向下延伸於其中；以及一第一虛擬結構，位於該第一隔離結構上，且具有至少一金屬層在沿著該半導體鰭片的一長軸方向完全地覆蓋該第一隔離結構，其中該金屬層向下延伸進入該開口中，且向上延伸超過該開口，並至少與一部分的該第一子鰭片和一部分的該第二子鰭片重疊。
  2. 如申請專利範圍第1項所述之半導體元件，其中該第一隔離結構係一淺溝隔離(Shallow Trench Isolation,STI)結構。
  3. 如申請專利範圍第1項所述之半導體元件，更包括複數個閘極結構，分別位於該第一子鰭片和該第二子鰭片上；其中該第一虛擬結構具有一第一延伸部沿著該長軸方向延伸跨過該第一隔離結構，並至少與一部分的該第一子鰭片和一部分的該第二子鰭片重疊，且該第一延伸部的一底部與該些閘極結構的底部位於同一平面。
  4. 如申請專利範圍第3項所述之半導體元件，其中該第一虛擬結構具有一第二延伸部延伸進入該第一隔離結構之中，且該第二延伸部具有位於該些閘極結構之底部下方的一底部。
  5. 如申請專利範圍第3項所述之半導體元件，其中該第一虛擬結構更包括：一U字型高介電常數(High-k)介電層，與該第一隔離結構直接接觸；且該金屬層，位於該U字型高介電常數介電層上方。
  6. 如申請專利範圍第3項所述之半導體元件，其中該些閘極結構至少一者包括：一U字型高介電常數介電層，位於該半導體鰭片之上；以及一金屬層，位於該U字型高介電常數介電層上方。
  7. 如申請專利範圍第3項所述之半導體元件，其中該第一虛擬結構更包括：一介電層，位於該半導體鰭片和該第一隔離結構之上；以及一多晶矽層，位於該閘介電層之上。
  8. 如申請專利範圍第3項所述之半導體元件，更包括：一第二隔離結構，電性隔離該第一子鰭片和該半導體鰭片的 一第三子鰭片；以及一第二虛擬結構，位於該第二隔離結構上，且只與該第二隔離結構部分重疊。
  9. 如申請專利範圍第8項所述之半導體元件，其中該第二虛擬結構具有一底部與該些閘極結的該底部位於同一平面。
  10. 如申請專利範圍第3項所述之半導體元件，其中該第一虛擬結構具有與該些閘極結構實質不同的一堆疊結構。
  11. 如申請專利範圍第10項所述之半導體元件，其中該些閘極結構之一者為一N型電晶體閘極結構，具有至少一N型功函數層；該些閘極結構之另一者為一P型電晶體閘極結構，具有至少一P型功函數層；且該第一虛擬結構的該堆疊結構同時具有該N型功函數層和該P型功函數層。
  12. 如申請專利範圍第10項所述之半導體元件，其中該些閘極結構之一者為一N型電晶體閘極結構，具有至少一N型功函數層；該些閘極結構之另一者為一P型電晶體閘極結構，具有至少一P型功函數層；且該第一虛擬結構的該堆疊結構不具有該N型功函數層和該P型功函數層。
  13. 一種半導體元件的製作方法，包括：提供一半導體鰭片，具有一第一子鰭片和一第二子鰭片，凸設於一基材的一表面；於該半導體鰭片中提供一第一隔離結構，以電性隔離該第一子鰭片和該第二子鰭片，並使該第一隔離結構具有向下延伸於其中的一開口；以及於該第一隔離結構上形成一第一虛擬結構，使該第一虛擬結構具有至少一金屬層在沿著該半導體鰭片的一長軸方向完全地覆蓋該第一隔離結構，其中該金屬層向下延伸進入該開口中，且向上延伸超過該開口，並分別與一部分的該第一子鰭片和一部分的該第二子鰭片重疊。
  14. 如申請專利範圍第13項所述之半導體元件的製作方法，其中形成該第一虛擬結構的驟包括：於該第一子鰭片、該第二子鰭片和該第一隔離結構上形成一閘介電層和一多晶矽層；圖案化該閘介電層和該多晶矽層，藉以分別在該第一子鰭片和該第二子鰭片上形成至少一虛擬閘極結構，並在該第一隔離結構上形成一堆疊結構，其中該堆疊結構沿著該長軸方向延伸跨過該第一隔離結構，並分別與一部分的該第一子鰭片和一部分的該第二子鰭片重疊；移除該些虛擬閘極結構和該堆疊結構，以暴露一部分之該第 一子鰭片、該第二子鰭片和該第一隔離結構；在暴露於外的該第一子鰭片、該第二子鰭片和該第一隔離結構上依序形成一高介電常數介電層和該金屬層。
  15. 如申請專利範圍第14項所述之半導體元件的製作方法，其中移除該堆疊結構之步驟，包括在該第一隔離結構的一頂面形成該開口，向下延伸至低於該半導體鰭片的一頂面。
  16. 如申請專利範圍第13項所述之的半導體元件製作方法，更包括：於該半導體鰭片中形成一第二隔離結構，電性隔離該第一子鰭片和該半導體鰭片的一第三子鰭片；以及形成一第二虛擬結構，位於該第二隔離結構上，且只與該第二隔離結構部分重疊。
  17. 如申請專利範圍第16項所述之半導體元件的製作方法，其中該第二虛擬結構，係與該第一虛擬結構同步形成。
  18. 如申請專利範圍第14項所述之半導體元件的製作方法，在移除該些虛擬閘極結構和該堆疊結構之前，更包括：形成一源極/汲極結構鄰接該些虛擬閘極結構至少一者。
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