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TW201926479A - 半導體裝置的製造方法 - Google Patents

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TW201926479A
TW201926479A TW107133175A TW107133175A TW201926479A TW 201926479 A TW201926479 A TW 201926479A TW 107133175 A TW107133175 A TW 107133175A TW 107133175 A TW107133175 A TW 107133175A TW 201926479 A TW201926479 A TW 201926479A
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fin structure
region
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pmos
nmos
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TW107133175A
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朱峯慶
李威養
楊豐誠
陳燕銘
Original Assignee
台灣積體電路製造股份有限公司
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Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

鰭式場效電晶體裝置的製造方法包含提供半導體基底，其具有用於形成p型金屬氧化物半導體(PMOS)裝置的一區和用於形成n型金屬氧化物半導體(NMOS)裝置的一區，形成鰭結構於半導體基底之藉由隔離部件分開的兩區中，先形成源極/汲極(S/D)部件於PMOS區中，接著形成源極/汲極部件於NMOS區中。藉由先形成PMOS的S/D部件，然後形成NMOS的S/D部件，使得在PMOS區中隔離部件的損耗程度大於NMOS區。

Description

半導體裝置的製造方法
本發明實施例通常有關於半導體裝置的製造方法，且特別有關於在鰭式場效電晶體裝置中形成源極/汲極部件的方法。
體積體電路(integrated circuit，IC)產業已經歷了指數型成長，在積體電路之材料和設計上的技術進展已經產生了數個積體電路世代，每一個世代比先前的世代具有更小且更複雜的電路。在積體電路發展的過程中，隨著幾何尺寸(例如使用製造過程可以產生的最小元件或線)縮減的同時，功能密度(例如每一個晶片面積內互相連接的裝置數量)通常也在增加，尺寸縮減製程通常藉由增加生產效率和降低伴隨的成本而提供好處。
這樣的尺寸縮減也增加了處理和製造積體電路的複雜度，且可以理解這些進展需要在積體電路的處理和製造上有相似的發展。舉例而言，平面式電晶體已經被三維鰭式場效電晶體(fin-like field effect transistors，FinFET)取代，在鰭式場效電晶體中，n型源極/汲極部件和p型源極/汲極部件通常在分開的製程中形成，以努力在縮減部件尺寸時改善裝置效能。 然而，此製造方法仍伴隨著挑戰，在一例子中，由於n型源極/汲極部件和p型源極/汲極部件之間結構的差異，這些部件的形成順序可能為了適應縮減部件尺寸的裝置之製造而改良。
根據本發明的一些實施例，提供半導體裝置的製造方法，此方法包含提供半導體基底，其具有第一區用於形成p型金屬氧化物半導體(PMOS)裝置，以及第二區用於形成n型金屬氧化物半導體(NMOS)裝置。此方法還包含形成第一鰭結構於第一區中，以及形成第二鰭結構於第二區中，第一鰭結構和第二鰭結構由隔離部件分開。此方法也包含將第一鰭結構凹陷，以及磊晶成長第一源極/汲極部件於凹陷的第一鰭結構上。此方法更包含接續磊晶成長第一源極/汲極部件，將第二鰭結構凹陷，以及磊晶成長第二源極/汲極部件於凹陷的第二鰭結構上。
根據本發明的另一些實施例，提供半導體裝置的製造方法，此方法包含提供第一鰭結構於半導體基底上，用於形成p型金屬氧化物半導體(PMOS)裝置，以及提供第二鰭結構於此半導體基底上，用於形成n型金屬氧化物半導體(NMOS)裝置，第一鰭結構和第二鰭結構由隔離部件分開。此方法還包含形成第一硬遮罩層於第一鰭結構、第二鰭結構和隔離部件上方；形成第一圖案化蝕刻遮罩於第二區上，藉此露出第一區；以及移除第一鰭結構的一部分，以形成凹陷的第一鰭結構。此方法也包含形成第一源極/汲極部件於凹陷的第一鰭結構的頂面上；從第二鰭結構和圍繞第二鰭結構的隔離部件移除第一硬 遮罩層；以及接續移除第一硬遮罩層，形成第二硬遮罩層於第一源極/汲極部件、第二鰭結構和隔離部件上。此方法更包含接續形成第二硬遮罩層，形成第二圖案化蝕刻遮罩於第一區上，藉此露出第二區；移除第二鰭結構的一部分，以形成凹陷的第二鰭結構；形成第二源極/汲極部件於凹陷的第二鰭結構的頂面上；以及接續形成第二源極/汲極部件，從第一鰭結構和圍繞第一鰭結構的隔離部件移除第二硬遮罩層。
根據本發明的一些實施例，提供半導體裝置，此半導體裝置包含半導體基底，其具有第一區用於形成p型金屬氧化物半導體(PMOS)裝置，以及第二區用於形成n型金屬氧化物半導體(NMOS)裝置。此半導體裝置還包含第一源極/汲極部件位於第一區中的第一鰭結構上，第一源極/汲極部件包含p型磊晶(源極/汲極)結構。此半導體裝置更包含第二源極/汲極部件位於第二區中的第二鰭結構上方，第二源極/汲極部件包含n型磊晶(源極/汲極)結構。此半導體裝置也包含隔離部件位於第一源極/汲極部件與第二源極/汲極部件之間。此隔離部件包含第一部分相鄰於第一源極/汲極部件，第二部分相鄰於第二源極/汲極部件，以及第三部分設置於第一部分與第二部分之間，其中第一部分的側向距離大於第二部分的側向距離。
100‧‧‧方法
70、72、74、76、78、80、82、84、86、88、90、92、94、96‧‧‧操作
110‧‧‧半導體基底
120‧‧‧鰭結構
122‧‧‧第一鰭結構
124‧‧‧第二鰭結構
130‧‧‧隔離部件
140‧‧‧第一區
150‧‧‧第二區
160‧‧‧虛設閘極結構
162‧‧‧虛設閘極介電層
164‧‧‧虛設閘極電極層
170‧‧‧島狀物
200‧‧‧半導體結構
410‧‧‧第一硬遮罩層
610‧‧‧第一圖案化蝕刻遮罩
710‧‧‧(第一鰭結構的)部分
720、1220‧‧‧垂直距離
730A、730B、1230A、1230B‧‧‧凹陷區
740、1240‧‧‧最低點
750‧‧‧(凹陷的第一鰭結構的)頂面
760、1260‧‧‧(凹陷之前隔離部件的)頂面
810、1310‧‧‧S/D部件
1010‧‧‧第二硬遮罩層
1110‧‧‧第二圖案化蝕刻遮罩
1210‧‧‧(第二鰭結構的)部分
1250‧‧‧(凹陷的第二鰭結構的)頂面
1270、1280、1290‧‧‧側向距離
1510‧‧‧接觸蝕刻停止層(CESL)
1610‧‧‧層間介電(ILD)層
為了讓本發明實施例的各個方面能更容易理解，以下配合所附圖式作詳細說明。應該注意，根據產業上的標準範例，各個部件(feature)未必按照比例繪製。實際上，為了讓討論清晰易懂，各個部件的尺寸可以被任意放大或縮小。
第1A至1B圖是根據本發明實施例的各個方面，製造半導體結構的示範方法之流程圖。
第2圖是根據本發明實施例的各個方面，半導體結構的透視三維圖。
第3、4、6、7、8、9、10、11、12、13、14、15和16圖是根據本發明實施例的各個方面，沿著第2圖的線AA’，半導體結構(例如鰭式場效電晶體裝置)的局部剖面示意圖。
第5圖是根據本發明實施例的各個方面，沿著第2圖的線BB’，半導體結構(例如鰭式場效電晶體裝置)的局部剖面示意圖。
以下內容提供了許多不同實施例或範例，以實現本發明實施例之不同部件(feature)。以下描述組件和配置方式的具體範例，以簡化本發明實施例。當然，這些僅僅是範例，而非意圖限制本發明實施例。舉例而言，在以下描述中提及於第二部件上方或其上形成第一部件，其可以包含第一部件和第二部件以直接接觸的方式形成的實施例，並且也可以包含在第一部件和第二部件之間形成額外的部件，使得第一部件和第二部件可以不直接接觸的實施例。
此外，本發明實施例可在各個範例中重複參考標號及/或字母。此重複是為了簡化和清楚之目的，其本身並非用於指定所討論的各個實施例及/或配置之間的關係。另外，在以下的本發明實施例中提及形成一部件在另一部件上、連接至另一部件、及/或耦接至另一部件，其可以包含部件以直接 接觸的方式形成的實施例，並且也可以包含形成額外的部件介於這些部件之間，使得這些部件不直接接觸的實施例。再者，為了容易描述本發明實施例中一個部件與另一部件之間的關係，在此可以使用空間相關用語，像是“較低”、“較高”、“水平”、“垂直”、在...上方”、”之上”、“在...下方”、“在...底下”、“上”、“下”、”頂部”、”底部”等，以及前述之衍生用語(例如“水平地”、“垂直地”、“向上地”等)。這些空間相關用語意欲涵蓋包含部件之裝置的不同方向。
本發明實施例通常有關於半導體裝置的製造方法，且特別有關於在鰭式場效電晶體(FinFET)裝置中形成源極/汲極部件的方法。鰭式場效電晶體(FinFET)裝置例如可以是互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)裝置，其包含p型金屬氧化物半導體(PMOS)鰭式場效電晶體(FinFET)裝置和n型金屬氧化物半導體(NMOS)鰭式場效電晶體(FinFET)裝置。在製造包含NMOS和PMOS裝置兩者的互補金屬氧化物半導體(CMOS)鰭式場效電晶體(FinFET)裝置時，NMOS裝置的源極/汲極(S/D)部件經常與PMOS裝置的源極/汲極(S/D)部件分開形成。特別是，NMOS裝置的源極/汲極(S/D)部件經常先形成，接著形成PMOS裝置的源極/汲極(S/D)部件。這可藉由先保護鰭式場效電晶體(FinFET)提供給PMOS裝置的區域(例如藉由光阻層)，然後在形成NMOS的S/D部件於凹陷的鰭結構上之前，將鰭式場效電晶體(FinFET)提供給NMOS裝置的區域中的鰭結構凹陷來達成。之後，以類似的方式保護NMOS的S/D部件，以形成PMOS的S/D 部件。然而，因為NMOS的S/D部件與PMOS的S/D部件在許多方面不同，在形成PMOS的S/D部件之前先形成NMOS的S/D部件，會在後續製程中產生挑戰，舉例而言，NMOS的S/D部件通常相較於PMOS的S/D部件具有較大尺寸(例如，合併多個鰭結構的部件)，以及結構上的變異，因此，先形成NMOS的S/D部件對於後續製造PMOS的S/D部件留下小的製程容許度，這可能會造成較差的部件均勻性、潛在的微影對不準、及/或其他不利的效應。因此，本發明實施例仔細考慮在形成NMOS的S/D部件之前，先形成PMOS的S/D部件的方法，以擴大整體製程容許度。
第1A至1B圖說明根據本發明實施例的一些方面，在示範的半導體結構中製造FinFET裝置之方法100的流程圖。根據本發明實施例的各個方面，示範的半導體結構200的一部份繪示於第2圖中，以幫助方法100的各個步驟之討論。如第2圖所示的半導體結構200包含半導體基底110，複數個鰭結構120(或者替代地稱為主動區)設置在半導體基底110的第一區140和第二區150中，且藉由隔離部件130分開這些鰭結構。虛設閘極結構160包含各種材料層，像是舉例而言，虛設閘極介電層162和虛設閘極電極層164。額外的裝置和部件雖然未繪示，也可以存在於半導體結構200中，且根據本發明實施例的各個方面可以有任何變化。
參閱沿著方向AA’的源極/汲極(S/D)區中，半導體結構200的剖面圖(第3、4和6-16圖)，以及沿著方向BB’的通道區中，半導體結構200的剖面圖(第5圖)來描述方法100。本發明 實施例的各個方面提供半導體結構200的通道區和源極/汲極(S/D)區，在操作70和72期間通道區和源極/汲極(S/D)區經歷後續的相似製程，並且在操作76-94施加於源極/汲極(S/D)區期間，通道區基本上保持不受影響。因此，沿著方向BB’的通道區之局部剖面圖只在第5圖中繪示。在方法100之前、期間和之後可提供額外的步驟，且對於方法100的其他實施例，在此描述的一些步驟可以被替換、消除或移動。
在操作70，方法100(第1A圖)提供半導體基底110，半導體基底110包含具有結晶結構的元素半導體，像是矽。替代地或額外地，半導體基底110包含其他元素半導體，像是鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體，包含矽鍺、磷化鎵砷、磷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦和磷砷化鎵銦(gallium indium arsenide phosphide)；或前述之組合。另外，半導體基底110可以是絕緣體上的半導體基底，像是絕緣體上的矽(silicon-on-insulator，SOI)基底、絕緣體上的矽鍺(silicon germanium-on-insulator，SGOI)基底、或絕緣體上的鍺(germanium-on-insulator，GOI)基底。絕緣體上的半導體基底可使用氧植入分離(separation by implantation of oxygen，SIMOX)、晶圓接合、及/或其他合適方法製造。半導體基底110還可包含部件，像是埋入層、及/或磊晶半導體層成長於基底的上部。在描述的實施例中，半導體基底110包含第一區140(PMOS區)和第二區150(NMOS區)。
在一些實施例中，於步驟70期間，額外的材料層(未 繪示)像是硬遮罩層和光阻層形成於半導體基底110上方，以促進方法100之用來形成鰭結構120的後續步驟。在一些實施例中，硬遮罩層可包含任何合適的材料，像是氧化矽、氮化矽、碳化矽、碳氧化矽、氮氧化矽、旋塗玻璃(spin-on glass，SOG)、低介電常數介電材料、四乙氧基矽烷(tetraethylorthosilicate，TEOS)、或其他合適材料，且可由合適方法形成，像是熱氧化、化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic-layer deposition，ALD)、其他合適的方法、或前述之組合。光阻層可包含例如感光材料，其使得當光阻層曝露於光線時，於化學性質上經歷改變。光阻層可由像是旋轉塗布的製程形成於硬遮罩層上。方法100可使用一系列的微影與蝕刻製程，將硬遮罩層圖案化，以形成鰭結構120於半導體基底110上，這將於以下詳細討論。
在操作72，方法100(第1A圖)形成鰭結構120於第一區140和第二區150中。如第3圖繪示說明，鰭結構120形成於半導體基底110上，且被隔離部件130分開。在一些實施例中，鰭結構120的形成也使得隔離部件130形成。在一些實施例中，隔離部件130包含例如氧化矽、氮化矽、氮氧化矽、摻雜氟的矽酸鹽玻璃(fluorine-doped silicate glass，FSG)、低介電常數介電材料、其他合適的介電材料、或前述之組合。隔離部件130可包含不同結構，像是淺溝槽隔離(shallow trench isolation，STI)結構、深溝槽隔離(deep trench isolation，DTI)結構、及/或局部矽氧化(local oxidation of silicon，LOCOS)結構。
鰭結構120和隔離部件130可由任何合適的製程形成，在示範的實施例中，此製程可包含以下步驟：一或多個用於將半導體基底110上方之上述討論的硬遮罩層圖案化的製程(例如藉由使用上述討論的圖案化光阻層)；蝕刻製程(例如乾蝕刻製程及/或濕蝕刻製程)，其在不被圖案化硬遮罩層覆蓋的半導體基底110中蝕刻出溝槽；以及沉積製程(例如化學氣相沉積製程及/或旋塗玻璃製程)，其採用一或多種絕緣材料填充溝槽，以形成隔離部件130。溝槽可以被部分地填充，於此保留在溝槽之間的半導體基底形成鰭結構120。可使用一或多種微影製程將硬遮罩層圖案化，包含雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合微影和自對準製程，例如使得即將產生的圖案具有的間距小於其他使用單一直接微影製程能得到的其他間距。舉例而言，在一實施例中，形成犧牲層於半導體基底110上方，並使用微影製程將犧牲層圖案化。使用自對準製程沿著圖案化的犧牲層的側邊形成間隔物，然後將犧牲層移除，並且留下的間隔物或軸心(mandrels)成為圖案化的硬遮罩層。接續鰭結構120的形成，移除硬遮罩層和光阻層。
替代以絕緣材料部分地填充溝槽，操作72可採用絕緣材料完全地填充溝槽，將填充過的溝槽的頂面平坦化，以移除任何多餘的絕緣材料，其使用例如研磨製程，像是化學機械研磨/平坦化(chemical mechanical polishing/planarization，CMP)，並且可選擇性地成長一或多層磊晶半導體材料於露出的半導體基底110上，藉此形成鰭結構120，且隔離部件130設 置於鰭結構120之間。磊晶半導體材料可以是矽、鍺、矽鍺、其他合適的材料、或前述之組合。因此，在此提供的實施例所形成的鰭結構120可包含與半導體基底110相同的材料，或者替代地，鰭結構120可包含一或多層磊晶成長的半導體材料於半導體基底110之上。在描繪的實施例中，鰭結構120包含與半導體基底110相同的材料。
在操作74，方法100(第1A圖)形成第一硬遮罩層410於鰭結構120(亦即第一鰭結構122和第二鰭結構124)和隔離部件130上，並且在第一區140和第二區150兩者中，如第4圖所示。第一硬遮罩層410作為鰭結構120和後續形成的第一圖案化蝕刻遮罩610(第6圖)之間的阻障物，以避免汙染鰭結構120。在一些實施例中，第一硬遮罩層410包含任何合適的材料，像是氧化矽、氮化矽、碳化矽、碳氧化矽、氮氧化矽、旋塗玻璃(SOG)、低介電常數介電材料、四乙氧基矽烷(TEOS)、或其他合適材料，且可由合適方法形成，像是熱氧化、化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、其他合適的方法、或前述之組合。
在描繪的實施例中，第一鰭結構122包含一個鰭結構120以形成PMOS FinFET裝置，且每個第二鰭結構124包含兩個鰭結構於底部連接在一起，以形成NMOS FinFET裝置。因此，第一區140之後稱為“PMOS區”，且第二區150之後稱為“NMOS區”。雖然第3圖繪示的實施例和後續圖示顯示四個鰭結構120設置在NMOS區150中，以及一個鰭結構120在PMOS區140中，本發明實施例並不限於此配置。舉例而言，可以有兩個鰭 結構形成於NMOS區150中，而不是在此所述的四個鰭結構。
在操作76，方法100(第1A圖)形成虛設閘極結構160於隔離部件130上方，且與鰭結構120嚙合，如第5圖所示。在一些實施例中，額外的虛設閘極結構可在PMOS區140和NMOS區150中分開形成。第5圖說明沿著第2圖中所示的方向BB’，虛設閘極結構160的通道區之剖面圖。如在此所描繪，虛設閘極結構160包含虛設閘極介電層162和包含多晶矽的虛設閘極電極層164。在各種實施例中，虛設閘極結構160可包含額外的層，像是界面層、蓋層、擴散和/或阻障層、介電層、導電層、其他合適的層、及/或前述之組合。虛設閘極結構160可由沉積和蝕刻製程形成。
在一些實施例中，閘極間隔物(亦即側壁間隔物；未繪示)形成在虛設閘極結構160的每一側邊上。閘極間隔物可包含介電材料，像是氧化矽、氮化矽、氮氧化矽、碳化矽、其他介電材料、或前述之組合，且可包含一或多層的材料。閘極間隔物的形成可由沉積間隔物材料毯覆於隔離部件130、鰭結構120和虛設閘極結構160上，接著，在蝕刻製程期間將間隔物材料異向性地回蝕刻，保留在虛設閘極結構的側壁上之間隔物材料的部分，以形成閘極間隔物(未繪示)。
在描述的實施例中，虛設閘極結構160的一部分在高熱預算製程進行之後，經過高介電常數-金屬閘極(high-k metal gate，HK MG)置換製程。在一些實施例中，用複數個金屬層替換虛設閘極電極層164，以形成導電電極，且用高介電常數閘極介電層替換虛設閘極介電層162。
在操作78，如第6圖描繪，方法100(第1A圖)形成第一圖案化蝕刻遮罩610於NMOS區150中的第一硬遮罩層410和隔離部件130上方，藉此露出PMOS區140以用於後續製造製程。在一實施例中，第一圖案化蝕刻遮罩610包含圖案化光阻層。光阻層可包含例如感光材料，其使得當光阻層曝露於光線時，在化學性質上經歷改變。光阻層可由像是旋轉塗布的製程形成於第一硬遮罩層410上。
之後，在操作80，方法100(第1A圖)在第一圖案化蝕刻遮罩610覆蓋NMOS區150時，讓PMOS區140中的第一鰭結構122的一部分710凹陷。凹陷製程可包含乾蝕刻製程、濕蝕刻製程、其他合適的蝕刻製程、或前述之組合。在一些實施例中，進行反應性離子蝕刻(reactive ion etching，RIE)製程。在描述的實施例中，實行乾蝕刻製程將鰭結構120凹陷。在鰭結構120凹陷之後，從PMOS區140移除第一圖案化蝕刻遮罩610。
在一些實施例中，實行乾蝕刻製程，以移除PMOS區140中第一鰭結構122的部分710。乾蝕刻製程可使用一或多種蝕刻劑，其包含氟、溴、硫、碳、氧、及/或氫原子。在一些實施例中，乾蝕刻製程使用蝕刻劑氣體的混合物進行，包含CF4、SF6、CH2F2、CHF3、C2F6、Br、及/或O2。在一些實施例中，在乾蝕刻製程期間施加偏壓，以增加乾蝕刻製程的異向性。
如第7圖描繪，將PMOS區140中的第一鰭結構122凹陷也移除了鄰近第一鰭結構122的隔離部件130的一部分，且在S/D部件810(參閱第8圖)的每一側邊形成凹陷區730A和凹陷區730B於隔離部件130中。在一些實施例中，凹陷區730A由凹 陷製程之前隔離部件130的頂面760與凹陷區730A中隔離部件130的最低點740之間的垂直距離720定義。在一些實施例中，隔離部件130的最低點740(亦即凹陷區730A的最低點)鄰接於S/D部件810的最低點與凹陷的第一鰭結構122的頂面之間的界面。在一些實施例中，最低點740位於與PMOS區140中凹陷的第一鰭結構122的頂面750大約相同的高度處。之後，方法100採由任何合適的方法移除第一圖案化蝕刻遮罩610。
在操作82，方法100形成S/D部件810於PMOS區140中，如第8圖所示。在描繪的實施例中，S/D部件810由磊晶成長半導體材料於凹陷的第一鰭結構122的頂面750上形成。S/D部件810可包含合適的磊晶半導體材料，像是鍺(Ge)、矽(Si)、砷化鎵(GaAs)、砷化鋁鎵(AlGaAs)、矽鍺(SiGe)、磷化鎵砷(GaAsP)、其他合適的材料、或前述之組合。在一些實施例中，S/D部件810可包含一或多層磊晶成長半導體材料。S/D部件810可由任何合適的沉積製程形成，像是選擇性磊晶成長(selective epitaxy growth，SEG)、或循環的沉積與蝕刻(cyclic deposition and etching，CDE)磊晶。
在一些實施例中，S/D部件810可包含各種摻質。在描繪的實施例中，PMOS FinFET裝置在第一區140中，且S/D部件810可包含一或多層矽鍺磊晶層，其摻雜p型摻質，像是硼、鍺、銦、其他p型摻質、或前述之組合。可實行任何合適的製程(例如離子佈植製程、擴散製程、原位(in-situ)摻雜製程、或前述之組合)，用於摻雜S/D部件810。可進行一或多種退火製程(例如快速熱退火或雷射退火)，以活化磊晶結構。
在操作84，方法100(第1B圖)移除沉積於NMOS區150上剩餘的第一硬遮罩層410，如第9圖所描繪。在一些實施例中，第一硬遮罩層410可藉由任何合適的製程移除，像是例如藉由對於第一硬遮罩層410的材料有選擇性的乾蝕刻。接著，在操作84，方法100(第1B圖)形成第二硬遮罩層1010於設置在NMOS區150和PMOS區140兩者中的各種部件上，如第10圖所描繪。類似於上述討論的操作74，第二硬遮罩層1010作為阻障材料，以保護鰭結構120免於被第二圖案化蝕刻遮罩1110(第11圖)汙染。之後，在操作88，方法100(第1B圖)形成第二圖案化蝕刻遮罩1110於PMOS區140上方，PMOS區140包含S/D部件810和圍繞第一鰭結構122的隔離部件130，如第11圖所描繪。在一些實施例中，第二圖案化蝕刻遮罩1110可包含與第一圖案化蝕刻遮罩610相同的材料。
在形成PMOS的S/D部件810之後，繼續進行方法100以在隨後的製程步驟中形成NMOS的S/D部件。如上所述，NMOS的S/D部件通常相較於PMOS的S/D部件具有較大的尺寸(例如合併多個鰭結構的部件)和較大的結構變異(亦即較不均勻的磊晶結構)。在一例子中，在NMOS的S/D部件之尺寸上的統計變異大約為PMOS的S/D部件的1.5至2倍。結果，在形成PMOS的S/D部件之前先形成NMOS的S/D部件通常會對於整體的製造製程留下窄的製程容許度。在一個這樣的例子中，窄的製程容許度可能導致對於對不準(misalignment)的較少容許偏差，對不準可能發生在後續的微影、蝕刻、及/或沉積製程期間。相較之下，本發明實施例提供在形成NMOS的S/D部件之前 先形成PMOS的S/D部件的方法，其對於整體的製造製程達到擴大的製程容許度。
在操作90，當第二圖案化蝕刻遮罩1110覆蓋PMOS區140時，方法100(第1B圖)將NMOS區150中的第二鰭結構124的一部分1210凹陷，如第12圖所描繪。凹陷可藉由任何合適的製程或多個製程實行，其包含例如乾蝕刻製程、濕蝕刻製程、反應性離子蝕刻(RIE)製程、其他合適的蝕刻製程、及/或前述之組合。類似於前述討論的關於將PMOS區140中的第一鰭結構122凹陷的實施例，實行乾蝕刻製程將NMOS區150中的第二鰭結構124凹陷。之後，方法100藉由任何合適的方法移除第二圖案化蝕刻遮罩1110。
類似於操作80，乾蝕刻製程可使用一或多種蝕刻劑，包含氟、溴、硫、碳、氧、及/或氫原子。在一些實施例中，乾蝕刻製程使用蝕刻劑氣體的混合物進行，包含CF4、SF6、CH2F2、CHF3、C2F6、Br、及/或O2。
如第12圖所描繪，將NMOS區150中的第二鰭結構124凹陷也移除了在第二鰭結構124附近的隔離部件130的一部分，產生凹陷區1230A和凹陷區1230B於隔離部件130中。在一些實施例中，凹陷區1230A由隔離部件130在凹陷製程之前的頂面1260與凹陷區1230A中的最低點1240之間的垂直距離1220定義。應理解的是，NMOS區150中的頂面1260大約在與PMOS區140中的頂面760相同的位置，且為隔離部件130的兩個最高點。在一些實施例中，最低點1240位於與NMOS區150中的凹陷的第二鰭結構124的頂面1250大約相同的高度處。在描述的實 施例中，NMOS區150中的垂直距離1220小於PMOS區140中的垂直距離720，亦即當源極/汲極部件810在源極/汲極部件1310之前形成，由凹陷製程帶來的隔離部件130的損耗量在NMOS區150小於在PMOS區140。這可能是由於實際上PMOS區140的隔離部件130在凹陷第一鰭結構122時，相較於NMOS區150的隔離部件130在凹陷第二鰭結構124時，暴露於較大量的蝕刻劑所造成，其中第一鰭結構122包含單一鰭結構，每個第二鰭結構124包含兩個連接的鰭結構。在一些實施例中，垂直距離1220與垂直距離720之間的比例從大約1：2到大約2：3。此外，NMOS區150中的凹陷的第二鰭結構124的頂面1250在PMOS區140中的凹陷的第一鰭結構122的頂面750之上。
仍參閱第12圖，S/D部件810與S/D部件1310(參閱第13圖)之間的隔離部件130包含凹陷區730B、凹陷區1230B和島狀物170。凹陷區730B可由側向距離1290定義，凹陷區1230B可由側向距離1270定義，且島狀物170可由側向距離1280定義。在描繪的實施例中，島狀物170設置在凹陷區1230B與凹陷區730B之間。
類似於前述關於垂直距離1220和垂直距離720的討論，每個凹陷區的側向距離也反映出由第一鰭結構122和第二鰭結構124的凹陷造成的隔離部件130的損耗程度。在描繪的實施例中，側向距離1270、側向距離1290和側向距離1280的相對數值受到形成S/D部件1310和S/D部件810的順序影響。特別是，因為S/D部件1310的尺寸相較於S/D部件810較大，且呈現出較不均勻，在形成S/D部件810(例如將第一鰭結構122凹陷) 之前先形成S/D部件1310(例如將第二鰭結構124凹陷)，可能會留下較小的製程容許度(亦即側向距離1290<側向距離1270)，且因此對於潛在的對不準(例如微影重疊誤差)有較小的容許偏差(tolerance)，對不準可能會在形成S/D部件810時發生。在本發明提供的實施例中，S/D部件810在形成S/D部件1310之前先形成，其擴大了形成S/D部件810的製程容許度(亦即側向距離1290>側向距離1270)，且對於後續凹陷第二鰭結構124以形成S/D部件1310提供了提高的控制度。在許多實施例中，側向距離1290大於側向距離1270。在示範的實施例中，側向距離1270與側向距離1290的比例從大約1：5到大約3：5，且側向距離1280與側向距離1290的比例小於大約1：3。在一些例子中，側向距離1280可能是0。
在操作92，方法100(第1B圖)形成S/D部件1310於NMOS區150中，如第13圖繪示說明。形成磊晶成長的S/D部件1310於NMOS區150中的製程相似於在PMOS區140中形成S/D部件810的製程，經由各種半導體材料、摻質，磊晶成長的S/D部件1310的最終配置可能與形成在PMOS區140中的S/D部件810不同。在一些實施例中，NMOS的S/D部件1310將第二鰭結構124的兩個相鄰的鰭結構120合併在一起。因此，S/D部件1310的尺寸通常大於PMOS的S/D部件810的尺寸，S/D部件810磊晶形成於PMOS區140中的單一鰭結構120上(亦即第一鰭結構122)。
類似於S/D部件810，S/D部件1310可包含鍺(Ge)、矽(Si)、砷化鎵(GaAs)、砷化鋁鎵(AlGaAs)、矽鍺(SiGe)、磷 化鎵砷(GaAsP)、其他合適的材料、或前述之組合。在一些實施例中，S/D部件1310可包含一或多層磊晶成長半導體材料。S/D部件1310可由任何合適的沉積製程形成，像是選擇性磊晶成長(SEG)、或循環的沉積與蝕刻(CDE)磊晶。與S/D部件810不同的是，在描繪的實施例中，想要得到的是NMOS FinFET裝置，其S/D部件1310可包含矽或碳化矽的一或多層磊晶層，其中矽或碳化矽用n型摻質摻雜，像是砷、磷、其他n型摻質、或前述之組合。可實行任何類似於前述S/D部件810的摻雜、活化和退火之合適製程用於S/D部件1310。
之後，在操作94，方法100(第1B圖)從PMOS區140移除剩餘的第二硬遮罩層1010，如第14圖說明。在一些實施例中，第二硬遮罩層1010可藉由任何合適的製程或多個製程移除，像是例如藉由乾蝕刻。根據上述，方法100先完成PMOS的S/D部件810的形成，接著才是NMOS的S/D部件1310的形成。
在操作96，方法100(第1B圖)執行更多的步驟以完成半導體結構200中PMOS裝置和NMOS裝置的製造。舉例而言，如第15圖說明，操作96沉積接觸蝕刻停止層(contact etch-stop layer，CESL)1510，其順應於PMOS區140和NMOS區150的部件上。接觸蝕刻停止層(CESL)1510可包含氮化矽、氮氧化矽、具有氧(O)或碳(C)元素的氮化矽、及/或其他材料，且可由CVD、PVD、ALD或其他合適方法形成。
接著，操作96形成層間介電(interlayer dielectric，ILD)層1610於PMOS區140和NMOS區150的部件之上，如第16圖描繪。層間介電(ILD)層1610可包含四乙氧基矽烷(TEOS)、 未摻雜的矽酸鹽玻璃、或摻雜的氧化矽，像是硼磷矽酸鹽玻璃(borophosphoslicate glass，BPSG)、熔融的矽石玻璃(fused silica glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、摻雜硼的矽酸鹽玻璃(boron-doped silicate glass，BSG)、及/或其他合適的介電材料。在一些實行方式中，層間介電層1610可包含多層結構，其具有多種介電材料。層間介電層1610可由電漿增強化學氣相沉積(plasma-enhanced CVD，PECVD)、可流動的化學氣相沉積(flowable CVD，FCVD)、或其他合適方法形成。然後操作96進行一或多道平坦化製程，像是化學機械平坦化/研磨(CMP)製程，以平坦化半導體結構200的頂面。
操作96還包含移除虛設閘極結構160，以形成閘極溝槽(未繪示)，以及後續形成高介電常數-金屬閘極結構(high-k metal gate structure，HK MG structure；未繪示)於閘極溝槽中。高介電常數-金屬閘極結構包含高介電常數閘極介電層和導電閘極電極層，以及額外的材料層，像是界面層、蓋層、擴散層、阻障層、或前述之組合。高介電常數閘極介電層可包含一或多種高介電常數介電材料(或一或多層高介電常數介電材料)，像是氧化鉿矽(HfSiO)、氧化鉿(HfO2)、氧化鋁(Al2O3)、氧化鋯(ZrO2)、氧化鑭(La2O3)、氧化鈦(TiO2)、氧化釔(Y2O3)、鈦酸鍶(SrTiO3)、或前述之組合。高介電常數閘極介電層可使用CVD、ALD及/或其他合適方法沉積。導電閘極電極層可包含一或多金屬層，像是功函數金屬(work function metal，WFM)層、導電阻障層、和主體(bulk)導電層。功函數金屬(WFM)層可以是p型或n型功函數層，取決於裝置的類型(PMOS或 NMOS)，且可以是例如TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、TaAl、TaAlC、TaN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他功函數金屬、或前述之組合。主體導電層可包含鋁(Al)、銅(Cu)、鈦(Ti)、鉭(Ta)、鎢(W)、鈷(Co)、及/或其他合適材料。
在此提供的示範鰭式場效電晶體(FinFET)裝置可被包含在微處理器、記憶體、及/或其他積體電路裝置中。在一些實施例中，FinFET裝置可以是積體電路(IC)晶片的一部分、系統單晶片(system on chip，SoC)或其一部分，前述晶片包含各種被動與主動微電子裝置，像是電阻器、電容器、電感器、二極體、金屬氧化物半導體場效電晶體(MOSFET)、互補式金屬氧化物半導體(CMOS)電晶體、雙極性接面電晶體(bipolar junction transistors，BJTs)、側向擴散金屬氧化物半導體(laterally diffused MOS，LDMOS)電晶體、高壓電晶體、高頻電晶體、其他合適的元件、或前述之組合。額外的部件可藉由後續製程步驟加入FinFET裝置，舉例而言，各種垂直內連線部件，像是接觸件(contacts)及/或導孔(vias)，以及/或水平內連線部件，像是導線，以及多層內連線部件，像是金屬層，可形成於層間介電層1610上方。
雖然並未意圖限制，本發明的一或更多實施例提供對於製造半導體裝置的改善，特別是FinFET裝置。舉例而言，隔離部件(例如隔離部件130)的損耗在製造S/D部件期間是常見的，此損耗對於後續製造步驟的效應取決於損耗的程度及/或損耗的位置而變化，亦即損耗發生在靠近PMOS的S/D部件 或NMOS的S/D部件，以及在每一區的損耗之相對尺寸。因為PMOS的S/D部件的尺寸和結構上的變異通常小於NMOS的S/D部件，這使得靠近PMOS的S/D部件發生較大程度的損耗可能會有助於減輕隔離部件的整體損耗，以及增加後續製造步驟的製程容許度。本發明提供的實施例藉由在形成NMOS的S/D部件之前，先形成PMOS的S/D部件而達到此目的。
依據前述，本發明提供FinFET裝置的許多不同實施例及其製造方法。在一觀點中，本發明實施例提供製造FinFET裝置的方法，此方法包含提供半導體基底，其具有PMOS區用於形成p型金屬氧化物半導體(PMOS)裝置，以及NMOS區用於形成n型金屬氧化物半導體(NMOS)裝置；形成第一鰭結構於PMOS區中，以及形成第二鰭結構於NMOS區中，第一鰭結構和第二鰭結構由隔離部件分開；將第一鰭結構凹陷；磊晶成長第一源極/汲極部件於凹陷的第一鰭結構上；接著將第二鰭結構凹陷；以及磊晶成長第二源極/汲極部件於凹陷的第二鰭結構上。
在一些實施例中，第一鰭結構包含一個鰭結構，且第二鰭結構包含兩個鰭結構，這兩個鰭結構的底部連接在一起。在又一些實施例中，NMOS區中的第二源極/汲極部件將第二鰭結構的多個鰭結構合併在一起。
在一些實施例中，將第一鰭結構凹陷的步驟包含形成第一硬遮罩層於PMOS區和NMOS區上；形成第一圖案化蝕刻遮罩於NMOS區上，藉此露出PMOS區；以及將第一鰭結構凹陷，此凹陷步驟也移除在PMOS區中的隔離部件的一部分，使 得隔離部件具有第一深度，第一深度與隔離部件在此凹陷之前的頂面有關。
在一些實施例中，磊晶成長第一源極/汲極部件的步驟包含磊晶成長p型磊晶半導體結構於凹陷的第一鰭結構上；從NMOS區移除第一硬遮罩層；以及形成第二硬遮罩層於PMOS區和NMOS區上。
在一些實施例中，將第二鰭結構凹陷的步驟包含接續形成第二硬遮罩層，形成第二圖案化蝕刻遮罩於PMOS區上，以露出NMOS區，以及將第二鰭結構凹陷，此凹陷移除在NMOS區中的隔離部件的一部分，使得隔離部件具有第二深度，第二深度與隔離部件在此凹陷之前的頂面有關。在又一實施例中，第二深度小於第一深度。在一些實施例中，將第二鰭結構凹陷使得在凹陷的第二鰭結構中產生的頂面高於凹陷的第一鰭結構的頂面。
在一些實施例中，磊晶成長第二源極/汲極部件的步驟包含磊晶成長n型磊晶半導體結構於凹陷的第二鰭結構上，以及從PMOS區移除第二硬遮罩層。
在一些實施例中，第一鰭結構的凹陷和第二鰭結構的凹陷分別形成第一凹陷區和第二凹陷區於隔離部件中，第一凹陷區和第二凹陷區形成於第一鰭結構與第二鰭結構之間。在又一實施例中，第一凹陷區的側向距離大於第二凹陷區的側向距離。
在另一方面，本發明實施例提供製造FinFET裝置的方法，包含提供第一鰭結構於半導體基底上，用於形成p型 金屬氧化物半導體(PMOS)裝置，以及提供第二鰭結構於此半導體基底上，用於形成n型金屬氧化物半導體(NMOS)裝置，第一鰭結構和第二鰭結構由隔離部件分開；形成第一硬遮罩層於第一鰭結構、第二鰭結構和隔離部件上；形成第一圖案化蝕刻遮罩於第二區上，藉此露出第一區；移除第一鰭結構的一部分，以形成凹陷的第一鰭結構；形成第一源極/汲極部件於凹陷的第一鰭結構的頂面上；從第二鰭結構和圍繞第二鰭結構的隔離部件移除第一硬遮罩層；接續移除第一硬遮罩層，形成第二硬遮罩層於第一源極/汲極部件、第二鰭結構和隔離部件上；接續形成第二硬遮罩層，形成第二圖案化蝕刻遮罩於第一區上，藉此露出第二區；移除第二鰭結構的一部分，以形成凹陷的第二鰭結構；形成第二源極/汲極部件於凹陷的第二鰭結構的頂面上；以及接續形成第二源極/汲極部件，從第一鰭結構和圍繞第一鰭結構的隔離部件移除第二硬遮罩層。
在一些實施例中，第一鰭結構包含一個鰭結構，且第二鰭結構包含兩個鰭結構，這兩個鰭結構的底部連接在一起。在又一實施例中，形成第二源極/汲極部件將第二鰭結構的兩個鰭結構合併。在又另一實施例中，凹陷的第一鰭結構的頂面低於凹陷的第二鰭結構的頂面。在一些實施例中，移除第一鰭結構的上述部分的步驟包含移除在第一區中的隔離部件，以形成第一凹陷區，其中移除第二鰭結構的上述部分的步驟包含移除第二區中的隔離部件，以形成第二凹陷區，且其中第一凹陷區和第二凹陷區的最低點相比於第二源極/汲極部件更靠近第一源極/汲極部件。在一些實施例中，移除第一鰭結 構的上述部分的步驟包含移除在第一區中的隔離部件，以形成第三凹陷區，且移除第二鰭結構的上述部分的步驟包含移除第二區中的隔離部件，以形成第四凹陷區。在一實施例中，第三凹陷區和第四凹陷區形成在第一源極/汲極部件與第二源極/汲極部件之間的空間內，且被隔離部件的島狀物分開。
在一些實施例中，第三凹陷區的側向距離大於第四凹陷區的側向距離。
在又另一方面，本發明實施例提供示範的FinFET裝置，此裝置包含半導體基底，其具有PMOS區，用於形成p型金屬氧化物半導體(PMOS)裝置，以及NMOS區，用於形成n型金屬氧化物半導體(NMOS)裝置；第一源極/汲極部件位於PMOS區中的第一鰭結構上，第一源極/汲極部件包含p型磊晶(源極/汲極)結構；第二源極/汲極部件位於NMOS區中的第二鰭結構上方，第二源極/汲極部件包含n型磊晶(源極/汲極)結構；以及隔離部件位於第一源極/汲極部件與第二源極/汲極部件之間。在一些實施例中，隔離部件包含第一部分相鄰於第一源極/汲極部件，第二部分相鄰於第二源極/汲極部件，以及第三部分設置於第一部分與第二部分之間。在又一實施例中，第一部分的側向距離大於第二部分的側向距離。
在一些實施例中，PMOS區中的第一鰭結構包含一個鰭結構，且NMOS區中的第二鰭結構包含兩個鰭結構。在又一實施例中，形成於NMOS區中的第二源極/汲極部件將NMOS區中的第二鰭結構的多個鰭結構合併在一起。在一些實施例中，隔離部件的第一部分的最低點與最高點之間的距離大於隔 離部件的第二部分的最低點與最高點之間的距離。
在一些實施例中，隔離部件的第二部分的側向距離與隔離部件的第一部分的側向距離的比例在大約1：5與大約3：5之間。
以上概述了數個實施例的部件，使得在本發明所屬技術領域中具有通常知識者可以更理解本發明實施例的概念。在本發明所屬技術領域中具有通常知識者應該理解，可以使用本發明實施例作為基礎，來設計或修改其他製程和結構，以實現與在此所介紹的實施例相同的目的及/或達到相同的好處。在本發明所屬技術領域中具有通常知識者也應該理解，這些等效的結構並不背離本發明的精神和範圍，並且在不背離本發明的精神和範圍的情況下，在此可以做出各種改變、取代和其他選擇。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。

Claims (1)

  1. 一種半導體裝置的製造方法，包括：提供一半導體基底，具有一第一區用於形成p型金屬氧化物半導體(PMOS)裝置，及一第二區用於形成n型金屬氧化物半導體(NMOS)裝置；形成一第一鰭結構於該第一區中，及一第二鰭結構於該第二區中，其中該第一鰭結構和該第二鰭結構由一隔離部件分開；將該第一鰭結構凹陷；磊晶成長一第一源極/汲極部件於凹陷的該第一鰭結構上；接續磊晶成長該第一源極/汲極部件，將該第二鰭結構凹陷；以及磊晶成長一第二源極/汲極部件於凹陷的該第二鰭結構上。
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