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TWI699891B - 完全空乏型絕緣層上覆矽（ｆｄｓｏｉ）上的橫向雙擴散金屬氧化半導體（ｌｄｍｏｓ）元件致能高輸入電壓 - Google Patents

完全空乏型絕緣層上覆矽（ｆｄｓｏｉ）上的橫向雙擴散金屬氧化半導體（ｌｄｍｏｓ）元件致能高輸入電壓 Download PDF

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TWI699891B
TWI699891B TW107104523A TW107104523A TWI699891B TW I699891 B TWI699891 B TW I699891B TW 107104523 A TW107104523 A TW 107104523A TW 107104523 A TW107104523 A TW 107104523A TW I699891 B TWI699891 B TW I699891B
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阿爾本 札卡
湯姆 艾爾曼
艾爾 曼 帝 巴奇奇
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美商格芯（美國）集成電路科技有限公司
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Abstract

本發明係關於半導體結構，尤其係關於一種於FDSOI結構上的LDMOS元件及其製造方法。該橫向雙擴散半導體元件包括一閘極介電體，其由一絕緣體上覆半導體材料(Semiconductor-on-insulator，SOI)技術之一埋入式絕緣體材料組成；一通道區，其由該SOI技術之半導體材料組成；及源極/汲極區，其在該埋入式絕緣體材料之一前側上，使得一閘極形成在該埋入式絕緣體材料之一後側上。該閘極端子也可置放在用作背閘極電壓以控制該元件之通道和漂移區的混合段。

Description

完全空乏型絕緣層上覆矽(FDSOI)上的橫向雙擴散金屬氧化半導體(LDMOS)元件致能高輸入電壓
本發明係關於半導體結構，尤其係關於一種能夠維持高輸入電壓於完全空乏型絕緣層上覆矽(Fully depleted silicon on insulator，簡稱FDSOI)基材上的橫向雙擴散金屬氧化半導體(Laterally double diffused metal oxide semiconductor，簡稱LDMOS)元件及其製造方法。
為了容納數量越來越多的高電壓信號晶片DC/DC轉換器(例如，車用電子或微機電系統(MEMS)應用)，需要適用於特色為薄/厚閘極氧化物的功率積體電路(IC)和具有較高電壓額定值的元件的不同製程。若要在許多應用電路(例如顯示驅動器或嵌入式快閃記憶體驅動電路)中實現該所需功能，則高閘極電壓能力至關重要。
橫向雙擴散金屬氧化半導體(LDMOS)元件由於與同一晶片中的低電壓互補金屬氧化半導體(CMOS)相容，因此通常會用作功率開關。然而，為了驅動該高側功率開關，該LDMOS之閘極氧化物厚度必須足夠才能支撐該高閘極-源極(Vgs)電壓，但目前的完全空乏型絕緣層上覆矽 (FDSOI)技術無法做到。亦即，在FDSOI中沒有已知的高電壓(High voltage，HV)LDMOS元件能夠維持高Vgs並具有低切換時間。舉例來說，目前用於5V應用的FDSOI LDMOS元件通常允許Vgs電壓在1.8V之範圍內。
在所揭示內容之態樣中，一種橫向雙擴散半導體元件包含一閘極介電體，其由一絕緣體上覆半導體材料(SOI)技術之一埋入式絕緣體材料組成；一通道區，其由該SOI技術之半導體材料組成；及源極/汲極區，其在該埋入式絕緣體材料之一前側上。
在所揭示內容之態樣中，一種結構包含：一基材，其由至少一井結構組成；一埋入式氧化物(Buried oxide，BOX)層，其在該基材上方，該埋入式氧化物層係一橫向雙擴散半導體元件之一電晶體之一閘極介電體材料；一絕緣體上覆半導體材料，其在該埋入式氧化物層上方，該絕緣體上覆半導體材料係該電晶體之一通道區；及源極與汲極區，其具有提供於該埋入式氧化物層上方的各自接點，使得一閘極形成在該埋入式絕緣體材料之一後側上。置放在混合段的閘極端子係用作背閘極電壓，以控制該電晶體之通道和漂移區。
在所揭示內容之態樣中，一種方法包含：將一絕緣體上覆半導體材料(SOI)技術之一埋入式絕緣體材料圖案化成一橫向雙擴散半導體元件之一閘極介電體；將該SOI技術之一半導體材料圖案化成該橫向雙擴散半導體元件之一通道區；在該埋入式絕緣體材料底下形成一井；在該埋入式絕緣體材料之一前側上形成源極/汲極區；及在該等源極/汲極區上磊晶生長接點。
10‧‧‧完全空乏型絕緣層上覆矽橫向雙擴散金屬氧化半導體(FDSOI LDMOS)結構
10'、10"、10'''‧‧‧完全空乏型絕緣層上覆矽橫向雙擴散金屬氧化半導體(FDSOI LDMOS)結構
12‧‧‧絕緣層上覆矽基材
12a‧‧‧基材
12b‧‧‧絕緣層上覆矽層
12c‧‧‧埋入式絕緣體(氧化物)層(BOX)
12'‧‧‧混合段
14‧‧‧N井植入區
14'‧‧‧P型井
15‧‧‧淺溝槽隔離結構(STI)區
16‧‧‧延伸汲極區
17a‧‧‧源極接點
17b‧‧‧汲極接點
18‧‧‧閘極氧化物層
20‧‧‧間隙層
22a、22b‧‧‧閘極接點
24‧‧‧遮蔽材料
26‧‧‧矽化物
x‧‧‧閘極長度
y‧‧‧長度
在接下來的實施方式中，將藉由本發明之示例性具體實施例 的非限制性範例，連同參考所述多個附圖詳細說明本發明。
圖1顯示根據本發明之態樣之具有N井和各自製程的FDSOI LDMOS結構之剖面圖。
圖2顯示根據本發明之態樣之具有P井和各自製程的FDSOI LDMOS結構之剖面圖。
圖3顯示根據本發明之態樣之具有N井與P井和各自製程的FDSOI LDMOS結構之剖面圖。
圖4顯示根據本發明之態樣之具有N井與P井和各自製程的替代性FDSOI LDMOS結構之剖面圖。
本發明係關於半導體結構，尤其係關於一種於FDSOI結構上的LDMOS元件及其製造方法。更具體而言，本發明說明於FDSOI上的N-LDMOS或P-LDMOS元件，其使用該埋入式絕緣體層(例如，埋入式氧化物層)作為閘極介電體材料。其有利地係，透過實施本說明書說明的該等結構，該LDMOS元件能夠維持高輸入電壓(例如，15V或以上之高Vgs)，同時也呈現出低切換時間。
本發明之該等LDMOS結構可使用多種不同的工具以多種方式製造。不過，一般來說，該等方法和工具係用於形成具有微米和奈米等級尺寸的結構。用於製造本發明之該等LDMOS結構的方法(即是，技術)已從積體電路(Integrated circuit，IC)技術導入。例如，該等結構建構在晶圓上，並在晶圓的頂部透過光微影成像製程圖案化材料薄膜實現。特別是，該等LDMOS結構之製造使用三種基本建構模塊：(i)在基材上沉積材料薄膜；(ii)透過光微影成像在該等薄膜上方施加圖案化遮罩；及(iii)對該遮罩選擇性蝕刻該等薄膜。
圖1顯示根據本發明之態樣具有N井的FDSOI LDMOS結 構之剖面圖。特別是，FDSOI LDMOS結構10包括一絕緣層上覆矽基材12(例如，P基材12a)、絕緣層上覆矽層12b和埋入式絕緣體(氧化物)層(BOX)12c。在具體實施例中，BOX層12c係用作閘極氧化物，其致能Vgs高達約15V，同時也減少閘極相關寄生現象。絕緣層上覆矽層12b可為任何適當基材材料，包括但不限於Si、SiGe、SiGeC、SiC、GE合金、GaAs、InAs、InP及其他III/V族或II/VI族化合物半導體。
請再參考圖1，絕緣層上覆矽層12b和埋入式氧化物層(BOX)12c係圖案化(打開)以打開用於混合段12'的窗口。在具體實施例中，絕緣層上覆矽層12b和BOX層12c之圖案化可用於形成不同閘極長度「x」。例如，如一非限制性例示性範例，該閘極長度可約500nm。埋入式氧化物層12c可為厚的氧化物層(例如，20nm級尺寸)。在具體實施例中，埋入式氧化物層12c係用作閘極氧化物，其將實質減少閘極相關寄生現象，同時也致能高Vgs(例如，15V及以上)。
在具體實施例中，絕緣層上覆矽層12b和BOX層12c之圖案化係透過習知的CMOS製程(例如，微影和蝕刻製程)進行。舉例來說，一形成在絕緣層上覆矽層12b上方的光阻劑係暴露於能量(光)以形成圖案(開口)。將使用具有選擇性化學性質的蝕刻製程(例如，反應性離子蝕刻(RIE))穿越該光阻劑之開口以去除絕緣層上覆矽層12b和BOX層12c之各部分。在具體實施例中，在井植入之前，可蝕刻該BOX-SOI以形成混合段12'，其隨後係由部分覆蓋該混合段(以隔開該SOI段與該混合段)的淺溝槽隔離結構(Shallow trench isolation structure，STI)區15定義。
該等STI區15可透過習知的微影、蝕刻和沉積方法形成。舉例來說，在基材12a中形成溝槽的蝕刻製程之後，可使用任何習知的沉積方法(例如，化學氣相沉積(Chemical vapor deposition，CVD))沉積氧化物材料，接著去除任何殘餘氧化物材料。可使用習知的化學機械拋光(Chemical mechanical polishing，CMP)製程從該結構之表面去除該殘餘氧化物材料。 如圖1所示，將在該等STI區15之側面上提供混合段12'。
一N井植入區14形成在基材12a。在具體實施例中，N井植入區14係用於傳遞該背閘極電壓，其中該N井區係隔離以避免串擾。例如，為了隔離N井植入區14，可在基材12a中形成STI區15。在具體實施例中，該等SII區15係部分穿越N井植入區14之厚度形成。
在具體實施例中，可使用習知的摻雜或離子植入製程製造N井植入區14。例如，在具體實施例中，如該技術領域具有通常知識者已知，可透過全面性植入製程提供N井植入區14。例如，若要製造N井植入區14，則可使用針對邏輯元件的適當能量和摻雜濃度在絕緣層上覆矽層12b(通道區)中以低植入位準植入砷，並在該晶圓(例如，基材12a)中以較高植入位準植入磷(針對P型井，可使用硼、銦或BF2)，接著藉由如該技術中已知的退火製程。在替代性具體實施例中，該通道區可在低能量位準(例如，6keV)下植入BF2。該技術領域具有通常知識者應可理解，可基於該邏輯元件之所需Vt位準調整該植入劑量和能量。
在更特定具體實施例中，該等井(N井)首先植入在該元件區域(混合+SOI)。在具體實施例中，可使用遮罩定義該井區。其次，在該N井之後，以低能量BF2進行附加植入(使用同一N井遮罩)，以摻雜SOI層12b。此植入將調整該元件之臨界電壓，並具有較佳的閘極控制。
圖1進一步顯示形成在絕緣層上覆矽層12b之一部分上的閘極氧化物層18。在具體實施例中，閘極氧化物層18可為一熱生長氧化物材料。在形成閘極氧化物層18之後，P與N間隙層20形成在閘極氧化物層18上。應注意，根據本說明書說明的該等方法，不再需要習知建構結構中使用的多晶矽沉積；而是，絕緣層上覆矽層12b將是該閘極結構之通道區之主動層。
在具體實施例中，該等P與N間隙層20可使用任何習知的沉積方法(例如，化學氣相沉積(CVD)或電漿輔助化學氣相沉積(Plasma enhanced CVD，PECVD)製程)沉積的氮化物材料。如該技術領域具有通常知識者應可理解，閘極氧化物層18和該等間隙層20可使用習知的微影和蝕刻(例如，RIE)進行圖案化以形成閘極堆疊。
請再參考圖1，一延伸汲極區16(例如，漂移區)形成在N+汲極接點17b與閘極氧化物材料18之間的絕緣層上覆矽層12b上。在具體實施例中，漂移區16將提高該汲極電壓能力。若要減少該電阻Ron，則在漂移區16提供視需要的磊晶生長，以在此區中定義較厚的矽材料。例如，在具體實施例中，可透過半導體材料之磊晶生長形成延伸汲極區16，以較佳進一步地增加厚度(例如，5nm至20nm矽附加厚度)。延伸汲極區16可以任何適當植入進行輕度摻雜，例如，使用例如在低能量和低劑量(例如，6keV、5e13)下的磷以遮罩植入摻雜。視需要的延伸汲極區16可具有約150nm之長度「y」，然而本說明書也考慮端視所需電氣特性而定的其他尺寸。
可分別在該元件的源極區與汲極區上生長源極接點17a和汲極接點17b。特別是，例如，可在半導體材料12b上磊晶生長源極接點17a和汲極接點17b。在相同於源極接點17a與汲極接點17b的製程中，也可在基材12a上生長閘極接點22a、22b。在具體實施例中，源極接點17a、汲極接點17b和該等閘極接點22a、22b係N+型磊晶(epi)材料。在該生長製程之前，將以遮蔽材料24(例如，硬遮罩材料)遮蔽任何暴露的半導體材料(例如，形成延伸汲極區16的材料)，以確保磊晶材料局限於在該等源極/汲極區和該等閘極接點區上生長。在具體實施例中，該等閘極接點22a、22b(例如，閘極端子)可定義在該元件(例如，電晶體)之一側面或兩側面上。在混合段12'的該等閘極接點22a、22b可用作背閘極電壓。此外，該閘極(其在BOX層12c的後側上)將同時控制該通道(例如，該主動層(絕緣層上覆矽層12b))和該漂移區(例如，延伸汲極區16)。
一矽化物26形成在源極接點17a、汲極接點17b、閘極接點22a、22b上。如熟習此領域技術者應可理解，該矽化物製程始是從完全形 成與圖案化半導體元件(例如，摻雜或離子植入源極與汲極區與各自元件)上方沉積的一薄過渡金屬層(例如，鎳、鈷或鈦)開始。在沉積該材料之後，加熱該結構使該過渡金屬與該半導體元件的主動區(例如，源極、汲極、閘極接點區)中的暴露矽(或如本說明書說明的其他半導體材料)起反應，從而形成一低電阻過渡金屬矽化物。在該反應之後，透過化學蝕刻去除任何殘留過渡金屬，從而在該元件之主動區留下矽化物接點26。在具體實施例中，置放在混合段12'的閘極端子(例如，閘極接點22b)係用作一背閘極電壓，以控制該元件之通道和漂移區。
圖2顯示具有一P型井14'(在包含絕緣層上覆矽層12b的通道下方)的FDSOI LDMOS結構10'之剖面圖。在此具體實施例中，該等閘極接點22a、22b也係P+接點。該等其餘特徵相同於圖1的LDMOS結構10，其中包括該等製造方法。在具體實施例中，置放在混合段12'的閘極端子(例如，閘極接點22b)係用作一背閘極電壓，以控制該元件之通道與漂移區。
圖3顯示具有一N型井14與一P型井14'的FDSOI LDMOS結構10"之剖面圖。在此具體實施例中，N型井14係在該元件之源極側上，而P型井14'係在該元件之汲極側上。更具體而言，絕緣層上覆矽基材12係分成覆蓋所述SOI通道區的N型井14與覆蓋所述延伸汲極區16的P型井14'。此外，該等閘極接點22a、22b分別係用於N型井14的N+接點與用於P型井14'的P+接點。如先前所提及，該等閘極接點22a、22b可為磊晶生長材料。該等其餘特徵相同於圖1的LDMOS結構10，其中包括該等製造方法。而且，在操作上，該閘極可相對於該漂移區獨立偏壓。然而，該P井(在該漂移區下方)偏壓應不高於該N井偏壓，以避免PW-NW二極體導通。在具體實施例中，置放在混合段12'的閘極端子(例如，閘極接點22b)係用作一背閘極電壓，以控制該元件之通道與漂移區。在此元件中，應注意的是，該閘極與該漂移區可獨立偏壓。然後，閘極接點22a係用於該閘 極控制，而閘極接點22b係用於該漂移控制。
圖4顯示具有一N型井14與一P型井14'的FDSOI LDMOS結構10'''之剖面圖。在此具體實施例中，N型井14係在該元件之汲極側上，而P型井14'係在該元件之源極側上。更具體而言，絕緣層上覆矽基材12係分成覆蓋延伸汲極區16的N型井14與覆蓋該SOI通道區的P型井14'。此外，該等閘極接點22a、22b分別係用於P型井14'的P+接點與用於N型井14的N+接點。該等其餘特徵是相同於圖1的LDMOS結構10，其中包括該等製造方法。而且，在操作上，該閘極可相對於該漂移區獨立偏壓。然而，該P井(在該漂移區底下)偏壓不應高於該N井偏壓，以避免PW-NW二極體導通。在具體實施例中，置放在混合段12'的閘極端子(例如，閘極接點22b)係用作一背閘極電壓，以控制該元件之通道與漂移區。再者，在此元件中，該閘極與該漂移區可獨立偏壓。然後，閘極接點22a係用於該閘極控制，而閘極接點22b係用於該漂移控制。
如上述所說明的(該等)方法係用於製造積體電路晶片。該等所得到的積體電路晶片可由該製造者以原始晶圓形式(即是，以具多個未封裝晶片的單一晶圓)、以裸晶粒或以封裝形式流通。在該後者情況下，該晶片係以單一晶片封裝(例如具有貼附於母板或其他更高層載體的引線的塑料載體)或以多晶片封裝(例如具有表面內連線或埋入式內連線之任一者或兩者的陶瓷載體)進行封固。在任何情況下，該晶片隨後與其他晶片、分立電路元件及/或其他信號處理元件整合，作為(a)中間產品(例如母板)或(b)最終產品之任一項的一部分。該最終產品可為包括積體電路晶片的任何產品，範圍從玩具和其他低端應用到具有顯示器、鍵盤或其他輸入元件與中央處理器的先進電腦產品。
本發明之各種具體實施例說明是為了例示說明目的而提供，但全面性或限於所揭示的具體實施例。許多修飾例和變化例對該技術領域具有通常知識者而言應為顯而易見，而沒有悖離說明具體實施例的範 疇與精神。本說明書使用的術語係經選擇以最佳解說具體實施例的原理、市場上發現技術的實際應用或技術改進，或讓此領域其他一般技術者能理解本說明書揭示的具體實施例。
10‧‧‧完全空乏型絕緣層上覆矽橫向雙擴散金屬氧化半導體(FDSOI LDMOS)結構
12‧‧‧絕緣層上覆矽基材
12a‧‧‧基材
12b‧‧‧絕緣層上覆矽層
12c‧‧‧埋入式絕緣體(氧化物)層(BOX)
12'‧‧‧混合段
14‧‧‧N井植入區
15‧‧‧淺溝槽隔離結構(STI)區
16‧‧‧延伸汲極區
17a‧‧‧源極接點
17b‧‧‧汲極接點
18‧‧‧閘極氧化物層
20‧‧‧間隙層
22a、22b‧‧‧閘極接點
24‧‧‧遮蔽材料
26‧‧‧矽化物
x‧‧‧閘極長度
y‧‧‧長度

Claims (22)

  1. 一種橫向雙擴散半導體元件包含一閘極介電體，其由一絕緣體上覆半導體材料(Semiconductor on insulator，SOI)技術之一埋入式絕緣體材料組成；一通道區，其由該SOI技術之半導體材料組成並且直接與埋入式絕緣體材料接觸；一源極區和一汲極區，其在該埋入式絕緣體材料之一前側上，使得一閘極形成在該埋入式絕緣體材料之一後側上；一閘極氧化層直接接觸該通道區；一間隔層材料直接接觸並位於該閘極氧化層的頂面上，該源極區的一接點直接接觸該埋入式絕緣體材料、該通道區的半導體材料、該閘極氧化層及該間隔層材料；以及該汲極區的一接點直接接觸該埋入式絕緣體材料和該通道區的半導體材料，其中該通道區的半導體材料的厚度不同於該汲極區的半導體材料的厚度。
  2. 如申請專利範圍第1項所述之橫向雙擴散半導體元件，其中該SOI技術係完全空乏型SOI技術。
  3. 如申請專利範圍第1項所述之橫向雙擴散半導體元件，其中該埋入式絕緣體材料係具有約20nm厚度的埋入式氧化物材料。
  4. 如申請專利範圍第1項所述之橫向雙擴散半導體元件，其中該汲極區為一延伸汲極區且該汲極區的半導體材料係一由所述SOI技術之半導體材料上方的摻雜磊晶生長半導體材料組成。
  5. 如申請專利範圍第4項所述之橫向雙擴散半導體元件，其中該橫向雙擴散半導體元件之一閘極長度係約500nm。
  6. 如申請專利範圍第5項所述之橫向雙擴散半導體元件，其中該延伸汲極區係一約150nm長度之漂移區。
  7. 如申請專利範圍第4項所述之橫向雙擴散半導體元件，其中該埋入式絕緣體材料位於一N井或一P井上方。
  8. 如申請專利範圍第4項所述之橫向雙擴散半導體元件，其中該SOI技術之一基材係分成一覆蓋所述通道區的N井與一覆蓋所述延伸汲極區的P井。
  9. 如申請專利範圍第4項所述之橫向雙擴散半導體元件，其中該SOI技術之一基材係分成一覆蓋所述延伸汲極區的N井與一覆蓋所述通道區的P井。
  10. 如申請專利範圍第4項所述之橫向雙擴散半導體元件，其更包含一閘極端子，其置放在用作一背閘極電壓以控制該通道與該漂移區的一混合段。
  11. 一種橫向雙擴散半導體元件之結構，包含：一基材，其由至少一井結構組成；一埋入式氧化物層，其直接接觸並位於該基材的頂面上，該埋入式氧化物層係一橫向雙擴散半導體元件之電晶體之一閘極介電體材料；一絕緣體上覆半導體材料，其直接接觸該埋入式氧化物層的頂面，該絕緣體上覆半導體材料係該電晶體之一通道區；一絕緣體材料直接接觸該通道區上方的該絕緣體上覆半導體材料 的頂面；一間隔材料直接接觸並且位於該絕緣體材料的頂面上並且直接接觸一汲極區；一源極區和提供於該埋入式氧化物層上方的該汲極區，該汲極區係由該絕緣體上覆半導體材料上的半導體材料組成；以及該源極區的一源極接點直接接觸該埋入式氧化物層、該通道區的該絕緣體上覆半導體材料、該閘極氧化層及該間隔層材料；其中置放在一混合段的一閘極端子係用作一背閘極電壓，以控制該電晶體之通道與漂移區；及其中該汲極區的半導體材料比該電晶體的該通道區更厚。
  12. 如申請專利範圍第11項所述之結構，其中該絕緣體上覆半導體材料係完全空乏型SOI技術。
  13. 如申請專利範圍第11項所述之結構，其中該埋入式氧化物材料具有約20nm厚度。
  14. 如申請專利範圍第11項所述之結構，其中該汲極區係一延伸汲極區以及該汲極區的半導體材料係由所述半導體材料上方的摻雜磊晶生長半導體材料組成，並且該閘極端子係置放相鄰該延伸汲極區。
  15. 如申請專利範圍第14項所述之結構，其中該延伸汲極區係約150nm長度之一漂移區。
  16. 如申請專利範圍第14項所述之結構，其中該基材係分成一覆蓋所述延伸汲極區的N井與一覆蓋所述通道區的P井之SOI技術。
  17. 如申請專利範圍第11項所述之結構，其中該埋入式絕緣體材料位於一N井或一P井上方。
  18. 如申請專利範圍第11項所述之結構，其中該基材係分成一覆蓋所述通道區或所述汲極區的N井與一覆蓋所述汲極區或通道區之另一者的P井。
  19. 一種橫向雙擴散半導體元件的製造方法，包含：將一絕緣體上覆半導體材料(SOI)技術之一埋入式絕緣體材料圖案化成一橫向雙擴散半導體元件之一閘極介電體；將該SOI技術之一半導體材料圖案化成該橫向雙擴散半導體元件之一通道區；在該埋入式絕緣體材料底下形成一井；在該埋入式絕緣體材料之一前側上形成源極/汲極區，並使得一閘極形成在該埋入式絕緣體材料之一後側上，其中該閘極包含一閘極端子，其置放在用作一背閘極電壓以控制該通道區與一漂移區的一混合段；及在該等源極/汲極區上磊晶生長接點。
  20. 如申請專利範圍第19項所述之方法，其中該井係下列一者：一N井、一P井及一分開的N井與P井。
  21. 如申請專利範圍第1項所述之結構，其中：該汲極區的半導體材料為直接在該SOI技術之半導體材料上的磊晶半導體材料； 該間隔材料為介於一源極接點和該磊晶半導體材料之間延伸的一絕緣體材料；該汲極區的半導體材料的頂面與該間隔材料齊平；及閘極接點是位於一基材表面的上面和上方。
  22. 如申請專利範圍第11項所述之結構，其中：該絕緣體上覆半導體材料上的半導體材料為磊晶半導體材料，其直接位於該絕緣體上覆半導體材料上；該間隔材料為另一絕緣體材料介於該源極接點和該磊晶半導體材料之間；該絕緣體上覆半導體材料上的半導體材料的頂面與該間隔材料齊平；及閘極接點是位於一基材表面的上面和上方。
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