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CN109817714A - 横向双扩散金属氧化物半导体（ldmos）器件 - Google Patents

横向双扩散金属氧化物半导体（ldmos）器件 Download PDF

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CN109817714A CN201810253240.0A CN201810253240A CN109817714A CN 109817714 A CN109817714 A CN 109817714A CN 201810253240 A CN201810253240 A CN 201810253240A CN 109817714 A CN109817714 A CN 109817714A
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Abstract

本发明涉及完全耗尽绝缘体上硅(FDSOI)上的使能高输入电压的横向双扩散金属氧化物半导体（LDMOS）器件。本公开涉及半导体结构，更特别地，涉及一种位于FDSOI结构上的LDMOS器件及其制造方法。横向双扩散半导体器件包括由绝缘体上半导体(SOI)技术的掩埋绝缘体材料构成的栅极电介质、由所述SOI技术的半导体材料构成的沟道区域、以及位于所述掩埋绝缘体前侧上的源极/漏极区域以使得栅极形成在所述掩埋绝缘体材料的背侧上。栅极端子也可以放置在混合部分处以用作背栅电压来控制所述器件的所述沟道和漂移区域。

Description

横向双扩散金属氧化物半导体(LDMOS)器件
技术领域
本公开涉及半导体结构，更特别地，涉及位于FDSOI衬底上的能够维持高输入电压的LDMOS器件以及制造方法。
背景技术
为了适应越来越多的高压信号芯片DC/DC转换器，例如，汽车电子或MEMS应用，需要适用于以薄/厚栅极氧化物为特征的功率IC和具有较高的额定电压的器件的不同工艺。高栅极电压能力对于在诸如显示驱动器或嵌入式闪存驱动电路的许多应用电路中实现所需的功能至关重要。
横向双扩散金属氧化物半导体(LDMOS)器件由于其在同一芯片中与低电压CMOS的兼容性而通常用作功率开关。然而，为了驱动高侧功率开关，LDMOS的栅极氧化物必须足够厚以支持高的栅极-源极(Vgs)电压，这对于目前的完全耗尽的绝缘体上硅(FDSOI)技术是不可能的。也就是，没有已知的在FDSOI中的能够维持高Vgs并且具有低切换时间的高压(HV)LDMOS器件。例如，用于5V应用的目前的FDSOI LDMOS器件通常允许1.8V范围内的Vgs电压。
发明内容
在本公开的一方面中，一种横向双扩散半导体器件包括由绝缘体上半导体(SOI)技术的掩埋绝缘体材料构成的栅极电介质、由所述SOI技术的半导体材料构成的沟道区域、以及位于所述掩埋绝缘体材料的前侧上的源极/漏极区域。
在本公开的一方面中，一种结构包括：由至少一个阱结构组成的衬底；位于所述衬底之上的掩埋氧化物(BOX)层，所述掩埋氧化物层是横向双扩散半导体器件的晶体管的栅极电介质材料；位于所述掩埋氧化物层之上的绝缘体上半导体材料，所述绝缘体上半导体材料是所述晶体管的沟道区域；以及具有设置在所述掩埋氧化物层上方的相应的接触的源极和漏极区域，使得栅极形成在所述掩埋绝缘体材料的背侧上。栅极端子被放置在混合区域处以用作背栅电压来控制所述晶体管的所述沟道和漂移区域。
在本公开的一方面中，一种方法包括：将绝缘体上半导体(SOI)技术的掩埋绝缘体材料图案化为横向双扩散半导体器件的栅极电介质；将所述SOI技术的半导体材料图案化为所述横向双扩散半导体器件的沟道区域；在所述掩埋绝缘体材料下方形成阱；在所述掩埋绝缘体材料的前侧上形成源极/漏极区域；以及在所述源极/漏极区域上外延生长接触。
附图说明
通过本公开的示例性实施例的非限制性实例并参考所述多个附图，在以下详细描述中描述本公开。
图1示出了根据本公开的方面的具有N阱的FDSOI LDMOS结构以及相应的制造工艺的横截面图。
图2示出了根据本公开的方面的具有P阱的FDSOI LDMOS结构以及相应的制造工艺的横截面图。
图3示出了根据本公开的方面的具有N阱和P阱的FDSOI LDMOS结构以及相应的制造工艺的横截面图。
图4示出了根据本公开的方面的具有N阱和P阱的可选的FDSOI LDMOS结构以及相应的制造工艺的横截面图。
具体实施方式
本公开涉及半导体结构，更特别地，涉及位于FDSOI结构上的LDMOS器件以及制造方法。更具体地，本公开描述了位于FDSOI上的N-LDMOS或P-LDMOS器件，其使用掩埋绝缘体层(例如，掩埋氧化物层)作为栅极电介质材料。有利地，通过实施在此描述的结构，LDMOS器件能够维持高输入电压，例如，15V或更高的高Vgs，同时还表现出低切换时间。
本公开的LDMOS结构可以使用多种不同的工具以多种方式来制造。一般而言，方法和工具被用于形成具有微米和纳米尺寸的结构。已从集成电路(IC)技术中采用了用于制造本公开的LDMOS结构的方法，即，技术。例如，该结构可以建立在晶片上，并且以通过光刻工艺被图案化的材料膜来实现。特别地，LDMOS结构的制造使用三个基本构建块：(i)将薄膜材料沉积在衬底上，(ii)通过光刻成像在膜的顶部施加图案化的掩模，以及(iii)选择性地将膜蚀刻到掩模。
图1示出了根据本公开的方面的具有N阱的FDSOI LDMOS结构的横截面图。具体而言，FDSOI LDMOS结构10包括绝缘体上硅衬底12，例如，P衬底12a、绝缘体上硅层12b和掩埋绝缘体(氧化物)层(BOX)12c。在实施例中，BOX层12c用作栅极氧化物，使Vgs达到约15V，同时还减少了与栅极相关的寄生效应。层12b可以是任何合适的衬底材料，该衬底材料包括但不限于Si、SiGe、SiGeC、SiC、GE合金、GaAs、InAs、InP以及其他III/V或II/VI化合物半导体。
仍然参考图1，层12b和掩埋氧化物层(BOX)12c被图案化(打开)以打开用于混合部分12’的窗口。在实施例中，层12b、12c的图案化可以用于形成不同的栅极长度“x”。例如，作为一个非限制性说明性示例，栅极长度可以是大约500nm。掩埋氧化物层12c可以是厚的氧化物层，例如，约20nm。在实施例中，掩埋氧化物层12c用作栅极氧化物，其将基本上减少与栅极相关的寄生效应，同时还实现高Vgs，例如，15V以及更高。
在实施例中，层12b、12c的图案化通过常规的CMOS工艺来执行，例如，光刻和蚀刻工艺。通过示例的方式，形成在层12b之上的抗蚀剂被暴露于能量(光)以形成图案(开口)。将使用例如RIE的具有选择化学(chemistry)的蚀刻工艺通过抗蚀剂的开口去除层12b、12c的部分。在实施例中，在阱注入之前，可以蚀刻BOX-SOI以形成混合部分12’，该混合部分12’随后由部分覆盖混合部分的浅沟槽隔离结构(STI)区域15限定(以将SOI部分与混合部分分开)。
STI区域15可以通过常规的光刻、蚀刻和沉积方法形成。通过示例的方式，在衬底12a中形成沟槽的蚀刻工艺之后，可以使用例如化学气相沉积(CVD)的任何常规的沉积方法来沉积氧化物材料，然后除去任何残留的氧化物材料。残留的氧化物材料可以使用常规的化学机械抛光(CMP)工艺从结构的表面去除。如图1所示，混合部分12’将被设置在STI区域15的侧面上。
N阱注入区域14形成在衬底12a中。在实施例中，N阱注入区域14用于传播背栅电压，其中N阱区域被隔离以避免串扰。例如，可以在衬底12a中形成STI区域15，以用于隔离N阱注入区域14。在实施例中，STI区域15部分穿过N阱注入区域14的厚度形成。
在实施例中，可以使用常规掺杂或离子注入工艺制造N阱注入区域14。例如，在实施例中，如本领域普通技术人员已知的，N阱注入区域14可以通过毯式注入工艺来提供。作为示例，为了制造N阱注入区域14，可以使用用于逻辑器件的合适的能量和掺杂浓度在层12b(沟道区域)中以低注入水平注入砷，并且在晶片(例如，衬底12a)中以较高的注入水平注入磷(对于P型阱，可以使用硼、铟或BF2)，随后执行如本领域中已知的退火工艺。在可选的实施例中，可以以例如6keV的低能量水平对沟道区域注入BF2。本领域普通技术人员应该理解，可以基于逻辑器件的期望Vt水平来调整注入剂量和能量。
在更具体的实施例中，在器件区域(混合+SOI)中首先注入阱(N阱)。在实施例中，可以使用掩模来限定阱区。其次，在N阱之后，以低能量BF2执行附加注入(使用相同的N阱掩模)以掺杂SOI层12b。这种注入将调整器件的阈值电压并具有更好的栅极控制。
图1进一步示出了形成在层12b的一部分上的栅极氧化物层18。在实施例中，栅极氧化物层18可以是热生长的氧化物材料。在形成栅极氧化层18之后，在栅极氧化层18上形成P和N隔离物20。应注意，根据本文所述的方法，不再需要常规构建结构中使用的多晶硅沉积；然而，层12b将是栅极结构的沟道区域的有源层。
在实施例中，P和N隔离物20可以是使用例如化学气相沉积(CVD)或等离子体增强CVD(PECVD)工艺的任何常规沉积方法沉积的氮化物材料。如本领域普通技术人员应该理解的，可以使用常规光刻和蚀刻(例如，RIE)图案化栅极氧化物层18和隔离物20以形成栅极叠层。
仍然参考图1，在N+漏极接触17b与栅极氧化物材料18之间并且在层12b上形成延伸的漏极区域16(例如，漂移区域)。在实施例中，漂移区域16将增加漏极电压能力。为了降低Ron电阻，在漂移区域16中设置可选的外延生长以在该区域中限定较厚的硅材料。例如，在实施例中，延伸的漏极区域16可以通过半导体材料的外延生长来形成，优选地进一步增加厚度(例如，5nm到20nm的硅附加厚度)。可以用任何适当的注入物轻度掺杂延伸的漏极区域16，例如使用采用诸如低能量和剂量(例如，6keV、5e13)的磷的掩模注入物掺杂。可选的延伸的漏极区域16可以具有约150nm的长度“y”，但是根据期望的电特性，在本文中也考虑了其他尺寸。
源极接触17a和漏极接触17b可以分别在器件的源极区域和漏极区域上生长。特别地，作为示例，源极接触17a和漏极接触17b可以在半导体材料12b上外延生长。也可以以与源极接触17a和漏极接触17b相同的工艺在衬底材料12a上生长栅极接触22a和22b。在实施例中，源极接触17a、漏极接触17b和栅极接触22a、22b是N+型epi材料。在生长工艺之前，任何暴露的半导体材料(例如，形成延伸的漏极区域16的材料)将被掩模材料24(例如，硬掩模材料)掩蔽，以确保epi材料被限制在源极/漏极区域和栅极接触区域上生长。在实施例中，栅极接触22a、22b(例如，栅极端子)可以被限定在例如晶体管的器件的一侧或两侧。混合部分12’处的栅极端子22a、22b可以用作背栅电压。而且，栅极(其位于BOX层12c的背侧上)将同时控制沟道(例如，有源层(层12b)和漂移区域(例如，延伸的漏极区域16))。
在接触17a、17b、22a、22b上形成硅化物26。如由本领域的技术人员应理解的，硅化物工艺开始于在完全形成并图案化的半导体器件(例如，掺杂的或离子注入的源极和漏极区域以及相应的器件)之上的沉积薄过渡金属层(例如，镍、钴或钛)。在沉积材料之后，加热结构以允许过渡金属与半导体器件的有源区域(例如，源极、漏极、栅极接触区域)中的暴露的硅(或如本文所述的其他半导体材料)反应，形成低电阻过渡金属硅化物。在反应之后，通过化学蚀刻除去任何剩余的过渡金属，从而在器件的有源区域中留下硅化物接触26。在实施例中，放置在混合部分12’处的栅极端子(例如，栅极接触22b)用作背栅电压以控制器件的沟道和漂移区域。
图2示出了具有P阱14’(位于包括层12b的沟道下方)的FDSOI LDMOS结构10’的横截面图。在该实施例中，栅极接触22a、22b也是P+接触。其余特征与图1的LDMOS结构10相同，包括制造方法。在实施例中，放置在混合部分12’处的栅极端子(例如，栅极接触22b)用作背栅电压以控制器件的沟道和漂移区域。
图3示出了具有N阱14和P阱14’的FDSOI LDMOS结构10”的横截面图。在该实施例中，N阱14位于器件的源极侧，而P阱14’位于器件的漏极侧。更具体地，衬底12被划分为覆盖SOI沟道区域的N型阱14和覆盖延伸的漏极区域16的P型阱14’。另外，栅极接触22a、22b是分别用于N阱12的N+接触和用于P阱14’的P+接触。如前所述，栅极接触22a、22b可以是外延生长的材料。其余特征与图1的LDMOS结构10相同，包括制造方法。而且，在操作中，相对于漂移区域，栅极可以被独立地偏置。然而，为了避免PW-NW二极管导通，P阱(位于漂移区域下方)偏置不应该高于N阱偏置。在实施例中，放置在混合部分12’处的栅极端子(例如，栅极接触22b)用作背栅电压以控制器件的沟道和漂移区域。在这个器件中，应注意，栅极和漂移区域可以被独立地偏置。然后，接触22a用于栅极控制，接触22b用于漂移控制。
图4示出了具有N阱14和P阱14’的FDSOI LDMOS结构10”的横截面图。在该实施例中，N阱14位于器件的漏极侧，P阱14’位于器件的源极侧。更具体地，衬底12被划分为覆盖延伸的漏极区域16的N型阱14和覆盖SOI沟道区域的P型阱14’。另外，栅极接触22a、22b是分别用于P阱14’的P+接触和用于N阱12的N+接触。其余特征与图1的LDMOS结构10相同，包括制造方法。而且，在操作中，相对于漂移区域，栅极可以被独立地偏置。然而，为了避免PW-NW二极管导通，P阱(位于漂移区域下方)偏置不应该高于N阱偏置。在实施例中，放置在混合部分12’处的栅极端子(例如，栅极接触22b)用作背栅电压以控制器件的沟道和漂移区域。此外，在这个器件中，栅极和漂移区域可以被独立地偏置。然后，接触22a用于栅极控制，接触22b用于漂移控制。
如上所述的方法用在集成电路芯片的制造中。所得到的集成电路芯片可以由制造商以作为裸芯片的原始晶片形式(即，作为具有多个未封装芯片的单个晶片)或者以封装形式分发。在后一种情况下，芯片被安装在单芯片封装(诸如塑料载体中，其引线固定到母板或其他更高级别的载体)或多芯片封装(诸如陶瓷载体中，其具有表面互连和/或掩埋互连中的一者或两者)中。在任何情况下，芯片然后与其他芯片、分立电路元件和/或其他信号处理设备集成，作为(a)中间产品(诸如母板)或者(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，从玩具和其他低端应用，到具有显示器、键盘或其他输入设备以及中央处理器的高级计算机产品。
本公开的各种实施例的描述已为了示例的目的而给出，但并非旨在是穷举性的或限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域普通技术人员将是显而易见的。本文中所用术语的被选择以旨在最好地解释实施例的原理、实际应用或对市场中发现的技术的技术改进，或者使本技术领域的其他普通技术人员能理解本文公开的实施例。

Claims (20)

1.一种横向双扩散半导体器件，包括由绝缘体上半导体(SOI)技术的掩埋绝缘体材料构成的栅极电介质、由所述SOI技术的半导体材料构成的沟道区域、以及位于所述掩埋绝缘体材料的前侧上的源极/漏极区域，以便栅极形成在所述掩埋绝缘体材料的背侧上。
2.根据权利要求1所述的横向双扩散半导体器件，其中所述SOI技术是完全耗尽的SOI技术。
3.根据权利要求1所述的横向双扩散半导体器件，其中所述掩埋绝缘体材料是具有约20nm厚度的掩埋氧化物材料。
4.根据权利要求1所述的横向双扩散半导体器件，其中所述漏极区域是由所述SOI技术的所述半导体材料之上的掺杂的外延生长的半导体材料构成的延伸的漏极区域。
5.根据权利要求4所述的横向双扩散半导体器件，其中所述横向双扩散半导体器件的栅极长度为大约500nm。
6.根据权利要求5所述的横向双扩散半导体器件，其中所述延伸的漏极区域是大约150nm长度的漂移区域。
7.根据权利要求4所述的横向双扩散半导体器件，其中所述掩埋绝缘体材料位于N阱或P阱之上。
8.根据权利要求4所述的横向双扩散半导体器件，其中所述SOI技术的衬底被划分为覆盖所述沟道区域的N阱和覆盖所述延伸的漏极区域的P阱。
9.根据权利要求4所述的横向双扩散半导体器件，其中所述SOI技术的衬底被划分为覆盖所述延伸的漏极区域的N阱和覆盖所述沟道区域的P阱。
10.根据权利要求4所述的横向双扩散半导体器件，进一步包括放置在混合部分处的栅极端子，所述栅极端子用作背栅电压以控制所述沟道和所述漂移区域。
11.一种结构，包括：
由至少一个阱结构组成的衬底；
位于所述衬底之上的掩埋氧化物层，所述掩埋氧化物层是横向双扩散半导体器件的晶体管的栅极电介质材料；
位于所述掩埋氧化物层之上的绝缘体上半导体材料，所述绝缘体上半导体材料是所述晶体管的沟道区域；以及
源极和漏极区域，其具有设置在所述掩埋氧化物层上方的相应接触，
其中放置在混合部分处的栅极端子用作背栅电压以控制所述晶体管的所述沟道和漂移区域。
12.根据权利要求11所述的结构，其中所述绝缘体上半导体材料是完全耗尽的SOI技术。
13.根据权利要求11所述的结构，其中所述掩埋氧化物材料具有约20nm的厚度。
14.根据权利要求11所述的结构，其中所述漏极区域是由在所述半导体材料之上的掺杂的外延生长的半导体材料构成的延伸的漏极区域，并且所述栅极端子被放置为与所述延伸的漏极区域邻近。
15.根据权利要求14所述的结构，其中所述延伸的漏极区域是大约150nm长度的漂移区域。
16.根据权利要求14所述的结构，其中所述衬底是被划分为覆盖所述延伸的漏极区域的N阱和覆盖所述沟道区域的P阱的SOI技术。
17.根据权利要求11所述的结构，其中所述掩埋绝缘体材料位于N阱或P阱之上。
18.根据权利要求11所述的结构，其中所述衬底被划分为覆盖所述沟道区域或所述漏极区域的N阱和覆盖所述漏极区域或沟道区域中的另一个的P阱。
19.一种方法，包括：
将绝缘体上半导体(SOI)技术的掩埋绝缘体材料图案化为横向双扩散半导体器件的栅极电介质；
将所述SOI技术的半导体材料图案化为所述横向双扩散半导体器件的沟道区域；
在所述掩埋绝缘体材料下方形成阱；
在所述掩埋绝缘体材料的前侧上形成源极/漏极区域；以及
在所述源极/漏极区域上外延生长接触。
20.根据权利要求19所述的方法，其中所述阱是N阱、P阱以及划分的N阱和P阱中的一者。
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