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TWI699765B - 用於記憶體裝置的升壓產生器與電壓產生器 - Google Patents

用於記憶體裝置的升壓產生器與電壓產生器 Download PDF

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TWI699765B
TWI699765B TW105119484A TW105119484A TWI699765B TW I699765 B TWI699765 B TW I699765B TW 105119484 A TW105119484 A TW 105119484A TW 105119484 A TW105119484 A TW 105119484A TW I699765 B TWI699765 B TW I699765B
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boost
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TW105119484A
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Inventor
艾杜爾 安東尼揚
Original Assignee
南韓商三星電子股份有限公司
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Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
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Abstract

本發明提供一種升壓產生器，其可包含差壓產生器、第一 充電電路、第二充電電路以及開關電路。差壓產生器基於參考電壓及供電電壓產生差壓至第一節點。連接在第一節點與接地電壓之間的第一充電電路回應於第一脈衝信號在第一階段期間在其中對差壓充電。連接在第一節點與接地電壓之間的第二充電電路回應於第二脈衝信號在第二階段期間在其中對差壓充電。連接至第一充電電路中的第二節點、第二充電電路中的第三節點以及輸出節點的開關電路在第一階段及第二階段中的每一者期間將遵循目標位準的升壓提供至輸出節點。

Description

用於記憶體裝置的升壓產生器與電壓產生器 [相關申請案之交叉引用]
本申請案主張於2015年8月27日在韓國知識產權局申請的韓國專利申請案第10-2015-0120749號的優先權權益，所述申請案的內容以全文引用的方式併入本文中。
本揭露內容是關於記憶體裝置，且更特定言之是關於一種電阻式記憶體裝置的升壓產生器、一種包含升壓產生器的電壓產生器以及一種包含升壓產生器的電阻式記憶體裝置。
隨著半導體技術的發展，包含非揮發性記憶體裝置的記憶體裝置的記憶體單元的大小已經減小且記憶體單元的密度已經增大。隨著此密度的增大及大小的減小，外部電源電壓(諸如，供電電壓)亦已減小。然而，即使供電電壓減小，高於供電電壓的電壓仍典型地供應至記憶體裝置的電路、位元線以及字元線。因此，通常在供電電壓相當低時使用產生高於供電電壓的電壓的高壓產生器。
一些實例實施例可提供一種升壓產生器，其能夠在不採用回授路徑的情況下穩定地產生升壓。
一些實例實施例可提供一種包含升壓產生器的電壓產生器。
一些實例實施例可提供一種包含升壓產生器的電阻式記憶體裝置。
根據實例實施例，一種電阻式記憶體裝置的升壓產生器包含差壓產生器、第一充電電路、第二充電電路以及開關電路。差壓產生器基於參考電壓及供電電壓產生差壓至第一節點。第一充電電路連接在第一節點與地線之間，且回應於第一脈衝信號在第一階段期間在其中對差壓充電。第二充電電路連接在第一節點與地線之間，且回應於具有與第一脈衝信號相反的相位的第二脈衝信號在第二階段期間在其中對差壓充電。開關電路連接至第一充電電路中的第二節點、第二充電電路中的第三節點以及輸出節點。 開關電路在第一階段及第二階段中的每一者期間將遵循目標位準的升壓提供至輸出節點。
在實例實施例中，差壓產生器可包含運算放大器、第一電阻器以及第二電阻器。運算放大器可具有第一輸入端子、第二輸入端子以及連接至第一節點的輸出端子。第一電阻器可連接至第一輸入端子。第二電阻器可連接至第一輸入端子及輸出端子。供電電壓可經由第一電阻器施加至第一輸入端子，且參考電壓可施加至第二輸入端子。
第一電阻器的第一電阻可與第二電阻器的第二電阻相同，且差壓可對應於2*VREF-VDDC，其中VREF代表參考電壓且VDDC代表供電電壓。
在實例實施例中，第一充電電路可包含第一n通道金屬氧化物半導體(n-channel metal-oxide semiconductor；NMOS)電晶體、金屬氧化物半導體(metal-oxide semiconductor；MOS)電容器、p通道金屬氧化物半導體(p-channel metal-oxide semiconductor；PMOS)電晶體以及第二NMOS電晶體。第一NMOS電晶體可具有連接至第一節點的汲極(drain)、接收第一脈衝信號的閘極(gate)以及連接至第二節點的源極(source)。MOS電容器可具有連接至第二節點的閘極以及彼此連接的源極及汲極。 PMOS電晶體可具有連接至供電電壓的源極、接收第一脈衝信號的閘極以及連接至第四節點的汲極，所述第四節點連接至MOS電容器。第二NMOS電晶體可具有連接至第四節點的汲極、接收第一脈衝信號的閘極以及連接至接地電壓的源極。
第一充電電路可在第一脈衝信號具有第一邏輯位準時在第一階段期間藉由提供自第一節點至接地電壓的電流路徑對MOS電容器中的差壓充電。第一充電電路可在第一脈衝信號具有與第一邏輯位準相反的第二邏輯位準時在第二階段期間對對應於2*VREF(其中VREF代表參考電壓)的電壓充電。
開關電路可在第二階段期間將第二節點的電壓提供至輸出節點作為升壓。
在實例實施例中，第二充電電路可包含第一NMOS電晶體、MOS電容器、PMOS電晶體以及第二NMOS電晶體。第一 NMOS電晶體可具有連接至第一節點的汲極、接收第二脈衝信號的閘極以及連接至第三節點的源極。MOS電容器可具有連接至第三節點的閘極以及彼此連接的源極及汲極。PMOS電晶體可具有連接至供電電壓的源極、接收第二脈衝信號的閘極以及連接至第五節點的汲極，所述第五節點連接至MOS電容器。第二NMOS電晶體可具有連接至第五節點的汲極、接收第二脈衝信號的閘極以及連接至接地電壓的源極。
第二充電電路可在第二脈衝信號具有第一邏輯位準時在第二階段期間藉由提供自第二節點至接地電壓的電流路徑對MOS電容器中的差壓充電。第二充電電路可在第二脈衝信號具有與第一邏輯位準相反的第二邏輯位準時在第一階段期間對對應於2*VREF(其中VREF代表參考電壓)的電壓充電。
開關電路可在第一階段期間將第三節點的電壓提供至輸出節點作為升壓。
在實例實施例中，開關電路可包含第一PMOS電晶體及第二PMOS電晶體。第一PMOS電晶體可具有連接至第二節點的源極、連接至輸出節點的汲極以及連接至第三節點的閘極。第二PMOS電晶體可具有連接至第三節點的源極、連接至輸出節點的汲極以及連接至第二節點的閘極。
開關電路可在第一階段期間經由第二PMOS電晶體將第三節點的電壓提供至輸出節點作為升壓，且開關電路可在第二階段期間經由第一PMOS電晶體將第二節點的電壓提供至輸出節點作為升壓。
在實例實施例中，升壓產生器可更包含MOS電容器。 MOS電容器可具有連接至輸出節點的閘極以及彼此連接的源極及汲極。
在實例實施例中，當第一階段及第二階段交替重複時，升壓可自低於目標位準的電壓位準匯聚至目標位準。
根據實例實施例，一種電阻式記憶體裝置的電壓產生器包含脈衝產生器、參考電壓產生器以及升壓產生器。脈衝產生器基於時脈信號產生第一脈衝信號及第二脈衝信號，且第一脈衝信號及第二脈衝信號關於彼此具有180度的相位差。參考電壓產生器基於調整信號產生具有電壓位準的參考電壓。升壓產生器基於第一脈衝信號、第二脈衝信號、參考電壓以及供電電壓產生遵循目標位準的升壓。升壓產生器包含差壓產生器、第一充電電路、第二充電電路以及開關電路。差壓產生器基於參考電壓及供電電壓產生差壓至第一節點。第一充電電路連接在第一節點與接地電壓之間，且回應於第一脈衝信號在第一階段期間在其中對差壓充電。第二充電電路連接在第一節點與接地電壓之間，且回應於第二脈衝信號在第二階段期間在其中對差壓充電開關電路連接至第一充電電路中的第二節點、第二充電電路中的第三節點以及輸出節點。開關電路在第一階段及第二階段中的每一者期間將升壓提供至輸出節點。
在實例實施例中，差壓產生器可輸出對應於2*VREF-VDDC(其中VREF代表參考電壓且VDDC代表供電電壓)的電壓。目標位準可對應於2*VREF。調整信號可包含多個位元，且參考電壓產生器可經組態以根據調整信號的位元值產生具有多個電壓位準的參考電壓。
在實例實施例中，第一充電電路可在第一脈衝信號具有第一邏輯位準時在第一階段期間藉由提供自第一節點至接地電壓的第一電流路徑在其中對第一金屬氧化物半導體(metal-oxide semiconductor；MOS)電容器中的差壓充電。第一充電電路可在第一脈衝信號具有與第一邏輯位準相反的第二邏輯位準時在第二階段期間對對應於2*VREF(其中VREF代表參考電壓)的電壓充電。
第二充電電路可在第二脈衝信號具有第一邏輯位準時在第二階段期間藉由提供自第一節點至接地電壓的第二電流路徑在其中對至第二MOS電容器的差壓充電。第二充電電路可在第二脈衝信號具有第二邏輯位準時在第一階段期間對對應於2*VREF的電壓充電。
根據實例實施例，一種電阻式記憶體裝置包含記憶體單元陣列、電壓產生器、列解碼器以及控制邏輯電路。記憶體單元陣列包含多個電阻式記憶體單元。電壓產生器基於控制信號產生字元線電壓。列解碼器基於位址信號提供字元線電壓至記憶體單元陣列。控制邏輯電路產生用於控制電壓產生器的控制信號。電壓產生器包含升壓產生器。升壓產生器基於第一脈衝信號、第二脈衝信號、參考電壓以及供電電壓產生遵循目標位準的升壓。所述字元線電壓包含升壓。列解碼器提供升壓至連接至記憶體單元陣列的字元線中所選擇的字元線。
在實例實施例中，升壓產生器可包含差壓產生器、第一充電電路、第二充電電路以及開關電路。差壓產生器基於參考電壓及供電電壓產生差壓至第一節點。第一充電電路連接在第一節點與 接地電壓之間，且回應於第一脈衝信號在第一階段期間在其中對差壓充電。第二充電電路連接在第一節點與接地電壓之間，且回應於第二脈衝信號在第二階段期間在其中對差壓充電。開關電路連接至第一充電電路中的第二節點、第二充電電路中的第三節點以及輸出節點。開關電路在第一階段及第二階段中的每一者期間將升壓提供至輸出節點。記憶體單元陣列可包含垂直形成於上基板上的多個記憶體區塊。
根據實例實施例，一種升壓產生器包含：差壓產生器，經組態以基於參考電壓在第一節點處產生第一電壓；第一電路，包含具有連接至第二節點的第一末端的第一電容器，所述第一電路經組態以對第二節點充電至第一電壓及回應於第一脈衝信號對第二節點的第一電壓進行升壓；第二電路，包含具有連接至第三節點的第一末端的第二電容器，所述第二電路經組態以對第三節點充電至第一電壓及回應於具有與第一脈衝信號相反的相位的第二脈衝信號對第三節點的第一電壓進行升壓；以及開關電路，連接至第一電路的第二節點及第二電路的第三節點，所述開關電路經組態以將升壓提供至輸出節點。
因此，升壓產生器可藉由在不採用回授路徑的情況下使用固定參考電壓產生遵循目標位準的升壓。因此，升壓產生器可穩定操作且簡化電路組態。
10:電子系統
15:主機
20:記憶體系統
30:電阻式記憶體單元
40:MTJ元件
41:自由層
42:隧道層
43:固定層
50:MTJ元件
51:自由層
52:隧道層/障壁層
53:固定層
54:反鐵磁性層
60:MTJ元件
61:自由層
62:障壁層
63:固定層
63_1:第一鐵磁性層
63_2:耦接層
63_3:第二鐵磁性層
70:MTJ元件
71:自由層
72:隧道層
73:固定層
80:MTJ元件
81:第一固定層
82:第一隧道層
83:自由層
84:第二隧道層
85:第二固定層
90:MTJ元件
91:第一固定層
92:第一隧道層
93:自由層
94:第二隧道層
95:第二固定層
100:記憶體控制器
200a、200k:電阻式記憶體裝置
210:控制邏輯
211:命令解碼器
212:模式暫存器
220:位址暫存器
230:記憶庫控制邏輯
250:行位址鎖存器
260:列解碼器
260a:第一記憶庫列解碼器
260d:第四記憶庫列解碼器
270:行解碼器
270a:第一記憶庫行解碼器
270d:第四記憶庫行解碼器
285:感測放大器單元
285a:第一記憶庫感測放大器(S/A)
285d:第四記憶庫感測放大器
290:輸入/輸出閘控電路
291:寫入驅動器
292:行選擇電路
294:源極線電壓產生器
295:資料輸入/輸出緩衝器
300:記憶體單元陣列
310:第一記憶庫陣列
311:基板
312a、312b、312c:摻雜區域
313:全局字元線
313a、313b、313c、313d、313e、313f、313g、313h、314a、314b、314c:字元線
315a、315b、316a、316b:金屬線
317、317a、317b:資料儲存膜
318、318a、318b:垂直電極
319:導柱
340:第四記憶庫陣列
400:電壓產生器
410:升壓產生器
420:差壓產生器
421:運算放大器
430:第一充電電路
431:n通道金屬氧化物半導體(NMOS)電晶體
433:MOS電容器
434:反相器
435:p通道金屬氧化物半導體(PMOS)電晶體
436:NMOS電晶體
440:第二充電電路
441:NMOS電晶體
443:MOS電容器
444:反相器
445:PMOS電晶體
446:NMOS電晶體
450:開關電路
451、453:PMOS電晶體
460:MOS電容器
480:負電壓產生器
490:參考電壓產生器
495:脈衝產生器
500:電阻式記憶體裝置
510:記憶庫陣列
520:列解碼器
530:行解碼器
541、542:源極線電壓產生器
550:次字元線驅動器
551:反相器
552、553:PMOS電晶體
554、555:NMOS電晶體
600:電阻式記憶體裝置
610:字元線控制器
640:記憶體單元區塊
700:電阻式記憶體裝置
710:介面層
712:電壓產生器
720、730、740、750:單元層
751:邏輯區域
753:記憶體單元區域
800:計算系統
805:系統匯流排
810:電阻式記憶體系統
811:記憶體控制器
812:電阻式記憶體裝置
820:中央處理單元
830:隨機存取記憶體
840:使用者介面
850:數據機
1100:計算系統
1110:處理器
1111:記憶體控制器
1120:輸入/輸出集線器
1130:輸入/輸出控制器集線器
1140:記憶體模組
1150:圖形卡
ADDR:位址
AGP:加速圖形埠介面
BANK_ADDR:記憶庫位址
BD:雙向二極體
BL、BL0、BL1、BLm-1、BLm:位元線
BLSAB:位元線感測放大器區域
CMD:命令
COL_ADDR、COL_ADDR’:行位址
CP1、CP2:接觸插塞
CSL0、CSL1、CSL(n-1)、CSLn:行選擇信號
CSN:晶片選擇信號
CT:單元電晶體
CTLs:控制信號
CLK0、CLK1:時脈信號
CK:時脈信號
D:二極體
DQ:資料
DRA:列位址信號
D1、D2、D3:方向
GND:接地電壓
GPIO:通用輸入/輸出
GWL1、GWL2:全局字元線
IR:讀取電流
IWC1:第一寫入電流
IWC2:第二寫入電流
LBL11、LBL21、LBL31、LBL41、LBL42、LBL43:局部位元線
LOAD:負載
LPC:低接腳計數匯流排
LWL1、LWL2、LWL、LWL4:局部字元線
LWL1_e、LWL2_e、LWL3_e、LWL4_e、LWL5_e、LWL6_e、 LWL7_e、LWL8_e、LWL1_o、LWL2_o、LWL3_o、LWL4_o、LWL5_o、 LWL6_o、LWL7_o、LWL8_o:水平電極
MB1、MB2、MB3:記憶體區塊
N1:第一節點
N2:第二節點
N3:第三節點
N4:第四節點
N5:第五節點
N6:輸出節點
NEWiB:字元線致能信號
NO3:升壓節點
NO4:致能節點
P1:第一脈衝信號
P2:第二脈衝信號
PAD:襯墊
PCI:周邊組件互連
PCIe:周邊組件介面高速
PH1:第一階段
PH2:第二階段
PL1、PL2:導柱
PTH11:第一路徑
PTH12:第二路徑
PTH21:第一路徑
PTH22:第二路徑
PXi:第一字元線致能控制信號
PXiB:第二字元線致能控制信號
PXiD:升壓節點電壓信號
R1:第一電阻器
R2:第二電阻器
RE:電阻元件
RMC:電阻式記憶體單元
ROW_ADDR:列位址
SATA:序列先進技術附接
SL、SL0、SL1、SLn:源極線
SCB:次陣列區塊
SPI:串列周邊介面
SWD:次字元線驅動器
TRIM:調整信號
T21~T23、T31~T34:時間
USB:通用串列匯流排
VBB:負電壓
VCC:高位準
VDDC:供電電壓
VDO:差壓
VN2~VN5:電壓
VBN:負電壓端子
VPN:升壓端子
VPP:升壓
VREF:參考電壓
VSS:低位準
VWLs:字元線電壓
WL、WL0、WL1、WLn、WLi:字元線
WL_VOLTAGE:電壓
自結合附圖的以下詳細描述將更清楚地理解說明性、非限制性實例實施例。
圖1為說明根據實例實施例的電子系統的方塊圖。
圖2為說明根據實例實施例的圖1中的記憶體系統的實例的方塊圖。
圖3為說明根據實例實施例的圖2中的電阻式記憶體裝置的實例的方塊圖。
圖4A至圖4D為根據實例實施例的圖中3中的電阻式記憶體單元的實例的電路圖。
圖5說明根據實例實施例的圖3的電阻式記憶體裝置中的第一記憶庫陣列的實例。
圖6為說明根據實例實施例的圖5中的電阻式記憶體單元(簡稱STT-MRAM單元)的立體圖。
圖7A及圖7B為用於根據寫入圖6的MTJ元件的資料解釋磁化方向的方塊圖。
圖8為根據實例實施例的用於解釋圖6的STT-MRAM單元的寫入操作的方塊圖。
圖9A及圖9B為說明根據實例實施例的圖6中的STT-MRAM單元中的MTJ元件的方塊圖。
圖10為說明根據實例實施例的圖6中的STT-MRAM單元中的MTJ元件的方塊圖。
圖11A及圖11B為說明根據實例實施例的圖6中的STT-MRAM單元中的雙MTJ元件的方塊圖。
圖12為說明根據實例實施例的圖3的電阻式記憶體裝置中的電壓產生器的方塊圖。
圖13為說明根據實例實施例的圖12中的升壓產生器的實例 的電路圖。
圖14說明圖13的升壓產生器在第一階段中的的操作。
圖15說明圖13的升壓產生器在第二階段中的的操作。
圖16說明當第一階段及第二階段交替重複時圖13的升壓產生器的各種電壓。
圖17說明包含圖13的升壓產生器的圖3的電阻式記憶體裝置中的各種信號。
圖18說明根據實例實施例的電阻式記憶體裝置的佈局。
圖19說明根據實例實施例的圖18中的記憶庫陣列的佈局。
圖20為說明根據實例實施例的電阻式記憶體裝置的方塊圖。
圖21為說明根據實例實施例的圖20中的次字元線驅動器的實例的電路圖。
圖22為說明根據實例實施例的圖20的電阻式記憶體裝置中的字元線的操作的時序圖。
圖23為示意性地說明圖3中的記憶體單元陣列的三維結構的透視圖。
圖24為圖23中形成於一個層處的電阻式記憶體單元的橫截面圖。
圖25為根據實例實施例的圖23中的記憶體單元陣列的橫截面圖。
圖26為示意性地說明根據實例實施例的圖23中的記憶體單元陣列的電路圖。
圖27為說明根據實例實施例的具有三維層堆疊結構的電阻式記憶體裝置的透視圖。
圖28為說明根據實例實施例的包含電阻式記憶體裝置的計算系統的方塊圖。
圖29為說明根據實例實施例的包含電阻式記憶體裝置的計算系統的方塊圖。
將在下文中參看展示一些實例實施例的隨附圖式更充分地描述各種實例實施例。然而，本揭露內容可以許多不同形式體現，且不應被解釋為限於本文所闡述的實例實施例。此等實例實施例僅為實例，且不需要本文中提供的細節的許多實施及變化為可能的。亦應強調，本揭露內容提供替代實例的細節，但替代方案的此列舉並非詳盡的。此外，在各種實例之間的細節地任何一致性不應被解釋為需要此細節--針對本文中所描述的每一特徵列出每一可能變化並不可行。在判定本揭露內容的需求時應參考申請專利範圍的語言。在圖式中，為了清楚起見，可能會誇大層以及區域的大小以及相對大小。類似數字貫穿全文指類似元件。
應理解，儘管本文中可使用術語第一、第二、第三等以描述各種元件，但此等元件不應受限於此等術語。除非上下文另有指示，否則此等術語僅用於區分一個元件與另一元件，例如，作為命名規則。因此，在不脫離本揭露內容的教示的情況下，下文所論述的第一元件可被稱為第二元件。如本文中所使用，術語「及/或」包含相關聯所列項目中的一或多者的任何以及所有組合。
應理解，當一元件被稱作「連接」或「耦接」至另一元件時，其可直接地連接或耦接至另一元件，或可存在介入元件。相比 之下，當一元件被稱作「直接連接」或「直接耦接」至另一元件或「接觸」另一元件時，不存在介入元件。應以類似方式解釋用以描述元件之間的關係的其他詞(例如，「在......之間」對「直接在......之間」、「鄰近」對「直接鄰近」等)。
本文中所使用的術語僅出於描述特定實例實施例的目的，且並不意欲限制本揭露內容。如本文中所使用，單數形式「一」及「所述」意欲亦包含複數形式，除非上下文另有清晰指示。應進一步理解，術語「包含」及/或「包括」當在本說明書中使用時指定所陳述特徵、整數、步驟、操作、元件及/或組件的存在，但並不排除一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組的存在或添加。
除非另外定義，否則本文所使用的所有術語(包含技術及科學術語)具有與本揭露內容所屬領域的一般技術者通常理解的相同意義。應進一步理解，除非本文明確地如此定義，術語(諸如常用辭典中所定義的術語)應解釋為具有與其在相關技術的上下文中的含義一致的含義，且將不按理想化或過度形式化意義來解釋。
圖1為說明根據實例實施例的電子系統的方塊圖。
參照圖1，電子系統10可包含主機15及記憶體系統20。 記憶體系統20可包含記憶體控制器100及多個電阻式記憶體裝置200a~200k。在下文中，在實例實施例中，多個電阻式記憶體裝置200a~200k可替代地為其他類型的記憶體裝置，例如，動態隨機存取記憶體(dynamic random access memory；DRAM)、靜態隨機存取記憶體(static random access memory；SRAM)、反及(NAND) 快閃記憶體、反或(NOR)快閃記憶體、行動DRAM，等等。
主機15可經由諸如以下各種介面協定與記憶體系統20通信：周邊組件互連高速(Peripheral Component Interconnect-Express；PCI-E)、高階技術附接(Advanced Technology Attachment；ATA)、串列ATA(Serial ATA；SATA)、並列ATA(Parallel ATA；PATA)或串列附接SCSI(serial attached SCSI；SAS)。另外，主機15亦可經由諸如以下介面協定與記憶體系統20通信：通用串列匯流排(Universal Serial Bus；USB)、多媒體卡(Multi-Media Card；MMC)、增強型小型磁碟介面(Enhanced Small Disk Interface；ESDI)或積體驅動電子設備(Integrated Drive Electronics；IDE)。
記憶體控制器100可控制記憶體系統20的全部操作。記憶體控制器100可控制主機15與多個電阻式記憶體裝置200a~200k之間的全部資料交換。舉例而言，記憶體控制器100可將資料寫入多個電阻式記憶體裝置200a~200k中或回應於來自主機15的請求自多個電阻式記憶體裝置200a~200k讀取資料。
另外，記憶體控制器100可發佈操作命令至多個電阻式記憶體裝置200a~200k以控制多個電阻式記憶體裝置200a~200k。
在一些實施例中，多個電阻式記憶體裝置200a~200k中的每一者可為包含電阻式記憶體單元的記憶體裝置，諸如磁性隨機存取記憶體(magnetic random access memory；MRAM)、電阻式隨機存取記憶體(resistive random access memory；RRAM)、相變隨機存取記憶體(phase change random access memory；PRAM)以及鐵電式隨機存取記憶體(ferroelectric random access memory；FRAM)，等等。
MRAM為基於磁阻的非揮發性電腦記憶體。MRAM在許多態樣中與揮發性RAM不同。由於MRAM為非揮發性的，因此所述MRAM可即使電源斷開時保留全部儲存資料。
儘管非揮發性RAM大體上比揮發性RAM慢，但是MRAM具有可與揮發性RAM的讀取及寫入回應時間相比的讀取及寫入回應時間。不同於儲存資料作為電荷的常規RAM，MRAM藉由使用磁阻元件儲存資料。一般而言，磁阻元件由兩個各自具有磁化的磁層製成。
MRAM為非揮發性記憶體裝置，其藉由使用包含兩個磁層及安置於所述兩個磁層之間的絕緣膜的磁性隧道接面模式讀取及寫入資料。所述磁性隧道接面模式的電阻值可根據磁層中的每一者的磁化方向變化。MRAM可藉由使用電阻值的變化程式化或移除資料。
使用自旋轉移力矩(spin transfer torque；STT)現象的MRAM使用一種方法，其中當自旋-極化電流在一個方向上流動時，所述磁層的磁化方向由於電子的自旋轉移而變化。一個磁層(固定層)的磁化方向可為固定的，且另一磁層(自由層)的磁化方向可根據由程式電流產生的磁場變化。
所述程式電流的磁場可將兩個磁層的磁化方向佈置為平行的或反向平行的。在一個實施例中，若所述兩個磁層的磁化方向為平行的，則兩個磁層之間的電阻處於低(「0」)態。若所述兩個磁層的磁化方向為反向平行的，則兩個磁層之間的電阻處於高(「1」)態。自由層的磁化方向的切換及兩個磁層之間的電阻的高態或低態導致MRAM的寫入及讀取操作。
MRAM可為全面記憶體裝置，其成本低且具有高電容(類似於動態隨機存取記憶體(dynamic random access memory；DRAM))，以高速操作(類似於靜態隨機存取記憶體(static random access memory；SRAM))，且為非揮發性的(類似於快閃記憶體)。
圖2為說明根據實例實施例的圖1中的記憶體系統的實例的方塊圖。
在圖2中，為方便起見，僅說明與記憶體控制器100通信的一個電阻式記憶體裝置200a。然而，本文所論述的關於電阻式記憶體裝置200a的細節同樣可應用於另一電阻式記憶體裝置200b~200k。
參照圖2，記憶體系統20可包含記憶體控制器100及電阻式記憶體裝置200a。記憶體控制器100可將命令CMD及位址ADDR傳輸至記憶體裝置200a。記憶體控制器100可與電阻式記憶體裝置200a交換資料DQ。
參照圖1及圖2，記憶體控制器100可向電阻式記憶體裝置200a輸入資料或可基於來自主機15的請求自電阻式記憶體裝置200a輸出資料。
圖3為說明根據實例實施例的圖2中的電阻式記憶體裝置的實例的方塊圖。
參照圖3，電阻式記憶體裝置200a可包含控制邏輯(或亦被稱作控制邏輯電路)210、位址暫存器220、記憶庫控制邏輯230、行位址鎖存器250、列解碼器260、行解碼器270、記憶體單元陣列300、感測放大器單元285、輸入/輸出(I/O)閘控電路290、資料輸入/輸出(I/O)緩衝器295以及電壓產生器400。
記憶體單元陣列300可包含第一至第八記憶庫陣列310~340。列解碼器260可包含分別耦接至所述第一至第四記憶庫陣列310~340的第一至第四記憶庫列解碼器260a~260d，行解碼器270可包含分別耦接至所述第一至第四記憶庫陣列310~340的第一至第四記憶庫行解碼器270a~270d，且感測放大器單元285可包含分別耦接至所述第一至第四記憶庫陣列310~340的第一至第四記憶庫感測放大器(S/A)285a~285d。第一至第四記憶庫陣列310~340、第一至第四記憶庫列解碼器260a~260d、第一至第四記憶庫行解碼器270a~270d以及第一至第四記憶庫感測放大器285a~285d可形成第一至第四記憶庫。第一至第四記憶庫陣列310~340中的每一者可包含多個電阻式記憶體單元RMC，且電阻式記憶體單元RMC中的每一者耦接至對應的字元線及對應的位元線。儘管圖3中說明電阻式記憶體裝置200a包含四個記憶庫，但是電阻式記憶體裝置200a可包含任何數目的記憶庫。在一些實施例中，不同的記憶庫以及列解碼器及行解碼器可形成於單半導體晶片(例如，由晶圓形成的晶粒)上。在其他實施例中，不同記憶庫、列解碼器以及行解碼器的每一群組(或群組的不同集)可形成於多個不同各別半導體晶片(諸如半導體晶片的堆疊)上。
位址暫存器220可自記憶體控制器100接收位址ADDR，所述位址ADDR包含記憶庫位址BANK_ADDR、列位址ROW_ADDR以及行位址COL_ADDR。位址暫存器220可將所接收記憶庫位址BANK_ADDR提供至記憶庫控制邏輯230，可將所接收列位址ROW_ADDR提供至列解碼器260，且可將所接收行位址COL_ADDR提供至行位址鎖存器250。
記憶庫控制邏輯230可回應於記憶庫位址BANK_ADDR產生記憶庫控制信號。可回應於記憶庫控制信號啟動對應於記憶庫位址BANK_ADDR的第一至第四記憶庫列解碼器260a~260d中的一者，且可回應於記憶庫控制信號啟動對應於記憶庫位址BANK_ADDR的第一至第四記憶庫行解碼器270a~270d中的一者。
列位址多工器240可自位址暫存器220接收列位址ROW_ADDR，且可自更新計數器245接收更新列位址REF_ADDR。列位址複用器240可選擇性輸出列位址ROW_ADDR或更新列位址REF_ADDR作為列位址RA。自列位址多工器240輸出的列位址RA可應用於第一至第四記憶庫列解碼器260a~260d。
經啟動的第一至第四記憶庫列解碼器260a~260d中的一者可解碼自列位址多工器240輸出的列位址RA，且可啟動對應於列位址RA的字元線。舉例而言，經啟動的記憶庫列解碼器可將字元線驅動電壓施加至對應於列位址RA的字元線。
行位址鎖存器250可自位址暫存器220接收行位址COL_ADDR，且可暫時儲存所接收行位址COL_ADDR。在一些實施例中，行位址鎖存器250可以突發模式產生自所接收行位址COL_ADDR增加的行位址COL_ADDR’。行位址鎖存器250可將暫時儲存或產生的行位址應用至第一至第四記憶庫行解碼器270a~270d。
經啟動的第一至第四記憶庫列解碼器270a~270d中的一者可解碼自行位址鎖存器250輸出的行位址COL_ADDR’，且可控制輸入/輸出閘控電路290以輸出對應於行位址COL_ADDR’的資 料。
I/O閘控電路290可包含用於閘控輸入/輸出資料的電路。 I/O閘控電路290可更包含用於儲存自第一至第四記憶庫陣列310~340輸出的資料的讀取資料鎖存器，及用於將資料寫入第一至第四記憶庫陣列310~340的寫入驅動器。
待自第一至第四記憶庫陣列310~340中的一個記憶庫陣列讀取的資料可藉由耦接至讀取資料的一個記憶庫陣列的感測放大器來感測，且可儲存於讀取資料鎖存器中。可經由資料I/O緩衝器295將儲存於讀取資料鎖存器中的資料DQ提供至記憶體控制器100。可自記憶體控制器100將待寫入第一至第四記憶庫陣列310~340中的一個記憶庫陣列中的資料DQ提供至資料I/O緩衝器295。寫入驅動器可將資料DQ寫入第一至第四記憶庫陣列310~340中的一個記憶庫陣列中。
控制邏輯210可控制電阻式記憶體裝置200a的操作。舉例而言，控制邏輯210可產生電阻式記憶體裝置200a的控制信號以執行寫入操作或讀取操作。控制邏輯210可包含(例如)解碼自記憶體控制器100接收的命令CMD的命令解碼器211，及建立電阻式記憶體裝置200a的操作模式的模式暫存器212。可藉由模式暫存器集(mode register set；MRS)命令來程式化模式暫存器212。 模式暫存器212可根據程式化操作模式產生模式信號。
舉例而言，命令解碼器211可藉由解碼寫入致能信號(/WE)、列位址閃控信號(/RAS)、行位址閃控信號(/CAS)、晶片選擇信號(/CS)等產生對應於命令CMD的控制信號。控制邏輯210可將控制信號CTLs提供至電壓產生器400以控制電壓產生器 400的操作，以使得電壓產生器400將字元線電壓VWLs提供至列解碼器260。
電壓產生器400可回應於控制信號CTLs產生字元線電壓VWLs，且可將字元線電壓VWLs提供至列解碼器260。列解碼器260可將字元線電壓VWLs中的一些提供至所選擇的字元線以驅動所選擇的字元線。
圖4A至圖4D為根據實例實施例的圖中3中的電阻式記憶體單元的實例的電路圖。
圖4A展示無選擇元件的電阻式記憶體單元，而圖4B至圖4D展示各自包括選擇元件的電阻式記憶體單元。
參照圖4A，電阻式記憶體單元RMC可包含連接至位元線BL及字元線WL的電阻元件RE。此具有無選擇元件的結構的電阻式記憶體單元可藉由施加在位元線BL與字元線WL之間的電壓儲存資料。
參照圖4B，電阻式記憶體單元RMC可包含電阻元件RE及二極體D。電阻元件RE可包含用於資料儲存的電阻材料。二極體D可包含選擇元件(或開關元件)，其根據字元線WL及位元線BL的偏壓向電阻元件R供應電流或切斷至電阻元件R的電流供應。二極體D可耦接在電阻元件RE與字元線WL之間，且電阻元件RE可耦接在位元線BL與二極體D之間。二極體D與電阻元件RE的位置可互換。可藉由字元線電壓打開或關閉二極體D。 因此，當恆定位準或更高位準的電壓供應至未選字元線WL時，可不驅動電阻式記憶體單元。
參照圖4C，電阻式記憶體單元RMC可包含電阻元件RE 及雙向二極體BD。電阻元件RE可包含用於資料儲存的電阻材料。 雙向二極體BD可耦接在電阻元件RE與字元線WL之間，且電阻元件RE可耦接在位元線BL與雙向二極體BD之間。雙向二極體BD及電阻元件RE的位置可互換。雙向二極體BD可阻止洩漏電流流至未選電阻式記憶體單元。
參照圖4D，電阻式記憶體單元RMC可包含電阻元件RE及電晶體CT。電晶體CT可為選擇元件(或開關元件)，其根據字元線WL的電壓向電阻元件RE供應電流或切斷至電阻元件RE的電流供應。電晶體CT可耦接在電阻元件RE與字元線之間，且電阻元件RE可耦接在位元線BL與電晶體CT之間。電晶體CT及電阻元件RE的位置可互換。電阻式記憶體單元可為經選擇的或未經選擇的，其取決於由字元線WL驅動的電晶體CT是打開還是關閉。
圖5說明根據實例實施例的圖3的電阻式記憶體裝置中的第一記憶庫陣列的實例。
參照圖5，第一記憶庫陣列310可包含多個字元線WL0至WLn(其中n為等於或大於1的自然數)、多個位元線BL0至BLm(其中M為等於或大於1的自然數)、多個源極線SL0至SLn以及安置在字元線WL0至WLn與位元線BL0至BLm之間的交叉點處的多個電阻式記憶體單元30。電阻式記憶體單元30中的每一者可為STT-MRAM單元。電阻式記憶體單元30可包含具有磁性材料的MTJ元件40。
電阻式記憶體單元30中的每一者可包含單元電晶體CT及MTJ元件40。在一個電阻式記憶體單元30中，單元電晶體CT 的汲極(第一電極)可連接至MTJ元件40的固定層43。MTJ元件40的自由層41可連接至位元線BL0，且單元電晶體CT的源極(第二電極)可連接至源極線SL0。單元電晶體CT的閘極可連接至字元線WL0。
MTJ元件40可由電阻裝置替換，所述電阻裝置諸如使用相變材料的相變隨機存取記憶體(PRAM)、使用諸如複合金屬氧化物的可變電阻材料的電阻式隨機存取記憶體(RRAM)或使用鐵磁性材料的磁性隨機存取記憶體(MRAM)。形成電阻裝置的材料具有根據電流或電壓的大小及/或方向變化的電阻值，且為未非揮發性的，且因此即使當斷開電流或電壓時仍可保持所述電阻值。
字元線WL0可由列解碼器260a致能，且可連接至驅動字元線選擇電壓的字元線驅動器單元WDU。字元線選擇電壓啟動字元線WL0以經由次字元線驅動器SWD讀取或寫入MTJ元件40的邏輯狀態。
源極線SL0連接至源極線電壓產生器294。源極線電壓產生器294可接收及解碼位址信號及讀出/寫入信號，且可在所選擇源極線SL0中產生源極線選擇信號。接地參考電壓可供應至未經選擇的源極線SL1至SLn。
位元線BL0連接至藉由行選擇信號CSL0至CSLm驅動的行選擇電路292。行選擇信號CSL0至CSLm藉由行解碼器270a基於行位址COL_ADDR選擇。舉例而言，所選擇行選擇信號CSL0打開行選擇電路292中的行選擇電晶體，且選擇位元線BL0。自位元線BL0經由感測放大器285a讀取MTJ元件40的邏輯狀態。 替代地，經由寫入驅動器291施加的寫入電流經傳輸至所選擇位 元線BL0且經寫入至MTJ元件40。
圖6為說明根據實例實施例的圖5中的電阻式記憶體單元(簡稱STT-MRAM單元)的立體圖。
參照圖6，STT-MRAM單元30可包含MTJ元件40及單元電晶體CT。單元電晶體CT的閘極連接至字元線(例如，字元線WL0)，且單元電晶體CT的一個電極經由MTJ元件40連接至位元線(例如，位元線BL0)。此外，單元電晶體CT的另一電極連接至源極線(例如，源極線SL0)。
MTJ元件40可包含自由層41、固定層43以及安置於自由層41與固定層43之間的隧道層42。固定層43的磁化方向可為固定的，且自由層41的磁化方向可根據寫入資料平行於或反向平行於固定層43的磁化方向。為了將固定層43的磁化方向固定，例如，可進一步提供反鐵磁性層(未展示)。
為了執行STT-MRAM單元30的寫入操作，將邏輯高電壓施加至字元線WL0以打開單元電晶體CT。程式化電流(亦即寫入電流)施加至位元線BL0及源極線SL0。寫入電流的方向藉由MTJ元件40的邏輯狀態而判定。
為了執行STT-MRAM單元30的讀取操作，將高電壓施加至字元線WL0以打開單元電晶體CT，且將讀取電流供應至位元線BL0及源極線SL0。因此，電壓在MTJ元件40的兩端處產生，藉由感測放大器285a檢測，且自參考電壓與參考電壓相比較以判定MTJ元件40的邏輯狀態。因此，可偵測儲存於MTJ元件40中的資料。
圖7A及圖7B為用於根據寫入圖6的MTJ元件的資料 解釋磁化方向的方塊圖。
MTJ元件40的電阻值可根據自由層41的磁化方向變化。 當讀取電流IR流動穿過MTJ元件40時，根據MTJ元件40的電阻值輸出資料電壓。由於讀取電流IR遠小於寫入電流，因此自由層41的磁化方向並不由讀取電流IR改變。
參照圖7A，自由層41的磁化方向及MTJ元件40的固定層43的磁化方向為平行的。因此，MTJ元件40可具有高電阻值。在此情況下，MTJ元件40可讀取資料『0』。
參照圖7B，自由層41的磁化方向及MTJ元件40的固定層43的磁化方向為反向平行的。因此，MTJ元件40可具有高電阻值。在此情況下，MTJ元件40可讀取資料『1』。
儘管自由層41及MTJ元件40的固定層43為水平的磁層，但是本揭露內容不限於此且自由層41及固定層43可為(例如)垂直的磁層。
圖8為根據實例實施例的用於解釋圖6的STT-MRAM單元的寫入操作的方塊圖。
參照圖8，可基於流經MTJ元件40的寫入電流IW的方向判定自由層41的磁化方向。舉例而言，當自自由層41將第一寫入電流IWC1供應至固定層43時，具有與固定層43的自旋方向相同的自旋方向的自由電子將力矩施加至自由層41。因此，自由層41可經磁化平行於固定層43。
當自固定層43將第二寫入電流IWC2施加至自由層41時，具有與固定層41的自旋方向相反的自旋方向的電子返回至自由層43且施加力矩。因此，自由層41可經磁化反向平行於固定 層43。亦即，可藉由STT改變MTJ 40的自由層41的磁化方向。
圖9A及圖9B為說明根據實例實施例的圖6中的STT-MRAM單元中的MTJ元件的方塊圖。
參照圖9A，MTJ元件50可包含自由層51、隧道層52、固定層53以及反鐵磁性層54。自由層51可包含具有可變磁化方向的材料。自由層51的磁化方向可根據記憶體單元外部及/或內部提供的電性/磁性因素變化。自由層51可包含鐵磁性材料，所述鐵磁性材料包含(例如)鈷(Co)、鐵(Fe)以及鎳(Ni)中的至少一者。舉例而言，自由層51可包含選自由以下各者組成的群組的至少一者：FeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe Fe2O3、MgOFe Fe2O3、EuO以及Y3Fe5O12。
隧道層52(亦被稱作障壁層52)可具有低於自旋擴散距離的厚度。隧道層52可包含非磁性材料。舉例而言，隧道層52可包含選自由以下各者組成的群組的至少一者：鎂(Mg)、鈦(Ti)、鋁(Al)、鎂-鋅(MgZn)氧化物、鎂-硼(MgB)氧化物、鈦氮化物以及氮化釩(V)。
固定層53可具有藉由反鐵磁性層54固定的磁化方向。 此外，固定層53可包含鐵磁性材料。舉例而言，固定層53可包含選自由以下各者組成的群組的至少一者：CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe Fe2O3、MgOFe Fe2O3、EuO以及Y3Fe5O12。
反鐵磁性層54可包含反鐵磁性材料。舉例而言，反鐵磁 性層54可包含選自由以下各者組成的群組的至少一者：PtMn、IrMn、MnO、MnS、MnTe、MnF2、FeCl2、FeO、CoC12、CoO、NiCl2、NiO以及Cr。
由於MTJ元件50的自由層51及固定層53中的每一者可由鐵磁性材料形成，因此可在鐵磁性材料的邊緣處產生雜散磁場。雜散磁場可減小磁阻或增加自由層51的電阻磁性。另外，雜散磁場可影響交換特徵，藉此導致非對稱交換。因此，可使用在MTJ元件50中的鐵磁性材料處產生的用於減弱或控制雜散磁場的結構。
參照圖9B，MTJ元件60的固定層63可由合成反鐵磁性(synthetic anti-ferromagnetic；SAF)材料形成。固定層63可包含第一鐵磁性層63_1、耦接層63_2以及第二鐵磁性層63_3。第一鐵磁性層63_1及第二鐵磁性層63_3中的每一者可包含選自由以下各者組成的群組的至少一者：CoFeB、Fe、CO、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe Fe2O3、MgOFe Fe2O3、EuO以及Y3Fe5O12。在此情況下，第一鐵磁性層63_1的磁化方向及第二鐵磁性層63_3的磁化方向彼此不同，且為固定的。耦接層63_2可包含(例如)釕(Ru)。
圖10為說明根據實例實施例的圖6中的STT-MRAM單元中的MTJ元件的方塊圖。
參照圖10，MTJ元件70的磁化方向是垂直的，且電流的移動方向及易磁化軸大體上彼此平行。MTJ元件70包含自由層71、隧道層72以及固定層73。當自由層71的磁化方向及固定層 73的磁化方向彼此平行時，電阻值很小，且當自由層71的磁化方向及固定層73的磁化方向彼此反向平行時，電阻值很大。資料可根據電阻值儲存於MTJ元件70中。
為了實現具有垂直的磁化方向的MTJ元件70，自由層71及固定層73中的每一者可由具有高磁各向異性能的材料形成。具有高磁各向異性能的材料的實例包含非晶形稀土元素合金、多層薄膜(諸如，(Co/Pt)n或(Fe/Pt)n)以及具有L10晶體結構的有序晶格材料。舉例而言，自由層71可由有序合金形成，且可包含選自由以下各者組成的群組的至少一者：Fe、Co、鈀(Pa)以及鉑(Pt)。替代地，自由層71可包含選自由以下各者組成的群組的至少一者：Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni合金、CO-Fe-Pt合金，以及CO-Ni-Pt合金。此等合金就定量化學而言可為(例如)Fe50Pt50、Fe50Pd50、Co50Pd50、Co50Pt50、Fe30Ni20Pt50、Co30Fe20Pt50，或Co30Ni20Pt50。
固定層73可由有序合金形成，且可包含選自由以下各者組成的群組的至少一者：Fe、Co、Ni、Pa以及Pt。舉例而言，固定層73可包含選自由以下各者組成的群組的至少一者：Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金，以及Co-Ni-Pt合金。此等合金就定量化學而言可為(例如)：Fe50Pt50、Fe50Pd50、Co50Pd50、Co50Pt50、Fe30Ni20Pt50、Co30Fe20Pt50，或Co30Ni20Pt50。
圖11A及圖11B為說明根據實例實施例的圖6中的STT-MRAM單元中的雙MTJ元件的方塊圖。
雙MTJ元件經組態以使得隧道層及固定層安置於自由層 的兩端處。
參照圖11A，具有水平的磁化方向的雙MTJ元件80可包含第一固定層81、第一隧道層82、自由層83、第二隧道層84以及第二固定層85。第一固定層81及第二固定層85的材料類似於圖9A的固定層53的材料，第一隧道層82及第二隧道層84的材料類似於圖9A的隧道層52的材料，且自由層83的材料類似於圖7A的自由層51的材料。
當第一固定層81的磁化方向及第二固定層85的磁化方向固定至相反方向時，藉由第一固定層81及第二固定層85的磁力大體上平衡。因此，雙MTJ元件80可藉由使用較一般MTJ元件更小的電流執行寫入操作。
由於雙MTJ元件80歸因於第二隧道層84在讀取操作期間提供較高電阻，因此可獲得精確資料值。
參照圖11B，具有垂直的磁化方向的雙MTJ元件90包含第一固定層91、第一隧道層92、自由層93、第二隧道層94以及第二固定層95。第一固定層91及第二固定層95的材料類似於圖10的固定層73的材料，第一隧道層92及第二隧道層94的材料類似於圖10的隧道層72的材料，且自由層93的材料類似於圖10的自由層71的材料。
在此情況下，當第一固定層91的磁化方向及第二固定層95的磁化方向固定至相反方向時，藉由第一固定層91及第二固定層95的磁力大體上平衡。因此，雙MTJ元件90可藉由使用較一般MTJ元件更小的電流執行寫入操作。
圖12為說明根據實例實施例的圖3的電阻式記憶體裝置 中的電壓產生器的方塊圖。
參照圖12，電壓產生器400可包含升壓產生器410、負電壓產生器480、參考電壓產生器490以及脈衝產生器495。
脈衝產生器495可基於時脈信號CLK0及CLK1中的至少一者產生第一脈衝信號P1及第二脈衝信號P2。第一脈衝信號P1及第二脈衝信號P2關於彼此可具有180度的相位差。
參考電壓產生器490可基於調整信號TRIM產生具有位準的參考電壓VREF。調整信號TRIM包含多個位元且可基於調整信號TRIM的位元的值判定參考電壓VREF的位準。
升壓產生器410可基於第一脈衝信號P1、第二脈衝信號P2、參考電壓VREF以及供電電壓VDDC產生遵循目標位準的升壓VPP。當電壓產生器400開始運作時，供電電壓VDDC的位準逐漸增加。升壓產生器410可產生當供電電壓VDDC的位準逐漸增加時增加至目標位準的升壓VPP。
負電壓產生器480可產生負電壓VBB。將升壓VPP及負電壓VBB提供至次字元線驅動器SWD，且次字元線驅動器SWD可啟動具有升壓VPP的位準的對應的字元線或可去啟動具有負電壓VBB的位準的對應的字元線。
儘管在圖12中，參考電壓產生器490及脈衝產生器495不包含於升壓產生器410中，但在一些實例實施例中，升壓產生器410可包含參考電壓產生器490及其中的脈衝產生器495。
另外，圖3中的控制信號CTLs可包含時脈信號CLK0及CLK1以及調整信號TRIM。可將時脈信號CLK0提供至處於備用模式的脈衝產生器495，其中供電電壓VDDC的位準不穩定，且 可將時脈信號CLK1提供至處於操作模式的脈衝產生器495，其中供電電壓VDDC的位準穩定。舉例而言，脈衝產生器495在備用模式下基於時脈信號CLK0產生第一脈衝信號P1及第二脈衝信號P2，且在操作模式下基於時脈信號CLK1產生第一脈衝信號P1及第二脈衝信號P2。
圖13為說明根據實例實施例的圖12中的升壓產生器的實例的電路圖。
參照圖13，升壓產生器410可包含差壓產生器420、第一充電電路430、第二充電電路440、開關電路450以及金屬氧化物半導體(metal-oxide semiconductor；MOS)電容器460。
差壓產生器420可基於參考電壓VREF及供電電壓VDDC在第一節點N1處產生差壓VDO。
差壓產生器420可包含運算放大器421、第一電阻器R1以及第二電阻器R2。運算放大器421具有連接至第一電阻器R1的第一輸入端子、第二輸入端子以及輸出端子。第一輸入端子經由第一電阻器R1接收供電電壓VDDC。第二輸入端子接收參考電壓VREF，且輸出端子連接至第一節點N1。第二電阻器R2連接至第一輸入端子及輸出端子。第一電阻器R1及第二電阻器R2可具有相同電阻R。舉例而言，差壓VDO可對應於2*VREF-VDDC。
第一充電電路430連接在第一節點N1與接地電壓GND之間，且第一充電電路430可在第一階段期間在其中對差壓VDO充電。
第一充電電路430可包含n通道金屬氧化物半導體(n-channel metal-oxide semiconductor；NMOS)電晶體431、MOS電 容器433、具有p通道金屬氧化物半導體(p-channel metal-oxide semiconductor；PMOS)電晶體435的反相器434以及NMOS電晶體436。
NMOS電晶體431具有耦接至第一節點N1的汲極、接收第一脈衝信號P1的閘極以及耦接至第二節點N2的源極。MOS電容器433具有耦接至第二節點N2的閘極、彼此耦接的源極及汲極。在反相器434中，PMOS電晶體435具有耦接至供電電壓VDDC的源極、接收第一脈衝信號P1的閘極以及耦接至第四節點N4的汲極，且NMOS電晶體436具有耦接至第四節點N4的汲極、接收第一脈衝信號P1的閘極以及耦接至接地電壓GND的源極。第二充電電路440連接在第一節點N1與接地電壓GND之間，且第二充電電路440可在第二階段PH2期間在其中對差壓VDO充電。
第二充電電路440可包含NMOS電晶體441、MOS電容器443、具有PMOS電晶體445的反相器444以及NMOS電晶體446。
NMOS電晶體441具有耦接至第一節點N1的汲極、接收第二脈衝信號P2的閘極以及耦接至第三節點N3的源極。MOS電容器443具有耦接至第三節點N3的閘極、彼此耦接的源極及汲極。在反相器444中，PMOS電晶體445具有耦接至供電電壓VDDC的源極、接收第二脈衝信號P2的閘極以及耦接至第五節點N5的汲極，且NMOS電晶體446具有耦接至第五節點N5的汲極、接收第二脈衝信號P2的閘極以及耦接至接地電壓GND的源極。開關電路450連接至第二節點N2、第三節點N3以及輸出節點N6，且在第一階段及第二階段中的每一者中提供遵循目標位準的升壓 VPP。
開關電路450可包含PMOS電晶體451及453。PMOS電晶體451具有耦接至第二節點N2的源極、耦接至輸出節點N6的汲極以及耦接至第三節點N3的閘極。PMOS電晶體453具有耦接至第三節點N3的源極、耦接至輸出節點N6的汲極以及耦接至第二節點N2的閘極。PMOS電晶體451及453可藉由交叉耦接鎖存器組態彼此耦接。
MOS電容器460可為NMOS電容器，其具有耦接至輸出節點N6的閘極以及彼此耦接的汲極及源極。
在第一階段PH1期間，第一脈衝信號P1具有第一邏輯位準(邏輯高位準)，且第二脈衝信號P2具有第二邏輯位準(邏輯低位準)。在第二階段PH2期間，第一脈衝信號P1具有第二邏輯位準(邏輯低位準)，且第二脈衝信號P2具有第一邏輯位準(邏輯高位準)。在同一期間第一階段PH1及第二階段PH2可交替重複。
在下文中，第二節點N2至第五節點N5中的每一者的電壓表示為VN2至VN5。
在實例實施例中，當第一脈衝信號P1在第一階段PH1中處於高位準時，NMOS電晶體431及436是打開的，且PMOS電晶體435是關閉的。舉例而言，第一充電電路430將第一電流路徑自第一節點N1傳導至接地電壓GND，且差壓VDO在第一階段PH1在MOS電容器433中充電。舉例而言，在第二階段PH2第二節點N2的電壓VN2可藉由MOS電容器433的充電耦接效應升壓至VDO+VN4。其結果是，第四節點N4放電至接地電壓GND， 且第二節點N2可用差壓VDO充電且亦在第一階段PH1受MOS電容器433的充電耦接效應影響。
由於第二信號P2在第一階段PH1處於低位準，因此NMOS電晶體441及446是關閉的，且PMOS電晶體445是打開的。舉例而言，在第一階段PH1，第三節點N3的電壓VN3可藉由MOS電容器443的充電耦接效應升壓至VDO+VN5。其結果是，第五節點N5預充電至供電電壓VDDC，且第三節點N3在第一階段PH1藉由2*VREF的電壓升壓。
另外，由於在第一階段PH1藉由第二節點N2的電壓打開PMOS電晶體453且藉由第三節點N3的電壓關閉PMOS電晶體451，因此在MOS電容器433中充電的電壓放電至MOS電容器460且在輸出節點N6處提供2*VREF的升壓VPP。舉例而言，升壓VPP的電壓位準基於參考電壓VREF的電壓位準可為變化的。
開關電路450在第一階段PH1經由PMOS電晶體453將第三點N3的電壓提供至輸出節點N6作為升壓VPP。
在實例實施例中，當第二脈衝信號P2第二階段PH2中處於高位準時，NMOS電晶體441及446是打開的，且PMOS電晶體445是關閉的。舉例而言，第二充電電路440將第二電流路徑自第一節點N1傳導至接地電壓GND，且差壓VDO在第二階段PH2在MOS電容器443中充電。舉例而言，在第一階段PH1，第三節點N3的電壓VN3可藉由MOS電容器443的充電耦接效應升壓至VDO+VN5(第五節點N5的電壓)。第五節點N5放電至接地電壓GND，且第三節點N3用差壓VDO充電且亦在第二階段 PH2受MOS電容器443的充電耦接效應影響。
由於第一信號P1在第二階段PH2中處於低位準，因此NMOS電晶體431及436是關閉的，且PMOS電晶體435是打開的。在此情況下，在第二階段PH2，第二節點N2的電壓可藉由MOS電容器433的充電耦接效應升壓至VDO+VN4(第四節點N4的電壓)。其結果是，第四節點N4預充電至供電電壓VDDC，且在第二階段PH2，MOS電容器433用VDO+VN4(例如，2*VREF)的電壓充電。
另外，由於在第二階段PH2，PMOS電晶體453藉由第二節點N2的電壓關閉且PMOS電晶體451藉由第三節點N3的電壓打開，因此在MOS電容器443中充電的電壓放電至MOS電容器460，且在輸出節點N6處提供2*VREF的升壓VPP。舉例而言，升壓VPP的電壓位準基於參考電壓VREF的電壓位準可為變化的。
開關電路450在第二階段PH2經由PMOS電晶體451將第二節點N2的電壓提供至輸出節點N6作為升壓VPP。
如圖13中所說明，升壓產生器410並不包含回授路徑，升壓VPP經由回授路徑提供至差壓產生器420。舉例而言，升壓產生器410並不與可能出現在採用回授路徑的升壓產生器或採用回授路徑的電荷泵中的穩定性問題相關聯。另外，升壓VPP遵循2*VREF的目標位準，升壓VPP可不受供電電壓VDDC的變化影響。因此，升壓產生器410可藉由簡化電路組態減小佔用面積。另外，即使在低供電電壓VDDC下，升壓產生器410仍可在短時間內產生目標升壓VPP。
圖14說明圖13的升壓產生器在第一階段PH1中的操作。
參照圖14，第一充電電路430經由自第一節點N1至接地電壓GND的第一路徑PTH11提供電路路徑以對在MOS電容器433中的差壓VDO充電，且第二充電電路440在第一階段PH1中經由第二路徑PTH12將對應於電壓2*VREF的升壓VPP提供至輸出節點N6，如參照圖13所描述。
圖15說明圖13的升壓產生器在第二階段PH2中的操作。
參照圖15，第一充電電路430經由第一路徑PTH21將對應於電壓2*VREF的升壓VPP提供至輸出節點N6，且第二充電電路440在第二階段PH2中經由自第一節點N1至接地電壓GND的第二路徑PTH22提供電流路徑以對MOS電容器443中的差壓VDO充電，如參照圖13所描述。
圖16說明當第一階段及第二階段交替重複時圖13的升壓產生器的內部節點上的各種電壓。
參照圖13至圖16，當第一階段PH1及第二階段PH2交替重複時，第二節點N2的電壓VN2及第三節點N3的電壓VN3交替地充電及放電，且升壓VPP的位準逐漸上升至目標位準VPP。 亦應注意，當第一階段PH1及第二階段PH2交替重複時，第四節點N4及第五節點N5交替地放電至接地電壓GND，且藉由供電電壓VDDC預充電。舉例而言，電壓VN2及電壓VN3中的每一者可分別具有VDO+VN4及VDO+VN5的高位準及VDO的低位準。
圖17說明包含圖13的升壓產生器的圖3的電阻式記憶 體裝置的內部節點上的各種信號。
在圖17中，CK代表施加至電阻式記憶體裝置200a的時脈信號，CSN代表施加至電阻式記憶體裝置200a的晶片選擇信號，CLK0代表施加至處於備用模式的脈衝產生器495的備用時脈信號，且CLK1代表施加至處於操作模式的脈衝產生器495的操作時脈信號。
參照圖12至圖15及圖17，升壓產生器410在時間T21開始操作，供電電壓VDDC的位準在備用模式期間在時間T21與時間T22之間逐漸上升，且脈衝產生器495在時間T21與時間T22之間基於時脈信號CLK0產生第一脈衝信號P1及第二脈衝信號P2。當升壓VPP的位準在時間T22上升至目標位準時，脈衝產生器495基於時脈信號CLK1產生第一脈衝信號P1及第二脈衝信號P2，升壓產生器410產生具有目標位準的升壓VPP，且列解碼器260a在時間T22與時間T23之間驅動具有啟動電壓VPP的對應的字元線。在時間T23後，列解碼器260不驅動相應的字元線。 由於對應的字元線在時間T22與時間T23之間驅動，因此對應的字元線的電壓WL_VOLTAGE改變，且耦接至升壓產生器410的負載LOAD可操作。
圖18說明根據實例實施例的電阻式記憶體裝置的佈局。
參照圖18，電阻式記憶體裝置500可包含四個記憶庫陣列510。包含多個STT-MRAM單元的多個次陣列區塊可安置於記憶庫陣列510中的每一者中。列解碼器520及行解碼器530可經安置鄰近記憶庫陣列510中的每一者。此外，用於與外部通信的襯墊PAD可安置於周邊區域中安置於電阻式記憶體裝置500的邊 緣及中心。此外，源極線電壓產生器541及542可安置於周邊區域中安置於電阻式記憶體裝置500的中心。列解碼器520、行解碼器530以及源極線電壓產生器541及542可構成周邊電路。電壓產生器400可安置於電阻式記憶體裝置500的下部區域中。
儘管圖18展示提供兩個源極線電壓產生器541及542的實施例，但是可提供與記憶庫陣列510的數目相同的數目的源極線電壓產生器以使得源極線驅動電壓可分別施加至記憶庫陣列510。
列解碼器520可安置於電阻式記憶體裝置500的字元線方向WL上，而行解碼器530可安置於其位元線方向BL上。此外，分別分配至兩個相鄰記憶庫陣列510的列解碼器520可彼此相鄰安置且共用其間的控制線(未展示)。
圖19說明根據實例實施例的圖18中的記憶庫陣列的佈局。
參照圖19，在記憶庫陣列510中，I次陣列區塊SCB可安置於第一方向D1上，且J次陣列區塊SCB可安置於與第一方向D1正交的第二方向D2上。多個位元線、多個字元線以及多個STT-MRAM單元可安置於中次陣列區塊SCB中的每一者中。多個STT-MRAM單元可安置在位元線與字元線之間的交叉點處。
I+1次字元線驅動器區域SWD可安置於在第一方向D1上的次陣列區塊SCB之間。次字元線驅動器可安置於次字元線驅動器區域SWD中。
J+1位元線感測放大器區域BLSAB可沿在第二方向D2上的次陣列區塊SCB安置(例如，具有佔用次陣列區塊SCB之間 的每一空間的位元線感測放大器區域BLSAB，及在第二方向D2上的次陣列區塊SCB的群組的任一端處的位元線感測放大器區域BLSAB)。感測儲存於電阻式記憶體單元中的資料的位元線感測放大器電路可安置於位元線感測放大器區域BLSAB中。
圖20為說明根據實例實施例的電阻式記憶體裝置的方塊圖。
參照圖20，電阻式記憶體裝置600包含字元線控制器610、至少一個記憶體單元區塊640、升壓產生器410、負電壓產生器420，以及次字元線驅動器550。
至少一個記憶體單元區塊640可包含耦接至多個字元線WLi的多電阻式記憶體單元，且所述電阻式記憶體單元中的每一者可儲存資料。升壓產生器410產生升壓VPP至次字元線驅動器550。負電壓產生器480產生負電壓VBB至次字元線驅動器550。
字元線控制器610可回應於經解碼的列位址信號DRA產生第一及第二字元線致能控制信號PXi及PXiB用於控制次字元線驅動器550。
電阻式記憶體裝置600中的次字元線驅動器550的數目與包含於記憶體單元區塊640中的字元線WLi的數目相同。
圖21為說明根據實例實施例的圖20中的次字元線驅動器的實例的電路圖。
參照圖21，次字元線驅動器550包含反相器551、PMOS電晶體552及553，以及NMOS電晶體554及555。PMOS電晶體552具有連接至升壓端子VPN的源極、接收反相器551的輸出的閘極以及連接至升壓節點NO3的汲極。PMOS電晶體553具有連 接至升壓節點NO3的源極、接收字元線致能信號NEWiB的閘極以及連接至致能節點NO4的汲極。NMOS電晶體554具有連接至致能節點NO4的汲極、接收字元線致能信號NEWiB的閘極以及連接至負電壓端子VBN的源極。NMOS電晶體555具有連接至致能節點NO4的汲極、接收第二字元線致能控制信號PXiB的閘極以及連接至負電壓端子VBN的源極。升壓VPP施加至升壓端子VPN，且負電壓VBB施加至負電壓端子VBN。
PMOS電晶體552接收升壓VPP，且回應於第一字元線致能控制信號PXi將升壓傳遞至升壓節點NO3。PMOS電晶體553經由源極自PMOS電晶體552接收升壓且回應於字元線致能信號NEWiB致能連接至具有升壓VPP的致能節點N04的對應的字元線WLi。NMOS電晶體554回應於字元線致能信號NEWiB將負電壓VBB傳遞至致能節點NO4，且NMOS電晶體555回應於第二字元線致能控制信號PXiB停用連接至具有負電壓VBB的致能節點NO4的對應的字元線WLi。
圖22為說明根據實例實施例的圖20的電阻式記憶體裝置中的字元線的操作的時序圖。
參照圖20至圖22，第一字元線致能控制信號PXi最初為邏輯低位準，當回應於列位址致能對應的字元線時在每一時間T31及T33轉變至邏輯高位準VCC(在下文中，VCC可能指VDDC)，及當致能其他字元線時在每一時間T32及T34轉變至邏輯低位準VSS。
升壓節點電壓信號PXiD最初為邏輯低位準，當第一字元線致能控制信號PXi轉變至邏輯高VCC時在每一時間T31及T33 轉變至升壓，且當第一字元線致能控制信號PXi轉變至邏輯低VSS位準時在每一時間T12及T14轉變至接地電壓。
在字元線致能信號NEWiB最初保持在邏輯高VCC位準時停用對應的字元線WLi後，當列解碼器啟動對應的字元線WLi時字元線致能信號NEWiB在每一時間T31及T33處轉變至邏輯低位準VSS，且當致能其他字元線時在每一時間T32及T34處轉變至邏輯低位準VSS。
在第二字元線致能控制信號PXiB最初保持在高位準時停用對應的字元線WL至接地電壓後，當字元線致能信號PXiB在致能對應的字元線WLi的每一時間T31及T33轉變至低位準。當其他字元線致能時，第二字元線致能控制信號PXiB在每一時間T32間T34再-轉變至高位準VCC。
對應的字元線WLi回應於第二字元線致能控制信號PXiB最初保持在負電壓位準，且將升壓節點電壓信號PXiD延遲給定時間且將其當字元線致能信號NEWiB在每一時間T31及T33轉變至邏輯低位準時傳送。當啟動其他字元線且字元線致能條信號NEWiB在每一時間T32及T34轉變至邏輯高位準時，回應於第二字元線致能控制信號PXiB停用對應的字元線信號WL至負電壓VBB位準。
圖23為示意性地說明圖3中的記憶體單元陣列的三維結構的透視圖。
參照圖23，記憶體單元陣列300包含沿多個方向D1、D2以及D3延伸的結構。
記憶體單元陣列300形成於基板311上。舉例而言，基 板311可由p阱形成，諸如硼的元件注入其中。替代地，基板311可為在n阱內提供的口袋p阱(pocket p-well)。出於論述的目的，假定基板311為p阱，但基板311不限於此。
藉由說明性摻雜區域312a至312c指示的多個摻雜區域形成於基板311中。舉例而言，摻雜區域312a至312c可由不同於基板311的n型導體形成。然而，本發明的概念不限於此。摻雜區域312a至312c可在x軸方向上連續形成。此結構可在y軸方向上迭代。連接至形成於多個層處的金屬線的字元線313a至313h可形成於摻雜區域312a至312c上方，且自摻雜區域312a至312c電隔離。
摻雜區域312a至312c可藉由接觸插塞CP1及CP2連接至在方向D1上延伸的多個位元線314a至314c。另外，摻雜區域312a至312c可連接至多個導柱PL1至PL4的垂直電極。亦即，位元線314a至314c可經由摻雜區域312a至312c連接至導柱PL1至PL4的垂直電極。導柱PL1至PL4中的每一者可與堆疊在多個層處的金屬線315a、315b、316a以及316b連接。在多個梳形金屬層處(例如)連接至導柱PL1至PL4的金屬線315a及315b可分別連接至全局字元線。
根據以上描述，電阻式記憶體裝置的記憶體單元陣列300可經形成具有三維結構。然而，本發明概念並不限於此。電阻式記憶體單元可以各種方式堆疊。
圖24為圖23中的在一個層處形成的電阻式記憶體單元的橫截面圖。
參照圖24，電阻式記憶體單元RMC可包含位於第一(奇 數)金屬線316a與第二(偶數)金屬線316b之間的導柱319。
在垂直於基板的方向D3上穿透的導柱可形成於形成水平電極的第一金屬線316a與第二金屬線316b之間。導柱319可包含資料儲存膜317及以圓柱形形狀形成的垂直電極318。電阻式記憶體單元由連接至位元線的垂直電極318及連接至字元線的第一金屬線316a及第二金屬線316b形成。資料儲存膜317可(例如)在垂直方向上藉由蝕刻及沈積製程形成。垂直電極318可由沈積製程形成，例如物理氣相沈積(physical vapor deposition；PVD)、化學氣相沈積(chemical vapor deposition；CVD)，以及原子層沈積(atomic layer deposition；AVD)。
圖25為根據實例實施例的圖23中的記憶體單元陣列的橫截面圖。
參照圖25，記憶體單元陣列包含導柱PL1及導柱PL2，其中導柱PL1形成垂直電極318a及資料儲存膜317a，且導柱PL2形成垂直電極318b及資料儲存膜317b以提供電阻式記憶體單元。 記憶體單元陣列更包含在垂直於基板的方向上堆疊且分別連接至垂直電極318a及垂直電極318b的多個水平電極LWL1_e至LWL8_e及LWL1_o至LWL8_o，及經由摻雜區域連接至垂直電極318a及318b的位元線。全局字元線313(GWL1及GWL2)提供字元線電壓至多個水平電極LWL1_e至LWL8_e及LWL1_o至LWL8_o。
圖26為示意性地說明根據實例實施例的圖23中的記憶體單元陣列的電路圖。
參照圖26，記憶體單元陣列300包含多個記憶體區塊 MB1至MB3，其中每一者在D1-D3平面上形成記憶體區塊單元。
記憶體單元陣列300包含在方向D3上平行延伸的多個局部位元線LBL11~LBL43及在垂直於方向D3的方向D2上平行延伸的局部字元線LWL1至LWL4。雖未說明，但記憶體區塊MB1至MB3中的每一者可連接至不同的局部字元線LWL。
由導柱的垂直通道形成的局部位元線LBL11至LBL43分別連接至全局位元線GBL1至GBL4。記憶體單元陣列300的電阻式記憶單元在記憶體區塊MB1至MB3中的每一者中連接至局部字元線LWL1至LWL4及局部位元線LBL11至LBL43。可使用施加至局部字元線LWL1至LWL4及/或局部位元線LBL11至LBL43的電壓程式化或感測電阻式記憶單元。
圖27為說明根據實例實施例的具有三維層堆疊結構的電阻式記憶體裝置的透視圖。
參照圖27，電阻式記憶體裝置700包含介面層710，及堆疊在介面層710上的多個單元層720、730、740以及750。
介面層710包括自外部源接收控制信號及資料的介面電路。介面層710將自外部源輸入的資料寫入單元層720、730、740以及750中。另外，介面層710回應於來自外部源的請求讀取寫入單元層720、730、740以及750的資料。在寫入模式下，將升壓VPP及負電壓VBB提供至耦接至所選擇電阻式記憶體單元的字元線。
介面層710可包含用於提供升壓VPP及負電壓VBB的電壓產生器712。電壓產生器712可採用圖12的電壓產生器400。因此，電壓產生器712可包含圖13的升壓產生器410。雖未說明， 但一個單元層可形成於介面層710中。
單元層720、730、740以及750中的每一者包含記憶體單元區域753及邏輯區域751。單元層720、730、740以及750中的每一者大體上與單元層750相同。因此，將僅提供單元層750的描述。
邏輯區域751包含用於寫入自記憶體單元區域753上的介面層710提供的電壓及資料的寫入驅動器。邏輯區域751包含用於讀取在介面層710的控制下寫在記憶體單元區域753上的資料。邏輯區域751更包含位址解碼器。邏輯區域751以寫入模式及讀取模式使用升壓VPP啟動所選擇的的字元線。
記憶體單元區域753包含在列方向及行方向上佈置的字元線WL及位元線BL。另外，記憶體單元區域753更包含在列方向上安置的源極線SL。電阻式記憶體單元安置在字元線WL及位元線BL的相交點上。
在電阻式記憶體裝置700中，電壓產生器412可佔用介面層710上的相對較大面積。因此，可增加單元層720、730、740以及750的整合程度。
圖28為說明根據實例實施例的包含電阻式記憶體裝置的計算系統的方塊圖。
參照圖28，計算系統800可包含於諸如行動裝置或桌上型電腦的電子裝置中。計算系統800可包含電阻式記憶體系統810、中央處理單元(central processing unit；CPU)820、隨機存取記憶體830、使用者介面840，以及數據機850(諸如可電連接至系統匯流排805的基頻晶片組)。計算系統800可更包含應用程 式晶片組、攝影機影像處理器(camera image processor；CIS)，以及輸入/輸出裝置。
使用者介面840可為用於將資料傳輸至通信網路或自通信網路接收資料的介面。使用者介面840可具有有線或無線形式，且可包含天線或有線/無線收發器。經由使用者介面840或數據機850施加或藉由CPU 820處理的的資料可儲存於電阻式記憶體系統810中。
電阻式記憶體系統810可包含電阻式記憶體裝置812及記憶體控制器811。藉由CPU 820處理的資料或外部資料儲存於電阻式記憶體裝置812中。電阻式記憶體裝置812可包含升壓產生器，其藉由使用固定參考電壓而不採用回授路徑產生遵循目標位準的升壓，如參照圖3至圖22所描述。因此，電阻式記憶體裝置812可穩定運行且簡化電路組態。
當計算系統800為執行無線通信的裝置時，計算系統800可在諸如以下通信系統中使用：分碼多重存取(code division multiple access；CDMA)、全球行動通信系統(global system for mobile communication；GSM)、北美多重存取(North American multiple access；NADC)、或CDMA2000。計算系統800可安裝在諸如以下的資訊處理裝置上：個人數位助理(personal digital assistant；PDA)、攜帶型電腦、連網板(web tablet)、數位攝影機、攜帶型媒體播放機(portable media player；PMP)、行動電話、無線電話，或膝上型電腦。
圖29為說明根據實例實施例的包含電阻式記憶體裝置的計算系統的方塊圖。
參照圖29，計算系統1100可包含處理器1110、輸入/輸出集線器(input/output hub；IOH)1120、輸入/輸出控制器集線器(input/output controller hub；ICH)1130、至少一個記憶體模組1140以及圖形卡1150。在一些實施例中，計算系統1100可為電子裝置，諸如個人電腦(personal computer；PC)、伺服器電腦、工作站、膝上型電腦、行動電話、智慧型手機、個人數位助理(personal digital assistant；PDA)、攜帶型多媒體播放機(portable multimedia player；PMP)、數位攝影機、數位電視、機上盒、音樂播放機、攜帶式遊戲控制台、導航系統，等等。
處理器1110可執行各種計算功能，諸如執行用於執行特定計算或任務的特定軟體。舉例而言，處理器1110可為微處理器、中央處理單元(central process unit；CPU)、數位信號處理器或類似者。在一些實施例中，處理器1110可包含單一核心或多個核心。 舉例而言，處理器1110可為多核心處理器，諸如雙核處理器、四核處理器、六核處理器，等等。雖然圖21說明包含一個處理器1110的計算系統1100，但在一些實施例中，計算系統1100可包含多個處理器。處理器1110可包含內部或外部快取記憶體。
處理器1110可包含用於控制記憶體模組1140的操作的記憶體控制器1111。包含於處理器1110中的記憶體控制器1111可被稱為積體記憶體控制器(integrated memory controller；IMC)。 記憶體控制器1111與記憶體模組1140之間的記憶體介面可用包含多個信號線的單一通道來實施，或可用多個通道來實施，至少一個記憶體模組1140可耦接至所述多個通道中的每一者。在一些實施例中，記憶體控制器1111可位於可被稱為記憶體控制器集線器 (memory controller hub；MCH)的輸入/輸出集線器1120內部。
記憶體模組1140可包含儲存自記憶體控制器1111提供的資料的多個電阻式記憶體裝置。多個電阻式記憶體裝置中的每一者可包含升壓產生器，其藉由使用固定參考電壓而不採用回授路徑產生遵循目標位準的升壓，如參照圖3至圖22所描述。因此，電阻式記憶體裝置中的每一者可穩定運行且簡化電路組態。
輸入/輸出集線器1120可管理處理器1110與裝置(諸如圖形卡1150)之間的資料傳送。輸入/輸出集線器1120可經由各種介面耦接至處理器1110。舉例而言，處理器1110與輸入/輸出集線器1120之間的介面可為前側匯排流(front side bus；FSB)、系統匯排流、超傳輸(HyperTransport)、閃電資料傳輸(lightning data transport；LDT)、快速路徑互連(QuickPath interconnect；QPI)、通用系統介面(common system interface；CSI)，等等。雖然圖21說明包含一個輸入/輸出集線器1120的計算系統1100，但在一些實施例中，計算系統1100可包含多個輸入/輸出集線器。輸入/輸出集線器1120可為裝置提供各種介面。舉例而言，輸入/輸出集線器1120可提供加速圖形埠(accelerated graphics port；AGP)介面、周邊組件介面高速(peripheral component interface-express；PCIe)、通信串流架構(communications streaming architecture；CSA)介面等。
圖形卡1150可經由AGP或PCIe耦接至輸入/輸出集線器1120。圖形卡1150可控制用於顯示影像的顯示裝置(未展示)。 圖形卡1150可包含用於處理影像資料的內部處理器及內部電阻式記憶體裝置。在一些實施例中，輸入/輸出集線器1120可包含除在 輸入/輸出集線器1120外部的圖形卡1150之外或代替在輸入/輸出集線器1120外部的圖形卡1150的內部圖形裝置。包含於輸入/輸出集線器1120中的圖形裝置可被稱作積體圖形。此外，包含內部記憶體控制器及內部圖形裝置的輸入/輸出集線器1120可被稱作圖形及記憶體控制器集線器(graphics and memory controller hub；GMCH)。
輸入/輸出控制器集線器1130可執行資料緩衝及介面仲裁以有效地操作各種系統介面。輸入/輸出控制器集線器1130可經由內部匯排流耦接至輸入/輸出集線器1120，諸如直接媒體介面(direct media interface；DMI)、集線器介面、企業南橋介面(enterprise Southbridge interface；ESI)、PCIe，等等。輸入/輸出控制器集線器1130可為周邊裝置提供各種介面。舉例而言，輸入/輸出控制器集線器1130可提供通用串列匯流排(universal serial bus；USB)埠、序列(串列)先進技術附接(serial advanced technology attachment；SATA)埠、通用輸入/輸出(general purpose input/output；GPIO)、低接腳計數(low pin count；LPC)匯流排、串列周邊介面(serial peripheral interface；SPI)、PCI、PCIe等。
在一些實施例中，處理器1110、輸入/輸出集線器1120以及輸入/輸出控制器集線器1130可實施為單獨晶片組或單獨積體電路。在其他實施例中，處理器1110、輸入/輸出集線器1120以及輸入/輸出控制器集線器1130中的至少兩個可實施為單一晶片組。
本揭露內容可應用於使用電阻式記憶體裝置的系統。本揭露內容可應用於系統，所述系統諸如行動電話、智慧型手機、個人數位助理(personal digital assistant；PDA)、攜帶型多媒體播放 機(portable multimedia player；PMP)、數位攝影機、攝錄影機、個人電腦(personal computer；PC)、伺服器電腦、工作站、膝上型電腦、數位電視、機上盒、攜帶型遊戲控制台、導航系統，等等。
前述內容說明實例實施例且並非解釋為限制性的。儘管已描述了幾個實例實施例，但熟習此項技術者將易於瞭解，在不實質上背離本揭露內容的新穎教示內容及優點的情況下，對實例實施例的許多修改為可能的。因此，所有此等修改意欲包含於如申請專利範圍中所定義的本揭露內容的範疇內。
410:升壓產生器
420:差壓產生器
421:運算放大器
430:第一充電電路
431:n通道金屬氧化物半導體(NMOS)電晶體
433:MOS電容器
434:反相器
435:p通道金屬氧化物半導體(PMOS)電晶體
436:NMOS電晶體
440:第二充電電路
441:NMOS電晶體
443:MOS電容器
444:反相器
445:PMOS電晶體
446:NMOS電晶體
450:開關電路
451:PMOS電晶體
453:PMOS電晶體
460:MOS電容器
GND:接地電壓
N1:第一節點
N2:第二節點
N3:第三節點
N4:第四節點
N5:第五節點
N6:輸出節點
P1:第一脈衝信號
P2:第二脈衝信號
PH1:第一階段
PH2:第二階段
R1:第一電阻器
R2:第二電阻器
VDDC:供電電壓
VDO:差壓
VPP:升壓
VREF:參考電壓

Claims (20)

  1. 一種電阻式記憶體裝置的升壓產生器，所述升壓產生器包括：差壓產生器，經組態以基於參考電壓及供電電壓產生差壓至第一節點；第一充電電路，連接在所述第一節點與接地電壓之間，經組態以回應於第一脈衝信號在第一階段期間在其中對所述差壓充電；第二充電電路，連接在所述第一節點與所述接地電壓之間，經組態以回應於具有與所述第一脈衝信號相反的相位的第二脈衝信號在第二階段期間在其中對所述差壓充電；以及開關電路，連接至所述第一充電電路中的第二節點、所述第二充電電路中的第三節點以及輸出節點，經組態以在所述第一階段及所述第二階段中的每一者期間將遵循目標位準的升壓提供至所述輸出節點升壓。
  2. 如申請專利範圍第1項所述的電阻式記憶體裝置的升壓產生器，其中所述差壓產生器包括：運算放大器，包含第一輸入端子、第二輸入端子以及連接至所述第一節點的輸出端子；第一電阻器，連接至所述第一輸入端子；以及第二電阻器，連接至所述第一輸入端子及所述輸出端子，其中所述供電電壓經由所述第一電阻器施加至所述第一輸入端子，且所述參考電壓施加至所述第二輸入端子。
  3. 如申請專利範圍第2項所述的電阻式記憶體裝置的升壓 產生器，其中所述第一電阻器的第一電阻與所述第二電阻器的第二電阻相同，且所述差壓對應於2*VREF-VDDC，其中VREF代表所述參考電壓，且VDDC代表所述供電電壓。
  4. 如申請專利範圍第1項所述的電阻式記憶體裝置的升壓產生器，其中所述第一充電電路包括：第一n通道金屬氧化物半導體電晶體，其具有連接至所述第一節點的汲極、接收所述第一脈衝信號的閘極以及連接至所述第二節點的源極；金屬氧化物半導體電容器，其具有連接至所述第二節點的閘極以及彼此連接的源極及汲極；p通道金屬氧化物半導體電晶體，其具有連接至所述供電電壓的源極、接收所述第一脈衝信號的閘極以及連接至第四節點的汲極，所述第四節點連接至所述金屬氧化物半導體電容器；以及第二n通道金屬氧化物半導體電晶體，其具有連接至所述第四節點的汲極、接收所述第一脈衝信號的閘極以及連接至所述接地電壓的源極。
  5. 如申請專利範圍第4項所述的電阻式記憶體裝置的升壓產生器，其中所述第一充電電路經組態以在所述第一脈衝信號具有第一邏輯位準時在所述第一階段期間藉由提供自所述第一節點至所述接地電壓的電流路徑對所述金屬氧化物半導體電容器中的所述差壓充電，且所述第一充電電路經組態以在所述第一脈衝信號具有與所述第一邏輯位準相反的第二邏輯位準時在所述第二階段期間對對應於2*VREF的電壓充電，其中VREF代表所述參考電壓。
  6. 如申請專利範圍第5項所述的電阻式記憶體裝置的升壓產生器，其中所述開關電路在所述第二階段期間將所述第二節點的電壓提供至所述輸出節點作為所述升壓。
  7. 如申請專利範圍第1項所述的電阻式記憶體裝置的升壓產生器，其中所述第二充電電路包括：第一n通道金屬氧化物半導體電晶體，其具有連接至所述第一節點的汲極、接收所述第二脈衝信號的閘極以及連接至所述第三節點的源極；金屬氧化物半導體電容器，其具有連接至所述第三節點的閘極以及彼此連接的源極及汲極；p通道金屬氧化物半導體電晶體，其具有連接至所述供電電壓的源極、接收所述第二脈衝信號的閘極以及連接至第五節點的汲極，所述第五節點連接至所述金屬氧化物半導體電容器；以及第二n通道金屬氧化物半導體電晶體，其具有連接至所述第五節點的汲極、接收所述第二脈衝信號的閘極以及連接至所述接地電壓的源極。
  8. 如申請專利範圍第7項所述的電阻式記憶體裝置的升壓產生器，其中所述第二充電電路經組態以在所述第二脈衝信號具有第一邏輯位準時在所述第二階段期間藉由提供自所述第一節點至所述接地電壓的電流路徑對所述金屬氧化物半導體電容器中的所述差壓充電，且所述第二充電電路經組態以在所述第二脈衝信號具有與所述第一邏輯位準相反的第二邏輯位準時在所述第一階段期間對對應於2*VREF的電壓充電，其中VREF代表所述參考電壓。
  9. 如申請專利範圍第8項所述的電阻式記憶體裝置的升壓產生器，其中所述開關電路在所述第一階段期間將所述第三節點的電壓提供至所述輸出節點作為所述升壓。
  10. 如申請專利範圍第1項所述的電阻式記憶體裝置的升壓產生器，其中所述開關電路包括：第一p通道金屬氧化物半導體電晶體，其具有連接至所述第二節點的源極、連接至所述輸出節點的汲極以及連接至所述第三節點的閘極；及第二p通道金屬氧化物半導體電晶體，其具有連接至所述第三節點的源極、連接至所述輸出節點的汲極以及連接至所述第二節點的閘極。
  11. 如申請專利範圍第10項所述的電阻式記憶體裝置的升壓產生器，其中所述開關電路在所述第一階段期間經由所述第二p通道金屬氧化物半導體電晶體將所述第三節點的電壓提供至所述輸出節點作為所述升壓，且所述開關電路在所述第二階段期間經由所述第一p通道金屬氧化物半導體電晶體將所述第二節點的電壓提供至所述輸出節點作為所述升壓。
  12. 一種電阻式記憶體裝置的電壓產生器，所述電壓產生器包括：脈衝產生器，經組態以基於時脈信號產生第一脈衝信號及第二脈衝信號，所述第一脈衝信號及所述第二脈衝信號關於彼此具有180度的相位差；參考電壓產生器，經組態以基於調整信號產生具有位準的參考電壓；以及 升壓產生器，經組態以基於所述第一脈衝信號、所述第二脈衝信號、所述參考電壓以及供電電壓產生遵循目標位準的升壓，其中所述升壓產生器包括：差壓產生器，經組態以基於所述參考電壓及所述供電電壓產生差壓至第一節點；第一充電電路，連接在所述第一節點與接地電壓之間，經組態以回應於所述第一脈衝信號在第一階段期間在其中對所述差壓充電；第二充電電路，連接在所述第一節點與所述接地電壓之間，經組態以回應於所述第二脈衝信號在第二階段期間在其中對所述差壓充電；以及開關電路，連接至所述第一充電電路中的第二節點、所述第二充電電路中的第三節點以及輸出節點，且所述開關電路經組態以在所述第一階段及所述第二階段中的每一者期間將所述升壓提供至所述輸出節點。
  13. 如申請專利範圍第12項所述的電阻式記憶體裝置的電壓產生器，其中所述差壓產生器輸出對應於2*VREF-VDDC的電壓，其中VREF代表所述參考電壓且所述VDDC代表所述供電電壓，其中所述目標位準對應於2*VREF，其中所述調整信號包含多個位元，且其中所述參考電壓產生器經組態以根據所述調整信號的位元值產生具有多個電壓位準的所述參考電壓。
  14. 如申請專利範圍第12項所述的電阻式記憶體裝置的電 壓產生器，其中所述第一充電電路經組態以在所述第一脈衝信號具有第一邏輯位準時在所述第一階段期間藉由提供自所述第一節點至所述接地電壓的電流路徑在其中對至第一金屬氧化物半導體電容器的所述差壓充電，且所述第一充電電路經組態以在所述第一脈衝信號具有與所述第一邏輯位準相反的第二邏輯位準時在所述第二階段期間對對應於2*VREF的電壓充電，其中VREF代表所述參考電壓。
  15. 如申請專利範圍第14項所述的電阻式記憶體裝置的電壓產生器，其中所述第二充電電路經組態以在所述第二脈衝信號具有所述第一邏輯位準時在所述第二階段期間藉由提供自所述第一節點至所述接地電壓的電流路徑在其中對所述差壓充電至第二金屬氧化物半導體電容器，且所述第二充電電路經組態以在所述第二脈衝信號具有所述第二邏輯位準時在所述第一階段期間對對應於2*VREF的電壓充電。
  16. 一種記憶體裝置的升壓產生器，所述升壓產生器包括：差壓產生器，經組態以基於參考電壓在第一節點處產生第一電壓；第一電路，包含具有傳導至第二節點的第一末端的第一電容器，所述第一電路經組態以對所述第二節點充電至所述第一電壓及回應於第一脈衝信號對所述第二節點的所述第一電壓進行升壓；第二電路，包含具有連接至第三節點的第一末端的第二電容器，所述第二電路經組態以對所述第三節點充電至所述第一電壓及回應於具有與所述第一脈衝信號相反的相位的第二脈衝信號對 所述第三節點的所述第一電壓進行升壓；以及開關電路，連接至所述第一電路的所述第二節點及所述第二電路的所述第三節點，所述開關電路經組態以將所述升壓提供至輸出節點。
  17. 如申請專利範圍第16項所述的記憶體裝置的升壓產生器，其中所述第一電路經組態以在所述第三節點的電壓經升壓時對所述第二節點充電至所述第一電壓，且其中，所述第二電路經組態以在所述第二節點的電壓經升壓時對所述第三節點充電至所述第一電壓。
  18. 如申請專利範圍第16項所述的記憶體裝置的升壓產生器，其中所述差壓產生器包含用於接收所述參考電壓的第一輸入端子、用於接收供電電壓的第二輸入端子以及連接至所述第一節點的輸出端子。
  19. 如申請專利範圍第16項所述的記憶體裝置的升壓產生器，其中所述第一電路更包含：第一電晶體，具有連接至所述第一節點的汲極、連接至所述第二節點的源極以及接收所述第一脈衝信號的閘極；及第一反相器，具有連接至所述第一脈衝信號的輸入端子及連接至所述第一電容器的第二末端的輸出端子，其中所述第二電路更包含：第二電晶體，具有連接至所述第一節點的汲極、連接至所述第三節點的源極以及接收所述第二脈衝信號的閘極；及第二反相器，具有連接至所述第二脈衝信號的輸入端子及連 接至所述第二電容器的第二末端的輸出端子。
  20. 如申請專利範圍第16項所述的記憶體裝置的升壓產生器，其中所述升壓產生器經組態以基於所述參考電壓產生包含可變電壓位準的所述升壓。
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