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KR102813829B1 - 전압 생성 회로 및 이를 이용하는 비휘발성 메모리 장치 - Google Patents

전압 생성 회로 및 이를 이용하는 비휘발성 메모리 장치 Download PDF

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KR102813829B1
KR102813829B1 KR1020200019836A KR20200019836A KR102813829B1 KR 102813829 B1 KR102813829 B1 KR 102813829B1 KR 1020200019836 A KR1020200019836 A KR 1020200019836A KR 20200019836 A KR20200019836 A KR 20200019836A KR 102813829 B1 KR102813829 B1 KR 102813829B1
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Abstract

전압 생성 회로는 전압 공급 회로 및 전류 바이어싱 회로를 포함할 수 있다. 상기 전압 공급 회로는 제 1 인에이블 신호에 기초하여 제 1 전원 전압을 출력 노드로 제공할 수 있다. 출력 전압은 상기 출력 노드를 통해 생성될 수 있다. 상기 전류 바이어싱 회로는 제 2 인에이블 신호에 기초하여 상기 출력 노드로부터 바이어스 전류가 흐르게 할 수 있다. 상기 제 2 인에이블 신호는 상기 제 1 인에이블 신호보다 늦게 인에이블될 수 있다.

Description

전압 생성 회로 및 이를 이용하는 비휘발성 메모리 장치 {VOLTAGE GENERATING CIRCUIT, NONVOLATILE MEMORY APPARATUS USING THE SMAE}
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 전압 생성 회로, 이를 이용하는 비휘발성 메모리 장치에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템 반도체로 구성된 많은 전자 구성요소들을 포함할 수 있다. 상기 컴퓨터 시스템은 메모리 장치를 포함할 수 있다. DRAM은 빠르고 일정한 속도로 데이터를 저장 및 출력할 수 있고, 랜덤 억세스가 가능하다는 장점이 있기 때문에 일반적인 메모리 장치로 널리 사용되고 있다. 하지만, DRAM은 캐패시터로 구성된 메모리 셀을 구비하기 때문에, 전원공급이 차단되면 저장된 데이터를 잃어버리는 휘발성 특징을 갖는다. 위와 같은 DRAM의 단점을 개선하기 위해 플래쉬 메모리 장치가 개발되었다. 플래쉬 메모리 장치는 플로팅 게이트로 구성된 메모리 셀을 포함하여 전원공급이 차단되더라도 저장된 데이터를 유지할 수 있는 비휘발성 특징을 가질 수 있다. 하지만, DRAM에 비해 데이터의 저장 및 출력 속도가 느리고, 랜덤 억세스가 어렵다는 단점이 있다.
최근에는 빠른 동작 속도 및 비휘발성 특징을 갖는 상변화 메모리 (Phase change RAM), 자기 메모리 (Magnetic RAM), 저항성 메모리 (Resistive RAM) 및 강유전 메모리 (Ferroelectric RAM)과 같은 차세대 메모리 장치들이 개발되고 있다. 상기 차세대 메모리 장치들은 비휘발성 특징을 가지면서도 빠른 속도로 동작할 수 있는 장점을 갖고 있다. 특히, 상기 PRAM은 칼코겐화물로 구성된 메모리 셀을 포함하고, 메모리 셀의 저항 값을 변화시킴으로써 데이터를 저장할 수 있다.
본 발명의 실시예는 타겟 레벨에 빠르게 도달할 수 있는 전압을 생성하는 전압 생성 회로, 이를 이용하는 비휘발성 메모리 장치를 제공할 수 있다.
본 발명의 실시예에 따른 전압 생성 회로는 제 1 인에이블 신호에 기초하여 제 1 전원 전압을 출력 노드로 제공하고, 상기 출력 노드를 통해 출력 전압이 생성되는 전압 공급 회로; 및 상기 제 1 인에이블 신호보다 늦게 인에이블되는 제 2 인에이블 신호에 기초하여 상기 출력 노드로부터 바이어스 전류가 흐르게 하는 전류 바이어싱 회로를 포함할 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는 비트라인 및 워드라인 사이에 연결되는 메모리 셀; 리드 동작에서 상기 비트라인과 연결된 제 1 글로벌 전극으로 제 1 전압을 공급하고, 라이트 동작에서 상기 제 1 글로벌 전극으로 제 2 전압을 공급하는 비트라인 제어 회로; 및 상기 리드 동작에서 상기 워드라인과 연결된 제 2 글로벌 전극으로 제 3 전압을 공급하고, 상기 라이트 동작에서 상기 제 2 글로벌 전극으로 제 4 전압을 공급하는 워드라인 제어 회로를 포함할 수 있다. 상기 비트라인 제어 회로는, 제 1 인에이블 신호 및 제 1 기준 전압에 기초하여 상기 제 1 글로벌 전극으로 상기 제 1 전압을 공급하는 제 1 전압 공급 회로; 상기 제 2 인에이블 신호에 기초하여 상기 제 1 글로벌 전극으로 상기 제 2 전압을 공급하는 제 2 전압 공급 회로; 및 상기 제 3 인에이블 신호에 기초하여 상기 제 1 글로벌 전극으로부터 바이어스 전류가 흐르게 하는 전류 바이어싱 회로를 포함할 수 있다.
본 발명의 실시예에 따른 전압 생성 회로는 제 1 전원 전압이 공급되는 단자와 연결되고, 게이트로 제 1 인에이블 신호를 수신하는 제 1 트랜지스터; 상기 제 1 트랜지스터와 출력 노드 사이에 연결되고, 게이트로 기준 전압을 수신하며, 상기 출력 노드로부터 출력 전압이 출력되는 제 2 트랜지스터; 및 상기 출력 노드와 제 2 전원 전압이 공급되는 단자 사이에 연결되고, 게이트로 상기 제 2 인에이블 신호를 수신하는 제 3 트랜지스터를 포함하고, 상기 제 2 인에이블 신호는 상기 제 1 인에이블 신호보다 늦게 인에이블될 수 있다.
본 발명의 실시예는 전압 생성 회로에서 생성된 전압을 사용하는 회로 또는 장치의 동작 속도를 향상시키고, 동작 성능을 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 전압 생성 회로의 구성을 보여주는 도면이다.
도 2는 본 발명의 실시예에 따른 전압 생성 회로의 동작을 보여주는 도면이다.
도 3은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 구성을 보여주는 도면이다.
도 4는 도 3에 도시된 비휘발성 메모리 장치의 리드 동작을 보여주는 도면이다.
도 5는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 구성을 보여주는 도면이다.
도 6은 본 발명의 실시예에 따른 비휘발성 메모리 장치를 구비하는 전자 장치를 설명하기 위한 블록도이다.
도 7은 본 발명의 실시예에 따른 비휘발성 메모리 장치를 구비하는 데이터 저장 장치를 나타낸 블록도이다.
도 1은 본 발명의 실시예에 따른 전압 생성 회로(100)를 보여주는 도면이다. 도 1을 참조하면, 상기 전압 생성 회로(100)는 제 1 전원 전압(VH) 및 제 2 전원 전압(VL)을 공급받아 출력 전압(VO)을 생성할 수 있다. 상기 제 1 전원 전압(VH)은 상기 제 2 전원 전압(VL)보다 높은 전압 레벨을 가질 수 있다. 상기 전압 생성 회로는 부하(200)와 연결된 출력 노드(ON)로 상기 제 1 전원 전압(VH)을 공급하여 상기 출력 전압(VO)의 전압 레벨을 상승시킬 수 있다. 상기 전압 생성 회로(100)는 상기 출력 전압(VO)의 전압 레벨이 일정 전압 레벨 이상 상승했을 때, 상기 출력 노드(ON)로부터 바이어스 전류가 흐르도록 하여 상기 출력 전압(VO)의 전압 레벨을 타겟 레벨로 빠르게 상승시킬 수 있다.
상기 전압 생성 회로(100)는 전압 공급 회로(110) 및 전류 바이어싱 회로(120)를 포함할 수 있다. 상기 전압 공급 회로(110)는 상기 제 1 전원 전압(VH) 및 제 1 인에이블 신호(EN1)를 수신하고, 상기 제 1 인에이블 신호(EN1)에 기초하여 상기 제 1 전원 전압(VH)을 출력 노드(ON)로 공급할 수 있다. 상기 출력 전압(VO)은 상기 출력 노드(ON)를 통해 출력될 수 있다. 상기 전압 공급 회로(110)는 기준 전압(VREF)을 더 수신할 수 있다. 상기 전압 공급 회로(110)는 상기 기준 전압(VREF)에 기초하여 상기 출력 노드(ON)로 공급되는 전압을 조절할 수 있다. 상기 전압 공급 회로(110)는 상기 기준 전압(VREF)에 기초하여 상기 제 1 전원 전압(VH)의 전압 레벨을 클램핑하고, 클램핑된 전압을 상기 출력 노드(ON)로 제공할 수 있다. 상기 기준 전압(VREF)은 상기 출력 전압(VO)의 타겟 레벨을 조절할 수 있다. 상기 출력 노드(ON)는 상기 부하(200)와 연결될 수 있다. 상기 부하(200)는 상기 출력 전압(VO)을 사용하여 동작할 수 있는 임의의 회로일 수 있다. 상기 부하(200)는 임의의 캐패시턴스를 갖는 캐패시터로 간주될 수 있다. 즉, 상기 부하(200)의 등가 회로는 캐패시터일 수 있다.
상기 전류 바이어싱 회로(120)는 제 2 전원 전압(VL) 및 상기 제 2 인에이블 신호(EN2)를 수신할 수 있다. 상기 전류 바이어싱 회로(120)는 상기 제 2 인에이블 신호(EN2)에 기초하여 상기 출력 노드(ON)로부터 상기 제 2 전원 전압(VL)이 공급되는 단자로 전류가 흐르게 할 수 있다. 상기 전류 바이어싱 회로(120)를 통해 흐르는 전류는 바이어스 전류(ID)일 수 있다. 상기 제 2 인에이블 신호(EN2)는 상기 제 1 인에이블 신호(EN1)보다 늦게 인에이블될 수 있다. 상기 전류 바이어싱 회로(120)는 상기 출력 노드(ON)로부터 상기 제 2 전원 전압(VL)이 공급되는 단자로 상기 바이어스 전류(ID)가 흐르게 하여 상기 전압 공급 회로(110)가 소스 팔로워 (source follower)로 동작할 수 있도록 하고, 상기 전압 공급 회로(110)의 구동력을 증가시킬 수 있다. 상기 전류 바이어싱 회로(120)는 상기 전압 공급 회로(110)의 구동력을 증가시켜 상기 출력 전압(VO)이 타겟 레벨에 보다 빠르게 도달할 수 있도록 한다. 상기 전류 바이어싱 회로(120)는 바이어스 전압(VBIAS)을 더 수신할 수 있다. 상기 바이어스 전압(VBIAS)은 상기 바이어스 전류(ID)의 양을 조절할 수 있다. 일 실시예에서, 상기 제 2 인에이블 신호(EN2)는 상기 출력 전압(VO)이 타겟 레벨에 도달하면 디스에이블될 수 있고, 상기 전압 생성 회로(100)의 전력 소모를 최적화시킬 수 있다.
상기 전압 공급 회로(110)는 제 1 인에이블 회로(111) 및 전압 클램핑 회로(112)를 포함할 수 있다. 상기 제 1 인에이블 회로(111)는 상기 제 1 인에이블 신호(EN1)에 기초하여 상기 제 1 전원 전압(VH)을 제공할 수 있다. 상기 제 1 인에이블 회로(111)는 상기 제 1 인에이블 신호(EN1)가 인에이블되었을 때 상기 제 1 전원 전압(VH)을 상기 클램핑 회로(112)로 제공할 수 있다. 상기 클램핑 회로(112)는 상기 기준 전압(VREF)에 기초하여 상기 제 1 인에이블 회로(111)로부터 제공된 전압을 클램핑하여 상기 출력 전압(VO)을 생성할 수 있다. 상기 클램핑 회로(112)는 상기 제 1 인에이블 회로(111)로부터 제공된 상기 제 1 전원 전압(VH)의 전압 레벨을 클램핑하고, 클램핑된 전압을 상기 출력 노드(ON)로 제공할 수 있다.
상기 전류 바이어싱 회로(120)는 제 2 인에이블 회로(121) 및 전류 생성 회로(122)를 포함할 수 있다. 상기 제 2 인에이블 회로(121)는 상기 제 2 인에이블 신호(EN2)에 기초하여 상기 출력 노드(ON)로부터 상기 제 2 전원 전압(VL)이 공급되는 단자 사이의 전류 경로를 형성할 수 있다. 상기 제 2 인에이블 회로(121)는 상기 제 2 인에이블 신호(EN2)가 인에이블되었을 때, 상기 출력 노드(ON)를 상기 제 2 전원 전압(VL)이 공급되는 단자와 연결하여 상기 출력 노드(ON)로부터 상기 제 2 전원 전압(VL)이 공급되는 단자로 바이어스 전류(ID)가 흐를 수 있도록 한다. 상기 전류 생성 회로(122)는 상기 바이어스 전압(VBIAS)에 기초하여 상기 출력 노드(ON)로부터 상기 제 2 전원 전압(VL)이 공급되는 단자로 흐르는 전류의 양을 조절할 수 있다. 상기 전류 생성 회로(122)는 상기 바이어스 전압(VBIAS)의 전압 레벨에 따라 상기 바이어스 전류(ID)의 양을 조절할 수 있다.
상기 제 1 인에이블 회로(111)는 제 1 트랜지스터(T1)를 포함하고, 상기 클램핑 회로(112)는 제 2 트랜지스터(T2)를 포함할 수 있다. 상기 제 1 트랜지스터(T1)는 P 채널 모스 트랜지스터일 수 있고, 상기 제 2 트랜지스터(T2)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T1)는 상기 제 1 전원 전압(VH)이 공급되는 단자와 상기 제 2 트랜지스터(T2) 사이에 연결되고, 게이트로 상기 제 1 인에이블 신호(EN1)를 수신할 수 있다. 상기 제 2 트랜지스터(T2)는 상기 제 1 트랜지스터(T1)와 상기 출력 노드(ON) 사이에 연결되고, 게이트로 상기 기준 전압(VREF)을 수신할 수 있다. 상기 제 1 트랜지스터(T1)의 소스는 상기 제 1 전원 전압(VH)이 공급되는 단자와 연결되고, 상기 제 1 트랜지스터(T1)의 드레인은 상기 제 2 트랜지스터(T2)의 드레인과 연결되며, 상기 제 1 트랜지스터(T1)의 게이트는 상기 제 1 인에이블 신호(EN1)를 수신할 수 있다. 상기 제 2 트랜지스터(T2)의 소스는 상기 출력 노드(ON)와 연결되고, 상기 제 2 트랜지스터(T2)의 게이트는 상기 기준 전압(VREF)을 수신할 수 있다. 상기 상기 제 1 및 제 2 트랜지스터(T1, T2)는 상기 출력 노드(ON)로 전류(IS)를 공급하여 상기 출력 노드(ON)의 전압 레벨을 상승시킬 수 있다. 상기 제 1 트랜지스터(T1)의 백 게이트는 상기 제 1 전원 전압(VH)을 수신할 수 있다. 상기 제 2 트랜지스터(T2)의 백 게이트는 상기 출력 노드(ON)에 연결될 수 있다. 상기 출력 전압(VO)의 타겟 레벨은 상기 기준 전압(VREF) 및 상기 제 2 트랜지스터(T2)의 문턱 전압에 기초하여 결정될 수 있다. 예를 들어, 상기 출력 전압(VO)의 타겟 레벨은 상기 기준 전압(VREF)에서 상기 제 2 트랜지스터(T2)의 문턱 전압만큼 하강된 전압 레벨에 대응할 수 있다.
상기 제 2 인에이블 회로(121)는 제 3 트랜지스터(T3)를 포함할 수 있고, 상기 전류 생성 회로(122)는 제 4 트랜지스터(T4)를 포함할 수 있다. 상기 제 3 트랜지스터(T3) 및 상기 제 4 트랜지스터(T4)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 3 트랜지스터(T3)는 상기 제 2 전원 전압(VL)이 공급되는 단자와 상기 제 4 트랜지스터(T4) 사이에 연결되고, 게이트로 상기 제 2 인에이블 신호(EN2)를 수신할 수 있다. 상기 제 4 트랜지스터(T4)는 상기 출력 노드(ON)와 상기 제 3 트랜지스터(T3) 사이에 연결되고, 게이트로 상기 바이어스 전압(VBIAS)을 수신할 수 있다. 상기 제 3 트랜지스터(T3)의 드레인은 상기 제 4 트랜지스터(T4)의 소스와 연결되고, 상기 제 3 트랜지스터(T3)의 소스는 상기 제 2 전원 전압(VL)이 공급되는 단자와 연결되며, 상기 제 3 트랜지스터(T3)의 게이트는 상기 제 2 인에이블 신호(EN2)를 수신할 수 있다. 상기 제 4 트랜지스터(T4)의 소스는 상기 출력 노드(ON)와 연결되고, 상기 제 4 트랜지스터(T4)의 게이트는 상기 바이어스 전압(VBIAS)을 수신할 수 있다.
도 2는 본 발명의 실시예에 따른 전압 생성 회로(100)의 동작을 보여주는 도면이다. 도 1 및 도 2를 참조하여, 본 발명의 실시예에 따른 전압 생성 회로(100)의 동작을 설명하면 다음과 같다. 상기 출력 전압(VO)을 생성하기 위해 상기 제 1 인에이블 신호(EN1)가 인에이블되면 상기 전압 생성 회로(100)가 활성화될 수 있다. 상기 제 1 트랜지스터(T1)는 상기 제 1 인에이블 신호(EN1)에 의해 턴온되고, 드레인으로 상기 제 1 전원 전압(VH)이 출력될 수 있다. 상기 제 2 트랜지스터(T2)는 상기 기준 전압(VREF)을 수신하고, 드레인으로 상기 제 1 전원 전압(VH)에서 상기 제 2 트랜지스터(T2)의 문턱 전압만큼 하강된 전압을 상기 출력 노드(ON)로 제공할 수 있다. 상기 제 1 및 제 2 트랜지스터(T1, T2)로부터 상기 출력 노드(ON)로 상기 전류(IS)가 계속 공급되면서, 상기 출력 노드(ON) 및 상기 출력 전압(VO)의 전압 레벨은 계속 상승할 수 있다. 상기 출력 전압(VO)이 일정 전압 레벨 이상 상승되면, 상기 전압 공급 회로(110)의 구동력이 감소되어 상기 전류(IS)의 양이 크게 감소될 수 있다. 상기 출력 노드(ON)의 전압 레벨이 상승하면, 상기 제 2 트랜지스터(T2)의 게이트로 입력되는 상기 기준 전압(VREF)의 전압 레벨과 상기 출력 노드(ON)의 전압 레벨의 차이가 작아지기 때문에, 상기 제 2 트랜지스터(T2)의 전류 구동력이 감소되면서, 상기 전류(IS)의 양이 감소될 수 있다. 따라서, 종래에는 시간이 경과함에 따라 상기 전류(IS)의 양이 "IA"와 같이 계속 감소하게 되고 상기 출력 전압(VO)은 "VA"와 같이 타겟 레벨(VT)에 도달하지 못하거나 타겟 레벨(VT)에 도달하는데 매우 오랜 시간이 필요하다. 본 발명의 실시예에서, 상기 제 2 인에이블 신호(EN2)는 상기 전압 공급 회로(110)의 구동력이 감소되는 시점에 인에이블될 수 있다. 상기 제 2 인에이블 신호(EN2)가 인에이블되면, 상기 제 3 트랜지스터(T3)가 턴온될 수 있다. 상기 제 3 트랜지스터(T3)가 턴온되면서, 상기 출력 노드(ON)로부터 상기 제 2 전원 전압(VL)이 공급되는 단자로 바이어스 전류(ID)가 흐를 수 있다. 상기 바이어스 전류(ID)가 흐르면 상기 전압 공급 회로(110)는 소스 팔로워 (source follower)로 동작할 수 있다. 상기 바이어스 전류(ID)가 흐르게 되면, 상기 제 2 트랜지스터(T2)의 소스의 전압 레벨이 감소되고, 상기 제 2 트랜지스터(T2)의 게이트 전압 (즉, 상기 기준 전압(VREF))과 소스 전압 사이의 차이가 일정하게 유지될 수 있다. 따라서, 상기 제 2 트랜지스터(T2)의 구동력이 유지되면서, 상기 전류(IS)의 양도 일정하게 유지될 수 있다. 이 때, 상기 부하(200)는 캐패시터로 보이므로 상기 바이어스 전류(ID)에 의해 상기 출력 전압(VO)의 전압 레벨 감소는 무시할 수 있다. 상기 전류(IS)의 양이 "IB"와 같이 일정하게 유지되면, 상기 출력 전압(VO)은 "VB"와 같이 타겟 레벨(VT)에 보다 빠르게 도달할 수 있다. 따라서, 상기 전압 생성 회로(100)는 상기 출력 전압(VO)이 상기 타겟 레벨(VT)로 세틀링되는 시간을 감소시킬 수 있다. 점선으로 도시된 것과 같이 상기 제 2 인에이블 신호(EN2)는 상기 출력 전압(VO)이 상기 타겟 레벨로 도달하면 디스에이블될 수 있고, 상기 제 2 인에이블 신호(EN2)가 디스에이블되면 "IA"로 도시된 전류에 따라 출력 노드(ON)가 구동될 수 있다.
도 3은 본 발명의 실시예에 따른 비휘발성 메모리 장치(300)의 구성을 보여주는 도면이다. 도 3을 참조하면, 상기 비휘발성 메모리 장치(300)는 메모리 어레이(310)를 포함할 수 있다. 컬럼 방향으로 복수의 비트라인(BL)이 상기 메모리 어레이(310)에 배치될 수 있고, 로우 방향으로 복수의 워드라인(WL)이 상기 메모리 어레이(310)에 배치될 수 있다. 상기 복수의 비트라인(BL)과 상기 복수의 워드라인(WL)이 교차하는 지점에는 복수의 메모리 셀(MC)이 연결될 수 있다. 복수의 메모리 셀(MC)은 각각 대응하는 비트라인(BL)과 워드라인(WL) 사이에 연결될 수 있다. 상기 메모리 셀(MC)은 저항 변화 소자로 구성될 수 있고, 예를 들어, 상변화 물질을 포함할 수 있다. 상기 비휘발성 메모리 장치(3)는 저항성 메모리 장치 또는 상변화 메모리 장치일 수 있다. 상기 메모리 어레이(310)는 크로스 포인트 어레이 (cross-point array)로 구성될 수 있다.
상기 비휘발성 메모리 장치(300)는 컬럼 선택 회로(320) 및 로우 선택 회로(330)를 포함할 수 있다. 상기 컬럼 선택 회로(320)는 제 1 글로벌 전극(GBL)과 상기 복수의 비트라인(BL) 사이에 연결될 수 있다. 상기 컬럼 선택 회로(320)는 상기 복수의 비트라인(BL) 중 선택된 비트라인을 제 1 글로벌 전극(GBL)과 연결할 수 있다. 상기 컬럼 선택 회로(320)는 컬럼 어드레스 신호(CADD)에 기초하여 생성될 수 있는 컬럼 선택 신호(YS)에 기초하여 상기 복수의 비트라인(BL) 중 특정 비트라인을 선택하고, 선택된 비트라인을 상기 제 1 글로벌 전극(GBL)과 연결할 수 있다. 상기 로우 선택 회로(330)는 제 2 글로벌 전극(GWL)과 상기 복수의 워드라인(WL) 사이에 연결될 수 있다. 상기 로우 선택 회로(330)는 상기 복수의 워드라인(WL) 중 선택된 워드라인을 제 2 글로벌 전극(GWL)과 연결할 수 있다. 상기 로우 선택 회로(330)는 로우 어드레스 신호(RADD)에 기초하여 생성될 수 있는 로우 선택 신호(XS)에 기초하여 상기 복수의 워드라인(WL) 중 특정 워드라인을 선택하고, 선택된 워드라인을 상기 제 2 글로벌 전극(GWL)과 연결할 수 있다.
상기 비휘발성 메모리 장치(300)는 컬럼 디코더(321) 및 로우 디코더(331)를 더 포함할 수 있다. 상기 컬럼 디코더(321)는 상기 컬럼 어드레스 신호(CADD)에 기초하여 상기 컬럼 선택 신호(YS)를 생성할 수 있다. 상기 컬럼 디코더(321)는 상기 컬럼 어드레스 신호(CADD)를 디코딩하여 상기 컬럼 선택 회로(320)가 특정 비트라인을 선택할 수 있도록 상기 컬럼 선택 신호(YS)를 생성할 수 있다. 상기 로우 디코더(331)는 상기 로우 어드레스 신호(RADD)에 기초하여 상기 로우 선택 신호(XS)를 생성할 수 있다. 상기 로우 디코더(331)는 상기 로우 어드레스 신호(RADD)를 디코딩하여 상기 로우 선택 회로(330)가 특정 워드라인을 선택할 수 있도록 상기 로우 선택 신호(XS)를 생성할 수 있다.
상기 비휘발성 메모리 장치(300)는 비트라인 제어 회로(340), 워드라인 제어 회로(350) 및 센스 앰프(360)를 포함할 수 있다. 상기 비트라인 제어 회로(340)는 상기 제 1 글로벌 전극(GBL)과 연결될 수 있다. 상기 비트라인 제어 회로(340)는 상기 비휘발성 메모리 장치(300)의 리드 동작 및 라이트 동작을 위해 상기 제 1 글로벌 전극(GBL)의 전압 레벨을 변화시킬 수 있다. 상기 비트라인 제어 회로(340)는 리드 동작에서 상기 제 1 글로벌 전극(GBL)으로 제 1 전압을 제공하고, 라이트 동작에서 상기 제 1 글로벌 전극(GBL)으로 제 2 전압을 제공할 수 있다. 상기 제 2 전압은 상기 제 1 전압보다 높은 전압 레벨을 가질 수 있다. 상기 비트라인 제어 회로(340)는 제 1 전원 전압(VPP), 리드 신호(RD) 및 라이트 신호(WT)를 수신할 수 있다. 상기 비트라인 제어 회로(340)는 상기 리드 신호(RD)에 기초하여 상기 제 1 전원 전압(VPP)으로부터 상기 제 1 전압을 생성하고, 상기 제 1 전압을 상기 제 1 글로벌 전극(GBL)으로 제공할 수 있다. 상기 비트라인 제어 회로는 상기 라이트 신호에 기초하여 상기 제 1 전원 전압으로부터 상기 제 2 전압을 생성하고, 상기 제 2 전압을 상기 제 1 글로벌 전극으로 제공할 수 있다.
상기 리드 신호(RD)는 상기 비휘발성 메모리 장치(300)가 리드 동작을 수행할 때 인에이블되는 신호일 수 있다. 상기 리드 동작은 상기 비휘발성 메모리 장치(300)가 상기 메모리 어레이(310)에 저장된 데이터를 리드하여 상기 비휘발성 메모리 장치(300)의 외부 장치로 상기 리드된 데이터를 출력하는 동작을 의미할 수 있다. 상기 라이트 신호(WT)는 상기 비휘발성 메모리 장치(300)가 라이트 동작을 수행할 때 인에이블되는 신호일 수 있다. 상기 라이트 동작은 상기 비휘발성 메모리 장치(300)가 외부 장치로부터 수신한 데이터를 상기 메모리 어레이(310)에 저장 또는 프로그램하기 위한 동작을 의미할 수 있다. 상기 라이트 동작은 리셋 라이트 동작 및 셋 라이트 동작을 포함할 수 있다. 상기 라이트 신호(WT)는 리셋 라이트 신호 및 셋 라이트 신호를 포함할 수 있다. 상기 메모리 셀(MC)은 저 저항 상태 및 고 저항 상태로 프로그래밍되어 데이터를 저장할 수 있다. 일 실시예에서, 상기 메모리 셀(MC)은 복수의 저 저항 상태 및 복수의 고 저항 상태를 가질 수 있고, 멀티 비트 데이터를 저장할 수도 있다. 상기 리셋 라이트 신호는 상기 메모리 셀(MC)을 고 저항 상태로 프로그래밍하기 위한 신호일 수 있고, 상기 셋 라이트 신호는 상기 메모리 셀(MC)을 저 저항 상태로 프로그래밍하기 위한 신호일 수 있다.
상기 워드라인 제어 회로(350)는 상기 제 2 글로벌 전극(GWL)과 연결될 수 있다. 상기 워드라인 제어 회로(350)는 상기 비휘발성 메모리 장치(300)의 리드 및 라이트 동작을 위해 상기 제 2 글로벌 전극(GWL)의 전압 레벨을 변화시킬 수 있다. 상기 워드라인 제어 회로(350)는 리드 동작에서 상기 제 2 글로벌 전극(GWL)으로 제 3 전압을 제공하고, 라이트 동작에서 상기 제 2 글로벌 전극(GWL)으로 제 4 전압을 제공할 수 있다. 상기 제 4 전압은 상기 제 3 전압보다 낮은 전압 레벨을 가질 수 있다. 상기 워드라인 제어 회로(350)는 제 3 전원 전압(VBB), 리드 신호(VRD) 및 라이트 신호(WT)를 수신할 수 있다. 상기 워드라인 제어 회로(350)는 상기 리드 신호(RD)에 기초하여 상기 제 3 전원 전압(VBB)으로부터 상기 제 3 전압을 생성하고, 상기 제 3 전압을 상기 제 2 글로벌 전극(GWL)으로 제공할 수 있다. 상기 워드라인 제어 회로(350)는 상기 라이트 신호(WT)에 기초하여 상기 제 3 전원 전압(VBB)으로부터 상기 제 4 전압을 생성하고, 상기 제 4 전압을 상기 제 2 글로벌 전극(GWL)으로 제공할 수 있다.
상기 제 3 전압은 상기 제 1 전압보다 낮은 전압 레벨을 가질 수 있다. 상기 제 1 전압 및 제 3 전압의 차이는 선택된 비트라인 및 선택된 워드라인을 통해 상기 제 1 및 제 2 글로벌 전극(GBL, GWL)과 연결된 메모리 셀에 저장된 데이터를 리드하기 위한 리드 전압에 대응할 수 있다. 상기 제 2 전압 및 제 4 전압의 차이는 선택된 비트라인 및 선택된 워드라인을 통해 상기 제 1 및 제 2 글로벌 전극(GBL, GWL)과 연결된 메모리 셀에 데이터를 라이트하기 위한 라이트 전압 및/또는 프로그램 전압에 대응할 수 있다.
도 4는 도 3에 도시된 비휘발성 메모리 장치(300)의 리드 동작을 보여주는 도면이다. 상기 비휘발성 메모리 장치(300)의 리드 동작이 수행되면 컬럼 선택 신호(YS) 및 로우 선택 신호(XS)에 따라 특정 비트라인 및 특정 워드라인이 선택되고, 제 1 글로벌 전극(GBL) 및 제 2 글로벌 전극(GWL)을 통해 선택된 비트라인과 선택된 워드라인 사이에 연결된 메모리 셀이 액세스될 수 있다. 상기 액세스된 메모리 셀은 저 저항 상태일 수 있고, 셋 데이터를 저장한 것으로 가정한다. 상기 리드 동작이 수행되면 상기 리드 신호(RD)가 인에이블되고, 상기 워드라인 제어 회로(350)는 상기 제 2 글로벌 전극(GWL)으로 상기 제 3 전압을 제공할 수 있다. 상기 제 2 글로벌 전극(GWL)의 전압 레벨은 상기 제 3 전압에 대응하는 전압 레벨로 하강할 수 있다. 이후, 상기 비트라인 제어 회로(340)는 상기 제 1 글로벌 전극(GBL)으로 제 1 전압을 제공할 수 있다. 상기 제 1 글로벌 전극(GBL)의 전압 레벨은 상기 제 1 전압에 대응하는 전압 레벨로 상승할 수 있다. 상기 제 1 글로벌 전극(GBL)의 전압 레벨이 타겟 레벨로 상승하고 상기 제 1 글로벌 전극(GBL)의 전압 레벨과 상기 제 2 글로벌 전극(GWL)의 전압 레벨 차이가 상기 메모리 셀의 문턱 전압에 도달하면, 상기 메모리 셀의 스냅백이 발생할 수 있다. 상기 메모리 셀이 스냅백되면, 메모리 셀이 턴온되어 상기 메모리 셀을 통해 흐르는 전류(Icell)의 양이 급격하게 증가할 수 있다. 따라서, 도 4에 도시된 것과 같이 스파이크 전류(Isipke)가 발생할 수 있다. 상기 스파이크 전류(Ispike)가 발생하면 상기 제 1 글로벌 전극(GBL)의 전압 레벨은 약간 감소되고, 상기 제 2 글로벌 전극(GWL)의 전압 레벨은 약간 상승할 수 있다. 상기 비트라인 제어 회로(340)가 상기 제 1 글로벌 전극(GBL)으로 상기 제 1 전압을 제공하는 시점부터, 상기 제 1 글로벌 전극(GBL)이 타겟 레벨로 상승하는 시점까지의 시간은 세틀링 시간(TS)으로 정의될 수 있다. 상기 세틀링 시간(TS)이 짧아지면, 상기 메모리 셀의 스냅백이 발생하는 시간을 감소시킬 수 있고, 따라서, 상기 비휘발성 메모리 장치(300)의 리드 동작의 시간을 감소시킬 수 있다. 리드 동작뿐만 아니라, 라이트 동작에서도 상기 제 1 글로벌 전극(GBL)의 상기 세틀링 시간을 감소시키는 것은 라이트 동작의 시간을 감소시킬 수 있다. 상기 세틀링 시간(TS)을 감소시키기 위해 상기 비트라인 제어 회로(340)는 도 1에 도시된 전압 생성 회로(100)의 구성을 채용하여 설계될 수 있다.
도 5는 본 발명의 실시예에 따른 비휘발성 메모리 장치(500)의 구성을 보여주는 도면이다. 도 5를 참조하면, 상기 비휘발성 메모리 장치(500)는 메모리 셀(510), 비트라인 제어 회로(540) 및 워드라인 제어 회로(550)를 포함할 수 있다. 상기 메모리 셀(510)의 일 단은 비트라인(BL)과 연결되고, 상기 메모리 셀(510)의 타 단은 워드라인(WL)과 연결될 수 있다. 상기 비트라인(BL)은 컬럼 선택 회로(520)를 통해 제 1 글로벌 전극(GBL)과 연결될 수 있다. 상기 컬럼 선택 회로(520)는 컬럼 선택 신호(YS)에 기초하여 상기 비트라인(BL)을 상기 제 1 글로벌 전극(GBL)과 연결할 수 있다. 상기 워드라인(WL)은 로우 선택 회로(530)를 통해 제 2 글로벌 전극(GWL)과 연결될 수 있다. 상기 로우 선택 회로(530)는 로우 선택 신호(XS)에 기초하여 상기 워드라인(WL)과 상기 제 2 글로벌 전극(GWL)을 연결할 수 있다.
상기 비트라인 제어 회로(540)는 상기 제 1 글로벌 전극(GBL)과 연결될 수 있다. 상기 비트라인 제어 회로(540)는 리드 동작에서 상기 제 1 글로벌 전극(GBL)으로 제 1 전압을 제공할 수 있다. 상기 비트라인 제어 회로(540)는 라이트 동작에서 상기 제 1 글로벌 전극(GBL)으로 제 2 전압을 제공할 수 있다. 상기 비트라인 제어 회로(540)는 리드 신호(RD) 및 라이트 신호(WT)에 기초하여 상기 제 1 전압 및 상기 제 2 전압을 상기 제 1 글로벌 전극(GBL)으로 제공할 수 있다. 상기 제 2 전압은 상기 제 1 전압보다 높은 전압 레벨을 가질 수 있다. 상기 워드라인 제어 회로(550)는 상기 제 2 글로벌 전극(GWL)과 연결될 수 있다. 상기 워드라인 제어 회로(550)는 상기 리드 동작에서 상기 제 2 글로벌 전극(GWL)으로 제 3 전압을 제공할 수 있다. 상기 워드라인 제어 회로(550)는 상기 라이트 동작에서 상기 제 2 글로벌 전극(GWL)으로 제 4 전압을 제공할 수 있다. 상기 워드라인 제어 회로(550)는 상기 리드 신호(RD) 및 상기 라이트 신호(WT)에 기초하여 상기 제 3 전압 및 상기 제 4 전압을 상기 제 2 글로벌 전극(GWL)으로 제공할 수 있다. 상기 제 4 전압은 상기 제 3 전압보다 낮은 전압 레벨을 가질 수 있다. 상기 제 1 전압 및 상기 제 3 전압의 전압 레벨 차이는 상기 리드 동작에서 상기 메모리 셀(510)에 저장된 데이터를 리드하기 위한 리드 전압의 전압 레벨에 대응할 수 있다. 상기 제 2 전압 및 상기 제 4 전압의 전압 레벨 차이는 상기 라이트 동작에서 상기 메모리 셀(510)로 데이터를 라이트하기 위한 라이트 전압의 전압 레벨에 대응할 수 있다.
상기 비트라인 제어 회로(540)는 제 1 전압 공급 회로(541), 제 2 전압 공급 회로(542) 및 전류 바이어싱 회로(543)를 포함할 수 있다. 상기 제 1 전압 공급 회로(541)는 제 1 전원 전압(VPP)을 수신하고, 제 1 인에이블 신호(EN1) 및 제 1 기준 전압(VREF1)에 기초하여 상기 제 1 전압을 생성할 수 있다. 상기 제 1 전압 공급 회로(541)는 상기 제 1 전압을 상기 제 1 글로벌 전극(GBL)으로 제공할 수 있다. 상기 제 1 인에이블 신호(EN1)는 상기 리드 동작에서 도 3에 도시된 리드 신호(RD)에 기초하여 생성될 수 있다. 상기 제 2 전압 공급 회로(542)는 상기 제 1 전원 전압(VPP)을 수신하고, 제 2 인에이블 신호(EN2)에 기초하여 상기 제 2 전압을 생성할 수 있다. 상기 제 2 전압 공급 회로(542)는 상기 제 2 전압을 상기 제 1 글로벌 전극(GWL)으로 제공할 수 있다. 상기 제 2 인에이블 신호(EN2)는 상기 라이트 동작에서 도 3에 도시된 라이트 신호(WT)에 기초하여 생성될 수 있다.
상기 전류 바이어싱 회로(543)는 제 3 인에이블 신호(EN3)에 기초하여 상기 제 1 글로벌 전극(GBL)으로부터 바이어스 전류가 흐르게 할 수 있다. 상기 전류 바이어싱 회로(543)는 제 2 전원 전압(VSS)이 공급되는 단자와 연결되고, 상기 제 3 인에이블 신호(EN3)에 기초하여 상기 제 1 글로벌 전극(GBL)으로부터 상기 제 2 전원 전압(VSS)이 공급되는 단자로 전류가 흐르게 한다. 상기 제 2 전원 전압(VSS)은 상기 제 1 전원 전압(VPP)보다 낮은 전압 레벨을 가질 수 있다. 상기 제 3 인에이블 신호(EN3)는 상기 리드 동작에서 상기 리드 신호(RD)에 기초하여 생성될 수 있다. 상기 리드 동작에서 상기 리드 신호(RD)에 기초하여 상기 제 1 인에이블 신호(EN1)가 인에이블된 후, 상기 제 3 인에이블 신호(EN3)가 인에이블될 수 있다. 상기 전류 바이어싱 회로(543)는 바이어스 전압(VBIAS)을 더 수신할 수 있다. 상기 전류 바이어싱 회로(543)는 상기 바이어스 전압(VBIAS)에 기초하여 상기 제 1 글로벌 전극(GBL)으로부터 상기 제 2 전원 전압(VSS)이 공급되는 단자로 흐르는 전류의 양으로 조절할 수 있다. 상기 리드 동작에서, 상기 전류 바이어싱 회로(543)는 상기 제 3 인에이블 신호(EN3)에 기초하여 상기 제 1 글로벌 전극(GBL)으로부터 상기 제 2 전원 전압(VSS)이 공급되는 단자로 상기 바이어스 전류가 흐르게 하여 상기 제 1 전압 공급 회로(541)가 소스 팔로워로 동작할 수 있도록 한다. 상기 전류 바이어싱 회로(543)는 상기 제 1 전압 공급 회로(541)에 의해 상기 제 1 글로벌 전극(GBL)의 전압 레벨이 상승했을 때, 상기 제 1 전압 공급 회로(541)의 구동력을 증가 및/또는 유지시켜 상기 제 1 글로벌 전극(GBL)이 상기 제 1 전압의 전압 레벨로 빠르게 세틀링될 수 있도록 한다.
상기 제 1 전압 공급 회로(541)는 제 1 인에이블 회로(541-1) 및 제 1 클램핑 회로(541-2)를 포함할 수 있다. 상기 제 1 인에이블 회로(541-1)는 상기 제 1 전원 전압(VPP)이 공급되는 단자와 연결되고, 상기 제 1 인에이블 신호(EN1)를 수신할 수 있다. 상기 제 1 인에이블 회로(541-1)는 상기 제 1 인에이블 신호(EN1)가 인에이블되었을 때 상기 제 1 전원 전압(VPP)을 상기 제 1 클램핑 회로(541-2)로 제공할 수 있다. 상기 제 1 클램핑 회로(541-2)는 상기 제 1 기준 전압(VREF1) 및 상기 제 1 인에이블 회로(541-1)로부터 제공된 상기 제 1 전원 전압(VPP)을 수신할 수 있다. 상기 제 1 클램핑 회로(541-2)는 상기 제 1 기준 전압(VREF1)에 기초하여 상기 제 1 전원 전압(VPP)의 전압 레벨을 클램핑하고, 클램핑된 전압을 상기 제 1 전압으로서 상기 제 1 글로벌 전극(GBL)으로 제공할 수 있다. 상기 제 1 전압의 타겟 레벨은 상기 제 1 기준 전압(VREF1)의 전압 레벨과 상기 제 1 클램핑 회로(541-2)를 구성하는 트랜지스터의 문턱 전압에 기초하여 결정될 수 있다.
상기 제 1 인에이블 회로(541-1)는 제 1 트랜지스터(T11)를 포함하고, 상기 제 1 클램핑 회로(542-2)는 제 2 트랜지스터(T12)를 포함할 수 있다. 상기 제 1 트랜지스터(T11)는 P 채널 모스 트랜지스터일 수 있고, 상기 제 2 트랜지스터(T12)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T11)는 제 1 전원 전압(VPP)이 공급되는 단자와 제 2 트랜지스터(T2) 사이에 연결되고, 상기 제 1 트랜지스터(T1)의 게이트는 상기 제 1 인에이블 신호(EN1)를 수신할 수 있다. 상기 제 2 트랜지스터(T2)는 상기 제 1 트랜지스터(T1)와 상기 제 1 글로벌 전극(GBL) 사이에 연결되고, 상기 제 2 트랜지스터(T2)의 게이트는 상기 제 1 기준 전압(VREF1)을 수신할 수 있다. 상기 제 2 트랜지스터(T2)의 백 게이트는 상기 제 1 글로벌 전극(GBL)과 연결될 수 있다. 상기 제 1 전압의 타겟 레벨은 상기 제 1 기준 전압(VREF)의 전압 레벨에서 상기 제 2 트랜지스터(T2)의 문턱 전압만큼 하강된 전압 레벨에 대응할 수 있다.
상기 제 2 전압 공급 회로(542)는 제 2 인에이블 회로(542-1)를 포함할 수 있다. 상기 제 2 인에이블 회로(542-1)는 상기 제 1 전원 전압(VPP)이 공급되는 단자와 연결되고, 상기 제 2 인에이블 신호(EN2)를 수신할 수 있다. 상기 제 2 인에이블 회로(542-1)는 상기 제 2 인에이블 신호(EN2)가 인에이블되었을 때, 상기 제 1 전원 전압(VPP)을 상기 제 1 글로벌 전극(GBL)으로 제공할 수 잇다. 상기 제 2 인에이블 회로(542-1)는 제 3 트랜지스터(T13)를 포함할 수 있다. 상기 제 3 트랜지스터(T13)는 P 채널 모스 트랜지스터일 수 있다. 상기 제 3 트랜지스터(T13)는 상기 제 1 전원 전압(VPP)이 공급되는 단자와 상기 제 1 글로벌 전극(GBL) 사이에 연결되고, 상기 제 3 트랜지스터(T13)의 게이트는 상기 제 2 인에이블 신호(EN2)를 수신할 수 있다.
상기 전류 바이어싱 회로(543)는 제 3 인에이블 회로(543-1) 및 전류 생성 회로(543-2)를 포함할 수 있다. 상기 제 3 인에이블 회로(543-1)는 상기 제 2 전원 전압(VSS)이 공급되는 단자와 연결되고, 상기 제 3 인에이블 신호(EN3)를 수신할 수 있다. 상기 제 3 인에이블 회로(543-1)는 상기 제 3 인에이블 신호(EN3)가 인에이블되었을 때 상기 제 1 글로벌 전극(GBL)으로부터 상기 제 2 전원 전압(VSS)이 공급되는 단자까지의 전류 경로를 형성할 수 있다. 상기 전류 생성 회로(543-2)는 상기 제 1 글로벌 전극(GBL)과 상기 제 3 인에이블 회로(543-1) 사이에 연결되고, 상기 바이어스 전압(VBIAS)을 수신할 수 있다. 상기 전류 생성 회로(543-2)는 상기 바이어스 전압(VBIAS)에 기초하여 상기 제 1 글로벌 전극(GBL)으로부터 상기 제 2 전원 전압(VSS)이 공급되는 단자로 흐르는 전류의 양을 설정할 수 있다.
상기 제 3 인에이블 회로(543-1)는 제 4 트랜지스터(T14)를 포함할 수 있고, 상기 전류 생성 회로(543-2)는 제 5 트랜지스터(T15)를 포함할 수 있다. 상기 제 4 트랜지스터(T14) 및 상기 제 5 트랜지스터(T15)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 4 트랜지스터(T14)는 상기 제 5 트랜지스터(T15) 및 상기 제 2 전원 전압(VSS)이 공급되는 단자 사이에 연결되고, 상기 제 4 트랜지스터(T14)의 게이트는 상기 제 3 인에이블 신호(EN3)를 수신할 수 있다. 상기 제 5 트랜지스터(T15)는 상기 제 1 글로벌 전극(GBL)과 상기 제 4 트랜지스터(T14) 사이에 연결되고, 상기 제 5 트랜지스터(T15)의 게이트는 상기 바이어스 전압(VBIAS)을 수신할 수 있다.
상기 워드라인 제어 회로(550)는 제 3 전압 공급 회로(551) 및 제 4 전압 공급 회로(552)를 포함할 수 있다. 상기 제 3 전압 공급 회로(551)는 상기 제 3 전원 전압(VBB)을 수신하고, 리드 인에이블 신호(RDEN) 및 상기 제 1 기준 전압(VREF1)에 기초하여 상기 제 3 전압을 생성할 수 있다. 상기 제 3 전원 전압(VBB)은 상기 제 2 전원 전압(VSS)보다 낮은 전압 레벨을 가질 수 있다. 상기 제 3 전압 공급 회로(551)는 상기 제 3 전압을 상기 제 2 글로벌 전극(GWL)으로 제공할 수 있다. 상기 리드 인에이블 신호(RDEN)는 상기 리드 동작에서 상기 리드 신호(RD)에 기초하여 생성될 수 있다. 상기 리드 인에이블 신호(RDEN)는 상기 제 1 인에이블 신호(EN1)보다 먼저 인에이블될 수 있다. 상기 제 4 전압 공급 회로(552)는 상기 제 3 전원 전압(VBB)을 수신하고, 라이트 인에이블 신호(WTEN) 및 제 2 기준 전압(VREF2)에 기초하여 상기 제 4 전압을 생성할 수 있다. 상기 제 2 기준 전압(VREF2)은 상기 제 1 기준 전압(VREF1)보다 높은 전압 레벨을 가질 수 있다. 상기 제 4 전압 공급 회로(552)는 상기 제 4 전압을 상기 제 2 글로벌 전극(GWL)으로 제공할 수 있다. 상기 라이트 인에이블 신호(WTEN)는 상기 라이트 동작에서 상기 라이트 신호(WT)에 기초하여 생성될 수 있다. 상기 라이트 인에이블 신호(WTEN)는 상기 제 2 인에이블 신호(EN2)보다 먼저 인에이블될 수 있다.
상기 제 3 전압 공급 회로(551)는 제 4 인에이블 회로(551-1) 및 제 2 클램핑 회로(551-2)를 포함할 수 있다. 상기 제 4 인에이블 회로(551-1)는 상기 제 2 글로벌 전극(GWL)과 연결되고, 상기 리드 인에이블 신호(RDEN)를 수신할 수 있다. 상기 제 4 인에이블 회로(551-1)는 상기 리드 인에이블 신호(RDEN)가 인에이블되었을 때, 상기 제 2 글로벌 전극(GWL)으로 상기 제 3 전압을 제공할 수 있다. 상기 제 2 클램핑 회로(551-2)는 상기 제 4 인에이블 회로(551-1) 및 상기 제 3 전원 전압(VBB)이 공급되는 단자와 연결되고, 상기 제 1 기준 전압(VREF1)을 수신할 수 있다. 상기 제 2 클램핑 회로(551-2)는 상기 제 1 기준 전압(VREF1)에 기초하여 상기 제 2 글로벌 전극(GWL)을 통해 흐르는 전류의 양을 클램핑할 수 있다. 상기 제 2 클램핑 회로(551-2)는 상기 제 2 글로벌 전극(GWL)으로부터 상기 제 3 전원 전압(VBB)이 공급되는 단자로 흐르는 전류를 클램핑하여 제 3 전압을 생성하고, 상기 제 3 전압을 상기 제 4 인에이블 회로(551-1)로 제공할 수 있다. 상기 제 4 인에이블 회로(551-1)는 제 1 트랜지스터(T21)를 포함할 수 있고, 상기 제 2 클램핑 회로(551-2)는 제 2 트랜지스터(T22)를 포함할 수 있다. 상기 제 1 트랜지스터(T21) 및 상기 제 2 트랜지스터(T22)는 N 채널 모스 트랜지스터를 포함할 수 있다. 상기 제 1 트랜지스터(T21)는 상기 제 2 글로벌 전극(GWL)과 상기 제 2 트랜지스터(T22) 사이에 연결되고, 상기 제 1 트랜지스터(T21)의 게이트는 상기 리드 인에이블 신호(RDEN)를 수신할 수 있다. 상기 제 2 트랜지스터(T22)는 상기 제 1 트랜지스터(T21)와 상기 제 3 전원 전압(VBB)이 공급되는 단자 사이에 연결되고, 상기 제 2 트랜지스터(T22)의 게이트는 상기 제 1 기준 전압(VREF1)을 수신할 수 있다.
상기 제 4 전압 공급 회로(552)는 제 5 인에이블 회로(552-1) 및 제 3 클램핑 회로(552-2)를 포함할 수 있다. 상기 제 5 인에이블 회로(552-1)는 상기 제 2 글로벌 전극(GWL)과 연결되고, 상기 라이트 인에이블 신호(WTEN)를 수신할 수 있다. 상기 제 5 인에이블 회로(552-1)는 상기 라이트 인에이블 신호(WTEN)가 인에이블되었을 때, 상기 제 2 글로벌 전극(GWL)으로 상기 제 4 전압을 제공할 수 있다. 상기 제 3 클램핑 회로(552-2)는 상기 제 5 인에이블 회로(551-1) 및 상기 제 3 전원 전압(VBB)이 공급되는 단자와 연결되고, 상기 제 2 기준 전압(VREF2)을 수신할 수 있다. 상기 제 3 클램핑 회로(552-2)는 상기 제 2 기준 전압(VREF2)에 기초하여 상기 제 2 글로벌 전극(GWL)을 통해 흐르는 전류의 양을 클램핑할 수 있다. 상기 제 3 클램핑 회로(552-2)는 상기 제 2 글로벌 전극(GWL)으로부터 상기 제 3 전원 전압(VBB)이 공급되는 단자로 흐르는 전류를 클램핑하여 제 4 전압을 생성하고, 상기 제 4 전압을 상기 제 5 인에이블 회로(552-1)로 제공할 수 있다. 상기 제 5 인에이블 회로(552-1)는 제 3 트랜지스터(T23)를 포함할 수 있고, 상기 제 3 클램핑 회로(552-2)는 제 4 트랜지스터(T24)를 포함할 수 있다. 상기 제 3 트랜지스터(T23) 및 상기 제 4 트랜지스터(T24)는 N 채널 모스 트랜지스터를 포함할 수 있다. 상기 제 3 트랜지스터(T23)는 상기 제 2 글로벌 전극(GWL)과 상기 제 4 트랜지스터(T24) 사이에 연결되고, 상기 제 3 트랜지스터(T23)의 게이트는 상기 라이트 인에이블 신호(WTEN)를 수신할 수 있다. 상기 제 4 트랜지스터(T24)는 상기 제 3 트랜지스터(T23)와 상기 제 3 전원 전압(VBB)이 공급되는 단자 사이에 연결되고, 상기 제 4 트랜지스터(T24)의 게이트는 상기 제 2 기준 전압(VREF2)을 수신할 수 있다.
도 6은 본 발명의 실시예에 따른 반도체 메모리 장치를 구비하는 전자 장치를 설명하기 위한 블록도이다. 도 6을 참조하면, 상기 전자 장치(4200)는 프로세서(4210), 메모리(4220) 및 입출력 장치(I/O, 4230)를 포함할 수 있다. 상기 프로세서(4210), 메모리(4220) 및 입출력 장치(4230)는 버스(4246)를 통하여 연결될 수 있다.
상기 메모리(4220)는 상기 프로세서(4210)로부터 제어 신호를 받을 수 있다. 상기 메모리(4220)는 프로세서(4210)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 상기 메모리(4220)는 버스(4246)를 통하여 억세스 되는 데이터를 저장하도록 사용될 수 있다. 상기 메모리(4220)는 상술한 본 발명의 실시예에 따른 비휘발성 메모리 장치(300, 500) 중 적어도 하나를 포함할 수 있다. 발명의 구체적인 실현 및 변형을 위하여, 추가적인 회로 및 제어 신호들이 제공될 수 있다.
상기 전자 장치(4200)는 상기 메모리(4220)를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있다. 예를 들어, 상기 전자 장치(4200)는 컴퓨터 시스템, 무선통신 장치 예를 들어, PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), MP3 플레이어, 네비게이션, 솔리드 스테이트 디스크(solid state disk: SSD), 가전제품(household appliance), 또는 정보를 무선환경에서 송수신할 수 있는 모든 소자에 사용될 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 메모리 장치를 구비하는 데이터 저장 장치를 나타낸 블록도이다. 도 7을 참조하면, 솔리드 스테이트 디스크(Solid State Disk; SSD; 4311)와 같은 데이터 저장 장치가 제공될 수 있다. 상기 솔리드 스테이트 디스크(SSD; 4311)는 인터페이스(4313), 제어기(4315), 비휘발성 메모리(4318) 및 버퍼 메모리(4319)를 포함할 수 있다.
상기 솔리드 스테이트 디스크(4311)는 반도체 디바이스를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 디스크(4311)는 하드 디스크 드라이브(HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열 및 소음도 적으며, 소형화/경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 디스크(4311)는 노트북 PC, 넷북, 데스크톱 PC, MP3 플레이어, 또는 휴대용 저장장치에 널리 사용될 수 있다.
상기 제어기(4315)는 상기 인터페이스(4313)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(4315)는 메모리 제어기 및 버퍼 제어기를 포함하는 마이크로프로세서일 수 있다. 상기 비휘발성 메모리(4318)는 상기 제어기(4315)에 인접하게 형성되고 접속 터미널(T)을 경유하여 상기 제어기(4315)에 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 디스크(4311)의 데이터 저장용량은 상기 비휘발성 메모리(4318)에 대응할 수 있다. 상기 버퍼 메모리(4319)는 상기 제어기(4315)에 인접하게 형성되고 전기적으로 접속될 수 있다.
상기 인터페이스(4313)는 호스트(4302)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(4313)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비휘발성 메모리(4318)는 상기 제어기(4315)를 경유하여 상기 인터페이스(4313)에 접속될 수 있다.
상기 비휘발성 메모리(4318)는 상기 인터페이스(4313)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다. 상기 비휘발성 메모리(4318)는 상술한 본 발명의 실시예에 따른 비휘발성 메모리 장치(300, 500) 중 적어도 하나를 포함할 수 있다. 상기 솔리드 스테이트 디스크(4311)에 전원공급이 차단된다 할지라도, 상기 비휘발성 메모리(4318)에 저장된 데이터는 보존되는 특성이 있다.
상기 버퍼 메모리(4319)는 휘발성 메모리 또는 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 디램(DRAM), 및/또는 에스램(SRAM)일 수 있다. 상기 비휘발성 메모리는 상술한 본 발명의 실시예에 따른 비휘발성 메모리 장치(300, 500) 중 적어도 하나를 포함할 수 있다.
상기 인터페이스(4313)의 데이터 처리속도는 상기 비휘발성 모리(4318)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(4319)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(4313)를 통하여 수신된 데이터는 상기 제어기(4315)를 경유하여 상기 버퍼 메모리(4319)에 임시 저장된 후, 상기 비휘발성 메모리(4318)의 데이터 기록 속도에 맞추어 상기 비휘발성 메모리(4318)에 영구 저장될 수 있다.
또한, 상기 비휘발성 메모리(4318)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 독출하여 상기 버퍼 메모리(4319)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(4319)는 상기 솔리드 스테이트 디스크(4311)의 유효 동작속도를 증가시키고 오류 발생률을 감소하는 역할을 할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (18)

  1. 제 1 인에이블 신호에 기초하여 제 1 전원 전압을 출력 노드로 제공하고, 상기 출력 노드를 통해 출력 전압이 생성되는 전압 공급 회로; 및
    상기 제 1 인에이블 신호보다 늦게 인에이블되는 제 2 인에이블 신호에 기초하여 상기 출력 노드로부터 바이어스 전류가 흐르게 하는 전류 바이어싱 회로를 포함하는 전압 생성 회로.
  2. 제 1 항에 있어서,
    상기 전압 공급 회로는, 상기 제 1 인에이블 신호에 기초하여 상기 제 1 전원 전압을 제공하는 제 1 인에이블 회로; 및
    기준 전압에 기초하여 상기 제 1 인에이블 회로로부터 제공된 전압을 클램핑하여 상기 출력 전압을 생성하는 클램핑 회로를 포함하는 전압 생성 회로.
  3. 제 1 항에 있어서,
    상기 전압 공급 회로는, 상기 제 1 전원 전압이 공급되는 단자와 연결되고, 게이트로 상기 제 1 인에이블 신호를 수신하는 제 1 트랜지스터; 및
    상기 제 1 트랜지스터와 상기 출력 노드 사이에 연결되고, 게이트로 기준 전압을 수신하는 제 2 트랜지스터를 포함하는 전압 생성 회로.
  4. 제 3 항에 있어서,
    상기 제 2 트랜지스터의 백 게이트는 상기 출력 노드와 연결되는 전압 생성 회로.
  5. 제 1 항에 있어서,
    상기 전류 바이어싱 회로는, 상기 제 2 인에이블 신호에 기초하여 상기 출력 노드로부터 제 2 전원 전압이 공급되는 단자 사이의 전류 경로를 형성하는 제 2 인에이블 회로; 및
    바이어스 전압에 기초하여 상기 출력 노드로부터 상기 제 2 전원 전압이 공급되는 단자로 흐르는 전류의 양을 조절하는 전류 생성 회로를 포함하는 전압 생성 회로.
  6. 제 1 항에 있어서,
    상기 전류 바이어싱 회로는, 제 2 전원 전압이 공급되는 단자와 연결되고, 게이트로 상기 제 2 인에이블 신호를 수신하는 제 3 트랜지스터;
    상기 출력 노드와 상기 제 3 트랜지스터 사이에 연결되고, 게이트로 바이어스 전압을 수신하는 제 4 트랜지스터를 포함하는 전압 생성 회로.
  7. 비트라인 및 워드라인 사이에 연결되는 메모리 셀;
    리드 동작에서 상기 비트라인과 연결된 제 1 글로벌 전극으로 제 1 전압을 공급하고, 라이트 동작에서 상기 제 1 글로벌 전극으로 제 2 전압을 공급하는 비트라인 제어 회로; 및
    상기 리드 동작에서 상기 워드라인과 연결된 제 2 글로벌 전극으로 제 3 전압을 공급하고, 상기 라이트 동작에서 상기 제 2 글로벌 전극으로 제 4 전압을 공급하는 워드라인 제어 회로를 포함하고,
    상기 비트라인 제어 회로는, 제 1 인에이블 신호 및 제 1 기준 전압에 기초하여 상기 제 1 글로벌 전극으로 상기 제 1 전압을 공급하는 제 1 전압 공급 회로;
    제 2 인에이블 신호에 기초하여 상기 제 1 글로벌 전극으로 상기 제 2 전압을 공급하는 제 2 전압 공급 회로; 및
    제 3 인에이블 신호에 기초하여 상기 제 1 글로벌 전극으로부터 바이어스 전류가 흐르게 하는 전류 바이어싱 회로를 포함하는 비휘발성 메모리 장치.
  8. 제 7 항에 있어서,
    상기 리드 동작에서, 상기 제 1 및 제 3 인에이블 신호가 인에이블되고, 상기 제 3 인에이블 신호는 상기 제 1 인에이블 신호보다 늦게 인에이블되는 비휘발성 메모리 장치.
  9. 제 7 항에 있어서,
    상기 제 1 전압 공급 회로는, 상기 제 1 인에이블 신호에 기초하여 제 1 전원 전압을 제공하는 제 1 인에이블 회로; 및
    상기 제 1 기준 전압에 기초하여 상기 제 1 인에이블 회로로부터 제공된 전압을 클램핑하여 상기 제 1 전압을 생성하는 제 1 클램핑 회로를 포함하는 비휘발성 메모리 장치.
  10. 제 7 항에 있어서,
    상기 제 1 전압 공급 회로는, 제 1 전원 전압이 공급되는 단자와 연결되고, 게이트로 상기 제 1 인에이블 신호를 수신하는 제 1 트랜지스터; 및
    상기 제 1 트랜지스터와 상기 제 1 글로벌 전극 사이에 연결되고, 게이트로 상기 제 1 기준 전압을 수신하는 제 2 트랜지스터를 포함하는 비휘발성 메모리 장치.
  11. 제 7 항에 있어서,
    상기 전류 바이어싱 회로는, 상기 제 3 인에이블 신호에 기초하여 상기 제 1 글로벌 전극으로부터 제 2 전원 전압이 공급되는 단자 사이의 전류 경로를 형성하는 제 2 인에이블 회로; 및
    바이어스 전압에 기초하여 상기 제 1 글로벌 전극으로부터 상기 제 2 전원 전압이 공급되는 단자로 흐르는 전류의 양을 조절하는 전류 생성 회로를 포함하는 비휘발성 메모리 장치.
  12. 제 7 항에 있어서,
    상기 전류 바이어싱 회로는, 제 2 전원 전압이 공급되는 단자와 연결되고, 게이트로 상기 제 3 인에이블 신호를 수신하는 제 3 트랜지스터; 및
    상기 제 1 글로벌 전극과 상기 제 3 트랜지스터 사이에 연결되고, 게이트로 바이어스 전압을 수신하는 제 4 트랜지스터를 포함하는 비휘발성 메모리 장치.
  13. 제 7 항에 있어서,
    상기 워드라인 제어 회로는, 상기 리드 동작에서 상기 제 1 기준 전압에 기초하여 상기 제 2 글로벌 전극으로 제 3 전압을 공급하는 제 3 전압 공급 회로; 및
    상기 라이트 동작에서 제 2 기준 전압에 기초하여 상기 제 2 글로벌 전극으로 제 4 전압을 공급하는 제 4 전압 공급 회로를 포함하는 비휘발성 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제 3 전압 공급 회로는, 상기 제 1 기준 전압에 기초하여 상기 제 2 글로벌 전극을 통해 흐르는 전류를 클램핑하여 상기 제 3 전압을 생성하는 제 2 클램핑 회로; 및
    리드 신호에 기초하여 상기 제 3 전압을 상기 제 2 글로벌 전극으로 제공하는 제 3 인에이블 회로를 포함하는 비휘발성 메모리 장치.
  15. 제 13 항에 있어서,
    상기 제 4 전압 공급 회로는, 상기 제 2 기준 전압에 기초하여 상기 제 2 글로벌 전극을 통해 흐르는 전류를 클램핑하여 상기 제 4 전압을 생성하는 제 3 클램핑 회로; 및
    라이트 신호에 기초하여 상기 제 4 전압을 상기 제 2 글로벌 전극으로 제공하는 제 4 인에이블 회로를 포함하는 비휘발성 메모리 장치.
  16. 제 1 전원 전압이 공급되는 단자와 연결되고, 게이트로 제 1 인에이블 신호를 수신하는 제 1 트랜지스터;
    상기 제 1 트랜지스터와 출력 노드 사이에 연결되고, 게이트로 기준 전압을 수신하며, 상기 출력 노드로부터 출력 전압이 출력되는 제 2 트랜지스터; 및
    상기 출력 노드와 제 2 전원 전압이 공급되는 단자 사이에 연결되고, 게이트로 제 2 인에이블 신호를 수신하는 제 3 트랜지스터를 포함하고,
    상기 제 2 인에이블 신호는 상기 제 1 인에이블 신호보다 늦게 인에이블되는 전압 생성 회로.
  17. 제 16 항에 있어서,
    상기 제 2 트랜지스터의 백 게이트는 상기 출력 노드와 연결되는 전압 생성 회로.
  18. 제 16 항에 있어서,
    상기 출력 노드와 상기 제 3 트랜지스터 사이에 연결되고, 게이트로 바이어스 전압을 수신하는 제 4 트랜지스터를 더 포함하는 전압 생성 회로.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12094517B2 (en) 2022-11-28 2024-09-17 Nanya Technology Corporation Word line pump device of dynamic random access memory chip and clamp circuit thereof
CN120051827A (zh) * 2023-09-27 2025-05-27 长江存储科技有限责任公司 电流偏置电路、存储器以及存储器系统

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3471251B2 (ja) * 1999-04-26 2003-12-02 Ｎｅｃエレクトロニクス株式会社 不揮発性半導体記憶装置
JP4255082B2 (ja) * 2005-06-27 2009-04-15 富士通マイクロエレクトロニクス株式会社 電圧供給回路および半導体メモリ
US7551012B2 (en) * 2007-03-27 2009-06-23 Mosaid Technologies Incorporated Phase shifting in DLL/PLL
KR101051531B1 (ko) * 2007-06-29 2011-07-22 주식회사 하이볼릭 클리핑 기능의 광대역 증폭기
KR20090126587A (ko) * 2008-06-04 2009-12-09 삼성전자주식회사 상 변화 메모리 장치 및 그것의 읽기 방법
US7863878B2 (en) * 2008-08-19 2011-01-04 Oracle America, Inc. Voltage regulator for write/read assist circuit
JP5242814B2 (ja) 2009-02-20 2013-07-24 リンチ，ジョン 電流制御器を有する低消費電力のメモリアーキテクチャ
KR101132018B1 (ko) * 2010-07-09 2012-04-02 주식회사 하이닉스반도체 전압 스위치 회로 및 이를 이용한 불휘발성 메모리 장치
KR20140080942A (ko) * 2012-12-21 2014-07-01 에스케이하이닉스 주식회사 비휘발성 메모리 장치
KR102374228B1 (ko) * 2015-08-27 2022-03-15 삼성전자주식회사 저항성 메모리 장치의 부스트 전압 생성기, 이를 포함하는 전압 생성기 및 이를 포함하는 저항성 메모리 장치
KR20170045445A (ko) * 2015-10-16 2017-04-27 삼성전자주식회사 충전 노드를 충전하는 구동 회로
KR102490305B1 (ko) * 2016-01-19 2023-01-20 에스케이하이닉스 주식회사 전자 장치
KR102571192B1 (ko) * 2016-08-29 2023-08-28 에스케이하이닉스 주식회사 센스 앰프, 이를 포함하는 비휘발성 메모리 장치 및 시스템
KR102657562B1 (ko) * 2016-12-02 2024-04-17 에스케이하이닉스 주식회사 비휘발성 메모리 장치
CN110785210A (zh) 2017-06-20 2020-02-11 蝴蝶网络有限公司 用于超声装置的单端跨阻放大器(tia)
US11005435B2 (en) * 2017-06-20 2021-05-11 Butterfly Network, Inc. Amplifier with built in time gain compensation for ultrasound applications
KR102392661B1 (ko) * 2017-07-18 2022-04-29 삼성전자주식회사 비휘발성 메모리 장치의 전압 생성기, 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법
KR102515463B1 (ko) * 2018-06-18 2023-03-30 에스케이하이닉스 주식회사 비휘발성 메모리 장치와, 이의 리드 및 라이트 방법

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