[go: up one dir, main page]

TWI695385B - 非揮發性記憶體與其操作方法 - Google Patents

非揮發性記憶體與其操作方法 Download PDF

Info

Publication number
TWI695385B
TWI695385B TW108119057A TW108119057A TWI695385B TW I695385 B TWI695385 B TW I695385B TW 108119057 A TW108119057 A TW 108119057A TW 108119057 A TW108119057 A TW 108119057A TW I695385 B TWI695385 B TW I695385B
Authority
TW
Taiwan
Prior art keywords
memory cell
voltage
target
pulse
write
Prior art date
Application number
TW108119057A
Other languages
English (en)
Other versions
TW202046308A (zh
Inventor
吳冠緯
張耀文
鄭致杰
楊怡箴
Original Assignee
旺宏電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 旺宏電子股份有限公司 filed Critical 旺宏電子股份有限公司
Priority to TW108119057A priority Critical patent/TWI695385B/zh
Priority to US16/445,362 priority patent/US11177000B2/en
Priority to CN201910564228.6A priority patent/CN112017722A/zh
Application granted granted Critical
Publication of TWI695385B publication Critical patent/TWI695385B/zh
Publication of TW202046308A publication Critical patent/TW202046308A/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

一種非揮發性記憶體的操作方法包含：產生具有第一時間長度的第一寫入脈衝至記憶胞陣列中的目標記憶胞；讀取並驗證目標記憶胞之導通臨界電壓是否達到目標準位；以及當目標記憶胞之導通臨界電壓未達目標準位，產生具有第二時間長度的第二寫入脈衝至目標記憶胞，其中第二時間長度大於第一時間長度。

Description

非揮發性記憶體與其操作方法
本揭示內容是關於一種非揮發性記憶體與其寫入方法，且特別是有關於一種改善增步階脈衝程式化方式的非揮發性記憶體與其操作方法。
隨著科技發展，越來越多產品需使用記憶體。適用於高密度的資料儲存的三維氮基快閃記憶體(3D Nitride-Based Flash Memory)因而盛行。
傳統上，三維氮基快閃記憶體可利用增步階脈衝程式化(Increment Step Programming Pulse，ISPP)方式來進行寫入。然而，反覆進行程式化操作會增加驗證的時間而降低寫入的效率。
因此，如何兼顧編程的正確性並提高操作效率以改進編程操作方法是本領域重要的課題之一。
本揭示內容的一態樣係關於一種非揮發性記憶體，包含記憶胞陣列、電壓產生器和讀寫控制器。記憶胞陣列 包含複數個記憶胞。複數個記憶胞各自具有可調整的導通臨界電壓。電壓產生器耦接記憶胞陣列，用以產生寫入電壓對記憶胞陣列當中的目標記憶胞進行寫入操作。寫入操作用以設置目標記憶胞之導通臨界電壓。讀寫控制器耦接電壓產生器。讀寫控制器用以：控制電壓產生器產生具有第一時間長度的第一寫入脈衝至目標記憶胞；讀取並驗證目標記憶胞之導通臨界電壓是否達到目標準位；以及當目標記憶胞之導通臨界電壓未達目標準位，控制電壓產生器產生具有第二時間長度的第二寫入脈衝至目標記憶胞，其中第二時間長度大於第一時間長度。
本揭示內容的一態樣係關於一種非揮發性記憶體的操作方法，包含：產生具有第一時間長度的第一寫入脈衝至記憶胞陣列中的目標記憶胞；讀取並驗證目標記憶胞之導通臨界電壓是否達到目標準位；以及當目標記憶胞之導通臨界電壓未達目標準位，產生具有第二時間長度的第二寫入脈衝至目標記憶胞，其中第二時間長度大於第一時間長度。
100‧‧‧非揮發性記憶體
120‧‧‧讀寫控制器
140‧‧‧電壓產生器
160‧‧‧記憶胞陣列
162a~162n‧‧‧記憶串
164‧‧‧記憶胞
SSL‧‧‧記憶串選擇線
GSL‧‧‧接地選擇線
WL1~WLm、WLk-2、WLk-1、WLk、WLk+1、WLk+2‧‧‧字元線
BL1~BLn、BL‧‧‧位元線
101‧‧‧基板
102‧‧‧絕緣層
103‧‧‧通道層
104‧‧‧記憶層
104a‧‧‧穿隧層
104b‧‧‧捕捉層
104c‧‧‧阻障層
105‧‧‧介電層
106‧‧‧導電層
108‧‧‧絕緣層
109‧‧‧導電元件
112‧‧‧堆疊
Cpg‧‧‧目標記憶胞
Cad‧‧‧鄰近記憶胞
Cpp‧‧‧非鄰近記憶胞
X、Y、Z‧‧‧方向
400‧‧‧非揮發性記憶體的操作方法
S420、S421~S423、S440、S460、S461~S463‧‧‧操作
S1、S2、S3‧‧‧訊號波形
P11~P14、P21~P24、P31~P34‧‧‧脈衝
V1、V1+x、V1+2x、V1+3x、V2、V2+y、V2+2y、V2+3y、V3‧‧‧電壓準位
T1、T2、T3、T4‧‧‧時間長度
801、802、803、804‧‧‧曲線
SL1、SL2‧‧‧斜率
DATA1、DATA2‧‧‧資料數據
第1A圖係根據本揭示內容之部分實施例繪示一種非揮發性記憶體的功能方塊圖。
第1B圖係根據第1A圖之實施例繪示一種記憶胞陣列的電路示意圖。
第2A圖係根據本揭示內容之部分實施例繪示一種記憶串的結構示意圖。
第2B圖係根據第2A圖之實施例繪示一種記憶串的剖面示意圖。
第2C圖係根據第2B圖之實施例繪示一種記憶串的放大示意圖。
第3圖係根據第1B圖之實施例繪示一種記憶串的電路示意圖。
第4圖係根據本揭示內容之部分實施例繪示一種非揮發性記憶體的操作方法的流程圖。
第5圖係根據本揭示內容之部分實施例繪示一種電壓脈衝的波形示意圖。
第6圖係根據本揭示內容之其他部分實施例繪示另一種非揮發性記憶體的操作方法的流程圖。
第7圖係根據本揭示內容之其他部分實施例繪示另一種電壓脈衝的波形示意圖。
第8A圖和第8B圖係根據本揭示內容之部分實施例繪示一種非揮發性記憶體的臨界電壓的模擬圖。
第9圖係根據本揭示內容之部分實施例繪示一種非揮發性記憶體的實驗結果圖。
下文係舉實施例配合所附圖式作詳細說明，但所描述的具體實施例僅用以解釋本案，並不用來限定本案，而結構操作之描述非用以限制其執行之順序，任何由元件重新組合之結構，所產生具有均等功效的裝置，皆為本揭示內容所涵蓋 的範圍。
在全篇說明書與申請專利範圍所使用之用詞(terms)，除有特別註明外，通常具有每個用詞使用在此領域中、在此揭示之內容中與特殊內容中的平常意義。
關於本文中所使用之『第一』、『第二』、『第三』...等，並非特別指稱次序或順位的意思，亦非用以限定本揭示，其僅僅是為了區別以相同技術用語描述的元件或操作而已。
請參考第1A圖及第1B圖，第1A圖係根據本揭示內容之部分實施例繪示一種非揮發性記憶體100的功能方塊圖，第1B圖繪示第1A圖的非揮發性記憶體100當中記憶胞陣列160的電路示意圖。如第1A圖所示，非揮發性記憶體100包含讀寫控制器120、電壓產生器140和記憶胞陣列160。如第1B圖所示，記憶胞陣列160包含以陣列方式排列的複數個記憶胞164。於第1B圖的實施例中，記憶胞陣列160包含記憶串選擇線SSL、接地選擇線GSL、字元線WL1~WLm、位元線BL1~BLn和複數個記憶串162a~162n。
記憶串162a~162n各自包含相互串聯於同一位元線上的多個記憶胞164，舉例來說，記憶串162a包含串聯於位元線BL1上的所有記憶胞164，記憶串162b包含串聯於位元線BL2上的所有記憶胞164，依此類推，記憶串162n包含串聯於位元線BLn上的所有記憶胞164。每一個記憶串162n所包含之串聯的記憶胞164個數，可由字元線WL1~WLm的數目而定，也就是與非揮發性記憶體100的總儲存容量有關。例如非揮發 性記憶體100若包含56條字元線，則每一個記憶串162n當中可以包含56個串聯的記憶胞164，但本揭示文件並不以此為限。
如第1A圖所示，結構上，讀寫控制器120耦接電壓產生器140。電壓產生器140耦接記憶胞陣列160。操作上，讀寫控制器120透過電壓產生器140控制記憶胞陣列160進行寫入(program)、讀取(read)、清除(erase)或其他操作。具體而言，讀寫控制器120可控制電壓產生器140產生多種操作電壓以輸出至記憶胞陣列160中相應的記憶串或記憶胞。在部分實施例中，操作電壓包含寫入電壓、通過電壓、變動通過電壓、位元線電壓、記憶串選擇電壓或其他操作電壓，不以此為限。
讀寫控制器120可以控制電壓產生器140產生字元選擇電壓至該些字元線WL1~WLm，例如讀寫控制器120可以選擇其中一條字元線WL3，並將其他的字元線WL1、WL2、WL4~WLm關閉(設為低準位)，此時便可以寫入、讀取、清除或重設字元線WL3上不同位元的記憶胞164。此時，每一個位元線BL1~BLn的訊號可以各自設定，分別對每一個記憶串162a~162n在字元線WL3上的記憶胞164進行操作。此時，讀寫控制器120可以控制電壓產生器140產生不同的位元資料電壓至上述位元線BL1~BLn，分別以操作複數個記憶串162a~162n。
於本揭示文件，記憶胞164各自具有可調整的導通臨界電壓，讀寫控制器120透過在其中一條位元線BL1~BLn上施加寫入電壓來進行寫入操作，藉此調整每個記憶胞164各 自的導通臨界電壓，舉例來說，若要在記憶胞164中儲存邏輯資料「1」可將一寫入電壓將導通臨界電壓調整至高準位，若要在記憶胞164中儲存邏輯資料「0」則可施加另一寫入電壓將導通臨界電壓調整至低準位。接著在讀取操作時，讀出上述記憶胞164各自的導通臨界電壓的準位高/低以分辨記憶胞164其中儲存的邏輯資料。
在部分實施例中，非揮發性記憶體100可為浮閘記憶體(floating gate memory)、電荷儲存式記憶體(charge trapping memory)、二維反及閘快閃記憶體(2D NAND flash memory)、三維反及閘快閃記憶體(3D NAND flash memory)或其他氮基快閃記憶體(Nitride-Based flash memory)，本案不以此為限。
請參考第2A圖。第2A圖係根據本揭示內容之部分實施例繪示一種記憶串162的結構示意圖。如第2A圖所示，記憶串162包含通道層103、記憶層104、導電層106和絕緣層108。在本實施例中，在垂直投影方向(即，Z方向)上，導電層106和絕緣層108相互交錯形成堆疊結構112。在垂直投影平面(即，XY平面)上，通道層103、記憶層104和堆疊112為同心圓。記憶層104設置於通道層103和堆疊112之間。
具體而言，請參考第2B圖。第2B圖係根據第2A圖之實施例繪示一種記憶串162的剖面示意圖。在第2B圖中，與第2A圖相似的元件係以相同的元件符號表示。在本實施例中，記憶串162包含基板101、絕緣層102、通道層103、記憶層104、介電層105、導電層106、絕緣層108和導電元件109。 如第2B圖所示，在Z方向上，導電層106和絕緣層108相互交錯形成堆疊結構112。且在Z方向上，堆疊結構112設置於基板101之上。在部分實施例中，導電層106和絕緣層108之間包含介電層105。
此外，如第2B圖所示，在Z方向上，環形柱狀結構的通道層103設置於基板101之上並穿過堆疊結構112。在平行Z軸的剖面圖中，通道層103的中央設置絕緣層102，通道層103的兩外側設置記憶層104。換言之，記憶層104使通道層103和導電層106隔離。
關於記憶層104請參考第2C圖。第2C圖係根據第2B圖之實施例繪示一種記憶串162的放大示意圖。如第2C圖所示，記憶層104包含穿隧層104a(Tunnel oxide)、捕捉層104b(Charge trapping layer)和阻障層104c(blocking layer)。結構上，穿隧層104a鄰接於通道層103。捕捉層104b鄰接於穿隧層104a。阻障層104c鄰接於捕捉層104b。在本實施例中，堆疊112中的介電層105鄰接於阻障層104c。換言之，在平行Z軸的剖面放大圖中，由環形柱狀的通道層103的軸心往外依序為穿隧層104a、捕捉層104b、阻障層104c和堆疊112(導電層106和絕緣層108)。
在部分實施例中，通道層103可為多晶矽(polysilicon)。記憶層104可由氧化物-氮化物-氧化物(ONO)堆疊成穿隧層104a、捕捉層104b和阻障層104c。在部分實施例中，導電層106可為多晶矽材料、金屬材料或其他導電材料製成。介電層105可以是高介電係數(High-K)層，如 第2B圖所示，此高介電系數層設置環繞導電層106。於一實施例中，介電層105可由氧化鋁(Al2O3)材料層或是其他相似的高介電係數的材料形成。絕緣層108可為氧化物。值得注意的是，上述材料僅為例示性說明，不用以限制本案。本領域具有通常知識者可依據實際需求進行設計。
在部分實施例中，如第2B圖所示，多個導電層106中最靠近基板101之一者作為接地選擇線GSL。多個導電層106中最遠離基板101之一者作為記憶串選擇線SSL。多個導電層106中之其他者依序作為字元線WL1~WLm。此外，導電元件109設置於絕緣層102之上，使得通道層103透過導電元件109電性耦接至位元線BL。複數個記憶胞係由通道層103和堆疊112之間的交點所定義。
請參考第3圖。第3圖係繪示第1B圖的一種記憶串162n的電路示意圖。為了說明上的方便，第3圖取出第1B圖當中的其中一列記憶串162n進行例示性說明，實際應用中，下列操作說明可以適用在第1B圖的非揮發性記憶體100當中任何一列記憶串162a~162n。如第3圖所示，記憶串162n包含相互串聯於位元線BLn上的多個記憶胞。記憶串162n可由上述第2A圖~第2C圖中的結構據以實施，在此不再贅述。值得注意的是，上述第2A圖~第2C圖中的結構僅為例示性說明，本案不以此為限，本領域具通常知識者可依實際需求以其他結構實現。
在非揮發性記憶體100中，可以透過改變記憶胞的導通臨界電壓，來達到儲存資料的效果。以下實施例主要在 說明如何對於記憶串162n當中的一個記憶胞進行寫入操作，也就是寫入設定此記憶胞的導通臨界電壓的過程，在後續實施例中，目前要寫入資料的記憶胞稱為目標記憶胞Cpg，在記憶串162n上除了目前要寫入的目標記憶胞Cpg，還存在其他記憶胞，例如位在目標記憶胞Cpg兩側的鄰近記憶胞Cad和其他非鄰近記憶胞Cpp。
於第3圖的實施例中，假設目前我們要寫入的是第k條字元線WLk上的目標記憶胞Cpg，則鄰近的兩個字元線WLk-1和WLk+1所連接的是兩個鄰近記憶胞Cad，而不在目標記憶胞Cpg旁邊的其他記憶胞則有字元線WL1~WLk-2和字元線WLk+2~WLm上的非鄰近記憶胞Cpp。
操作上，非揮發性記憶體100用以根據非揮發性記憶體的操作方法400對記憶胞陣列160中的目標記憶胞Cpg進行寫入操作。寫入操作用以設置目標記憶胞Cpg之導通臨界電壓。具體而言，非揮發性記憶體100中的讀寫控制器120可重複執行電子脈衝擊發(shot)的編程程序，以將記憶胞編程至目標狀態。
進一步說明，在每一次編程程序中，讀寫控制器120可透過電壓產生器140提供不同電壓準位的脈衝至相應的記憶胞Cpg、Cad和Cpp所連接的字元線WL1~WLm。讀寫控制器120控制電壓產生器140產生通過電壓至目標記憶胞Cpg以外的其他記憶胞(包含鄰近記憶胞Cad及非鄰近記憶胞Cpp)，鄰近記憶胞Cad及非鄰近記憶胞Cpp根據通過電壓而導通，使得位元線BLn上的訊號可以抵達目標記憶胞Cpg。
同時，讀寫控制器120控制電壓產生器140產生較高的寫入電壓至目標記憶胞Cpg的字元線WLk，一般來說，寫入電壓高於通過電壓，請參閱第2C圖，較高的寫入電壓用以產生電場將通道層103的電子吸引至捕捉層104b，使得與字元線WLk對應的記憶胞(第3圖中的Cpg)的導通臨界電壓發生變化，完成寫入操作，實際應用中，寫入電壓可以包含多個寫入脈衝，利用多次寫入脈衝分階段將目標記憶胞Cpg的導通臨界電壓調整至目標電壓準位，如此一來，記憶胞在反覆經過多次的脈衝擊發後，便能達到程式化的目標電壓準位。
詳細操作將配合第4圖和第5圖進行說明。第4圖係根據本揭示內容之部分實施例繪示一種非揮發性記憶體的操作方法400的流程圖。第5圖係根據本揭示內容之部分實施例繪示一種電壓脈衝的波形示意圖。如第4圖所示，非揮發性記憶體的操作方法400包含操作S420、S440和S460。操作S420包含操作S421和S423。操作S460包含操作S461和S463。
在操作S420中，由讀寫控制器120控制電壓產生器140產生具有初始時間長度的初始脈衝至相應的各個記憶胞。具體而言，產生初始寫入脈衝且施加至目標記憶胞Cpg，並將產生通過脈衝且施加至目標記憶胞Cpg以外的其他記憶胞(包含鄰近記憶胞Cad及非鄰近記憶胞Cpp)。接著，在操作S440中，由讀寫控制器120讀取並驗證目標記憶胞Cpg的導通臨界電壓是否達到目標電壓準位(如：代表邏輯1的電壓準位)。當目標記憶胞Cpg的導通臨界電壓未達到目標準位，則進入操作S460，由讀寫控制器120控制電壓產生器140產生具 有新的時間長度和新的電壓準位的脈衝至相應的各個記憶胞。接著，再次進行操作S440，由讀寫控制器120再次讀取並驗證目標記憶胞Cpg的導通臨界電壓是否達到目標電壓準位。如此反覆執行直到當目標記憶胞Cpg的導通臨界電壓已達到目標準位，則完成寫入並結束此編程操作。
換言之，在每一次擊發脈衝之後，量測目標記憶胞Cpg的導通臨界電壓以決定是否完成編程操作。如此一來，藉由反覆步進式地增加脈衝的電壓準位，直到目標記憶胞Cpg中的導通臨界電壓達到目標準位通過校驗，便能在編程操作上達到相當高的準確性。此外，藉由步進式地增加脈衝的時間長度，提高編程操作的效率。
進一步的詳細操作如下說明。在操作S421中，由讀寫控制器120控制電壓產生器140產生具有初始時間長度的初始寫入脈衝至目標記憶胞Cpg，其中初始寫入脈衝具有初始寫入電壓準位。具體而言，目標記憶胞Cpg自字元線WLk所接收到的寫入電壓如第5圖中的訊號波形S1所示。由讀寫控制器120控制電壓產生器140產生具有初始時間長度T1的初始寫入脈衝P11至目標記憶胞Cpg。舉例來說，在部分實施例中，時間長度T1約為5微秒。初始寫入電壓準位V1約為13伏特。
接著，在操作S423中，由讀寫控制器120控制電壓產生器140產生具有初始時間長度的通過脈衝至目標記憶胞Cpg以外的其他記憶胞(包含鄰近記憶胞Cad及非鄰近記憶胞Cpp)，其中通過脈衝具有通過電壓準位。具體而言，其他記憶胞Cad、Cpp自字元線WL1~WLk-1和WLk+1~WLm所接 收到的通過電壓如第5圖中的訊號波形S3所示。由讀寫控制器120透過電壓產生器140產生具有初始時間長度T1的通過脈衝P31至目標記憶胞Cpg以外的其他記憶胞(包含鄰近記憶胞Cad及非鄰近記憶胞Cpp)。舉例來說，在部分實施例中，通過電壓準位V3約為8伏特。
接著，在操作S440中，由讀寫控制器120判斷目標記憶胞Cpg的導通臨界電壓是否達到目標準位。具體而言，當目標記憶胞Cpg的導通臨界電壓已達到目標電壓準位便代表目標記憶胞Cpg已達到邏輯1的目標狀態，則完成寫入可結束編程操作。另一方面，當目標記憶胞Cpg的導通臨界電壓尚未達到目標電壓準位便代表目標記憶胞Cpg尚未達到邏輯1的目標狀態，則需準備產生下一個新的脈衝擊發。
關於新的脈衝的時間長度和電壓準位的詳細說明如下。在操作S461中，由讀寫控制器120控制電壓產生器140產生具有新的時間長度的新的寫入脈衝至目標記憶胞Cpg，其中新的寫入脈衝具有新的寫入電壓準位。此外，新的寫入電壓準位大於初始寫入電壓準位。具體而言，如第5圖所示，由讀寫控制器120控制電壓產生器140產生具有時間長度T2的寫入脈衝P12至目標記憶胞Cpg。舉例來說，在部分實施例中，時間長度T2約為5.8微秒。也就是說，時間長度T2長於時間長度T1，即T2>T1。新的寫入電壓準位V1+x約為14伏特。換言之，每次增加的寫入電壓x可約為1伏特。
接著，在操作S463中，由讀寫控制器120控制電壓產生器140產生具有新的時間長度的通過脈衝至目標記憶胞 Cpg以外的其他記憶胞(包含鄰近記憶胞Cad及非鄰近記憶胞Cpp)，其中通過脈衝具有通過電壓準位。具體而言，如第5圖所示，由讀寫控制器120控制電壓產生器140產生具有時間長度T2的通過脈衝P32至目標記憶胞Cpg以外的其他記憶胞(包含鄰近記憶胞Cad及非鄰近記憶胞Cpp)。舉例來說，在部分實施例中，通過電壓準位V3約為8伏特。
相似的，如第5圖所示，之後將產生另一具有時間長度T3的寫入脈衝P13和具有時間長度T4的寫入脈衝P14。在部分實施例中，如第5圖所示，寫入脈衝P13的時間長度T3長於寫入脈衝P12的時間長度T2，且寫入脈衝P14的時間長度T4長於寫入脈衝P13的時間長度T3。換言之，時間長度T1~T4將逐漸增加(即，T4>T3>T2>T1)。
接著，再次進行操作S440，由讀寫控制器120判斷目標記憶胞Cpg的導通臨界電壓是否達到目標準位。若目標記憶胞Cpg的導通臨界電壓未達到目標準位，則再次進行操作S461和S463。如此重複執行直到當目標記憶胞Cpg的導通臨界電壓已達到目標準位，則完成寫入並結束此編程操作。換言之，由讀寫控制器120控制電壓產生器140產生更長時間長度(即T4>T3>T2>T1)的寫入電壓(如S1)和通過電壓(如S3)作為每一次新的脈衝，以分別施加至目標記憶胞Cpg和目標記憶胞Cpg以外的其他記憶胞(包含鄰近記憶胞Cad及非鄰近記憶胞Cpp)，並以此反覆操作直到目標記憶胞Cpg的導通臨界電壓通過校驗。
在上述實施例當中，在目標記憶胞Cpg的寫入過程中，對於目標記憶胞Cpg以外的其他記憶胞(包含鄰近記憶胞Cad及非鄰近記憶胞Cpp)的字元線WL1~WLk-1和WLk+1~WLm都是施加相同的通過電壓(如S3)，讓位元線BLn上的訊號可以抵達目標記憶胞Cpg，但本揭示文件並不以此為限。
接著請一併參考第6圖和第7圖。第6圖係根據本揭示內容之其他部分實施例繪示另一種非揮發性記憶體的操作方法400的流程圖。第7圖係根據本揭示內容之其他部分實施例繪示另一種電壓脈衝的波形示意圖。需特別說明的是，第6圖及第7圖的實施例中，對於鄰近記憶胞Cad及非鄰近記憶胞Cpp的字元線並非施加一致性的通過電壓，針對目標記憶胞Cpg兩側的鄰近記憶胞Cad，操作方法400提供變動通過電壓以增進目標記憶胞的寫入效率。
於第6圖所示實施例中，與第4圖的實施例中相似的操作係以相同的符號表示，其說明已於先前段落描述者，於此不再贅述。和第4圖所示實施例相比，在本實施例中，非揮發性記憶體的操作方法400更包含操作S422和操作S462。
在操作S422中，由讀寫控制器120控制電壓產生器140產生具有初始時間長度的初始變動通過脈衝至鄰近記憶胞Cad，其中初始變動通過脈衝具有初始變動通過電壓準位。具體而言，鄰近記憶胞Cad自字元線WLk-1和WLk+1所接收到的變動通過電壓如第5圖中的訊號波形S2所示。由讀寫控制器120控制電壓產生器140產生具有初始時間長度T1的初始變 動通過脈衝P21至鄰近記憶胞Cad。舉例來說，在部分實施例中，時間長度T1約為5微秒。初始變動通過電壓準位V2約為8伏特，此時，其他非鄰近記憶胞Cpp的通過電壓準位V3也約為8伏特。
若第一次寫入脈衝完成後，並未通過驗證(也就是說，目標記憶胞Cpg的導通臨界電壓尚未達到目標電壓準位)，操作S461中，由讀寫控制器120控制電壓產生器140產生具有新的時間長度的新的寫入脈衝至目標記憶胞Cpg，而在操作S462中，由讀寫控制器120控制電壓產生器140產生具有新的時間長度的變動通過脈衝至鄰近記憶胞Cad，其中變動通過脈衝具有新的變動通過電壓準位。具體而言，如第5圖所示，由讀寫控制器120控制電壓產生器140產生具有時間長度T2的寫入脈衝P12至目標記憶胞Cpg，並產生具有時間長度T2的變動通過脈衝P22至鄰近記憶胞Cad，同時，電壓產生器140產生具有時間長度T2的通過脈衝P32至非鄰近記憶胞Cpp。新的時間長度T2長於先前的時間長度T1。
舉例來說，在部分實施例中，時間長度T2約為5.8微秒。新的變動通過電壓準位V2+y約為8.5伏特。換言之，每次增加的變動通過電壓y可約為0.5伏特，此時，鄰近記憶胞Cad的變動通過脈衝P22略高於非鄰近記憶胞Cpp的通過脈衝P32。請一併參閱第2C圖，當字元線WLk上的寫入脈衝P12吸引通道層103的電子進入字元線WLk左側的捕捉層104b時，在字元線WLk-1及字元線WLk+1上略為提高的變動通過脈衝P22(相較於通過脈衝P32)也會吸引在通道層103的電子在經 過字元線WLk-1、字元線WLk、字元線WLk+1附近時往捕捉層104b靠近，提高電子進入字元線WLk左側的捕捉層104b的效率。
在其他部分實施例中，操作S462更包含由讀寫控制器120判斷電壓產生器140產生的變動通過脈衝的變動通過電壓準位是否大於等於設定電壓，以決定是否增加新的變動通過脈衝的變動通過電壓準位。在部分實施例中，設定電壓為不會造成編程的電壓上限值。舉例來說，設定電壓約為12伏特。
具體而言，當讀寫控制器120判斷目前產生的變動通過電壓S2的變動通過電壓準位未大於等於設定電壓，則由電壓產生器140產生更高變動通過電壓準位的變動通過脈衝。如第5圖所示，由讀寫控制器120控制電壓產生器140產生新的變動通過電壓V2+2y的變動通過脈衝P23，此時，鄰近記憶胞Cad的變動通過脈衝P23高於非鄰近記憶胞Cpp的通過脈衝P33，於此例中，變動通過脈衝P23與通過脈衝P33分別為9V及8V，在字元線WLk-1及字元線WLk+1上略為提高的變動通過脈衝P23(相較於通過脈衝P33)，提高電子進入字元線WLk左側的捕捉層104b的效率。
另一方面，當讀寫控制器120判斷目前產生的變動通過電壓S2的變動通過電壓準位大於等於設定電壓，則由電壓產生器140產生與上次相同變動通過電壓的變動通過脈衝。換言之，由讀寫控制器120控制電壓產生器140產生與前一個變動通過電壓相同的變動通過脈衝，以維持變動通過電壓V2 小於或等於設定電壓(如：12伏特)，以避免誤寫入未選擇的記憶胞。
進一步舉例來說，如第7圖所示，首先，由讀寫控制器120控制電壓產生器140產生的寫入脈衝P11、P12、P13及P14的電壓準位逐漸提高且時間逐漸延長，直到目標記憶胞Cpg通過校驗。如第7圖，寫入脈衝P11、P12、P13及P14的電壓準位與持續時間符合V1+3x>V1+2x>V1+x>V1且T4>T3>T2>T1。同樣地，變動通過脈衝P21、P22、P23及P24的電壓準位也逐漸提高且時間逐漸延長，提供額外的電場以輔助目標記憶胞Cpg牽引通道層103中電子的能力。如第7圖，變動通過脈衝P21、P22、P23及P24的電壓準位與持續時間符合V2+3y>V2+2y>V2+y>V2且T4>T3>T2>T1。另外，通過脈衝P31、P32、P33及P34的時間逐漸延長，以配合寫入脈衝P11、P12、P13及P14的寫入時間。
以此類推，直到變動通過電壓準位大於或等於設定電壓時，由讀寫控制器120控制電壓產生器140產生具有相同變動通過電壓準位的變動通過脈衝。或者，直到目標記憶胞Cpg的導通臨界電壓到達目標準位，則完成寫入而結束編程。
值得注意的是，上述時間長度或電壓準位數值僅為方便說明之示例，並非用以限制本案，本領域具通常知識者可依操作需求設定上述數值。具體而言，在部分實施例中，每次增加的時間長度及/或增加的電壓準位(如第5圖中的x及/或y)可相同。換言之，時間長度、寫入電壓或變動通過電壓可以等差級數增加。在其他部分實施例中，每次增加的時間長 度及/或增加的電壓準位可不完全相同。換言之，時間長度、寫入電壓或變動通過電壓可以其他級數或其他設定值來增加。
例如，每產生兩次脈衝才調整增長時間長度一次。又例如，每次脈衝都調整增加寫入電壓的電壓準位，而每兩次脈衝才調整增加變動通過電壓的電壓準位。上述時間長度或電壓的增加次數、頻率及比例僅用作示例性說明，不用以限制本案。
此外，在部分實施例中，非揮發性記憶體的操作方法400可略過操作S462。換言之，在操作S461之後直接進行操作S463。亦即，在編程操作時，每一次的脈衝皆以相同電壓準位的通過電壓施加至鄰近記憶胞Cad。
所屬技術領域具有通常知識者可直接瞭解此非揮發性記憶體的操作方法400如何基於上述多個不同實施例中的非揮發性記憶體100及訊號波形S1、S2、S3以執行該等操作及功能，故不在此贅述。
如此一來，在部分實施例中，以步進式地增加目標記憶胞Cpg的施加電壓時，藉由步進式地延長脈衝的時間長度，便能提高電子穿過氧化層104a進入捕捉層104b的程度，使得電荷注入至目標記憶胞Cpg的效果更好，進而加速編程操作時通過校驗的效率。此外，在其他部分實施例中，更一併透過步進式地增加鄰近記憶胞Cad(鄰近於目標記憶胞Cpg)的施加電壓，便能藉由相鄰於目標記憶胞Cpg的鄰近記憶胞Cad的電場提升，亦能使得電荷注入至目標記憶胞Cpg的效果更好，而達到提升進行編程操作的效率。
第8A圖和第8B圖係根據本揭示內容之部分實施例繪示一種非揮發性記憶體100的臨界電壓模擬圖。如第8A圖所示，橫坐標代表施加電壓值，縱座標代表每一次脈衝所調整的臨界電壓差值。隨著施加電壓值上升，每一次脈衝所調整的臨界電壓差值亦增加。換個方式呈現，如第8B圖所示，橫坐標代表施加電壓值，縱座標代表每一次脈衝所調整的臨界電壓差值的相應斜率。由此可看出，隨著施加電壓值上升，目標記憶胞的臨界電壓被以更高的斜率進行調整。
透過本揭示內容之非揮發性記憶體的操作方法400，模擬結果顯示由原本的曲線801、803上升到曲線802、804。其中，傳統作法的曲線801的斜率SL1約為0.75，本揭示文件之實施例的曲線802的斜率SL2約為0.83。如第8A圖所示，曲線802的斜率SL2高於曲線801的斜率SL1。換言之，每一次脈衝所達到的電壓幅度更大。由此可知，透過本揭示內容之非揮發性記憶體的操作方法400能提升進行編程操作的效率。
第9圖係根據本揭示內容之部分實施例繪示一種非揮發性記憶體100的實驗結果圖。如第9圖所示，縱軸代表斜率，而資料數據DATA1代表傳統做法的實驗結果，資料數據DATA2代表本揭示文件之實施例的實驗結果。根據實驗結果顯示，本揭示文件之實施例的資料數據DATA2的斜率高於傳統作法的資料數據DATA1的斜率。此外，在此實驗結果中，資料數據DATA2的斜率高於資料數據DATA1的斜率的平均 值。換言之，由此可證明透過本揭示內容之非揮發性記憶體的操作方法400能提升進行編程操作的效率。
雖然本文將所公開的方法示出和描述為一系列的步驟或事件，但是應當理解，所示出的這些步驟或事件的順序不應解釋為限制意義。例如，部分步驟可以以不同順序發生和/或與除了本文所示和/或所描述之步驟或事件以外的其他步驟或事件同時發生。另外，實施本文所描述的一個或多個態樣或實施例時，並非所有於此示出的步驟皆為必需。此外，本文中的一個或多個步驟亦可能在一個或多個分離的步驟和/或階段中執行。
綜上所述，本案透過應用上述各個實施例中，藉由步進式地延長脈衝的時間長度並增加目標記憶胞Cpg的施加電壓，以改善非揮發性記憶體100的編程能力，進而提升進行編程操作的效率。
雖然本揭示內容已以實施方式揭露如上，然其並非用以限定本揭示內容，所屬技術領域具有通常知識者在不脫離本揭示內容之精神和範圍內，當可作各種更動與潤飾，因此本揭示內容之保護範圍當視後附之申請專利範圍所界定者為準。
400‧‧‧非揮發性記憶體的操作方法
S420、S421、S423、S440、S460、S461、S463‧‧‧操作

Claims (10)

  1. 一種非揮發性記憶體，包含：一記憶胞陣列，包含複數個記憶胞，該複數個記憶胞各自具有可調整的一導通臨界電壓；一電壓產生器，耦接該記憶胞陣列，用以產生一寫入電壓對該記憶胞陣列當中的一目標記憶胞進行一寫入操作，該寫入操作用以設置該目標記憶胞之該導通臨界電壓；以及一讀寫控制器，耦接該電壓產生器，該讀寫控制器用以：控制該電壓產生器產生具有一第一時間長度的一第一寫入脈衝至該目標記憶胞；讀取並驗證該目標記憶胞之該導通臨界電壓是否達到一目標準位；以及當該目標記憶胞之該導通臨界電壓未達該目標準位，控制該電壓產生器產生具有一第二時間長度的一第二寫入脈衝至該目標記憶胞，該第二時間長度大於該第一時間長度。
  2. 如請求項1所述之非揮發性記憶體，其中該讀寫控制器控制該電壓產生器產生的該第一寫入脈衝具有一第一電壓準位，該讀寫控制器控制該電壓產生器產生的該第二寫入脈衝具有一第二電壓準位，且該第二電壓準位大於該第一電壓準位。
  3. 如請求項1所述之非揮發性記憶體，該記憶胞陣列的該複數個記憶胞包含一鄰近記憶胞，該鄰近記憶胞 與該目標記憶胞串聯於同一位元線上且相鄰於該目標記憶胞，其中對該目標記憶胞進行該寫入操作的過程中，該電壓產生器用以產生一變動通過電壓至該鄰近記憶胞，該讀寫控制器用以：控制該電壓產生器產生具有該第一時間長度的一第一變動通過脈衝至該鄰近記憶胞；以及當該目標記憶胞之該導通臨界電壓未達該目標準位，控制該電壓產生器產生具有該第二時間長度的一第二變動通過脈衝至該鄰近記憶胞。
  4. 如請求項3所述之非揮發性記憶體，其中該讀寫控制器控制該電壓產生器產生的該第一變動通過脈衝具有一第三電壓準位，該讀寫控制器控制該電壓產生器產生的該第二變動通過脈衝具有一第四電壓準位，且該第四電壓準位大於該第三電壓準位。
  5. 如請求項1所述之非揮發性記憶體，該記憶胞陣列的該複數個記憶胞更包含一非鄰近記憶胞，該非鄰近記憶胞與該目標記憶胞串聯於同一位元線上，其中對該目標記憶胞進行該寫入操作的過程中，該電壓產生器用以產生一通過電壓至該非鄰近記憶胞，該讀寫控制器用以：控制該電壓產生器產生具有該第一時間長度的一第一通過脈衝至該非鄰近記憶胞；以及當該目標記憶胞之該導通臨界電壓未達該目標準位，控制該電壓產生器產生具有該第二時間長度的一第二通 過脈衝至該非鄰近記憶胞。
  6. 一種非揮發性記憶體的操作方法，包含：產生具有一第一時間長度的一第一寫入脈衝至一記憶胞陣列中的一目標記憶胞；讀取並驗證該目標記憶胞之一導通臨界電壓是否達到一目標準位；以及當該目標記憶胞之該導通臨界電壓未達該目標準位，產生具有一第二時間長度的一第二寫入脈衝至該目標記憶胞，該第二時間長度大於該第一時間長度。
  7. 如請求項6所述之非揮發性記憶體的操作方法，其中該第一寫入脈衝具有一第一電壓準位，該第二寫入脈衝具有一第二電壓準位，且該第二電壓準位大於該第一電壓準位。
  8. 如請求項6所述之非揮發性記憶體的操作方法，更包含：當產生該第一寫入脈衝至該目標記憶胞時，產生具有該第一時間長度的一第一變動通過脈衝至該記憶胞陣列中的一鄰近記憶胞；以及當該目標記憶胞之該導通臨界電壓未達該目標準位，產生具有該第二時間長度的一第二變動通過脈衝至該鄰近記憶胞。
  9. 如請求項8所述之非揮發性記憶體的操作方法，其中該第一變動通過脈衝具有一第三電壓準位，該第二變動通過脈衝具有一第四電壓準位，且該第四電壓準位大於該第三電壓準位。
  10. 如請求項6所述之非揮發性記憶體的操作方法，更包含：當產生該第一寫入脈衝至該目標記憶胞時，產生具有該第一時間長度的一第一通過脈衝至該記憶胞陣列中的一非鄰近記憶胞；以及當該目標記憶胞之該導通臨界電壓未達該目標準位，產生具有該第二時間長度的一第二通過脈衝至該非鄰近記憶胞。
TW108119057A 2019-05-31 2019-05-31 非揮發性記憶體與其操作方法 TWI695385B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW108119057A TWI695385B (zh) 2019-05-31 2019-05-31 非揮發性記憶體與其操作方法
US16/445,362 US11177000B2 (en) 2019-05-31 2019-06-19 Non-volatile memory and operating method thereof
CN201910564228.6A CN112017722A (zh) 2019-05-31 2019-06-26 非易失性存储器与其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW108119057A TWI695385B (zh) 2019-05-31 2019-05-31 非揮發性記憶體與其操作方法

Publications (2)

Publication Number Publication Date
TWI695385B true TWI695385B (zh) 2020-06-01
TW202046308A TW202046308A (zh) 2020-12-16

Family

ID=72176126

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108119057A TWI695385B (zh) 2019-05-31 2019-05-31 非揮發性記憶體與其操作方法

Country Status (3)

Country Link
US (1) US11177000B2 (zh)
CN (1) CN112017722A (zh)
TW (1) TWI695385B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI758031B (zh) * 2020-10-19 2022-03-11 大陸商長江存儲科技有限責任公司 包括具有梅花形狀的通道結構的三維記憶體元件
TWI776231B (zh) * 2020-09-09 2022-09-01 旺宏電子股份有限公司 記憶體裝置的操作方法
US12052865B2 (en) 2020-10-19 2024-07-30 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with channel structures having plum blossom shape and methods for forming the same

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112860194B (zh) * 2021-03-18 2024-01-23 群联电子股份有限公司 存储器控制方法、存储器存储装置及存储器控制电路单元

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6366496B1 (en) * 1999-08-03 2002-04-02 Stmicroelectronics S.R.L. Method for programming multi-level non-volatile memories by controlling the gate voltage
US20040228180A1 (en) * 2003-05-12 2004-11-18 Sharp Kabushiki Kaisha Method of programming semiconductor memory device having memory cells and method of erasing the same
US20060268619A1 (en) * 2005-05-31 2006-11-30 Elite Semiconductor Memory Technology, Inc. Nonvolatile memory using a two-step cell verification process
US20110164457A1 (en) * 2007-02-28 2011-07-07 Kwang-Soo Seol Method of operating nonvolatile memory device
US20130314987A1 (en) * 2011-05-23 2013-11-28 Sandisk Technologies Inc. Ramping Pass Voltage To Enhance Channel Boost In Memory Device
US20160314844A1 (en) * 2015-04-22 2016-10-27 Sandisk Technologies Inc. Natural threshold voltage compaction with dual pulse program for non-volatile memory
US20190096482A1 (en) * 2015-09-14 2019-03-28 Intel Corporation Cross point memory control

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0830684B1 (en) * 1995-06-07 2004-08-25 Macronix International Co., Ltd. Automatic programming algorithm for page mode flash memory with variable programming pulse height and pulse width
KR101358752B1 (ko) * 2007-08-06 2014-02-06 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템 및그것의 프로그램 방법
KR20090100077A (ko) * 2008-03-19 2009-09-23 주식회사 하이닉스반도체 플래시 메모리 소자의 동작 전압 제공 방법
KR101076879B1 (ko) * 2008-04-11 2011-10-25 주식회사 하이닉스반도체 셀프 부스팅을 이용한 플래시 메모리소자의 프로그램 방법
KR101468097B1 (ko) * 2008-09-18 2014-12-04 삼성전자주식회사 메모리 장치 및 그것의 프로그램 방법
US8238161B2 (en) * 2008-11-17 2012-08-07 Samsung Electronics Co., Ltd. Nonvolatile memory device
KR101532584B1 (ko) * 2009-01-30 2015-06-30 삼성전자주식회사 비휘발성 메모리 장치, 및 그의 프로그램 방법
JP2014053060A (ja) * 2012-09-07 2014-03-20 Toshiba Corp 半導体記憶装置及びその制御方法
US9252151B2 (en) * 2013-07-08 2016-02-02 Sandisk Technologies Inc. Three dimensional NAND device with birds beak containing floating gates and method of making thereof
KR20150094129A (ko) * 2014-02-10 2015-08-19 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR20170079832A (ko) * 2015-12-31 2017-07-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6366496B1 (en) * 1999-08-03 2002-04-02 Stmicroelectronics S.R.L. Method for programming multi-level non-volatile memories by controlling the gate voltage
US20040228180A1 (en) * 2003-05-12 2004-11-18 Sharp Kabushiki Kaisha Method of programming semiconductor memory device having memory cells and method of erasing the same
US20060268619A1 (en) * 2005-05-31 2006-11-30 Elite Semiconductor Memory Technology, Inc. Nonvolatile memory using a two-step cell verification process
US20110164457A1 (en) * 2007-02-28 2011-07-07 Kwang-Soo Seol Method of operating nonvolatile memory device
US20130314987A1 (en) * 2011-05-23 2013-11-28 Sandisk Technologies Inc. Ramping Pass Voltage To Enhance Channel Boost In Memory Device
US20160314844A1 (en) * 2015-04-22 2016-10-27 Sandisk Technologies Inc. Natural threshold voltage compaction with dual pulse program for non-volatile memory
US20190096482A1 (en) * 2015-09-14 2019-03-28 Intel Corporation Cross point memory control

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI776231B (zh) * 2020-09-09 2022-09-01 旺宏電子股份有限公司 記憶體裝置的操作方法
TWI758031B (zh) * 2020-10-19 2022-03-11 大陸商長江存儲科技有限責任公司 包括具有梅花形狀的通道結構的三維記憶體元件
US12052865B2 (en) 2020-10-19 2024-07-30 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with channel structures having plum blossom shape and methods for forming the same
US12532468B2 (en) 2020-10-19 2026-01-20 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with channel structures having plum blossom shape

Also Published As

Publication number Publication date
US11177000B2 (en) 2021-11-16
US20200381053A1 (en) 2020-12-03
TW202046308A (zh) 2020-12-16
CN112017722A (zh) 2020-12-01

Similar Documents

Publication Publication Date Title
CN110390971B (zh) 非易失性存储器装置及其中的编程方法
TWI695385B (zh) 非揮發性記憶體與其操作方法
CN105453183B (zh) 针对3d非易失性存储器的动态擦除电压步长选择
US10121542B2 (en) Nonvolatile memory device, storage device including nonvolatile memory device and reading method of nonvolatile memory device
CN105027217B (zh) 使用栅极感应漏极泄漏在对3d存储器编程期间进行预充电
US10720218B2 (en) Nonvolatile memory device and an erase method thereof
CN104471649B (zh) 堆叠式非易失性存储设备中的选择栅极晶体管的阈值电压调节
US9916900B2 (en) Memory device, memory system, method of operating memory device, and method of operating memory system
US9842657B1 (en) Multi-state program using controlled weak boosting for non-volatile memory
US9875805B2 (en) Double lockout in non-volatile memory
CN109545260B (zh) 非易失性存储器装置和对非易失性存储器装置编程的方法
TWI728674B (zh) 操作記憶體裝置的方法及記憶體裝置
KR101274205B1 (ko) 비휘발성 메모리 소자의 동작 방법
JP2016062624A (ja) 半導体記憶装置
WO2016081172A1 (en) Three dimensional non-volatile memory with separate source lines
CN106796817B (zh) 对漏极侧字线进行编程以减少编程干扰和电荷损失
TWI743636B (zh) 記憶體裝置及記憶體裝置的擦除方法
CN111725211A (zh) 半导体存储装置
US11468950B1 (en) Memory programming with selectively skipped bitscans and fewer verify pulses for performance improvement
KR20230075916A (ko) 비휘발성 메모리 장치 및 그 프로그램 방법
JP6889324B1 (ja) ３ｄ ｎａｎｄ型フラッシュメモリのプログラミング方法
CN109903799B (zh) 一种可变编程级数的三维闪存阵列单元操作方法
US11410739B1 (en) Programming techniques with fewer verify pulses to improve performance
TWI891354B (zh) 3d記憶體裝置之預充電方法與程式化方法
TWI766559B (zh) 記憶體裝置的操作方法