TWI689921B

TWI689921B - 用於預充電記憶體單元之方法、電子記憶體設備及記憶體裝置

Info

Publication number: TWI689921B
Application number: TW107146587A
Authority: TW
Inventors: 費迪南朵畢德斯奇; 文森佐溫伯特迪
Original assignee: 美商美光科技公司
Priority date: 2017-12-28
Filing date: 2018-12-22
Publication date: 2020-04-01
Also published as: TW201939495A; US20200005839A1; WO2019133239A1; US11238907B2; US20220223187A1; EP3732683A1; JP2021509519A; KR20220119183A; KR20200087264A; CN111512376B; EP3732683A4; KR102436911B1; US20190206455A1; CN111512376A; US10403336B2; US11887689B2

Abstract

本發明描述用於預充電一記憶體單元之技術之方法及裝置。在一記憶體單元與其數位線耦合時預充電該記憶體單元可減少一存取操作之一總持續時間，藉此減少與存取一記憶體裝置相關聯之一延時。在一讀取操作期間，該記憶體裝置可選擇一字線以將該記憶體單元與一選定數位線耦合。此外，該記憶體裝置可選擇性地將該選定數位線與待預充電至一給定電壓之一參考數位線耦合。在完成預充電時該選定數位線與該參考數位線之間之一電壓差可表示指示該記憶體單元之一邏輯狀態之一信號。

Description

用於預充電記憶體單元之方法、電子記憶體設備及記憶體裝置

技術領域係關於用於預充電一記憶體單元之技術。

下文大體上係關於操作一記憶體陣列且更具體言之係關於用於預充電一記憶體單元之技術。

記憶體裝置廣泛用於將資訊儲存於各種電子裝置(諸如電腦、無線通信裝置、相機、數位顯示器及類似者)中。藉由程式化一記憶體裝置之不同狀態而儲存資訊。例如，二進制裝置具有兩個狀態，該兩個狀態通常由一邏輯「1」或一邏輯「0」表示。在其他系統中，可儲存兩個以上狀態。為了存取經儲存資訊，電子裝置之一組件可讀取或感測記憶體裝置中之經儲存狀態。為了儲存資訊，電子裝置之一組件可在記憶體裝置中寫入或程式化狀態。

存在多個類型之記憶體裝置，包含磁性硬碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態RAM(DRAM)、同步動態RAM(SDRAM)、鐵電RAM(FeRAM)、磁性RAM(MRAM)、電阻性RAM(RRAM)、快閃記憶體、相變記憶體(PCM)等。記憶體裝置可係揮發性或非揮發性的。非揮發性記憶體(例如，FeRAM)即使在不存在一外部電源之情況下仍可維持其等經儲存邏輯狀態達延長時間段。揮發性記憶體裝置 (例如，DRAM)可隨時間丟失其等經儲存狀態，除非其等藉由一外部電源週期性地再新。FeRAM可使用類似於揮發性記憶體之裝置架構但可歸因於使用一鐵電電容器作為一儲存裝置而具有非揮發性性質。因此，相較於其他非揮發性及揮發性記憶體裝置，FeRAM裝置可具有改良之效能。

改良記憶體裝置通常可包含增加記憶體單元密度、增加讀取/寫入速度、增加可靠性、增加資料保持、降低電力消耗或降低製造成本及其他度量。

100:記憶體陣列

100-a:記憶體陣列

105:記憶體單元/鐵電記憶體單元

105-a:記憶體單元

105-b:記憶體單元

110:字線

110-a:字線

110-b:字線

115:數位線

115-a:數位線

115-b:數位線

120:列解碼器

125:感測組件

125-a:感測組件

125-b:感測組件

130:行解碼器

135:輸入/輸出

140:記憶體控制器

140-a:記憶體控制器

145:記憶體單元

200:電路

205:電容器

210:板極線

210-a:板極線

215:單元底部

220:選擇器裝置

225:參考線

230:單元板極

300-a:磁滯曲線

300-b:磁滯曲線

305:電荷狀態

305-a:電荷狀態

305-b:電荷狀態/經儲存電荷狀態

305-c:電荷狀態/最終電荷狀態

310:電荷狀態

310-a:電荷狀態

310-b:電荷狀態/經儲存電荷狀態

310-c:電荷狀態/最終電荷狀態

315:凈正電壓

320:路徑

325:凈負電荷

330:路徑

335:電壓

340:路徑

345:路徑

350:電壓

355:電壓

400:記憶體裝置

405-a至405-k:記憶體陣列

410-a至410-m:字線

415-a至415-n:數位線

415-x:數位線

415-y:數位線

500:電路

505:目標數位線(TDL)

510:記憶體單元

515:參考數位線(RDL)

520:預充電電路

530:感測組件

535:選擇器裝置

540:電容器

545:字線(WL)

550:電晶體T4

555:電容器(AMPCAP)

560:偏移電路

565:感測放大器(SA)模組

600:時序圖

610:電壓V_WL

615:電壓V_RDL

620:電壓V_TDL

625:電壓V_AMPCAP

630:初始階段

635:第一階段

640:第二階段

645:第三階段

650:第四階段

651:電壓值

655:第五階段

660:第六階段

665:第七階段

700:方塊圖

750:偏壓組件

755:時序組件

760:參考組件

765:鎖存器

800:方塊圖

815:記憶體控制器

820:偏壓組件

825:時序組件

830:預充電組件

835:感測組件

840:參考組件

900:方法

905:操作

910:操作

1000:方法

1005:操作

1010:操作

1015:操作

T0至T8:電晶體

圖1繪示根據本發明之實施例之支援用於預充電一記憶體單元之技術之一記憶體陣列之一實例。

圖2繪示根據本發明之實施例之支援用於預充電一記憶體單元之技術之一電路之一實例。

圖3繪示根據本發明之實施例之支援用於預充電一記憶體單元之技術之磁滯曲線之一實例。

圖4繪示根據本發明之實施例之支援用於預充電一記憶體單元之技術之一記憶體裝置之一實例。

圖5繪示根據本發明之實施例之支援用於預充電一記憶體單元之技術之一電路之一實例。

圖6繪示根據本發明之實施例之支援用於預充電一記憶體單元之技術之一時序圖之一實例。

圖7至圖8展示根據本發明之實施例之支援用於預充電一記憶體單元之技術之一裝置之方塊圖。

圖9至圖10繪示根據本發明之實施例之用於預充電一記憶體單元之技術之方法。

本專利申請案主張2017年12月28日申請之Bedeschi等人之標題為「Techniques for Precharging a Memory Cell」之美國專利申請案第15/857,091號之優先權，該案讓與其受讓人且以全文引用的方式明確併入本文中。

在一些記憶體裝置中，在一存取操作(例如，一讀取操作或一寫入操作)期間，在將一選定記憶體單元與一數位線耦合之前需要預充電數位線。此一預充電可增加執行存取操作所需之一總持續時間且因此可增加接收一記憶體命令與執行該記憶體命令之間之一延時。

本文中描述用於在一記憶體單元與一數位線耦合時預充電一記憶體單元之技術。在一記憶體單元與其數位線耦合時預充電該單元可減少存取操作之總持續時間，藉此減少記憶體裝置之延時及由存取操作消耗之一電力。當預充電與記憶體單元耦合之一數位線時，一預充電電路可需要考量記憶體單元之額外電負載。例如，經組態以將一數位線預充電至一第一電壓(例如，1伏特)之一電壓源可將與記憶體單元耦合之數位線預充電至小於第一電壓之一第二電壓(例如，0.8伏特)。為了在預充電期間考量記憶體單元，記憶體裝置可在預充電之各個部分期間將數位線與一參考數位線及一預充電電容器選擇性地耦合。使用參考數位線及預充電電容器，記憶體裝置可經組態以在數位線與記憶體單元耦合時預充電數位線至其所要位準。

在一些情況中，一記憶體單元之操作特性可隨著時間變動，藉此影響儲存於記憶體單元上之電壓位準。因此，一固定參考方案可不適合於使一穩健讀取操作能夠適用於全新記憶體單元及老化記憶體單元兩者。一舊型自參考方案可提供一充分參考，該充分參考緩解隨著記憶體單元老化或其操作特性更改與固定參考方案相關聯之問題。然而，在一些情況中，舊型自參考方案需要在一記憶體單元及一數位線放電之後撤銷啟動與記憶體單元相關聯之一字線。一字線在一讀取操作與一自參考操作之間之此轉變(例如，撤銷啟動及啟動)可引起自參考讀取操作之一暫態延遲。在一些情況中，暫態延遲可導致存取操作之總持續時間(例如，在打開與一字線相關聯之一列記憶體單元與存取與該等記憶體單元相關聯之數位線之間之最小數目個時脈循環)更長。

本文中提供用於預充電一記憶體單元之技術以啟用一自參考方案而無需轉變與一記憶體單元相關聯之一字線。記憶體裝置可使用一預充電電路將一參考數位線預充電至一給定電壓值，該預充電電路亦預充電耦合至一記憶體單元(例如，啟動與該記憶體單元相關聯之一字線)之一選定數位線。隨後，可將一經預充電電容器連接至耦合至記憶體單元之選定數位線以提供額外量之電荷以完成將選定數位線預充電至給定電壓值。該額外量之電荷可歸因於記憶體單元所需之電荷量且取決於記憶體單元之一邏輯狀態(例如，一邏輯狀態1或一邏輯狀態0)。當在一感測組件之一第一節點處產生並擷取來自記憶體單元之一信號(例如，由電容器提供之電荷之額外量)時，與記憶體單元相關聯之字線保持啟動而無需轉變，因此消除與對字線放電及充電相關聯之暫態延遲。

在已擷取來自記憶體單元之信號之後，在一些實施例中，可接著進行一自參考操作。自參考操作可包含重設選定記憶體單元、與選定記憶體單元相關聯之選定數位線及參考數位線。隨後，可針對自參考操作使用預充電電路藉由重複上文描述之類似步驟而再次預充電參考數位線及耦合至記憶體單元之選定數位線。由於記憶體單元已經重設(例如，使記憶體單元具有一邏輯狀態1)，故在自參考操作期間來自記憶體單元之信號可需要一偏移以用作一參考信號(例如，以辨別在感測組件之第一節點處擷取之信號是否對應於一邏輯狀態1或0)。為了提供偏移，可將電容器預充電至不同於讀取操作期間之值之一值以在連接至記憶體單元時產生參考信號。接著可在感測組件之一第二節點處擷取參考信號。感測組件可藉由比較在第一節點處擷取之信號與在第二節點處擷取之參考信號而鎖存記憶體單元之邏輯狀態。當在感測組件之第二節點處產生並擷取來自記憶體單元之參考信號時，與記憶體單元相關聯之字線可保持啟動而無需轉變，因此消除與對字線放電及充電相關聯之暫態延遲。

用於預充電一記憶體單元之技術可提供優點以改良記憶體裝置。預充電技術利用一讀取操作之選定記憶體單元以產生用於讀取操作之一參考信號，因此緩解與用於讀取之記憶體單元與提供參考信號之一參考記憶體單元之間之可變電特性(例如，統計程序變動或用於讀取之一記憶體單元與一參考記憶體單元之間之不同老化)相關聯之問題。此外，預充電技術可在自記憶體單元產生用於讀取之一信號及一參考信號時使用兩個相同數位線(例如，一參考數位線及耦合至用於讀取之一記憶體單元之一數位線)，因此減少與各種電路組件(例如，與參考數位線相關聯之一預充電電路、與耦合至記憶體單元之數位線相關聯之另一預充電電路、經組態以耦合兩個數位線之一電晶體)相關聯之各種變動源。

下文在圖1至圖3之背景內容中進一步描述上文介紹之本發明之特徵。接著針對圖4至圖6描述特定實例。藉由與用於預充電一記憶體單元之技術相關之設備圖、系統圖及流程圖進一步繪示且參考該等設備圖、系統圖及流程圖描述本發明之此等及其他特徵。

圖1繪示根據本發明之實施例之支援用於預充電一記憶體單元之技術之一記憶體陣列100之一實例。圖1係記憶體陣列100之各種組件及特徵之一闡釋性示意性表示。因而，應瞭解，展示記憶體陣列100之組件及特徵以繪示功能相互關係，而非其等在記憶體陣列100內之實際實體位置。記憶體陣列100亦可被稱為一電子記憶體設備或裝置。記憶體陣列100包含可程式化以儲存不同狀態之記憶體單元105。在一些情況中，各記憶體單元105可係一鐵電記憶體單元，該鐵電記憶體單元可包含使用一鐵電材料作為絕緣材料之一電容器。在一些情況中，電容器可被稱為一鐵電容器。各記憶體單元105可程式化以儲存表示為一邏輯0及一邏輯1之兩個狀態。各記憶體單元105可堆疊於彼此之頂部上，從而導致記憶體單元145之兩個層疊。因此，圖1中之實例可係描繪記憶體陣列之兩個層疊之一實例。

在一些情況中，記憶體單元105經組態以儲存兩個以上邏輯狀態。一記憶體單元105可儲存表示一電容器中之可程式化狀態之一電荷；例如，一帶電電容器及一不帶電電容器可分別表示兩個邏輯狀態。DRAM架構可普遍使用此一設計，且所採用之電容器可包含具有順電或線性極化性質之一介電材料作為絕緣體。相比之下，一鐵電記憶體單元可包含使用一鐵電材料作為絕緣材料之一電容器。一鐵電電容器之電荷之不同位準可表示不同邏輯狀態。鐵電材料具有非線性極化性質；下文論述一鐵電記憶體單元105之一些細節及優點。

可藉由啟動或選擇字線110及數位線115而對記憶體單元105執行諸如讀取及寫入之操作(其等可被稱為存取操作)。字線110亦可被稱為列線、感測線及存取線。數位線115亦可被稱為位元線、行線、存取線。在不失理解或操作之情況下，對字線及數位線或其他類似物之引用係可互換的。字線110及數位線115可彼此垂直(或幾乎垂直)以產生一陣列。取決於記憶體單元之類型(例如，FeRAM、RRAM)，可存在其他存取線(未展示)，諸如(例如)板極線。應瞭解，可基於在記憶體裝置中使用之記憶體單元及/或特定存取線之類型而更改記憶體裝置之確切操作。

啟動或選擇一字線110或一數位線115可包含將一電壓施加至各自線。字線110及數位線115可由導電材料(諸如金屬(例如，銅(Cu)、鋁(Al)、金(Au)、鎢(W))、金屬合金、碳、導電摻雜半導體或其他導電材料、合金、化合物或類似者)製成。

記憶體陣列100可係一二維(2D)記憶體陣列或一三維(3D)記憶體陣列。一3D記憶體陣列可包含形成於彼此之頂部上之二維(2D)記憶體陣列。相較於2D陣列，此可增加可放置或產生於一單一晶粒或基板上之記憶體單元之數目，此繼而可降低製造成本或增加記憶體陣列之效能或兩者。記憶體陣列100可包含任何數目個層級。各層級可經對準或定位使得記憶體單元105可跨各層級彼此近似地對準。記憶體單元105之各列可連接至一單一字線110，且記憶體單元105之各行連接至一單一數位線115。藉由啟動一個字線110及一個數位線115(例如，將一電壓施加至字線110或數位線115)，可存取在其等相交點處之一單一記憶體單元105。存取記憶體單元105可包含讀取或寫入記憶體單元105。一字線110及數位線115之相交點可被稱為一記憶體單元之一位址。

在一些架構中，一單元(例如，一電容器)之邏輯儲存裝置可藉由一選擇器裝置而與數位線電隔離。字線110可連接至且可控制選擇器裝置。例如，選擇器裝置可係一電晶體(例如，薄膜電晶體(TFT))且字線110可連接至該電晶體之閘極。啟動字線110導致一記憶體單元105之電容器與其對應數位線115之間之一電連接或封閉電路。接著可存取數位線以讀取或寫入記憶體單元105。另外，如下文在圖2中描述，鐵電記憶體單元之存取操作可需要經由板極線至鐵電記憶體單元之一節點(即，單元板極節點)之一額外連接。在一些實施例中，在一存取操作(例如，一讀取操作)期間，可在啟動一字線110以將一記憶體單元105耦合至一選定數位線115時將數位線115預充電至一第一電壓。此外，可使用在預充電期間未與一記憶體單元(例如，一參考數位線)耦合之另一數位線115判定電荷之一量。由於對應於電荷之量之一電流可用於預充電選定數位線，故字線110可在存取操作期間保持啟動以避免與對字線110放電及充電相關聯之一暫態時間延遲。

可透過一列解碼器120及一行解碼器130控制存取記憶體單元105。例如，一列解碼器120可自記憶體控制器140接收一列位址且基於經接收列位址而啟動適當字線110。類似地，一行解碼器130自記憶體控制器140接收一行位址且啟動適當數位線115。例如，記憶體陣列100可包含標記為WL_1至WL_M之多個字線110及標記為DL_1至DL_N之多個數位線115，其中M及N取決於陣列大小。因此，藉由啟動一字線110及一數位線115(例如，WL_2及DL_3)，可存取在其等相交點處之記憶體單元105。另外，鐵電記憶體單元之存取操作可需要啟動與板極線解碼器(未展示)相關聯之記憶體單元105之一對應板極線。

在一些實施例中，可在將一選定數位線115(例如，一目標數位線)耦合至用於讀取之一記憶體單元105時預充電一額外數位線115(例如，一參考數位線)。一預充電電路可基於一電流鏡像方案將一定量之電荷供應至額外數位線及選定數位線兩者。額外數位線可與一記憶體單元105無關聯且可來自記憶體陣列100之一未選定部分。在一些情況中，參考數位線可定位於一非作用記憶體塊、記憶體區段或類似者中。在一些實施例中，當使用預充電時段存取在一下堆疊中之一記憶體單元時，額外數位線可屬於一未選定上堆疊。

在存取之後，可藉由感測組件125讀取或感測一記憶體單元105以判定記憶體單元105之經儲存狀態。例如，在存取記憶體單元105之後，記憶體單元105之鐵電電容器可放電至其對應數位線115上。使鐵電電容器放電可源自加偏壓於或施加一電壓至鐵電電容器。放電可引起數位線115之電壓之一改變，感測組件125可比較該電壓與一參考電壓(未展示)以便判定記憶體單元105之經儲存狀態。例如，若數位線115具有高於參考電壓之一電壓，則感測組件125可判定記憶體單元105中之經儲存狀態係一邏輯1且反之亦然。感測組件125可包含各種電晶體或放大器以便偵測且放大信號之一差異(其可被稱為鎖存)。接著可透過行解碼器130輸出記憶體單元105之經偵測邏輯狀態作為輸出135。在一些情況中，感測組件125可係一行解碼器130或列解碼器120之部分。或，感測組件125可連接至行解碼器130或列解碼器120或與行解碼器130或列解碼器120電子通信。

在一些實施例中，感測組件125可包含經組態以預充電至可變電壓位準之一電容器。電壓位準可取決於一存取操作(例如，一讀取操作、一自參考操作)之各個階段而不同。電容器可連接至一選定數位線115，該選定數位線115耦合至一記憶體單元105以將一額外量之電荷供應至選定數位線115。該額外量之電荷可對應於記憶體單元105之一邏輯狀態。記憶體單元105可儲存一邏輯值以供讀取(例如，一邏輯狀態1或0)或儲存一已知邏輯值以提供對於讀取操作之一參考。因此，電容器可在讀取操作期間偵測來自記憶體單元105之一信號或在自參考操作期間偵測一參考信號。

可藉由類似地啟動相關字線110及數位線115而設定或寫入一記憶體單元105(即，可將一邏輯值儲存於記憶體單元105中)。行解碼器130或列解碼器120可接受待寫入至記憶體單元105之資料(例如，輸入/輸出135)。可藉由跨鐵電電容器施加一電壓而寫入一鐵電記憶體單元105。下文更詳細論述此程序。

在一些記憶體架構中，存取記憶體單元105可使經儲存邏輯狀態降級或損毀且可執行重寫或再新操作以將原始邏輯狀態傳回至記憶體單元105。例如，在DRAM中，電容器可在一感測操作期間經部分或完全放電，從而損壞經儲存邏輯狀態。因此，可在一感測操作之後重寫邏輯狀態。另外，啟動一單一字線110可導致列中之全部記憶體單元之放電；因此，可需要重寫列中之若干或全部記憶體單元105。

在一些記憶體架構(包含DRAM)中，記憶體單元可隨時間丟失其等經儲存狀態，除非其等藉由一外部電源週期性地再新。例如，一帶電電容器可透過洩漏電流而隨時間變得不帶電，從而導致經儲存資訊之損耗。此等所謂的揮發性記憶體裝置之再新率可相對高(例如，針對DRAM陣列，每秒數十個再新操作)，此可導致顯著功率消耗。使用愈來愈大的記憶體陣列，增加之功率消耗可抑制記憶體陣列之部署或操作(例如，電力供應、熱產生、材料限制)，尤其針對依賴一有限電源(諸如一電池)之行動裝置。如下文論述，鐵電記憶體單元105可具有可導致相對於其他記憶體架構改良之效能之有益性質。

記憶體控制器140可透過各種組件(例如，列解碼器120、行解碼器130及感測組件125)控制記憶體單元105之操作(例如，讀取、寫入、重寫、再新、放電)。在一些情況中，列解碼器120、行解碼器130及感測組件125之一或多者可與記憶體控制器140共置。記憶體控制器140可產生列位址信號及行位址信號以便啟動所要字線110及數位線115。記憶體控制器140亦可產生且控制在記憶體陣列100之操作期間使用之各種電壓或電流。例如，其可在存取一或多個記憶體單元105之後將放電電壓施加至一字線110或數位線115。

在一些實施例中，記憶體控制器140可控制一讀取操作及/或一自參考操作之各個階段。在一些情況中，記憶體控制器140可基於啟動一字線110以將一記憶體單元105與一選定數位線115耦合而控制與將選定數位線115與另一數位線115(例如，一參考數位線)耦合相關聯之各種時序。在其他情況中，記憶體控制器140可控制經組態以將一定量之電荷供應至與彼此耦合之數位線之一預充電電路且監測預充電之一狀態(例如，參考數位線之一電壓)以判定預充電是否完成。在一些情況中，記憶體控制器140可控制與預充電經組態以偵測記憶體單元105之一邏輯狀態之一電容器(諸如將電容器耦合至一電壓供應節點、使選定數位線115與參考數位線115分離、將帶電電容器耦合至選定數位線或類似者)相關聯之各種時序。

一般言之，本文中論述之一經施加電壓或電流之振幅、形狀或持續時間可經調整或變動且針對在操作記憶體陣列100中論述之各種操作可係不同的。此外，可同時存取記憶體陣列100內之一個、多個或全部記憶體單元105；例如，可在其中將全部記憶體單元105或記憶體單元105之一群組設定或重設為一單一邏輯狀態之一存取(或寫入或程式化)操作期間同時存取記憶體陣列100之多個或全部單元。應瞭解，可基於在記憶體裝置中使用之記憶體單元及/或特定存取線之類型而更改記憶體裝置之確切操作。在其中可存在其他存取線(例如，板極線)(未展示)之一些實例中，可需要啟動與一字線及一數位線協作之一對應板極線以存取記憶體陣列之一特定記憶體單元105。應瞭解，記憶體裝置之確切操作可基於在記憶體裝置中使用之記憶體單元及/或特定存取線之類型而變動。

圖2繪示根據本發明之實施例之支援用於預充電一記憶體單元之技術之一電路200之一實例。電路200包含一記憶體單元105-a、字線110-a、數位線115-a及感測組件125-a，其等可分別係如參考圖1描述之一記憶體單元105、字線110、數位線115及感測組件125之實例。記憶體單元105-a可包含一邏輯儲存組件，諸如具有一第一板極(單元板極230)及一第二板極(單元底部215)之電容器205。單元板極230及單元底部215可透過定位於其等之間之一鐵電材料電容性耦合。可在不改變記憶體單元105-a之操作之情況下翻轉單元板極230及單元底部215之定向。電路200亦包含選擇器裝置220及參考線225。可經由板極線210存取單元板極230且可經由數位線115-a存取單元底部215。如上文描述，可藉由對電容器205充電或放電而儲存各種狀態。

可藉由操作在電路200中表示之各種元件而讀取或感測電容器205之經儲存狀態。電容器205可與數位線115-a電子通信。例如，當撤銷啟動選擇器裝置220時，電容器205可與數位線115-a隔離，且當啟動選擇器裝置220時，電容器205可連接至數位線115-a。啟動選擇器裝置220可被稱為選擇記憶體單元105-a。在一些情況中，選擇器裝置220係一電晶體(例如，薄膜電晶體(TFT))且其操作係藉由將一電壓施加至電晶體閘極而控制，其中電壓量值大於電晶體之臨限電壓量值。字線110-a可啟動選擇器裝置220；例如，將施加至字線110-a之一電壓施加至連接電容器205與數位線115-a之電晶體閘極。

在一些實施例中，字線110-a可在一存取操作之各個階段期間保持啟動以避免與對字線110-a放電及充電相關聯之一暫態延遲。此外，字線110-a可在一自參考操作(其可在讀取操作之後)之各個階段期間保持啟動。在一些實施例中，一預充電電路可用於將一經控制量之電流供應至與一記憶體單元105-a耦合之一數位線115-a，使得字線110-a可在存取操作期間保持啟動。

在其他實例中，選擇器裝置220及電容器205之位置可切換，使得選擇器裝置220連接於板極線210與單元板極230之間且使得電容器205介於數位線115-a與選擇器裝置220之其他終端之間。在此實施例中，選擇器裝置220可透過電容器205而保持與數位線115-a電子通信。此組態可與用於讀取及寫入操作之替代時序及偏壓相關聯。

歸因於電容器205之板極之間之鐵電材料且如下文更詳細論述，電容器205可在連接至數位線115-a之後不放電。在一個方案中，為了感測由鐵電電容器205儲存之邏輯狀態，可加偏壓於字線110-a以選擇記憶體單元105-a且可將一電壓施加至板極線210。在一些情況中，數位線 115-a經虛擬接地且接著在加偏壓於板極線210及字線110-a之前與虛擬接地隔離(其可稱為「浮動」)。加偏壓於板極線210可導致跨電容器205之一電壓差(例如，板極線210電壓減去數位線115-a電壓)。電壓差可產生電容器205上之經儲存電荷之一改變，其中經儲存電荷之改變之量值可取決於電容器205之初始狀態(例如，初始狀態是否儲存一邏輯1或一邏輯0)。此可基於儲存於電容器205上之電荷而引起數位線115-a之電壓之一改變。藉由變動至單元板極230之電壓而對記憶體單元105-a進行之操作可被稱為「移動單元板極」。

數位線115-a之電壓之改變可取決於其本質電容。亦即，隨著電荷流動通過數位線115-a，一些有限電荷可儲存於數位線115-a中且所得電壓可取決於本質電容。本質電容可取決於實體特性(包含數位線115-a之尺寸)。數位線115-a可連接許多記憶體單元105，因此數位線115-a可具有導致一不可忽略電容(例如，大約數微微法拉(pF))之一長度。接著可藉由感測組件125-a比較數位線115-a之所得電壓與一參考(例如，參考線225之一電壓)以便判定記憶體單元105-a中之經儲存邏輯狀態。可使用其他感測程序。

感測組件125-a可包含各種電晶體或放大器以偵測且放大信號之一差異(其可被稱為鎖存)。感測組件125-a可包含接收且比較數位線115-a之電壓與參考線225之電壓(其可係一參考電壓)之一感測放大器。可基於比較將感測放大器輸出驅動至更高(例如，一正)或更低(例如，負或接地)供應電壓。例如，若數位線115-a具有高於參考線225之一電壓，則可將感測放大器輸出驅動至一正供應電壓。在一些情況中，感測放大器可將數位線115-a另外驅動至供應電壓。感測組件125-a可接著鎖存感測放大器之輸出及/或數位線115-a之電壓，其可用於判定記憶體單元105-a中之經儲存狀態(例如，邏輯1)。替代地，若數位線115-a具有低於參考線225之一電壓，則可將感測放大器輸出驅動至一負或接地電壓。感測組件125-a可類似地鎖存感測放大器輸出以判定記憶體單元105-a中之經儲存狀態(例如，邏輯0)。接著可(例如)透過行解碼器130輸出記憶體單元105-a之經鎖存邏輯狀態作為參考圖1之輸出135。

在一些實施例中，在與一記憶體單元105-a相關聯之一字線110-a處於作用中(例如，選定)時，一預充電電路可將一經控制量之電流供應至與該記憶體單元105-a耦合之一第一數位線115-a(例如，一目標數位線)。第一數位線115-a可在供應有經控制量之電流時經預充電至一第一電壓。可判定經控制量之電流以預充電一第二數位線115-a(例如，無與其耦合之一記憶體單元105之一無載數位線，一參考數位線)之本質電容，使得第二數位線115-a可在供應有經控制量之電流時預充電至一第二電壓。歸因於與記憶體單元105-a相關聯之第一數位線115-a之一額外電容負載，第一電壓可小於第二電壓。第一電壓與第二電壓之間之電壓差可歸因於記憶體單元105-a之一邏輯狀態。此外，電壓差可取決於記憶體單元105-a之邏輯狀態。

在一些實施例中，感測組件125-a中之一經預充電電容器可基於第一數位線115-a經預充電至第一電壓而與第一數位線115-a耦合。經預充電電容器可藉由供應一額外量之電荷以將第一數位線115-a之電壓進一步升高至第二電壓而偵測電壓差。可將電壓差儲存於感測組件125-a中作為來自記憶體單元105-a之表示記憶體單元105-a之邏輯狀態之一信號。在一些實施例中，可基於將信號儲存於感測組件125-a中而重設記憶體單元105-a以產生一自參考信號。在一些情況中，重設記憶體單元可導致儲存於記憶體單元105-a處之一已知邏輯狀態(例如，一邏輯狀態1)。可藉由使用相同第一數位線、第二數位線及記憶體單元105-a使用提供經控制量之電流之預充電電路重複預充電步驟而產生自參考信號。隨後，感測組件125-a可儲存自參考信號以比較該自參考信號與表示記憶體單元105-a之邏輯狀態之信號。

為了寫入記憶體單元105-a，可跨電容器205施加一電壓。可使用各種方法。在一個實例中，可透過字線110-a啟動選擇器裝置220以便將電容器205電連接至數位線115-a。可藉由(透過板極線210)控制單元板極230之電壓且(透過數位線115-a)控制單元底部215之電壓而跨電容器205施加一電壓。為了寫入一邏輯0，單元板極230可為高(即，可將一正電壓施加至板極線210)，且單元底部215可為低(例如，虛擬接地或將一負電壓施加至數位線115-a)。執行相反程序以寫入一邏輯1，其中單元板極230為低且單元底部215為高。

圖3使用針對根據本發明之實施例之支援用於預充電一記憶體單元之技術之一鐵電記憶體單元之磁滯曲線300-a及300-b繪示非線性電性質之一實例。磁滯曲線300-a及300-b分別繪示一例示性鐵電記憶體單元寫入及讀取程序。磁滯曲線300描繪依據一電壓差V而變化之儲存於一鐵電電容器(例如，圖2之電容器205)上之電荷Q。

鐵電材料藉由一自發電極化特性化，即，其在不存在一電場之情況下維持一非零電極化。例示性鐵電材料包含鈦酸鋇(BaTiO₃)、鈦酸鉛(PbTiO₃)、鈦酸鋯鉛(PZT)及鉭酸鉍鍶(SBT)。本文中描述之鐵電電容器可包含此等或其他鐵電材料。一鐵電電容器內之電極化導致鐵電材料之表面處之一凈電荷且透過電容器終端而吸引相反電荷。因此，電荷儲存於鐵電材料與電容器終端之介面處。由於可在不存在一外部施加之電場之情況下維持電極化達相對長時間甚至無限期，故相較於(例如)DRAM陣列中採用之電容器，電荷洩漏可顯著減少。此可減少如上文針對一些DRAM架構描述之執行再新操作之需要。

可自一電容器之一單一終端之視角理解磁滯曲線300-a及300-b。舉例而言，若鐵電材料具有一負極化，則正電荷累積在終端處。同樣地，若鐵電材料具有一正極化，則負電荷累積在終端處。另外，應理解，磁滯曲線300中之電壓表示跨電容器之一電壓差且係指向性的。例如，可藉由將一正電壓施加至討論中之終端(例如，一單元板極230)且將第二終端(例如，一單元底部215)維持於接地(或近似零伏特(0V))而實現一正電壓。可藉由將討論中之終端維持於接地且將一正電壓施加至第二終端(即，可施加正電壓以使討論中之終端負極化)而施加一負電壓。類似地，可將兩個正電壓、兩個負電壓或正電壓及負電壓之任何組合施加至適當電容器終端以產生磁滯曲線300-a及300-b中展示之電壓差。

如磁滯曲線300-a中描繪，鐵電材料可維持具有一零電壓差之一正或負極化，從而導致兩個可能帶電狀態：電荷狀態305及電荷狀態310。根據圖3之實例，電荷狀態305表示一邏輯0且電荷狀態310表示一邏輯1。在一些實例中，可反轉各自電荷狀態之邏輯值以適應用於操作一記憶體單元之其他方案。

可藉由憑藉施加電壓來控制鐵電材料之電極化及因此電容器終端上之電荷而將一邏輯0或1寫入至記憶體單元。例如，跨電容器施加一凈正電壓315導致電荷累積直至到達電荷狀態305-a。在移除電壓315之後，電荷狀態305-a沿著路徑320直至其到達零電壓處之電荷狀態305。類似地，藉由施加一凈負電荷325(其導致電荷狀態310-a)而寫入電荷狀態310。在移除負電壓325之後，電荷狀態310-a沿著路徑330直至其到達零電壓處之電荷狀態310。電荷狀態305-a及310-a亦可被稱為剩餘極化(Pr)值，即，在移除外部偏壓(例如，電壓)之後保留之極化(或電荷)。矯頑電壓係電荷(或極化)為零之電壓。

為了讀取或感測鐵電電容器之經儲存狀態，可跨電容器施加一電壓。作為回應，經儲存電荷Q改變且改變之程度取決於初始電荷狀態，即，最終經儲存電荷(Q)取決於最初是否儲存電荷狀態305-b或310-b。例如，磁滯曲線300-b繪示兩個可能經儲存電荷狀態305-b及310-b。可如參考圖2論述般跨電容器施加電壓335。在其他情況中，可將一固定電壓施加至單元板極且雖然被描繪為一正電壓，但電壓335可係負的。回應於電壓335，電荷狀態305-b可沿著路徑340。同樣地，若最初儲存電荷狀態310-b，則其沿著路徑345。電荷狀態305-c及電荷狀態310-c之最終位置取決於數個因素，包含特定感測方案及電路。

在一些情況中，最終電荷可取決於連接至記憶體單元之數位線之本質電容。例如，若電容器電連接至數位線且施加電壓335，則數位線之電壓可歸因於其本質電容而升高。因此，在一感測組件處量測之一電壓可不等於電壓335且代替性地可取決於數位線之電壓。因此，最終電荷狀態305-c及310-c在磁滯曲線300-b上之位置可取決於數位線之電容且可透過一負載線分析而判定(即，電荷狀態305-c及310-c可相對於數位線電容而定義)。因此，電容器之電壓(電壓350或電壓355)可不同且可取決於電容器之初始狀態。

藉由比較數位線電壓與一參考電壓，可判定電容器之初始狀態。數位線電壓可係電壓335與跨電容器之最終電壓(電壓350或電壓355)之間之差，即，(電壓335-電壓350)或(電壓335-電壓355)。可產生一參考電壓使得其量值介於兩個可能數位線電壓之兩個可能電壓之間以便判定經儲存邏輯值，即，數位線電壓是否高於或低於參考電壓。例如，參考電壓可係兩個數量((電壓335-電壓350)及(電壓335-電壓355))之一平均值。在藉由感測組件比較之後，可判定經感測數位線電壓高於或低於參考電壓，且可判定鐵電記憶體單元之經儲存邏輯值(即，一邏輯0或1)。

在一些實施例中，一自參考操作可在一讀取操作之後。在自參考操作期間，可藉由使用已用於產生且儲存表示讀取操作期間記憶體單元之一邏輯狀態之一信號之相同第一數位線、第二數位線及記憶體單元而產生一參考信號。此外，可使用相同預充電電路以重複在讀取操作期間執行之類似預充電步驟。在一些實施例中，與記憶體單元相關聯之一字線可在讀取操作期間或自參考操作期間保持在作用中(例如，選定)。在一些實施例中，與記憶體單元相關聯之一字線可在讀取及自參考操作期間保持在作用中(例如，選定)。

如上文論述，讀取不使用一鐵電電容器之一記憶體單元可使經儲存邏輯狀態降級或損毀。然而，一鐵電記憶體單元可在一讀取操作之後維持初始邏輯狀態。例如，若儲存電荷狀態305-b，則電荷狀態可在一讀取操作期間且在移除電壓335之後沿著路徑340至電荷狀態305-c，電荷狀態可藉由在相反方向上沿著路徑340而返回至初始電荷狀態305-b。

圖4繪示根據本發明之實施例之支援用於預充電一記憶體單元之技術之一記憶體裝置400之一實例。記憶體裝置400可係參考圖1描述之記憶體裝置100之一實例。記憶體裝置400繪示一參考數位線可係與在一存取操作期間處於非作用中之記憶體陣列之一不同部分相關聯之一數位線。記憶體裝置400可在存取操作期間在無來自與參考數位線相關聯之一記憶體單元之一貢獻之情況下將參考數位線預充電至一給定電壓值。此外，記憶體裝置400可監測參考數位線之一電壓以判定預充電是否完成。記憶體裝置400可包含複數個記憶體陣列405。記憶體陣列405可係在陣列中之一單一記憶體單元之一存取操作期間存取之記憶體單元之一區段。各記憶體陣列(例如，405-a、405-b或405-k)可包含一組字線410及一組數位線415，該組字線410及該組數位線415經組態以與一字線(例如，一字線410-a)及一數位線(例如，一數位線415-a)之各橫截面處之一記憶體單元(例如，參考圖1及圖2描述之一記憶體單元105)耦合。由於圖4繪示一記憶體裝置之一部分之一俯視圖，故為了簡潔起見，其僅繪示記憶體陣列之整體佈局及與各記憶體陣列相關聯之若干存取線(例如，字線及數位線)。

各記憶體陣列405可具有一類似組態使得其等重複配置建構具有一所要總容量之記憶體裝置400。在一些實施例中，各記憶體陣列405可彼此鄰近放置於一相同平面中。在其他實施例中，各記憶體陣列405可放置於彼此之頂部上以建構一三維(3D)記憶體陣列結構(未展示)。各記憶體陣列405可被稱為一記憶體塊、一記憶體區段或類似者。記憶體裝置400可在未由記憶體陣列405佔用之區域中包含各種組件，諸如一預充電電路以及如參考圖1描述之一列解碼器120、感測組件125或一行解碼器130。

用於在一記憶體單元與一目標數位線耦合時預充電該記憶體單元之技術利用兩個數位線，即，目標數位線(TDL)(有時稱為一選定數位線)及一參考數位線(RDL)。當TDL與記憶體單元耦合時，預充電電路可具有一額外電負載。預充電電路可經組態以提供一偏壓至一無載數位線(例如，RDL)至一預定預充電電壓。記憶體單元之此額外電負載可防止TDL到達預定預充電電壓。在此等案例中，TDL上之電壓可在小於預定預充電電壓之某一電壓下穩定。為了判定預充電電路何時完成其預充電，記憶體裝置400可監測亦經預充電之RDL。RDL可係在存取操作期間無載之任何數位線。因而，當預充電電路施加其電荷時，RDL可經偏壓至預定預充電電壓。由於與選定記憶體單元相關聯之記憶體陣列405中之每一數位線經負載(例如，每一數位線與至少一個作用中字線相關聯)，故RDL可係在一不同記憶體陣列405(例如，一未選定或未啟動陣列)中發現之一數位線。在一些情況中，RDL可係一虛設數位線。

舉例而言，當欲讀取記憶體陣列405-b中之一記憶體單元(即，啟動字線410-a至410-m之至少一者)時，記憶體陣列405-b中的數位線415不可用作RDL，此係因為記憶體陣列405-b中之全部數位線415-a至415-n與至少一個經啟動字線相關聯且因此與一額外電負載耦合。因此，RDL可需要由不與在存取操作期間經存取之記憶體陣列405-b相關聯之一數位線提供。例如，記憶體陣列405-a之一數位線415-x或記憶體陣列405-k之一數位線415-y可用作RDL，只要不啟動記憶體陣列405-a或記憶體陣列405-k之記憶體單元。在一些實施例中，當使用預充電技術存取在一下層疊中之一記憶體單元時，一RDL可屬於一未選定上層疊。

圖5繪示根據本發明之實施例之支援用於預充電一記憶體單元之技術之一電路500之一實例。電路500繪示一簡化電路組態以突顯協作以實現提供一快速且可靠讀取操作之用於預充電一記憶體單元之技術之若干電路組件。電路500包含一目標數位線(TDL)505、一記憶體單元510、一參考數位線(RDL)515、一預充電電路520、一感測組件530。TDL 505(例如，一選定數位線、一第一數位線)可係參考圖4描述之數位線415-b之一實例。記憶體單元510可係參考圖1及圖2描述之記憶體單元105之一實例。RDL 515(例如，一無載數位線、一第二數位線)可係參考圖4描述之數位線415-x或415-y之一實例。感測組件530可係參考圖1及圖2描述之感測組件125之某一部分之一實例。

記憶體單元510可包含一選擇器裝置535及一電容器540。在一些情況中，電容器540可係一鐵電電容器之一實例。選擇器裝置535可係參考圖2描述之選擇器裝置220之一實例。電容器540可係參考圖2描述之電容器205之一實例。此外，記憶體單元510可與一字線(WL)545相關聯。WL 545可係參考圖1及圖2描述之字線110或參考圖4描述之字線410-a至410-m之一者之一實例。在一些情況中，電容器540可係參考圖1及圖2描述之記憶體單元105之一FeRAM電容器。電容器540可儲存一邏輯狀態(例如，一邏輯狀態1或0)。在一存取操作(例如，用於讀取儲存於電容器540處之邏輯狀態之一讀取操作)期間，可啟動(例如，選擇)WL 545且選擇器裝置535可將電容器540與TDL 505耦合。在一些實施例中，WL 545可在一存取操作期間保持啟動。在一些實施例中，WL 545可在一讀取操作(例如，自記憶體單元510讀取一值)及一自參考操作期間保持啟動。

預充電電路520可包含電晶體T0、T3、T5及T7。T0可經組態以將T3之一閘極電極與V_HSA(一電壓供應節點)連接或斷開連接。T3可經組態以在預充電RDL 515時將一定量之電荷提供至RDL 515。在一些實施例中，預充電RDL 515可在啟動WL 545時發生。在一些實施例中， RDL 515可與非作用中之一第二字線(例如，不同於WL 545之一字線)耦合。在一些實施例中，第二字線可與在一存取操作期間處於非作用中之一記憶體裝置之一部分相關聯。T5可經組態以由一PCASC節點驅動以將RDL 515與T3連接或斷開連接，而T7可經組態以由一VNCASC節點驅動。在一些實施例中，PCASC及VNCASC節點可與可經組態以控制一數位線電壓之一疊接調節電路(未展示)相關聯。電晶體T0、T3、T5及T7在連接至RDL 515時之電路組態可被稱為一電流鏡之一第一分支。在一些實施例中，各記憶體陣列(例如，參考圖4描述之記憶體陣列405)可包含一預充電電路520。

感測組件530可包含電晶體T1、T2、T6、T8及T4550。感測組件530可進一步包含一電容器(AMPCAP)555(例如，一預充電電容器)、一偏移電路560及一感測放大器(SA)模組565。在一些實施例中，T4 550可經組態以在一存取操作期間將TDL 505與RDL 515耦合。此外，T4 550在藉由T0接通(例如，T0驅動T3及T4之閘極節點)時可經組態以將對應於電荷(例如，由T3提供至RDL 515以預充電RDL 515之電荷)之一電流鏡像至與電容器540耦合之TDL 505。當關斷T4 550時，與電容器540耦合之TDL 505可不再接收電荷。在一些實施例中，T4 550可基於預充電TDL 505而將RDL 515與TDL 505解耦合。T6(類似於T5)可經組態以由PCASC節點驅動以將TDL 505與T4連接或斷開連接，而T8(類似於T7)可經組態以由VNCASC節點驅動。在一些實施例中，PCASC及VNCASC節點可與可經組態以控制一數位線電壓之一疊接調節電路(未展示)相關聯。在一些實施例中，AMPCAP 555可經組態以在預充電操作期間基於耦合至記憶體單元510之TDL 505將TDL 505預充電至一預定電壓。

在一些實施例中，T1可經組態以由一節點ENAMP驅動以將AMPCAP 555與TDL 505連接或斷開連接。在一些實施例中，T1可基於將TDL 505預充電至一第一電壓而將AMPCAP 555耦合至TDL 505。在一些實施例中，T1可基於將RDL 515與TDL 505解耦合而將AMPCAP 555耦合至TDL 505以將TDL 505進一步預充電至大於第一電壓之一第二電壓。在一些實施例中，T2可經組態以將AMPCAP 555連接至偏移電路560以將AMPCAP 555充電至V_HSA或V_OFFSET。T2為其之一部分之偏移電路560可經組態以在一讀取操作期間將AMPCAP 555連接至V_HSA且在一自參考操作期間將AMPCAP 555連接至V_OFFSET。例如，可在一讀取操作期間將AMPCAP 555預充電至V_HSA，使得在完成讀取操作時，跨AMPCAP 555之一電壓可對應於一第一電壓(例如，1伏特，其指示儲存於電容器540處之一邏輯狀態0)或一第二電壓(例如，0.6伏特，其指示儲存於電容器540處之一邏輯狀態1)。此外，可在一自參考操作期間將AMPCAP 555預充電至V_OFFSET，使得在完成自參考操作時，跨AMPCAP 555之一電壓可對應於一第三電壓(例如，0.8伏特，介於第一電壓與第二電壓之間之一中間點)。在一存取操作之各個階段期間跨AMPCAP 555之特定電壓值可取決於TDL 505、RDL 515、電容器540或AMPCAP 555等之電容值。在一些實施例中，偏移電路560可經組態以基於記憶體單元510之一操作特性而提供一組V_OFFSET值。

SA模組565可包含經組態用於取樣且保持跨AMPCAP 555之電壓之一電容器(未展示)、具有兩個節點(例如，MG節點及RG節點)之一鎖存器(未展示)及一ISO裝置(未展示)。在一些實施例中，AMPCAP 555可經組態以在將TDL 505預充電至第一電壓之後補償TDL 505與RDL 515之間之一電壓差，使得AMPCAP 555可在一讀取操作期間放大來自記憶體單元510之一信號。在一些實施例中，表示儲存於電容器540處之一邏輯狀態之跨AMPCAP 555之電壓可在一讀取操作期間儲存於鎖存器之MG節點處。在一些實施例中，表示一參考信號之跨AMPCAP 555之電壓可在一自參考操作期間儲存於鎖存器之RG節點處。在一些實施例中，SA模組565可經組態以在TDL 505已經充電至第二電壓之後偵測AMPCAP 555之一電荷，使得SA模組565可識別儲存於電容器540處之一邏輯狀態。在一些實施例中，SA模組565可經組態以使用來自AMPCAP 555之參考信號以區分儲存於記憶體單元510上之一電荷是否對應於一第一邏輯狀態或一第二邏輯狀態。

進一步繪示支援用於預充電一記憶體單元之技術之電路500之詳細操作，如參考圖6描述。

圖6繪示根據本發明之實施例之支援用於預充電一記憶體單元之技術之一時序圖600之一實例。時序圖600繪示在一讀取操作及一自參考操作期間之程序。讀取操作可對應於t1與t4之間之一時間段，該時間段包含一第一階段635至一第三階段645。自參考操作可對應於t4與t8之間之一時間段，該時間段包含一第四階段650至一第七階段665。時序圖600展示與參考圖5描述之電路500之組件相關聯之各種電壓位準以繪示用於預充電一記憶體單元之技術如何提供一快速且可靠讀取操作。時序圖600包含施加至記憶體單元510之WL 545之一電壓(即，V_WL 610)、RDL 515之一電壓(即，V_RDL 615)、TDL 505之一電壓(即，V_TDL 620)、跨AMPCAP 555之一電壓(即，V_AMPCAP 625)。

在初始階段630(其亦可稱為一閒置時段)期間，RDL 515 及TDL 505兩者保持於接地(或一虛擬接地)。因此，V_RDL 615及V_TDL 620可處於Vss。AMPCAP 555可在與TDL 505隔離(例如，關斷T1)時(例如，透過T2)預充電至V_HSA。因此，V_AMPCAP 625可處於V_HSA。WL 545可在閒置時段期間未選定。因此，V_WL 610可處於Vss。此外，由於WL 545未選定，故記憶體單元510與TDL 505分離。

在時間t1，亦可稱為一預充電週期之第一階段635可開始。可將V_WL 610升高至Vselect以讀取儲存於記憶體單元510之電容器540處之一邏輯狀態。因此，電容器540與TDL 505耦合。此外，隨著T3開始提供一定量之電荷以將RDL 515預充電至V_ARRAY，V_RDL 615可增加。在一些情況中，V_ARRAY之一電壓位準不同於V_HSA之一電壓位準。例如，V_ARRAY可部分因為切換組件T7及T8可限制TDL 505及RDL 515之一電壓動態而小於V_HSA。可接通T5及T7兩者以啟用RDL 515之預充電。在一些例項中，用於預充電RDL 515之一定量之電荷可被稱為一RDL電荷。RDL電荷可被表達為C _RDL×V _ARRAY，其中C _RDL表示RDL 515之一電容值。在一些情況中，為了預充電TLD 505，可將一電壓值加偏壓於VNCASC信號。電壓值可係V_ARRAY+V_TH，其中V_TH係電晶體VNCASC之一臨限電壓(例如，一NMOS臨限值)。另外，隨著T4接通以將相同量之電荷(例如，RDL電荷)供應至TDL 505(其與電容器540耦合)，V_TDL 620可開始朝向V_ARRAY增加。可接通T6及T8兩者以啟用TDL 505之預充電。在一些實施例中，可監測V_RDL 615以在預充電完成時結束第一階段635。

應瞭解，與電容器540耦合之TDL 505之一並聯組態導致大於RDL 515之電容負載之一電容負載且因此在第一階段635期間，RDL電荷可未將V_TDL 620升高至V_ARRAY位準。此外，取決於儲存於電容器540 處之一邏輯狀態，V_TDL 620可在第一階段635期間產生兩個電壓位準。在一些實施例中，在接收RDL電荷之後，儲存於電容器540處之一邏輯狀態0可比儲存於電容器540處之一邏輯狀態1產生一更小V_TDL值。此一差異可歸因於在一邏輯狀態0儲存於電容器540處時與電容器540之一鐵電材料相關聯之一偶極切換現象。在一些實施例中，圖6表示V_TDL 620之兩個不同值，其等各與一邏輯0或一邏輯1相關聯。在第一階段635期間，V_AMPCAP 625可在V_HSA處保持恆定，此係因為T1關斷以使AMPCAP 555與TDL 505隔離。

在時間t2，亦可稱為一信號產生週期之第二階段640可開始。T5及T6可關斷以將RDL 515及TDL 505斷開連接而不進行進一步充電。隨後，T1可接通以將AMPCAP 555(其已經預充電至V_HSA)連接至TDL 505(其與電容器540耦合)。AMPCAP 555可將一額外量之電荷提供至TDL 505以使V_TDL 620接近V_ARRAY。由於TDL 505(其與電容器540耦合)在第一階段635期間已藉由接收RDL電荷而預充電，故由AMPCAP 555提供之額外量之電荷可對應於電容器540使V_TDL 620接近V_ARRAY所需之電荷。如上文描述，取決於儲存於電容器540處之一邏輯狀態，電容器540所需之電荷(其可由AMPCAP 555供應)可不同。在一些實施例中，儲存於電容器540處之一邏輯狀態0可比儲存於電容器540處之一邏輯狀態1需要來自AMPCAP 555之更多電荷量以使V_TDL 620接近V_ARRAY。在將額外量之電荷提供至TDL 505(其與電容器540耦合)時，V_AMPCAP 625可降低。取決於儲存於電容器540處之邏輯狀態，V_AMPCAP 625之降低可不同，因此建立表示電容器540之一邏輯狀態之一信號作為第二階段640期間V_AMPCAP 625之一電壓位準。在一些實施例中，當相較於儲存於電容器540 處之一邏輯狀態1時，儲存於電容器540處之一邏輯狀態0可導致V_AMPCAP 625之更多降低。

在時間t3，可稱為一信號擷取週期之第三階段645可開始。可關斷T1以使AMPCAP 555與TDL 505隔離。可在感測組件530之SA模組565之一第一節點(例如，鎖存器之MG節點)處擷取可具有表示儲存於電容器540處之邏輯狀態之兩個不同值之一者之V_AMPCAP 625。圖6表示儲存於SA模組565之第一節點處之V_AMPCAP 625之兩個不同位準，其等各與一邏輯0或一邏輯1相關聯。在一些實施例中，兩個位準之間之電壓差可係大約350mV。此外，可重設RDL 515及TDL 505兩者以將V_RDL 615及V_TDL 620帶至Vss。可在第三階段645期間重設電容器540。在一些實施例中，重設電容器540可導致儲存於電容器540處之一邏輯狀態1。

在時間t4，可稱為一自參考準備週期之第四階段650可開始。AMPCAP 555可由偏移電路560充電至V_OFFSET。偏移電路560可經組態以藉由接通耦合至V_OFFSET之T2而將AMPCAP 555連接至V_OFFSET。在將AMPCAP 555充電至V_OFFSET時，SA模組565可與AMPCAP 555分離。將AMPCAP 555充電至V_OFFSET以便提供欲在自參考操作期間使用電容器540產生之一參考信號之間之一偏移。由於已在第三階段645期間重設電容器540(例如，在一些實施例中等效於儲存一邏輯狀態1)，故需要將AMPCAP 555預充電至不同於V_HSA之一電壓(例如，V_OFFSET)以產生一參考信號，該參考信號可用於區分來自電容器540之在第三階段645期間在SA模組565之MG節點處擷取之信號。可判定V_OFFSET之一值使得在自參考操作期間產生之參考信號放置於表示一邏輯狀態1之信號與表示一邏輯狀態0之信號之間。例如，圖6表示具有對應於一電壓值651之一偏移之 V_AMPCAP 625之一值。在一些實施例中，可變動V_OFFSET之值以考量電容器540之老化之可變電特性(例如，歸因於循環事件、疲勞、壓印或其等之一組合)。

在時間t5，可稱為一自參考預充電週期之第五階段655可開始。在第五階段655期間，操作(例如，類似於在第一階段635期間發生之操作)可重複以將RDL 515及TDL 505(其與電容器540耦合)預充電至V_ARRAY。如上文描述，V_TDL 620可歸因於與其耦合之電容器540而無法到達V_ARRAY。由於已在第三階段645期間重設電容器540，故在一些實施例中，TDL 505預充電可類似於使用具有一邏輯狀態1之電容器540之TDL 505之預充電。

在時間t6，亦可稱為一自參考信號產生週期之第六階段660可開始。在第六階段660期間，類似於第二階段640之操作之操作可重複以自已經預充電至V_OFFSET之AMPCAP 555提供一額外量之電荷至電容器540(其已在第三階段645期間重設)。來自AMPCAP 555之額外量之電荷可使V_TDL 620進一步升高。在將額外量之電荷供應至TDL 505(其耦合至電容器540)時，V_AMPCAP 625可降低。由於AMPCAP 555經預充電至V_OFFSET，故在第六階段660期間產生之V_AMPCAP 625可不同於已在第二階段640期間建立之V_AMPCAP 625值。V_OFFSET之一值可經判定以將在第六階段660期間之V_AMPCAP 625(例如，一參考電壓)放置於已在第二階段640期間建立之V_AMPCAP 625(例如，一信號電壓)之值之間。

在時間t7，可稱為一自參考信號擷取週期之第七階段665可開始。在第七階段665期間，類似於階段3之操作之操作可重複以將AMPCAP 555與TDL 505(其與電容器540耦合)斷開連接。已在第六階段 660期間產生之可用作一參考電壓之V_AMPCAP 625可在第七階段665期間藉由SA模組565擷取。在一些實施例中，表示參考電壓之V_AMPCAP 625可儲存於SA模組565之第二節點(例如，鎖存器之RG節點)處。圖6將在持續時間7665結束時之V_AMPCAP 625表示為REF，其介於在第三階段645期間建立之V_AMPCAP 625值之間。在第七階段665完成時，SA模組565可藉由比較在第三階段645期間在鎖存器之MG節點處擷取之信號與在第七階段665期間在鎖存器之RG節點處擷取之參考信號而判定電容器540之邏輯狀態。

如上文描述，可使用RDL 515、TDL 505及電容器540讀取電容器540以在階段1 635至第三階段645期間在SA模組565之一第一節點處自電容器540擷取一信號(例如，讀取操作)。另外，可使用相同RDL 515、TDL 505及電容器540產生一參考信號以在第四階段650至第七階段665期間在SA模組565之一第二節點處擷取參考信號(例如，自參考操作)。在一些實施例中，t1(例如，階段1635之開始)至t8(例如，第七階段665之結束)之間之持續時間可近似50ns。另外，在一些實施例中，可獨立於自參考操作執行讀取操作。

應瞭解，WL 545係在時間t1(例如，第一階段635之開始)啟動且保持啟動直至第七階段665之結束。換言之，在整個讀取操作及自參考操作期間不需要WL 545之轉變。參考圖5描述之電路組態(例如，T4將相同量之電荷(即，用於將RDL 515預充電至一給定電壓之RDL電荷)提供至與電容器540耦合之TDL 505)使WL 545能夠保持啟動，此可被稱為一電流鏡像方案。另外，T6(其由PCASC節點控制)經組態以取決於讀取操作及自參考操作之各個階段而將電流鏡像與TDL 505(其與電容器540耦合)連接或斷開連接。此外，用於透過T2預充電AMPCAP 555之偏移電路560之組態提供在預充電至V_HSA時擷取電容器540之一邏輯狀態或在預充電至V_OFFSET時擷取一參考信號之一靈活性。

圖7展示根據本發明之實施例之支援用於預充電一記憶體單元之技術之一記憶體裝置之一方塊圖700。記憶體陣列100-a可被稱為一電子記憶體設備且包含記憶體控制器140-a及記憶體單元105-b，其等可係參考圖1描述之記憶體控制器140及記憶體單元105之實例。記憶體控制器140-a可包含一偏壓組件750及一時序組件755，且可如參考圖1描述般操作記憶體陣列100-a。記憶體控制器140-a可與字線110-b、數位線115-b、板極線210-a及感測組件125-b(其等可係參考圖1及圖2描述之字線110、數位線115、板極線210及感測組件125之實例)電子通信。記憶體陣列100-a亦可包含一參考組件760及一鎖存器765。記憶體陣列100-a之組件可彼此電子通信且可執行參考圖1至圖3描述之功能。在一些情況中，參考組件760、感測組件125-b及鎖存器765可係記憶體控制器140-a之組件。

記憶體控制器140-a可經組態以藉由將電壓施加至該等各種節點而啟動字線110-b、板極線210-a或數位線115-b。例如，偏壓組件750可經組態以施加一電壓以操作記憶體單元105-b以讀取或寫入記憶體單元105-b，如上文描述。在一些情況中，記憶體控制器140-a可包含一列解碼器、行解碼器或兩者，如參考圖1描述。此可使記憶體控制器140-a能夠存取一或多個記憶體單元105。偏壓組件750亦可將電壓電位提供至參考組件760以便產生用於感測組件125-b之一參考信號。另外，偏壓組件750可提供用於感測組件125-b之操作之電壓電位。在一些實施例中，記憶體控制器140-a可控制一讀取操作及/或一自參考操作之各個階段。在一些情況中，記憶體控制器140-a可啟動一字線110-b達一週期以將一記憶體單元 105-b耦合至一數位線115-b且在啟動字線110-b之週期之一部分期間使用一定量之電荷將數位線115-b預充電至一給定電壓。在一些情況中，記憶體控制器140-a可自與一經啟動字線110-b耦合之一記憶體單元105-a讀取一值，在自記憶體單元105-a讀取值之後使用記憶體單元105-a執行一自參考操作以產生一參考電壓，且在自記憶體單元105-a讀取值與執行自參考操作之間使字線110-b保持啟動。

在一些情況中，記憶體控制器140-a可使用時序組件755執行其操作。例如，時序組件755可控制各種字線選擇、數位線選擇或板極線偏壓之時序(包含用於切換及電壓施加之時序)以執行本文中論述之記憶體功能(諸如讀取及寫入)。在一些情況中，時序組件755可控制偏壓組件750之操作。

在一些情況中，記憶體陣列100-a可包含參考組件760。參考組件760可包含各種組件以產生用於感測組件125-b之一參考信號。參考組件760可包含經組態以產生參考信號之電路。在一些情況中，參考組件760可包含其他鐵電記憶體單元105。在一些實例中，參考組件760可經組態以輸出具有介於兩個感測電壓之間之一值之一電壓，如參考圖3描述。或參考組件760可經設計以輸出一虛擬接地電壓(即，近似0V)。

在一些情況中，記憶體陣列100-a可在自一記憶體單元105-b讀取一值之後使用一自參考操作(其係使用記憶體單元105-b執行)產生一參考信號。在一些情況中，自記憶體單元105-b讀取值可包含使用一電容器將與記憶體單元105-b耦合之一第一數位線115-b預充電至一第一電壓。在一些情況中，執行自參考操作可包含使用電容器及經組態以將一偏移提供至第一電壓之一偏移電路將第一數位線115-b預充電至一第二電壓。

感測組件125-b可比較(透過數位線115-b)來自記憶體單元105-b之一信號與一參考信號(一自參考信號或來自參考組件760之一參考信號)。在判定邏輯狀態之後，感測組件可接著將輸出儲存於鎖存器765中，其中可根據一電子裝置(記憶體陣列100-a係其之一部分)之操作使用該輸出。在一些實施例中，感測組件125-b可使用在一自參考操作期間產生之一參考信號以比較來自記憶體單元105-b之信號。

在一些情況中，記憶體裝置(其可被稱為一電子記憶體裝置)可包含：一鐵電記憶體單元，其經選擇以在一存取操作期間存取；一第一數位線，其經組態以在存取操作之至少一部分期間將鐵電記憶體單元與一感測組件耦合；及一預充電電路，其經組態以藉由在存取操作之一第一部分期間將一定量之電荷供應至第一數位線而預充電第一數位線，其中鐵電記憶體單元經組態以在存取操作之第一部分期間與第一數位線耦合。

在一些實施例中，上文描述之記憶體裝置亦可包含不同於第一數位線之一第二數位線，其中預充電電路可經組態以在存取操作之第一部分期間使用該一定量之電荷將第二數位線預充電至不同於第一數位線上之一第二電壓之一第一電壓。在一些實施例中，第二數位線可與在對鐵電記憶體單元執行之存取操作期間可處於非作用中之一記憶體裝置之一部分相關聯。在一些實施例中，上文描述之記憶體裝置亦可包含一電晶體，該電晶體經組態以在存取操作之第一部分期間將第一數位線與第二數位線耦合。

在一些實施例中，上文描述之記憶體裝置可包含一電容器，該電容器經組態以在存取操作之一第二部分期間放大來自鐵電記憶體單元之一信號，其中該電容器可經組態以在已在存取操作之第一部分期間接收該一定量之電荷之後補償第一數位線與一第二數位線之間之一電壓差。在一些實施例中，上文描述之記憶體裝置可包含一偏移電路，該偏移電路經組態以在存取操作之一第三部分期間將一電容器預充電至一電壓，其中感測組件可經組態以使用使用電容器產生之一參考電壓以區分儲存於鐵電記憶體單元上之一電荷是否對應於一第一邏輯狀態或一第二邏輯狀態。

在一些實施例中，上文描述之記憶體裝置可包含該電容器，該電容器可經組態以在存取操作之一第二部分期間，至少部分基於第一數位線在存取操作之第一部分期間預充電而自鐵電記憶體單元擷取一信號。此外，該電容器可經組態以在存取操作之一第三部分期間，至少部分基於偏移電路將一偏移提供至電容器而自鐵電記憶體單元擷取一參考信號，其中感測組件可經組態以使用參考信號以區分在存取操作之第二部分期間擷取之來自鐵電記憶體單元之信號是否對應於一第一邏輯狀態或一第二邏輯狀態。

圖8展示根據本發明之實施例之支援用於預充電一記憶體單元之技術之一記憶體控制器815之一方塊圖800。記憶體控制器815可係參考1及圖7描述之記憶體控制器140之態樣之一實例。記憶體控制器815可包含一偏壓組件820、一時序組件825、一預充電組件830、一感測組件835及一參考組件840。此等模組之各者可彼此直接或間接通信(例如，經由一或多個匯流排)。

偏壓組件820可啟動一第一字線達一週期以將一鐵電記憶體單元與一第一數位線耦合且使字線在自鐵電記憶體單元讀取值與執行自參考操作之間保持啟動。

預充電組件830可在啟動第一字線之週期之至少一部分期間使用一定量之電荷將第一數位線預充電至一第一電壓且基於將第一數位線預充電至第一電壓而將第二數位線與第一數位線解耦合。在一些實施例中，預充電組件830可基於將第二數位線與第一數位線解耦合而將經組態以將第一數位線預充電至第二電壓之一電容器與第一數位線耦合且基於將第一數位線預充電至第一電壓而藉由將第一數位線與經組態以將第一數位線預充電至與第二數位線相關聯之第二電壓之一電容器耦合來將第一數位線預充電至第二電壓。

在一些實施例中，預充電組件830可基於啟動第一字線而在啟動第一字線之週期之至少部分期間將一第二數位線與第一數位線耦合，其中預充電第一數位線係基於將第二數位線與第一數位線耦合且在啟動第一字線之週期之至少部分期間使用該一定量之電荷將一第二數位線預充電至高於第一電壓之一第二電壓，其中第二數位線與第一數位線耦合。在一些實施例中，預充電組件830可自鐵電記憶體單元讀取值進一步包含使用一電容器將與鐵電記憶體單元耦合之一第一數位線預充電至一第一電壓且執行自參考操作進一步包含使用電容器及經組態以將一偏移提供至第一電壓之一偏移電路將第一數位線預充電至一第二電壓。

在一些情況中，偏移電路經組態以基於鐵電記憶體單元之一操作特性而提供一組偏移值。在一些情況中，第二數位線與在對鐵電記憶體單元執行之一存取操作期間處於非作用中之一第二字線耦合。在一些情況中，記憶體單元之一第一陣列對應於在一第一層疊中之鐵電記憶體單元之一第一群組且記憶體單元之一第二陣列對應於在一第二層疊中之鐵電記憶體單元之一第二群組。在一些情況中，第二數位線使用一電晶體與第一數位線耦合。在一些情況中，自鐵電記憶體單元讀取值進一步包含：使用用於預充電經組態以與一第一數位線(其與鐵電記憶體單元耦合)耦合之一第二數位線之一定量之電荷預充電第一數位線。在一些情況中，第二數位線與在對鐵電記憶體單元執行之一存取操作期間處於非作用中之一記憶體裝置之一部分相關聯。

感測組件835可偵測經組態以將第一數位線自第一電壓預充電至一第二電壓之一電容器之一電荷，基於偵測電容器之電荷而識別儲存於鐵電記憶體單元上之一邏輯狀態，且自與一經啟動字線耦合之一鐵電記憶體單元讀取一值。

參考組件840可在自鐵電記憶體單元讀取值之後使用鐵電記憶體單元執行一自參考操作以產生一參考電壓且在自鐵電記憶體單元讀取值之後基於將第一數位線與電容器及偏移電路耦合而使用鐵電記憶體單元產生參考電壓。

在一些情況中，執行自參考操作進一步包含：將與鐵電記憶體單元耦合之一第一數位線預充電至與參考電壓相關聯之一電壓。在一些情況中，執行自參考操作進一步包含：將與鐵電記憶體單元連接之一第一數位線與經組態以預充電第一數位線之一電容器及經組態以提供一偏移之一偏移電路耦合。

圖9展示繪示根據本發明之實施例之用於預充電一記憶體單元之技術之一方法900之一流程圖。方法900之操作可藉由如本文中描述之一記憶體陣列100或其組件實施。例如，方法900之操作可藉由如參考圖1、圖7及圖8描述之一記憶體控制器執行。在一些實例中，一記憶體陣列100可執行一組程式碼以控制裝置之功能元件以執行下文描述之功能。另外或替代地，記憶體陣列100可使用專用硬體執行下文描述之功能之態樣。

在905處，記憶體陣列100可啟動一第一字線達一週期以將一鐵電記憶體單元與一第一數位線耦合。905之操作可根據本文中描述之方法執行。在某些實例中，905之操作之態樣可藉由如參考圖7及圖8描述之一偏壓組件執行。

在910處，記憶體陣列100可在啟動第一字線之週期之至少一部分期間使用一定量之電荷將第一數位線預充電至一第一電壓。910之操作可根據本文中描述之方法執行。在某些實例中，910之操作之態樣可藉由如參考圖7及圖8描述之一預充電組件執行。

描述用於執行方法900之一設備。設備可包含用於啟動一第一字線達一週期以將一鐵電記憶體單元與一第一數位線耦合之構件及用於在啟動第一字線之週期之至少一部分期間使用一定量之電荷將第一數位線預充電至一第一電壓之構件。

描述用於執行方法900之另一設備。設備可包含一記憶體單元及與記憶體單元電子通信之一記憶體控制器，其中記憶體單元可操作以啟動一第一字線達一週期以將一鐵電記憶體單元與一第一數位線耦合且在啟動第一字線之週期之至少一部分期間使用一定量之電荷將第一數位線預充電至一第一電壓。

方法900之一些實例及上文描述之設備可進一步包含用於在可啟動第一字線之週期之至少部分期間使用該一定量之電荷將一第二數位線預充電至高於第一電壓之一第二電壓之程序、特徵、構件或指令，其中第二數位線可與第一數位線耦合。方法900之一些實例及上文描述之設備可進一步包含用於至少部分基於將第一數位線預充電至第一電壓而將第二數位線與第一數位線解耦合之程序、特徵、構件或指令。

方法900之一些實例及上文描述之設備可進一步包含用於至少部分基於將第二數位線與第一數位線解耦合而將經組態以將第一數位線預充電至第二電壓之一電容器與第一數位線耦合之程序、特徵、構件或指令。方法900之一些實例及上文描述之設備可進一步包含用於至少部分基於將第一數位線預充電至第一電壓而藉由將第一數位線與經組態以將第一數位線預充電至與第二數位線相關聯之第二電壓之一電容器耦合來將第一數位線預充電至第二電壓之程序、特徵、構件或指令。

方法900之一些實例及上文描述之設備可進一步包含用於偵測經組態以將第一數位線自第一電壓預充電至一第二電壓之一電容器之一電荷之程序、特徵、構件或指令。方法900之一些實例及上文描述之設備可進一步包含用於至少部分基於偵測電容器之電荷而識別儲存於鐵電記憶體單元上之一邏輯狀態之程序、特徵、構件或指令。方法900之一些實例及上文描述之設備可進一步包含用於至少部分基於啟動第一字線而在可啟動第一字線之週期之至少部分期間將一第二數位線與第一數位線耦合之程序、特徵、構件或指令，其中預充電第一數位線可係至少部分基於將第二數位線與第一數位線耦合。

在上文描述之方法900及設備之一些實例中，第二數位線可與在對鐵電記憶體單元執行之一存取操作期間可處於非作用中之一第二字線耦合。在上文描述之方法900及設備之一些實例中，第二數位線可與在對鐵電記憶體單元執行之一存取操作期間可處於非作用中之一記憶體裝置之一部分相關聯。在上文描述之方法900及設備之一些實例中，記憶體單元之一第一陣列對應於在一第一層疊中之鐵電記憶體單元之一第一群組且記憶體單元之一第二陣列對應於在一第二層疊中之鐵電記憶體單元之一第二群組。在上文描述之方法900及設備之一些實例中，第二數位線可使用一電晶體與第一數位線耦合。

圖10展示繪示根據本發明之實施例之用於預充電一記憶體單元之技術之一方法1000之一流程圖。方法1000之操作可藉由如本文中描述之一記憶體陣列100或其組件實施。例如，方法1000之操作可藉由如參考圖1、圖7及圖8描述之一記憶體控制器執行。在一些實例中，一記憶體陣列100可執行一組程式碼以控制裝置之功能元件以執行下文描述之功能。另外或替代地，記憶體陣列100可使用專用硬體執行下文描述之功能之態樣。

在1005處，記憶體陣列100可自與一經啟動字線耦合之一鐵電記憶體單元讀取一值。1005之操作可根據本文中描述之方法執行。在某些實例中，1005之操作之態樣可藉由如參考圖7及圖8描述之一感測組件執行。

在1010處，記憶體陣列100可在自鐵電記憶體單元讀取值之後使用鐵電記憶體單元執行一自參考操作以產生一參考電壓。1010之操作可根據本文中描述之方法執行。在某些實例中，1010之操作之態樣可藉由如參考圖7及圖8描述之一參考組件執行。

在1015處，記憶體陣列100可使字線在自鐵電記憶體單元讀取值與執行自參考操作之間保持啟動。1015之操作可根據本文中描述之方法執行。在某些實例中，1015之操作之態樣可藉由如參考圖7及圖8 描述之一偏壓組件執行。

描述用於執行方法1000之一設備。設備可包含：用於自與一經啟動字線耦合之一鐵電記憶體單元讀取一值之構件；用於在自鐵電記憶體單元讀取值之後使用鐵電記憶體單元執行一自參考操作以產生一參考電壓之構件；及用於使字線在自鐵電記憶體單元讀取值與執行自參考操作之間保持啟動之構件。

描述用於執行方法1000之另一設備。設備可包含一記憶體單元及與記憶體單元電子通信之一記憶體控制器，其中記憶體單元可操作以自與一經啟動字線耦合之一鐵電記憶體單元讀取一值，在自鐵電記憶體單元讀取值之後使用鐵電記憶體單元執行一自參考操作以產生一參考電壓且使字線在自鐵電記憶體單元讀取值與執行自參考操作之間保持啟動。

在上文描述之方法1000及設備之一些實例中，執行自參考操作進一步包括：將與鐵電記憶體單元耦合之一第一數位線預充電至與參考電壓相關聯之一電壓。在上文描述之方法1000及設備之一些實例中，執行自參考操作進一步包括：將與鐵電記憶體單元連接之一第一數位線與經組態以預充電第一數位線之一電容器及經組態以提供一偏移之一偏移電路耦合。方法1000之一些實例及上文描述之設備可進一步包含用於在自鐵電記憶體單元讀取值之後至少部分基於將第一數位線與電容器及偏移電路耦合而使用鐵電記憶體單元產生參考電壓之程序、特徵、構件或指令。

在上文描述之方法1000及設備之一些實例中，自鐵電記憶體單元讀取值進一步包括：使用可用於預充電經組態以與一第一數位線(其與鐵電記憶體單元耦合)耦合之一第二數位線之一定量之電荷預充電第一數位線。

方法1000之一些實例及上文描述之設備可進一步包含用於自鐵電記憶體單元讀取值(其進一步包括使用一電容器將與鐵電記憶體單元耦合之一第一數位線預充電至一第一電壓)之程序、特徵、構件或指令。方法1000之一些實例及上文描述之設備可進一步包含用於執行自參考操作(其進一步包括使用電容器及經組態以將一偏移提供至第一電壓之一偏移電路將第一數位線預充電至一第二電壓)之程序、特徵、構件或指令。在上文描述之方法1000及設備之一些實例中，偏移電路可經組態以至少部分基於鐵電記憶體單元之一操作特性而提供複數個偏移值。

應注意，上文描述之方法描述可能實施方案，且操作及步驟可重新配置或以其他方式修改且其他實施方案係可行的。此外，可組合來自兩個或兩個以上方法之特徵。

可使用各種不同科技及技術之任何者表示本文中描述之資訊及信號。例如，可貫穿上文描述引用的資料、指令、命令、資訊、信號、位元、符號及晶片可由電壓、電流、電磁波、磁場或磁性粒子、光場或光學粒子或其等任何組合表示。一些圖式可將信號繪示為一單一信號；然而，一般技術者應理解，信號可表示信號之一匯流排，其中匯流排可具有各種位元寬度。

如本文中使用，術語「虛擬接地」係指保持於近似零伏特(0V)之一電壓但未直接與接地連接之一電路之一節點。相應地，一虛擬接地之電壓可暫時波動且在穩定狀態下返回至近似0V。可使用各種電子電路元件(諸如由運算放大器及電阻器組成之一分壓器)實施一虛擬接地。其他實施方案亦係可行的。「虛擬接地」或「經虛擬接地」意謂連接至近似0V。

術語「電子通信」及「耦合」係指支援組件之間之電子流動之組件之間之一關係。此可包含組件之間之一直接連接或可包含中間組件。彼此電子通信或耦合之組件可(例如，在一通電電路中)主動交換電子或信號或不可(例如，在一斷電電路中)主動交換電子或信號，但可經組態且可操作以在通電至一電路之後交換電子或信號。舉例而言，經由一開關(例如，一電晶體)實體連接之兩個組件電子通信或可耦合，而無關於開關之狀態(例如，斷開或閉合)。

如本文中使用，術語「實質上」意謂經修飾特性(例如，由術語實質上修飾之一動詞或形容詞)不需要係絕對的但足夠接近以便達成特性之優點。

如本文中使用，術語「電極」可係指一電導體，且在一些情況中，可用作至一記憶體單元或一記憶體陣列之其他組件之一電接觸件。一電極可包含一跡線、導線、導電線、導電層或提供記憶體陣列100之元件或組件之間之一導電路徑之類似者。

術語「隔離」係指組件之間之一關係，其中電子當前不能夠在其等之間流動；若在組件之間存在一開路，則組件彼此隔離。例如，當開關斷開時，藉由一開關實體連接之兩個組件可彼此隔離。

如本文中使用，術語「短接」係指組件之間之一關係，其中經由兩個所考量組件之間之一單一中間組件之啟動而在組件之間建立一導電路徑。例如，當閉合兩個組件之間之一開關時，經短接至一第二組件之一第一組件可與第二組件交換電子。因此，短接可係實現電子通信之組件(或線)之間之電荷之流動之一動態操作。

本文中論述之裝置(包含記憶體陣列100)可形成於一半導體基板(諸如矽、鍺、矽鍺合金、砷化鎵、氮化鎵等)上。在一些情況中，基板係一半導體晶圓。在其他情況中，基板可係一絕緣體上覆矽(SOI)基板(諸如玻璃上覆矽(SOG)或藍寶石上覆矽(SOS))或在另一基板上之半導體材料之磊晶層。基板或基板之子區域之導電性可透過使用各種化學物種(包含(但不限於)磷、硼或砷)摻雜而控制。摻雜可在基板之初始形成或生長期間藉由離子植入或藉由任何其他摻雜手段而執行。

本文中論述之一電晶體或若干電晶體可表示一場效電晶體(FET)且包括包含一源極、汲極及閘極之一三端裝置。終端可透過導電材料(例如，金屬)連接至其他電子元件。源極及汲極可係導電的且可包括一重度摻雜(例如，簡併)半導體區域。源極及汲極可藉由一輕度摻雜半導體區域或通道分離。若通道係n型(即，多數載子係電子)，則FET可被稱為一n型FET。若通道係p型(即，多數載子係電洞)，則FET可被稱為一p型FET。通道可藉由一絕緣閘極氧化物封蓋。可藉由將一電壓施加至閘極而控制通道導電性。例如，分別將一正電壓或負電壓施加至一n型FET或一p型FET可導致通道變為導電。當將大於或等於電晶體之臨限值電壓之一電壓施加至電晶體閘極時，電晶體可「接通」或「啟動」。當將小於電晶體之臨限值電壓之一電壓施加至電晶體閘極時，電晶體可「關斷」或「撤銷啟動」。

本文中所闡述之描述結合隨附圖式描述例示性組態且不表示可實施或在發明申請專利範圍之範疇內之全部實例。本文中使用之術語「例示性」意謂「充當一實例、例項或圖解」且非「較佳」或「優於其他實例」。詳細描述包含為了提供所描述技術之一理解之目的之具體細節。然而，可在不具有此等具體細節之情況下實踐此等技術。在一些例項中，以方塊圖形式展示熟知結構及裝置以便避免使所描述實例之概念不清楚。

在附圖中，類似組件或特徵可具有相同參考標記。此外，可藉由在參考標記之後加上一破折號及在類似組件當中區分之一第二標記而區分相同類型之各種組件。若在說明書中僅使用第一參考標記，則描述適用於具有相同第一參考標記之類似組件之任一者而無關於第二參考標記。

可使用各種不同科技及技術之任何者表示本文中描述之資訊及信號。例如，可貫穿上文描述引用的資料、指令、命令、資訊、信號、位元、符號及晶片可由電壓、電流、電磁波、磁場或磁性粒子、光場或光學粒子或其等任何組合表示。

可使用經設計以執行本文中描述之功能之一通用處理器、一DSP、一ASIC、一場可程式化閘陣列(FPGA)或其他可程式化邏輯裝置、離散閘或電晶體邏輯、離散硬體組件或其等之任何組合而實施或執行結合本文之揭示內容描述之各種闡釋性方塊及模組。一通用處理器可係一微處理器，但在替代例中，處理器可係任何習知處理器、控制器、微控制器或狀態機。一處理器亦可實施為計算裝置之一組合(例如，一數位信號處理器(DSP)及一微處理器之一組合、多個微處理器、結合一DSP核心之一或多個微處理器或任何其他此組態)。

可在硬體、由一處理器執行之軟體、韌體或其任何組合中實施本文中描述之功能。若在由一處理器執行之軟體中實施，則可將功能作為一或多個指令或碼儲存於一電腦可讀媒體上或經由一電腦可讀媒體傳輸。其他實例及實施方案係在本發明及隨附發明申請專利範圍之範疇內。例如，歸因於軟體之性質，可使用由一處理器執行之軟體、硬體、韌體、硬接線或此等之任意者之組合來實施上文描述之功能。實施功能之特徵亦可實體上定位在各種位置處，包含經分佈使得在不同實體位置處實施功能之部分。再者，如本文中所使用，包含在發明申請專利範圍中，如一物項清單(例如，以諸如「至少一者」或「一或多者」之一片語開始之一物項清單)中使用之「或」指示一包含清單，使得(例如)A、B或C之至少一者之一清單意指A或B或C或AB或AC或BC或ABC(即，A及B及C)。再者，如本文中使用，片語「基於」不應解釋為對一條件閉集之一參考。例如，在不脫離本發明之範疇的情況下，描述為「基於條件A」之一例示性步驟可基於條件A及條件B兩者。換言之，如本文中使用，片語「基於」應按相同於片語「至少部分基於」之方式來解釋。

電腦可讀媒體包含非暫時性電腦儲存媒體及通信媒體兩者，包含促進一電腦程式自一位置至另一位置之傳送之任何媒體。一非暫時性儲存媒體可為可藉由一通用電腦或專用電腦存取之任何可用媒體。舉例而言(且非限制)，非暫時性電腦可讀媒體可包括RAM、ROM、電可擦除可程式化唯讀記憶體(EEPROM)、光碟(CD)ROM或其他光碟儲存器、磁碟儲存器或其他磁性儲存裝置或可用於載送或儲存呈指令或資料結構之形式之所要程式碼構件且可藉由一通用電腦或專用電腦或一通用或專用處理器存取之任何其他非暫時性媒體。再者，任何連接可被適當地稱為一電腦可讀媒體。例如，若使用一同軸電纜、光纖電纜、雙絞線、數位用戶線(DSL)或無線技術(諸如紅外線、無線電及微波)自一網站、伺服器或其他遠端源傳輸軟體，則同軸電纜、光纖電纜、雙絞線、數位用戶線(DSL)或無線技術(諸如紅外線、無線電及微波)包含於媒體之定義中。如本文中使用，磁碟及光碟包含CD、雷射光碟、光碟、數位多功能光碟(DVD)、軟碟及藍光光碟，其中磁碟通常磁性地重現資料而光碟用雷射光學地重現資料。上述組合亦包含於電腦可讀媒體之範疇內。

提供本文中之描述以使熟習此項技術者能夠製造或使用本發明。熟習此項技術者將容易明白對本發明之各種修改，且本文中定義之一般原理可應用至其他變動而不脫離本發明之範疇。因此，本發明不限於本文中描述之實例及設計，但符合與本文中揭示之原理及新穎特徵一致之最廣範疇。

400:記憶體裝置

405-a:記憶體陣列

405-b:記憶體陣列

405-k:記憶體陣列

410-a至410-m:字線

415-a至415-n:數位線

415-x:數位線

415-y:數位線

Claims

一種用於預充電一記憶體單元之方法，該方法包括：啟動一第一字線達一週期以將一鐵電記憶體單元與一第一數位線耦合；在啟動該第一字線之該週期之至少一部分期間使用一定量之電荷將該第一數位線預充電至一第一電壓；及在啟動該第一字線之該週期之至少該部分期間，使用該一定量之電荷將一第二數位線預充電至高於該第一電壓之一第二電壓，其中該第二數位線與該第一數位線耦合。
如請求項1之方法，其進一步包括：至少部分基於將該第一數位線預充電至該第一電壓而將該第二數位線與該第一數位線解耦合。
如請求項2之方法，其進一步包括：至少部分基於將該第二數位線與該第一數位線解耦合而將經組態以將該第一數位線預充電至該第二電壓之一電容器與該第一數位線耦合。
如請求項1之方法，其進一步包括：至少部分基於將該第一數位線預充電至該第一電壓而藉由將該第一數位線與經組態以將該第一數位線預充電至與該第二數位線相關聯之該第二電壓之一電容器耦合來將該第一數位線預充電至該第二電壓。
如請求項1之方法，其進一步包括：偵測經組態以將該第一數位線自該第一電壓預充電至該第二電壓之一電容器之一電荷；及至少部分基於偵測該電容器之該電荷而識別儲存於該鐵電記憶體單元上之一邏輯狀態。
一種用於預充電一記憶體單元之方法，該方法包括：：啟動一第一字線達一週期以將一鐵電記憶體單元與一第一數位線耦合；在啟動該第一字線之該週期之至少一部分期間使用一定量之電荷將該第一數位線預充電至一第一電壓；及至少部分基於啟動該第一字線而在啟動該第一字線之該週期之至少該部分期間將一第二數位線與該第一數位線耦合，其中預充電該第一數位線係至少部分基於將該第二數位線與該第一數位線耦合。
如請求項6之方法，其中該第二數位線與在對該鐵電記憶體單元執行之一存取操作期間處於非作用中之一第二字線耦合。
如請求項6之方法，其中該第二數位線與在對該鐵電記憶體單元執行之一存取操作期間處於非作用中之一記憶體裝置之一部分相關聯。
如請求項8之方法，其中記憶體單元之一第一陣列對應於在一第一層疊中之鐵電記憶體單元之一第一群組且記憶體單元之一第二陣列對應於在一第二層疊中之鐵電記憶體單元之一第二群組。
如請求項6之方法，其中該第二數位線使用一電晶體與該第一數位線耦合。
一種用於預充電一記憶體單元之方法，該方法包括：自與一經啟動字線耦合之一鐵電記憶體單元讀取一值；在自該鐵電記憶體單元讀取該值之後使用該鐵電記憶體單元執行一自參考操作以產生一參考電壓；及使該字線在自該鐵電記憶體單元讀取該值與執行該自參考操作之間保持啟動。
如請求項11之方法，其中執行該自參考操作進一步包括：將與該鐵電記憶體單元耦合之一第一數位線預充電至與該參考電壓相關聯之一電壓。
如請求項11之方法，其中執行該自參考操作進一步包括：將與該鐵電記憶體單元連接之一第一數位線與經組態以預充電該第一數位線之一電容器及經組態以提供一偏移之一偏移電路耦合；及在自該鐵電記憶體單元讀取該值之後至少部分基於將該第一數位線與該電容器及該偏移電路耦合而使用該鐵電記憶體單元產生該參考電壓。
如請求項11之方法，其中自該鐵電記憶體單元讀取該值進一步包括：使用用於預充電經組態以與耦合於該鐵電記憶體單元之一第一數位線耦合之一第二數位線之一定量之電荷預充電該第一數位線。
如請求項11之方法，其中：自該鐵電記憶體單元讀取該值進一步包括使用一電容器將與該鐵電記憶體單元耦合之一第一數位線預充電至一第一電壓；且執行該自參考操作進一步包括使用該電容器及經組態以將一偏移提供至該第一電壓之一偏移電路將該第一數位線預充電至一第二電壓。
如請求項15之方法，其中該偏移電路經組態以至少部分基於該鐵電記憶體單元之一操作特性而提供複數個偏移值。
一種電子記憶體設備，其包括：一鐵電記憶體單元，其經選擇以在一存取操作期間存取；一第一數位線，其經組態以在該存取操作之至少一部分期間將該鐵電記憶體單元與一感測組件耦合；一預充電電路，其經組態以藉由在該存取操作之一第一部分期間將一定量之電荷供應至該第一數位線而預充電該第一數位線，其中該鐵電記憶體單元經組態以在該存取操作之該第一部分期間與該第一數位線耦合；及一第二數位線，其不同於該第一數位線，其中該預充電電路經組態以在該存取操作之該第一部分期間使用該一定量之電荷將該第二數位線預充電至不同於該第一數位線上之一第二電壓之一第一電壓。
如請求項17之設備，其中該第二數位線與在對該鐵電記憶體單元執行之該存取操作期間處於非作用中之一記憶體裝置之一部分相關聯。
如請求項17之設備，其進一步包括一電晶體，該電晶體經組態以在該存取操作之該第一部分期間將該第一數位線與該第二數位線耦合。
如請求項17之設備，其進一步包括：一電容器，其經組態以在該存取操作之一第二部分期間放大來自該鐵電記憶體單元之一信號，其中該電容器經組態以在已在該存取操作之該第一部分期間接收該一定量之電荷之後補償該第一數位線與該第二數位線之間之一電壓差。
如請求項17之設備，其進一步包括：一偏移電路，其經組態以在該存取操作之一第三部分期間將一電容器預充電至一電壓，其中該感測組件經組態以使用使用該電容器產生之一參考電壓以區分儲存於該鐵電記憶體單元上之一電荷是否對應於一第一邏輯狀態或一第二邏輯狀態。
如請求項17之設備，其進一步包括該感測組件內之一電容器及一偏移電路，其中：在該存取操作之一第二部分期間，該電容器經組態以至少部分基於在該存取操作之該第一部分期間預充電該第一數位線而自該鐵電記憶體單元擷取一信號；且在該存取操作之一第三部分期間，該電容器經組態以至少部分基於該偏移電路將一偏移提供至該電容器而自該鐵電記憶體單元擷取一參考信號，其中該感測組件經組態以使用該參考信號以區分在該存取操作之該第二部分期間擷取之來自該鐵電記憶體單元之該信號是否對應於一第一邏輯狀態或一第二邏輯狀態。
一種記憶體裝置，其包括：一鐵電記憶體陣列，其包括經組態以與一字線及一第一數位線耦合之一鐵電記憶體單元；一控制器，其與該鐵電記憶體陣列耦合，該控制器經組態以：啟動該字線達一週期以將該鐵電記憶體單元與該第一數位線耦合；在啟動該字線之該週期之至少一部分期間使用一定量之電荷將該第一數位線預充電至一第一電壓；及至少部分基於啟動該第一字線而在啟動該第一字線之該週期之至少該部分期間將一第二數位線與該第一數位線耦合，其中預充電該第一數位線係至少部分基於將該第二數位線與該第一數位線耦合。