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KR102436911B1 - 메모리 셀을 예비충전하기 위한 기법 - Google Patents

메모리 셀을 예비충전하기 위한 기법 Download PDF

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KR102436911B1
KR102436911B1 KR1020207019476A KR20207019476A KR102436911B1 KR 102436911 B1 KR102436911 B1 KR 102436911B1 KR 1020207019476 A KR1020207019476 A KR 1020207019476A KR 20207019476 A KR20207019476 A KR 20207019476A KR 102436911 B1 KR102436911 B1 KR 102436911B1
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KR
South Korea
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digit line
voltage
memory cell
capacitor
during
Prior art date
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페르디난도 베데쉬
움베르토 디 빈센초
Original Assignee
마이크론 테크놀로지, 인크
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Abstract

메모리 셀을 예비충전하기 위한 기법을 위한 방법 및 디바이스가 기재된다. 메모리 셀이 자신의 디지트 라인과 연결된 동안 메모리 셀을 예비충전하는 것이 액세스 동작의 전체 지속시간을 감소시킬 수 있고, 이로써, 메모리 디바이스의 액세스와 연관된 레이턴시를 감소시킬 수 있다. 읽기 동작 동안, 메모리 디바이스는 메모리 셀을 선택된 디지트 라인과 연결하기 위해 워드 라인을 선택할 수 있다. 또한, 메모리 디바이스는 선택된 디지트 라인을 특정 전압까지 예비충전될 참조 디지트 라인과 선택적으로 연결할 수 있다. 예비충전의 완료 시 선택된 디지트 라인과 참조 디지트 라인 사이의 전압차가 메모리 셀의 논리 상태를 지시하는 신호를 나타낼 수 있다.

Description

메모리 셀을 예비충전하기 위한 기법
교차 참조
본 특허 출원은 2017년 12월 28일에 출원되고 본 출원인에게 양도된 Bedeschi외의 미국 특허 출원 번호 15/857,091, 발명의 명칭 "Techniques for Precharging a Memory Cell"의 우선권을 주장하는 2018년 12월 11일에 출원된 Bedeschi외의 PCT 출원 번호 PCT/US2018/064860, 발명의 명칭 "Techniques for Precharging a Memory Cell"의 우선권을 주장하며, 이들 각각은 그 전체가 본 명세서에 참조로서 포함된다.
배경기술
이하는 일반적으로 메모리 어레이를 동작시키는 것과 관련되며 더 구체적으로 메모리 셀을 예비충전하기 위한 기법과 관련된다.
메모리 디바이스는 다양한 전자 디바이스, 가령, 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디스플레이 등에서 정보를 저장하는 데 널리 사용된다. 메모리 디바이스의 상이한 상태를 프로그램함으로써 정보가 저장된다. 예를 들어, 이진 디바이스가, 종종 논리 "1" 또는 논리 "0"으로 지시되는 두 개의 상태를 가진다. 또 다른 시스템에서, 셋 이상의 상태가 저장될 수 있다. 저장된 정보를 액세스하기 위해, 전자 디바이스의 구성요소가 메모리 디바이스 내 저장된 상태를 읽거나 감지할 수 있다. 정보를 저장하기 위해, 전자 디바이스의 구성요소가 메모리 디바이스 내 상태를 쓰거나 프로그램할 수 있다.
다양한 유형의 메모리 디바이스가 존재하는데, 가령, 자기 하드 디스크, RAM(random access memory), ROM(read-only memory), DRAM(dynamic RAM), SDRAM(synchronous dynamic RAM), FeRAM(ferroelectric RAM), MRAM(magnetic RAM), RRAM(resistive RAM), 플래시 메모리, PCM(phase change memory) 등이 있다. 메모리 디바이스는 휘발성 또는 비-휘발성일 수 있다. 비-휘발성 메모리, 가령, FeRAM은 외부 전원이 없을 때에도 긴 시간 동안 자신의 저장된 논리 상태를 유지할 수 있다. 휘발성 메모리 디바이스, 가령, DRAM은 외부 전원에 의해 주기적으로 재생되지 않는 한 자신의 저장된 상태를 소실할 수 있다. FeRAM은 휘발성 메모리와 유사한 디바이스 구조를 이용할 수 있지만, 저장 디바이스로서의 강유전성 커패시터의 사용 때문에 비휘발성 속성을 가질 수 있다. 따라서 FeRAM 디바이스는 그 밖의 다른 비휘발성 및 휘발성 메모리 디바이스에 비교해서 개선된 성능을 가질 수 있다.
메모리 디바이스를 개선하는 것은, 일반적으로, 메모리 셀 밀도를 증가시키는 것, 읽기/쓰기 속도를 증가시키는 것, 신뢰성을 증가시키는 것, 데이터 보유를 증가시키는 것, 전력 소모를 감소시키는 것, 또는 제조 비용을 감소시키는 것 등을 포함할 수 있다.
도 1은 본 발명의 실시예에 따르는 메모리 셀을 예비충전하기 위한 기법을 지원하는 메모리 어레이의 예시를 도시한다.
도 2는 본 개시의 실시예에 따라 메모리 셀을 예비충전하기 위한 기법을 지원하는 회로의 예시를 도시한다.
도 3은 본 개시의 실시예에 따르는 메모리 셀을 예비충전하기 위한 기법을 지원하는 히스테리시스 곡선의 예시를 도시한다.
도 4는 본 개시의 실시예에 따라 메모리 셀을 예비충전하기 위한 기법을 지원하는 메모리 디바이스의 예시를 도시한다.
도 5는 본 개시의 실시예에 따라 메모리 셀을 예비충전하기 위한 기법을 지원하는 회로의 예시를 도시한다.
도 6은 본 개시의 실시예에 따라 메모리 셀을 예비충전하기 위한 기법을 지원하는 타이밍 도의 예시를 도시한다.
도 7 및 8은 본 개시의 실시예에 따라 메모리 셀을 예비충전하기 위한 기법을 지원하는 디바이스의 블록도를 도시한다.
도 9 및 10은 본 개시의 실시예에 따라 메모리 셀을 예비충전하기 위한 기법을 위한 방법을 도시한다.
일부 메모리 디바이스에서, 디지트 라인은 액세스 동작(가령, 읽기 동작 또는 쓰기 동작) 동안 선택된 메모리 셀을 디지트 라인과 연결하기 전에 예비충전(precharge)될 필요가 있을 수 있다. 이러한 예비충전은 액세스 동작을 수행하는 데 필요한 전체 지속시간을 추가할 수 있고 따라서 메모리 커맨드를 수신하는 것과 메모리 커맨드를 실행하는 것 간 레이턴시를 증가시킬 수 있다.
메모리 셀이 디지트 라인과 연결되는 동안 메모리 셀을 예비충전하기 위한 기법이 본 명세서에 기재된다. 메모리 셀이 이의 디지트 라인과 연결된 동안 이 셀을 예비충전하는 것이 액세스 동작의 전체 지속시간을 감소시킬 수 있고, 이로써, 메모리 디바이스의 액세스 동작에 의한 레이턴시 및 소비되는 전력을 감소시킬 수 있다. 메모리 셀과 연결된 디지트 라인을 예비충전할 때, 예비충전 회로가 메모리 셀의 추가 전기적 부하를 설명할 필요가 있을 수 있다. 예를 들어, 디지트 라인을 제1 전압(가령, 1 볼트)으로 예비충전하도록 구성된 전압 소스가 메모리 셀에 연결된 디지트 라인을 제1 전압보다 제2 전압(가령, 0.8볼트)으로 예비충전할 수 있다. 예비충전 동안의 메모리 셀을 설명하기 위해, 메모리 디바이스는 예비충전의 다양한 부분 동안 디지트 라인을 참조 디지트 라인 및 예비충전 커패시터와 선택적으로 연결할 수 있다. 참조 디지트 라인 및 예비충전 커패시터를 이용해, 디지트 라인이 메모리 셀과 연결된 동안 메모리 디바이스는 디지트 라인을 이의 희망 레벨로 예비충전하도록 구성될 수 있다.
일부 경우, 메모리 셀의 동작 특성은 시간에 따라 달라질 수 있으며, 이는 메모리 셀에 저장된 전압 레벨에 영향을 미친다. 따라서, 고정 참조 스킴은 강건한 읽기 동작이 신선한 메모리 셀과 오래된 메모리 셀 모두에 대해 작동하게 하는 데 적합하지 않을 수 있다. 레거시 자기-참조 스킴이, 메모리 셀이 에이징되거나 이의 동작 특성이 변경될 때 고정 참조 스킴과 연관된 문제를 완화하는 적절한 참조를 제공할 수 있다. 그러나 일부 경우, 레거시 자기-참조 스킴은 메모리 셀 및 디지트 라인이 방전한 후 메모리 셀과 연관된 워드 라인을 비활성화하는 것을 필요로 한다. 읽기 동작과 자기-참조 동작 간 워드 라인의 이러한 토글(가령, 비활성화 및 활성화)이 자기-참조 읽기 동작의 과도기 딜레이(transient delay)를 야기할 수 있다. 일부 경우, 과도기 딜레이는 액세스 동작의 총 지속시간이 더 길어는 것을 야기할 수 있다(가령, 워드 라인과 연관된 메모리 셀의 로우를 개방하는 것과 메모리 셀과 연관된 디지트 라인을 액세스하는 것 사이에 최소한의 클록 사이클 수).
메모리 셀과 연관된 워드 라인을 토글할 필요 없이 자기-참조 스킴을 활성화하기 위해 본 명세서에 메모리 셀을 예비충전하기 위한 기법이 제공된다. 메모리 디바이스는 메모리 셀에 연결된 선택된 디지트 라인을 또한 예비충전하는 예비충전 회로를 이용해 참조 디지트 라인을 주어진 전압 값으로 예비충전할 수 있다(가령, 메모리 셀과 연관된 워드 라인이 활성화됨). 따라서, 예비충전된 커패시터가 메모리 셀에 연결된 선택된 디지트 라인에 연결되어 추가 전하량을 제공하여, 선택된 디지트 라인의 특정 전압 값까지의 예비충전을 완료할 수 있다. 추가 전하량은 메모리 셀에 의해 요구되는 전하량에 기인하고 메모리 셀의 논리 상태(예를 들어, 1의 논리 상태 또는 0의 논리 상태)에 따라 달라질 수 있다. 감지 구성요소의 제1 노드에서 메모리 셀로부터의 신호(가령, 커패시터에 의해 제공되는 추가 전하량)가 발생되고 캡처되는 동안, 메모리 셀과 연관된 워드 라인이 토글 필요 없이, 따라서 워드 라인을 방전 및 충전하는 것과 연관된 과도기 딜레이 없이, 활성화된 채 유지된다.
메모리 셀로부터의 신호가 캡처된 후, 일부 실시예에서, 자기-참조 동작이 뒤 따를 수 있다. 자기-참조 동작은 선택된 메모리 셀, 선택된 메모리 셀과 연관된 선택된 디지트 라인, 및 참조 디지트 라인을 재설정하는 것을 포함할 수 있다. 그 후, 앞서 기재된 유사한 단계들을 반복함으로써 예비충전 회로를 이용해, 메모리 셀에 연결된 참조 디지트 라인 및 선택된 디지트 라인은 자기-참조 동작에 대해 다시 예비충전될 수 있다. 메모리 셀이 재설정된 때(가령, 메모리 셀이 1의 논리 상태를 갖도록), 자기-참조 동작 동안 메모리 셀로부터의 신호가 참조 신호로서 기능하기 위해(가령, 감지 구성요소의 제1 노드에서 캡처된 신호가 1 또는 0의 논리 상태에 대응하는지를 구별하기 위해) 오프셋을 필요로 할 수 있다. 오프셋을 제공하기 위해, 커패시터는 읽기 동작 동안의 값과 상이한 값으로 예비충전되어, 메모리 셀로 연결될 때 참조 신호를 생성할 수 있다. 그런 다음 참조 신호는 감지 구성요소의 제2 노드에서 캡처될 수 있다. 제1 노드에서 캡처된 신호를 제2 노드에서 캡처된 참조 신호로 비교함으로써, 감지 구성요소는 메모리 셀의 논리 상태를 래치할 수 있다. 메모리 셀로부터의 참조 신호가 감지 구성요소의 제2 노드에서 발생 및 캡처되는 동안, 메모리 셀과 연관된 워드 라인은, 토글할 필요 없이, 따라서 워드 라인의 방전 및 충전과 연관된 과도기 딜레이 없이, 활성화된 채 유지될 수 있다.
메모리 셀을 예비충전하기 위한 기법은 메모리 디바이스를 개선하기 위한 이점을 제공할 수 있다. 예비충전 기법이 읽기 동작의 선택된 메모리 셀을 이용해 읽기 동작에 대한 참조 신호를 생성할 수 있으며, 따라서 읽힐 메모리 셀과 참조 신호를 제공하는 참조 메모리 셀 간 가변 전기 특성과 연관된 문제(가령, 읽힐 메모리 셀과 참조 메모리 셀 간 통계적 프로세스 변동 또는 상이한 에이징)를 완화할 수 있다. 또한, 메모리 셀로부터 읽힐 신호 및 참조 신호를 생성하는 동안, 예비충전 기법은 동일한 두 개의 디지트 라인(가령, 참조 디지트 라인과 읽힐 메모리 셀에 연결된 디지트 라인)을 이용할 수 있으며, 따라서 다양한 회로 구성요소(가령, 참조 디지트 라인과 연관된 예비충전 회로, 메모리 셀에 연결된 디지트 라인과 연관된 다른 예비충전 회로, 두 개의 디지트 라인을 연결하도록 구성된 트랜지스터)와 연관된 변동의 원인을 감소시킬 수 있다.
앞서 제공된 개시의 특징들이 도 1 내지 3의 맥락에서 이하에서 더 기재된다. 그런 다음 특정 예시가 도 4 내지 6에 대해 기재된다. 개시 내용의 이들 및 그 밖의 다른 특징이 메모리 셀을 예비충전하기 위한 기법과 관련된 장치도, 시스템도, 및 흐름도를 참조하여 더 설명 및 기재된다.
도 1은 본 발명의 실시예에 따르는 메모리 셀을 예비충전하기 위한 기법을 지원하는 메모리 어레이(100)의 예시를 도시한다. 도 1은 메모리 어레이(100)의 다양한 구성요소 및 특징부의 개략도이다. 이와 같이, 메모리 어레이(100)의 구성 요소 및 특징은 메모리 어레이(100) 내의 실제 물리적 위치가 아니라 기능적 상호 관계를 나타내는 것으로 도시되어 있음을 이해해야 한다. 메모리 어레이(100)는 전자 메모리 장치 또는 디바이스라고도 지칭될 수 있다. 메모리 어레이(100)는 상이한 상태를 저장하도록 프로그램 가능한 메모리 셀(105)을 포함한다. 일부 경우, 메모리 셀(105) 각각이 강유전성 물질을 갖는 절연성 물질로서 커패시터를 포함할 수 있는 강유전성 메모리 셀일 수 있다. 일부 경우, 커패시터는 강유전성 컨테이너라고 지칭될 수 있다. 각각의 메모리 셀(105)은 논리 0 및 논리 1로 지정된 두 개의 상태를 저장하도록 프로그램될 수 있다. 각각의 메모리 셀(105)이 서로 상하로 적층되어, 메모리 셀(145)의 2-데크를 도출할 수 있다. 따라서, 도 1의 예시가 메모리 어레이의 2개의 데크를 도시하는 예시일 수 있다.
일부 경우, 메모리 셀(105)은 셋 이상의 논리 상태를 저장하도록 구성된다. 메모리 셀(105)은 커패시터에 프로그램 가능 상태를 나타내는 전하를 저장할 수 있으며, 예를 들어, 충전 및 비충전 커패시터가 두 개의 논리 상태를 각각 나타낼 수 있다. DRAM 아키텍처가 이러한 설계를 흔히 사용할 수 있고, 채용된 커패시터가 상유전(paraelectric) 또는 선형 분극 속성을 갖는 유전체 물질을 절연체로서 포함할 수 있다. 이와 달리, 강유전성 메모리 셀은 절연 물질로서 강유전체 물질을 갖는 커패시터를 포함할 수 있다. 강유전성 커패시터의 상이한 충전 레벨이 상이한 논리 상태를 나타낼 수 있다. 강유전성 물질은 비-선형 분극 속성을 가지며, 강유전성 메모리 셀(105)의 일부 세부사항 및 이점이 이하에서 언급된다.
액세스 동작이라고 지칭될 수 있는 동작, 가령, 읽기 및 쓰기가, 워드 라인(110) 및 디지트 라인(115)을 활성화 또는 선택함으로써, 메모리 셀(105) 상에서 수행될 수 있다. 워드 라인(110)은 로우 라인, 감지 라인, 및 액세스 라인으로도 알려질 수 있다. 디지트 라인(115)은 비트 라인, 컬럼 라인, 액세스 라인으로도 알려질 수 있다. 워드 라인 및 디지트 라인, 또는 이의 유사어의 지칭은 이해 또는 동작의 결핍 없이 상호 교환 가능하다. 워드 라인(110) 및 디지트 라인(115)은 어레이를 생성하도록 서로 수직(또는 거의 수직)일 수 있다. 메모리 셀(가령, FeRAM, RRAM)의 유형에 따라, 또 다른 액세스 라인(도시되지 않음), 가령, 플레이트 라인이 존재할 수 있다. 메모리 디바이스의 정확한 동작이 메모리 디바이스에서 사용되는 메모리 셀 및/또는 특정 액세스 라인의 유형을 기초로 변경될 수 있음을 알아야 한다.
워드 라인(110) 또는 디지트 라인(115)을 활성화 또는 선택하는 것은 각자의 라인에 전압을 인가하는 것을 포함할 수 있다. 워드 라인(110) 및 디지트 라인(115)은 전도성 물질, 가령, 금속(가령, 구리(Cu), 알루미늄(Al), 금(Au), 텅스텐(W)), 금속 합금, 탄소, 전도성-도핑된 반도체, 또는 그 밖의 다른 전도성 물질, 합금, 화합물 등으로 만들어질 수 있다.
메모리 어레이(100)는 2차원(2D) 메모리 어레이 또는 3차원(3D) 메모리 어레이일 수 있다. 3D 메모리 어레이는 서로 상하로 형성된 2차원(2D) 메모리 어레이를 포함할 수 있다. 이는 2D 어레이와 비교해서 단일 다이 또는 기판 상에 위치 또는 생성될 수 있는 메모리 셀의 수를 증가시킬 수 있으며, 이는 제작 비용을 감소시키거나 메모리 어레이의 성능을 증가시키거나, 둘 모두일 수 있다. 메모리 어레이(100)는 임의의 개수의 레벨을 포함할 수 있다. 각각의 레벨에 걸쳐 메모리 셀(105)이 서로 대략 정렬될 수 있도록 각각의 레벨이 정렬 또는 위치설정될 수 있다. 메모리 셀(105)의 각각의 로우가 단일 워드 라인(110)에 연결될 수 있고, 메모리 셀(105)의 각각의 컬럼이 단일 디지트 라인(115)에 연결된다. 하나의 워드 라인(110) 및 하나의 디지트 라인(115)을 활성화(가령, 워드 라인(110) 또는 디지트 라인(115)에 전압을 인가)함으로써, 단일 메모리 셀(105)이 이들의 교차점에서 액세스될 수 있다. 메모리 셀(105)을 액세스하는 것은 메모리 셀(105)을 읽기 또는 쓰기하는 것을 포함할 수 있다. 워드 라인(110)과 디지트 라인(115)의 교차점이 메모리 셀의 주소로 지칭될 수 있다.
일부 아키텍처에서, 셀의 논리 저장 디바이스, 가령, 커패시터가 선택기 디바이스에 의해 디지트 라인으로부터 전기적으로 절연될 수 있다. 워드 라인(110)은 선택기 디바이스에 연결되고 이를 제어할 수 있다. 예를 들어, 선택기 디바이스는 트랜지스터(가령, 박막 트랜지스터(TFT))일 수 있고 워드 라인(110)은 트랜지스터의 게이트에 연결될 수 있다. 워드 라인(110)을 활성화함으로써, 메모리 셀(105)과 이의 대응하는 디지트 라인(115) 간 전기적 연결 또는 폐쇄 회로가 도출된다. 그 후 디지털 라인은 메모리 셀(105)을 읽거나 쓰도록 액세스될 수 있다. 덧붙여, 도 2에서 이하에서 기재되는 바와 같이, 강유전성 메모리 셀의 액세스 동작은 플레이트 라인을 통한 강유전성 메모리 셀의 노드, 즉, 셀 플레이트 노드로의 추가 연결을 필요할 수 있다. 일부 실시예에서, 액세스 동작(가령, 읽기 동작) 동안 워드 라인(110)이 활성화되어 메모리 셀(105)을 디지트 라인(115)으로 연결하는 동안 선택된 디지트 라인(115)은 제1 전압까지 예비충전될 수 있다. 또한, 예비충전 동안 메모리 셀(가령, 참조 디지트 라인)과 연결되지 않는 다른 디지트 라인(115)을 이용해 전하량이 결정될 수 있다. 전하량에 대응하는 전류가 선택된 디지트 라인을 예비충전하는 데 사용될 수 있기 때문에, 워드 라인(110)의 방전 및 충전과 연관된 과도기 시간 딜레이를 피하기 위해 워드 라인(110)은 액세스 동작 동안 활성화된 채 유지될 수 있다.
메모리 셀(105)을 액세스하는 것은 로우 디코더(120) 및 컬럼 디코더(130)를 통해 제어될 수 있다. 예를 들어, 로우 디코더(row decoder)(120)는 메모리 제어기(140)로부터 로우 주소(row address)를 수신하고 수신된 로우 주소를 기초로 적절한 워드 라인(110)을 활성화할 수 있다. 마찬가지로, 컬럼 디코더(column decoder)(130)는 메모리 제어기(140)로부터 컬럼 주소(column address)를 수신하고 적절한 디지트 라인(115)을 활성화한다. 예를 들어, 메모리 어레이(100)는 WL_1 내지 WL_M로 라벨링된 복수의 워드 라인(110) 및 DL_1 내지 DL_N로 라벨링된 복수의 디지트 라인(115)을 포함할 수 있으며, 여기서 M과 N은 어레이 크기에 따라 달라진다. 따라서, 워드 라인(110) 및 디지트 라인(115), 가령, WL_2 및 DL_3을 활성화함으로써, 이들의 교차점에서의 메모리 셀(105)이 액세스될 수 있다. 덧붙여, 강유전성 메모리 셀의 액세스 동작은 플레이트 라인 디코더(도시되지 않음)와 연관된 메모리 셀(105)에 대한 대응하는 플레이트를 활성화할 필요가 있을 수 있다.
일부 실시예에서, 선택된 디지트 라인(115)(가령, 타깃 디지트 라인)이 읽힐 메모리 셀(105)에 연결되는 동안 추가 디지트 라인(115)(가령, 참조 디지트 라인)은 예비충전될 수 있다. 예비충전 회로가 전류 미러링 스킴을 기초로 추가 디지트 라인 및 선택된 디지트 라인 모두로 전하량을 공급할 수 있다. 추가 디지트 라인은 메모리 셀(105)과 연관되지 않을 수 있으며 메모리 어레이(100)의 비선택 부분으로부터일 수 있다. 일부 경우, 참조 디지트 라인은 비활성 메모리 타일, 메모리 섹션 등에 위치될 수 있다. 일부 실시예에서, 예비충전 주기를 이용해 하부 데크 내 메모리 셀이 액세스될 때 추가 디지트 라인이 비선택 상부 데크에 속할 수 있다.
액세스되면, 메모리 셀(105)은 감지 구성요소(125)에 의해 읽히거나 감지되어 메모리 셀(105)의 저장된 상태를 결정할 수 있다. 예를 들어, 메모리 셀(105)을 액세스한 후, 메모리 셀(105)의 강유전성 커패시터가 이의 대응하는 디지트 라인(115)으로 방전할 수 있다. 강유전성 커패시터를 방전하는 것이 강유전성 커패시터로 전압을 바이어싱 또는 인가하는 것으로부터 도출될 수 있다. 방전은 디지트 라인(115)의 전압의 변화를 야기하며, 감지 구성요소(125)가 이를 참조 전압(도시되지 않음)에 비교하여, 메모리 셀(105)의 저장된 상태를 결정할 수 있다. 예를 들어, 디지트 라인(115)이 참조 전압보다 높은 전압을 갖는 경우, 감지 구성요소(125)가 메모리 셀(105) 내 저장된 상태가 논리 1이었음을 결정할 수 있고, 그 반대의 경우도 마찬가지일 수 있다. 감지 구성요소(125)는 신호의 차이를 검출 및 증폭하기 위해 다양한 트랜지스터 또는 증폭기를 포함할 수 있으며, 이는 래칭(latching)이라고 지칭될 수 있다. 그 후 메모리 셀(105)의 검출된 논리 상태는 컬럼 디코더(130)를 통해 출력(135)으로서 출력될 수 있다. 일부 경우, 감지 구성요소(125)는 컬럼 디코더(130) 또는 로우 디코더(120)의 일부일 수 있다. 또는, 감지 구성요소(125)는 컬럼 디코더(130) 또는 로우 디코더(120)에 연결 또는 이와 전자 통신할 수 있다.
일부 실시예에서, 감지 구성요소(125)는 가변 전압 레벨로 예비충전하도록 구성된 커패시터를 포함할 수 있다. 전압 레벨은 액세스 동작의 다양한 페이즈(가령, 읽기 동작, 자기-참조 동작)에 따라 상이할 수 있다. 커패시터가 메모리 셀(105)에 연결된 선택된 디지트 라인(115)에 연결되어 선택된 디지트 라인(115)에 추가 전하량을 공급할 수 있다. 추가 전하량은 메모리 셀(105)의 논리 상태에 대응할 수 있다. 메모리 셀(105)은 읽힐 논리 값(가령, 1 또는 0의 논리 상태) 또는 알려진 논리 값을 저장하여 읽기 동작을 위한 참조를 제공할 수 있다. 따라서 커패시터는 읽기 동작 동안 메모리 셀(105)로부터의 신호 또는 자기-참조 동작 동안 참조 신호를 검출할 수 있다.
마찬가지로 관련 워드 라인(110) 및 디지트 라인(115)을 활성화함으로써, 메모리 셀(105)은 설정되거나 써질 수 있다, 즉, 논리 값이 메모리 셀(105)에 저장될 수 있다. 컬럼 디코더(130) 또는 로우 디코더(120)가 메모리 셀(105)에 써지도록 데이터, 가령, 입/출력(135)을 수용할 수 있다. 강유전성 메모리 셀(105)은 강유전성 커패시터를 양단에 전압을 인가함으로써 써질 수 있다. 이 프로세스는 이하에서 더 상세히 언급된다.
일부 메모리 아키텍처에서, 메모리 셀(105)을 액세스하는 것이 저장된 논리 상태를 저하 또는 파괴할 수 있고 다시-쓰기 또는 리프레시 동작이 수행되어 본래의 논리 상태를 메모리 셀(105)로 반환할 수 있다. DRAM에서, 예를 들어, 커패시터는 감지 동작 동안 부분적으로 또는 완전히 방전되어 저장된 논리 상태를 오염시킬 수 있다. 따라서 논리 상태는 감지 동작 후 다시 써질 수 있다. 추가로, 단일 워드 라인(110)을 활성화함으로써 로우의 모든 메모리 셀의 방전이 도출될 수 있으며, 따라서 로우의 몇몇 또는 모든 메모리 셀(105)이 다시 써질 필요가 있을 수 있다.
일부 메모리 아키텍처, 가령, DRAM에서, 메모리 셀은 외부 전원에 의해 주기적으로 재생되지 않는다면 자신의 저장된 상태를 소실할 수 있다. 예를 들어, 누설 전류를 통해 충전된 커패시터가 시간의 흐름에 따라 방전될 수 있으며, 이는 저장된 정보의 소실을 도출한다. 이들 이른바 휘발성 메모리 디바이스의 재생 율이 비교적 높을 수 있는데, 가령, DRAM 어레이의 경우 초당 수십 번의 재생 동작이 있을 수 있고, 이는 상당한 전력 소모를 초래할 수 있다. 메모리 어레이가 점점 더 커짐에 따라, 증가된 전력 소모가, 특히, 유한한 전원, 가령, 배터리에 의존하는 모바일 디바이스의 경우, 메모리 어레이의 배치 또는 동작을 제한할 수 있다(가령, 전력 공급, 열 발생, 재료 제한). 이하에서 기재될 바와 같이, 강유전성 메모리 셀(105)은 다른 메모리 아키텍처에 비해 개선된 성능을 야기할 수 있는 이점을 가질 수 있다.
메모리 제어기(140)는 다양한 구성요소, 가령, 로우 디코더(120), 컬럼 디코더(130), 및 감지 구성요소(125)를 통해 메모리 셀(105)의 동작(가령, 읽기, 쓰기, 다시-쓰기, 리프레시, 방전)을 제어할 수 있다. 일부 경우, 로우 디코더(120), 컬럼 디코더(130), 및 감지 구성요소(125) 중 하나 이상이 메모리 제어기(140)와 함께 위치할 수 있다. 메모리 제어기(140)는 로우 및 컬럼 주소 신호를 생성하여 원하는 워드 라인(110) 및 디지트 라인(115)을 활성화할 수 있다. 메모리 제어기(140)는 또한 메모리 어레이(100)의 동작 동안 사용되는 다양한 전압 또는 전류를 생성 및 제어할 수 있다. 예를 들어, 이는 하나 이상의 메모리 셀(105)을 액세스한 후 방전 전압을 워드 라인(110) 또는 디지트 라인(115)으로 인가할 수 있다.
일부 실시예에서, 메모리 제어기(140)는 읽기 동작 및/또는 자기-참조 동작의 다양한 페이즈를 제어할 수 있다. 일부 경우, 메모리 제어기(140)는 워드 라인(110)을 활성화하여 메모리 셀(105)을 선택된 디지트 라인(115)을 연결하는 것에 기초하여, 선택된 디지트 라인(115)을 다른 디지트 라인(115)(가령, 참조 디지트 라인)과 연결하는 것과 연관된 다양한 타이밍을 제어할 수 있다. 다른 경우, 메모리 제어기(140)는 전하량을 서로 연결된 디지트 라인에 공급하고 예비충전의 상태(가령, 참조 디지트 라인의 전압)를 모니터링하여 예비충전이 완료되었는지 여부를 결정하도록 구성된 예비충전 회로를 제어할 수 있다. 일부 경우, 메모리 제어기(140)는 메모리 셀(105)의 논리 상태를 검출하도록 구성된 커패시터를 예비충전하는 것, 가령, 커패시터를 전압 공급 노드로 연결하는 것, 선택된 디지트 라인(115)을 참조 디지트 라인(115)으로부터 연관해제하는 것, 충전된 커패시터를 선택된 디지트 라인으로 연결하는 것 등과 연관된 다양한 타이밍을 제어할 수 있다.
일반적으로, 본 명세서에서 언급된 인가된 전압 또는 전류의 진폭, 형태, 또는 지속시간이 조절 또는 변화될 수 있으며 메모리 어레이(100)를 동작시킬 때 언급되는 다양한 동작에 대해 상이할 수 있다. 덧붙여, 메모리 어레이(100) 내 하나, 복수의, 또는 모든 메모리 셀(105)이 동시에 액세스될 수 있는데, 예를 들어, 메모리 어레이(100)의 복수의 또는 모든 셀이 모든 메모리 셀(105) 또는 메모리 셀(105)의 그룹이 단일 논리 상태로 설정 또는 재설정되는 액세스(또는 쓰기 또는 프로그램) 동작 동안 동시에 액세스될 수 있다. 메모리 디바이스의 정확한 동작이 메모리 디바이스에서 사용되는 메모리 셀 및/또는 특정 액세스 라인의 유형을 기초로 변경될 수 있음을 알아야 한다. 액세스 라인, 가령, 플레이트 라인이 제공될 수 있는(도시되지 않음) 일부 예시에서, 워드 라인 및 디지트 라인과 협업하는 대응하는 플레이트 라인이 메모리 어레이의 특정 메모리 셀(105)을 액세스하도록 활성화될 필요가 있을 수 있다. 메모리 디바이스의 정확한 동작이 메모리 디바이스에서 사용되는 메모리 셀 및/또는 특정 액세스 라인의 유형을 기초로 변경될 수 있음을 알아야 한다.
도 2는 본 개시의 실시예에 따라 메모리 셀을 예비충전하기 위한 기법을 지원하는 회로(200)의 하나의 예시를 도시한다. 회로(200)는 각각 도 1을 참조하여 기재된 바와 같이, 메모리 셀(105), 워드 라인(110), 디지트 라인(115) 및 감지 구성요소(125)의 예시일 수 있는 메모리 셀(105-a), 워드 라인(110-a), 디지트 라인(115-a) 및 감지 구성요소(125-a)를 포함한다. 메모리 셀(105-a)은 논리 저장 구성요소, 가령, 제1 플레이트, 셀 플레이트(cell plate)(230), 및 제2 플레이트, 즉, 셀 바텀(cell bottom)(215)을 갖는 커패시터(205)를 포함할 수 있다. 셀 플레이트(230) 및 셀 바텀(215)은 이들 사이에 위치하는 강유전성 물질을 통해 용량성 결합될 수 있다. 메모리 셀(105-a)의 동작을 변경하지 않는 한, 셀 플레이트(230) 및 셀 바텀(215)의 배향은 뒤집힐 수 있다(flip). 회로(200)는 선택기 디바이스(220) 및 참조 라인(225)을 더 포함한다. 셀 플레이트(230)는 플레이트 라인(210)을 통해 액세스될 수 있고 셀 바텀(215)은 디지털 라인(115-a)을 통해 액세스될 수 있다. 앞서 기재된 바와 같이, 커패시터(205)를 충전 또는 방전함으로써 다양한 상태가 저장될 수 있다.
회로(200)에서 나타나는 다양한 요소를 동작시킴으로써, 커패시터(205)의 저장된 상태가 읽히거나 감지될 수 있다. 커패시터(205)는 디지트 라인(115-a)과 전자 통신할 수 있다. 예를 들어, 선택기 디바이스(220)가 비활성화될 때 커패시터(205)는 디지트 라인(115-a)으로부터 고립될 수 있고, 선택기 디바이스(220)가 활성화될 때 커패시터(205)는 디지트 라인(115-a)에 연결될 수 있다. 선택기 디바이스(220)를 활성화하는 것은 메모리 셀(105-a)을 선택하는 것으로 지칭될 수 있다. 일부 경우, 선택기 디바이스(220)는 트랜지스터(가령, 박막 트랜지스터(TFT))이고 이의 동작은 전압을 트랜지스터 게이트로 인가함으로써 제어되며, 여기서, 전압 크기는 트랜지스터의 임계 전압 크기보다 크다. 워드 라인(110-a)은 선택기 디바이스(220)를 활성화할 수 있는데, 예를 들면, 워드 라인(110-a)에 인가되는 전압이 커패시터(205)를 디지트 라인(115-a)과 연결하는 트랜지스터 게이트에 인가된다.
일부 실시예에서, 워드 라인(110-a)을 방전 및 충전하는 것과 연관된 과도기 딜레이를 피하기 위해 액세스 동작의 다양한 페이즈 동안 워드 라인(110-a)이 활성화된 채 유지될 수 있다. 또한, 워드 라인(110-a)은 읽기 동작을 따를 수 있는 자기-참조 동작의 다양한 페이즈 동안 활성화된 채 유지될 수 있다. 일부 실시예에서, 액세스 동작 동안 워드 라인(110-a)이 활성화된 채 유지될 수 있도록 예비충전 회로가 메모리 셀(105-a)과 연결된 디지트 라인(115-a)으로 제어된 양의 전류를 공급하도록 사용될 수 있다.
또 다른 예를 들면, 선택기 디바이스(220)가 플레이트 라인(210)과 셀 플레이트(230) 사이에 연결되며, 커패시터(205)가 디지트 라인(115-a)과 선택기 디바이스(220)의 다른 단자 사이에 있도록, 선택기 디바이스(220)와 커패시터(205)의 위치가 스위칭될 수 있다. 이 실시예에서, 선택기 디바이스(220)는 커패시터(205)를 통해 디지트 라인(115-a)과 전자 통신하도록 유지할 수 있다. 이 구성은 읽기 및 쓰기 동작을 위한 또 다른 타이밍 및 바이어싱과 연관될 수 있다.
커패시터(205)의 플레이트들 사이의 강유전체 물질 때문에, 그리고 이하에서 더 상세히 설명될 바와 같이, 커패시터(205)는 디지트 라인(115-a)으로의 연결 후 방전되지 않을 수 있다. 하나의 스킴에서, 강유전성 커패시터(205)에 의해 저장된 논리 상태를 감지하기 위해, 워드 라인(110-a)은 메모리 셀(105-a)을 선택하도록 바이어싱되고 전압이 플레이트 라인(210)에 인가될 수 있다. 일부 경우, 플레이트 라인(210) 및 워드 라인(110-a)을 바이어싱하기 전에 디지트 라인(115-a)은 가상으로 접지되며 그 후 가상 접지로부터 고립되는데, 이는 "부동 상태(floating)"라 지칭될 수 있다. 플레이트 라인(210)을 바이어싱하는 것이 커패시터(205) 양단의 전압차(가령, 플레이트 라인(210) 전압에서 디지트 라인(115-a) 전압을 뺀 값)를 도출할 수 있다. 전압 차이는 커패시터(205) 상의 저장된 전하의 변화를 야기할 수 있는데, 이때 저장된 전하의 변화의 크기가 커패시터(205)의 초기 상태에 따라 좌우될 수 있는데, 가령, 초기 상태가 논리 1을 저장했는지 또는 논리 0을 저장했는지에 따라 좌우될 수 있다. 이는 커패시터(205) 상에 저장된 전하를 기초로 디지트 라인(115-a)의 전압의 변경을 야기할 수 있다. 셀 플레이트(230)로의 전압을 변화시킴에 따른 메모리 셀(105-a)의 동작은 "셀 플레이트 이동"이라 지칭될 수 있다.
디지트 라인(115-a)의 전압의 변화는 이의 고유 커패시턴스(intrinsic capacitance)에 따라 달라질 수 있다. 즉, 전하가 디지트 라인(115-a)을 통해 흐름에 따라, 일부 유한 전하가 디지트 라인(115-a)에 저장될 수 있으며 최종 전압이 고유 커패시턴스에 따라 달라질 수 있다. 상기 고유 커패시턴스는 디지트 라인(115-a)의 물리적 특성, 가령, 치수에 따라 달라질 수 있다. 디지트 라인(115-a)은 여러 메모리 셀(105)을 연결할 수 있고 따라서 디지트 라인(115-a)은 무시할 수 없는 커패시턴스(가령, 피코패럿(pF) 수준)를 도출하는 길이를 가질 수 있다. 그런 다음 감지 구성요소(125-a)에 의해, 디지트 라인(115-a)의 결과적 전압이 참조(가령, 참조 라인(225)의 전압)에 비교되어, 메모리 셀(105-a) 내 저장된 논리 상태를 결정할 수 있다. 그 밖의 다른 감지 프로세스가 사용될 수 있다.
감지 구성요소(125-a)가 래칭이라고 지칭될 수 있는 신호차를 검출 및 증폭하기 위한 다양한 트랜지스터 또는 증폭기를 포함할 수 있다. 감지 구성요소(125-a)는 디지트 라인(115-a)의 전압과 참조 전압일 수 있는 참조 라인(225)의 전압을 수신하고 비교하는 감지 증폭기를 포함할 수 있다. 감지 증폭기 출력은 비교를 기초로 더 높거나(가령, 양의 값) 또는 더 낮은(가령, 음의 값 또는 접지) 공급 전압으로 구동될 수 있다. 예를 들어, 디지트 라인(115-a)이 참조 라인(225)보다 높은 전압을 갖는 경우, 감지 증폭기 출력은 양의 공급 전압으로 구동될 수 있다. 일부 경우, 감지 증폭기가 추가로 디지트 라인(115-a)을 공급 전압으로 구동할 수 있다. 그 후 감지 구성요소(125-a)는 메모리 셀(105-a)에 저장된 상태, 가령, 논리 1을 결정하는 데 사용될 수 있는 감지 증폭기의 출력 및/또는 디지트 라인(115-a)의 전압을 래칭할 수 있다. 또는, 디지트 라인(115-a)이 참조 라인(225)보다 낮은 전압을 갖는 경우, 감지 증폭기 출력이 음의 또는 접지 전압으로 구동될 수 있다. 감지 구성요소(125-a)가 감지 증폭기 출력을 유사하게 래칭하여, 메모리 셀(105-a) 내 저장된 상태, 가령, 논리 0을 결정할 수 있다. 그 후 메모리 셀(105-a)의 래칭된 논리 상태가, 예를 들어, 도 1을 참조한 바와 같이, 컬럼 디코더(130)를 통해 출력(135)으로서 출력된다.
일부 실시예에서, 메모리 셀(105-a)과 연관된 워드 라인(110-a)이 활성화(가령, 선택)되는 동안, 메모리 셀(105-a)과 연결된 제1 디지트 라인(115-a)(가령, 타깃 디지트 라인)으로 제어된 양의 전류를 공급할 수 있다. 제어된 양의 전류를 공급 받을 때 제1 디지트 라인(115-a)은 제1 전압으로 예비충전될 수 있다. 전류의 제어된 양은 제2 디지트 라인(115-a)(가령, 자신과 연결된 메모리 셀(105)을 갖지 않는 비부하 디지트 라인, 참조 디지트 라인)의 고유 커패시턴스를 예비충전하도록 결정되어, 제어된 양의 전류가 공급될 때 제2 디지트 라인(115-a)이 제2 전압으로 예비충전될 수 있도록 한다. 메모리 셀(105-a)과 연관된 제1 디지트 라인(115-a)의 추가 용량성 부하 때문에 제1 전압은 제2 전압보다 낮을 수 있다. 제1 전압과 제2 전압 간 전압차가 메모리 셀(105-a)의 논리 상태에 기인할 수 있다. 또한, 전압차는 메모리 셀(105-a)의 논리 상태에 따라 달라질 수 있다.
일부 실시예에서, 감지 구성요소(125-a) 내 예비충전된 커패시터가, 제1 디지트 라인(115-a)이 제1 전압으로 예비충전되는 것에 기초하여, 제1 디지트 라인(115-a)에 연결될 수 있다. 추가 전하량을 공급하여 제1 디지트 라인(115-a)의 전압을 제2 전압으로 더 상승시킴으로써 예비충전된 커패시터가 전압차를 검출할 수 있다. 전압차는 메모리 셀(105-a)의 논리 상태를 나타내는 메모리 셀(105-a)로부터의 신호로서 감지 구성요소(125-a)에 저장될 수 있다. 일부 실시예에서, 감지 구성요소(125-a)에 신호를 저장하는 것에 기초하여 메모리 셀(105-a)이 재설정되어 자기-참조 신호를 생성할 수 있다. 일부 경우, 메모리 셀을 재설정하는 것은 메모리 셀(105-a)에 저장된 알려진 논리 상태(가령, 1의 논리 상태)를 도출할 수 있다. 동일한 제1 디지트 라인, 제2 디지트 라인, 및 메모리 셀(105-a)을 이용해 예비충전 회로를 이용하는 예비충전 단계를 반복해, 제어된 양의 전류를 제공함으로써 자기-참조 신호가 생성될 수 있다. 그 후, 감지 구성요소(125-a)가 자기-참조 신호를 저장해 메모리 셀(105-a)의 논리 상태를 나타내는 신호와 비교할 수 있다.
메모리 셀(105-a)을 쓰기 위해, 전압이 커패시터(205) 양단에 인가될 수 있다. 다양한 방법이 사용될 수 있다. 하나의 예시에서, 선택기 디바이스(220)는 워드 라인(110-a)을 통해 활성화되어 커패시터(205)를 디지트 라인(115-a)으로 전기적으로 연결할 수 있다. (플레이트 라인(210)을 통해) 셀 플레이트(230)의 전압을 제어하고 (디지트 라인(115-a)을 통해) 셀 바텀(215)의 전압을 제어함으로써 전압이 커패시터(205) 양단에 인가될 수 있다. 논리 0을 쓰기 위해, 셀 플레이트(230)는 하이(high)가 될 수 있다, 즉, 플레이트 라인(210)에 양의 전압이 인가될 수 있으며, 셀 바텀(215)은 로우(low)가 될 수 있다, 즉, 가상으로 접지 또는 음의 전압을 디지트 라인(115-a)에 인가할 수 있다. 논리 1을 쓰기 위해 셀 플레이트(230)가 로우를 취하고 셀 바텀(215)이 하이를 취하는 반대 프로세스가 수행된다.
도 3은 본 개시의 실시예에 따라 메모리 셀을 예비충전하기 위한 기법을 지원하는 강유전성 메모리 셀에 대한 히스테리시스 곡선(300-a 및 300-b)을 갖는 비선형 전기적 속성의 예시를 도시한다. 히스테리시스 곡선(300-a 및 300-b)은 예시적 강유전성 메모리 셀 쓰기 및 읽기 프로세스를 각각 도시한다. 히스테리시스 곡선(300)은 강유전성 커패시터(가령, 도 2의 커패시터(205))에 저장된 전하량 Q를 전압차 V의 함수로서 도시한다.
강유전성 물질은 자생적 전기 분극을 특징으로 가지는데, 즉, 전기장이 부재할 때 0 아닌 전기 분극을 유지한다. 예시적 강유전성 물질로는, 바륨 티타네이트(BaTiO3), 납 티타네이트(PbTiO3), 납 지르코늄 티타네이트(PZT), 및 스트론튬 비스무스 탄탈레이트(SBT)가 있다. 본 명세서에 기재된 강유전성 커패시터는 이들 또는 그 밖의 다른 강유전성 물질을 포함할 수 있다. 강유전성 커패시터 내 전기적 분극이 강유전성 물질의 표면에서 순 전하를 도출하고 커패시터 단자를 통해 반대 전하를 끌어 당긴다. 따라서 전하가 강유전성 물질과 커패시터 단자의 계면에 저장된다. 전기적 분극이 외부에서 인가되는 전기장이 없을 때 비교적 긴 시간 동안, 심지어 무한히 유지될 수 있기 때문에, 전하 누설이 예를 들어 DRAM 어레이에서 사용되는 커패시터에 비교할 때 상당히 감소될 수 있다. 이는 일부 DRAM 아키텍처에 대해 앞서 기재된 리프레시 동작을 수행할 필요성을 감소시킬 수 있다.
히스테리시스 곡선(300-a 및 300-b)이 커패시터의 단일 단자 관점에서 이해될 수 있다. 예를 들어, 강유전성 물질이 음의 분극을 갖는 경우, 양 전하가 단자에 누적된다. 마찬가지로, 강유전성 물질이 양의 분극을 갖는 경우, 음의 전하가 단자에 누적된다. 덧붙여, 히스테리시스 곡선(300)이 커패시터 양단의 전압 차이를 나타내고 지향성임이 이해되어야 한다. 예를 들어, 양 전압은, 양 전압을 관심 단자(가령, 셀 플레이트(230))에 인가하고 제2 단자(가령, 셀 바텀(215))를 접지(또는 영 볼트(0V))로 유지함으로써 구현될 수 있다. 음 전압은, 관심 단자를 접지로 유지하고 양 전압을 제2 단자로 인가함으로써 적용될 수 있는데, 즉, 양 전압이 인가되어 관심 단자를 음으로 분극시킬 수 있다. 마찬가지로, 2개의 양 전압, 2개의 음 전압, 또는 양 전압과 음 전압의 임의의 조합이 적절한 커패시터 단자에 인가되어 히스테리시스 곡선(300-a 및 300-b)에서 나타난 전압 차이를 생성할 수 있다.
히스테리시스 곡선(300-a)에서 나타난 바와 같이, 강유전성 물질은 0 전압 차이를 갖는 양 또는 음의 분극을 유지하여, 2개의 가능한 충전된 상태: 충전 상태(305) 및 충전 상태(310)를 도출할 수 있다. 도 3의 예시에 따르면, 충전 상태(305)는 논리 0을 나타내고 충전 상태(310)는 논리 1을 나타낸다. 일부 예시에서, 각자의 충전 상태의 논리 값이 반전되어 메모리 셀을 동작시키기 위한 그 밖의 다른 스킴을 수용할 수 있다.
전압을 인가함으로써 강유전성 물질의 전기적 분극, 및 따라서 커패시터 단자 상의 전하량을 제어함으로써 논리 0 또는 1이 메모리 셀에 써질 수 있다. 예를 들어, 순 양 전압(315)을 커패시터 양단에 인가함으로써 충전 상태(305-a)에 도달할 때까지의 전하 누적이 야기된다. 전압(315)을 제거하면, 충전 상태(305-a)가 0 전압의 충전 상태(305)에 도달할 때까지 경로(320)를 따른다. 마찬가지로, 충전 상태(310)가 순 음 전압(325)을 인가함으로써 써지고, 이는 충전 상태(310-a)를 도출한다. 음 전압(325)을 제거한 후, 충전 상태(310-a)는 0 전압에서의 충전 상태(310)에 도달할 때까지 경로(330)를 따른다. 충전 상태(305-a 및 310-a)는 잔류 분극(Pr) 값, 즉, 외부 바이어스(가령, 전압)를 제거할 때 유지되는 분극(또는 전하)라고도 지칭될 수 있다. 보자 전압이 전하(또는 분극)가 0일 때의 전압이다.
강유전성 커패시터의 저장된 상태를 읽거나 감지하기 위해, 전압이 커패시터 양단에 인가될 수 있다. 이에 따라, 저장된 전하량 Q가 변하고 변화 정도가 초기 전하 상태에 따라 달라진다, 즉, 최종 저장된 전하량(Q)은 전하 상태(305-b)가 초기에 저장되었는지 또는 (310-b)가 초기에 저장되었는지에 따라 달라진다. 예를 들어, 히스테리시스 곡선(300-b)은 2개의 가능한 저장된 전하 상태(305-b 및 310-b)를 도시한다. 전압(335)은 도 2를 참조하여 언급된 바와 같이 커패시터 양단에 인가될 수 있다. 다른 경우, 고정 전압이 셀 플레이트에 인가될 수 있으며 양 전압으로 도시되었지만 전압(335)은 음 전압일 수 있다. 전압(335)에 응답하여 전하 상태(305-b)가 경로(340)를 따를 수 있다. 마찬가지로, 전하 상태(310-b)가 초기에 저장된 경우 경로(345)를 따른다. 전하 상태(305-c) 및 전하 상태(310-c)의 최종 위치가 복수의 요인들, 가령, 특정 감지 스킴 및 회로에 따라 달라진다.
일부 경우, 최종 전하량은 메모리 셀에 연결된 디지트 라인의 내생 커패시턴스에 따라 달라질 수 있다. 예를 들어, 커패시터가 디지트 라인에 전기적으로 연결되고 전압(335)이 인가되는 경우, 디지트 라인의 전압이 이의 내생 커패시턴스로 인해 상승할 수 있다. 따라서 감지 구성요소에서 측정된 전압이 전압(335)과 동일하지 않을 수 있고 대신 디지트 라인의 전압에 따라 달라질 수 있다. 따라서 히스테리시스 곡선(300-b) 상의 최종 충전 상태(305-c 및 310-c)의 위치가 디지트 라인의 커패시턴스에 따라 달라질 수 있으며 부하-라인 분석을 통해 결정될 수 있다, 즉, 충전 상태(305-c 및 310-c)가 디지트 라인 커패시턴스에 대해 형성될 수 있다. 따라서, 커패시턴스의 전압, 즉, 전압(350) 또는 전압(355)이 상이할 수 있고 커패시터의 초기 상태에 따라 달라질 수 있다.
디지트 라인 전압을 참조 전압에 비교함으로써, 커패시턴스의 초기 상태가 결정될 수 있다. 디지트 라인 전압이 전압(335)과 커패시터 양단의 최종 전압, 즉, 전압(350) 또는 전압(355) 간 차이, 즉, (전압(335)-전압(350)) 또는 (전압(335)-전압(355))일 수 있다. 참조 전압은 그 크기가 2개의 가능한 디지트 라인 전압의 2개의 가능한 전압들 사이에 있도록 생성되어, 저장된 논리 상태를 결정할 수 있다, 즉, 디지트 라인 전압이 참조 전압보다 높은지 또는 낮은지를 결정할 수 있다. 예를 들어, 참조 전압은 2개의 양(quantity), 즉, (전압(335)-전압(350))과 (전압(335)-전압(355))의 평균일 수 있다. 감지 구성요소에 의한 비교 후, 감지된 디지트 라인 전압이 참조 전압보다 높거나 낮게 결정될 수 있으며, 강유전성 메모리 셀의 저장된 논리 값(즉, 논리 0 또는 1)이 결정될 수 있다.
일부 실시예에서, 자기-참조 동작이 읽기 동작에 뒤 따를 수 있다. 자기-참조 동작 동안, 읽기 동작 동안 메모리 셀의 논리 상태를 나타내는 신호를 생성 및 저장하는 데 사용된 것과 동일한 제1 디지트 라인, 제2 디지트 라인, 및 메모리 셀을 이용함으로써, 참조 신호가 생성될 수 있다. 또한, 동일한 예비충전 회로가 읽기 동작 동안 수행된 유사한 예비충전 단계를 반복하는 데 사용될 수 있다. 일부 실시예에서, 메모리 셀과 연관된 워드 라인이 읽기 동작 또는 자기-참조 동작 동안 활성화(가령, 선택)된 채 유지될 수 있다. 일부 실시예에서, 메모리 셀과 연관된 워드 라인이 읽기 및 자기-참조 동작 동안 활성화(가령, 선택)된 채 유지될 수 있다.
앞서 언급된 바와 같이, 강유전성 커패시터를 이용하지 않는 메모리 셀을 읽는 것이 저장된 논리 상태를 열화 또는 파괴할 수 있다. 그러나 강유전성 메모리 셀은 읽기 동작 후 초기 논리 상태를 유지할 수 있다. 예를 들어, 전하 상태(305-b)가 저장된 경우, 전하 상태가 읽기 동작 동안 전하 상태(305-c)까지 경로(340)를 따를 수 있고, 전압(335)을 제거한 후, 전하 상태가 반대 방향으로 경로(340)를 따름으로써 초기 전하 상태(305-b)로 복귀할 수 있다.
도 4는 본 개시의 실시예에 따라 메모리 셀을 예비충전하기 위한 기법을 지원하는 메모리 디바이스(400)의 예시를 도시한다. 메모리 디바이스(400)는 도 1을 참조하여 기재된 메모리 디바이스(100)의 하나의 예시일 수 있다. 메모리 디바이스(400)는 참조 디지트 라인이 액세스 동작 동안 비활성인 메모리 어레이의 상이한 부분과 연관된 디지트 라인일 수 있다. 액세스 동작 동안 참조 디지트 라인과 연관된 메모리 셀로부터의 기여분 없이 메모리 디바이스(400)는 참조 디지트 라인을 주어진 전압 값으로 예비충전할 수 있다. 또한, 메모리 디바이스(400)는 참조 디지트 라인의 전압을 모니터링하여, 예비충전이 완료되는지 여부를 결정할 수 있다. 메모리 디바이스(400)는 복수의 메모리 어레이(405)를 포함할 수 있다. 메모리 어레이(405)는 어레이 내 단일 메모리 셀의 액세스 동작 동안 액세스된 메모리 셀의 선택일 수 있다. 각각의 메모리 어레이(가령, 405-a, 405-b, 또는 405-k)는 워드 라인(가령, 워드 라인(410-a))과 디지트 라인(가령, 디지트 라인(415-a))의 교차 섹션에서 메모리 셀(가령, 도 1 및 2를 참조하여 기재된 메모리 셀(105))과 연결되도록 구성된 워드 라인(410)의 세트 및 디지트 라인(415)의 세트를 포함할 수 있다. 도 4는 메모리 디바이스의 일부분의 탑-다운 뷰를 도시하는데, 이는 명확성을 위해 메모리 어레이의 전체 레이아웃 및 각각의 메모리 어레이와 연관된 몇몇 액세스 라인(가령, 워드 라인 및 디지트 라인)만 도시한다.
각각의 메모리 어레이(405)는 각자의 반복되는 배열이 원하는 총 용량의 메모리 디바이스(400)를 구성하도록 유사한 구성을 가질 수 있다. 일부 실시예에서, 각각의 메모리 어레이(405)는 서로 인접하게 동일한 평면으로 배치될 수 있다. 또 다른 실시예에서, 각각의 메모리 어레이(405)는 서로 수직으로 배치되어 3차원(3D) 메모리 어레이 구조(도시되지 않음)를 구성할 수 있다. 각각의 메모리 어레이(405)는 메모리 타일, 메모리 섹션 등으로 지칭될 수 있다. 메모리 디바이스(400)는 메모리 어레이(405)가 차지하는 영역에 다양한 구성요소, 가령, 도 1을 참조하여 기재된 바와 같은 예비충전 회로 및 로우 디코더(120), 감지 구성요소(125), 또는 컬럼 디코더(130)를 포함할 수 있다.
타깃 디지트 라인과 연결된 동안 메모리 셀을 예비충전하기 위한 기법이 두 개의 디지트 라인, 즉, 타깃 디지트 라인(TDL)(때때로 선택된 디지트 라인으로 지칭됨) 및 참조 디지트 라인(RDL)을 이용한다. TDL이 메모리 셀과 연결된 때, 예비충전 회로가 추가 전기적 부하를 가질 수 있다. 예비충전 회로가 지정 예비충전 전압으로 비부하 디지트 라인(가령, RDL)으로 바이어스를 제공하도록 구성될 수 있다. 메모리 셀의 이 추가적인 전기적 부하에 의해 TDL이 지정 예비충전 전압에 도달하지 못할 수 있다. 이러한 시나리오에서, TDL 상의 전압이 지정 예비충전 전압보다 낮은 일부 전압에서 안정될 수 있다. 예비충전 회로가 자신의 예비충전을 완료했을 때를 결정하기 위해, 메모리 디바이스(400)는 예비충전된 RDL을 모니터링할 수 있다. RDL은 액세스 동작 동안 비부하된 임의의 디지트 라인일 수 있다. 따라서, 예비충전 회로가 자신의 전하를 적용할 때, RDL은 지정 예비충전 전압으로 바이어싱될 수 있다. 선택된 메모리 셀과 연관된 메모리 어레이(405)의 모든 디지트 라인이 로드되기 때문에 (예를 들어, 모든 디지트 라인은 적어도 하나의 활성 워드 라인과 관련됨), RDL은 상이한 메모리 어레이(405)(예를 들어, 비선택 또는 비활성화된 어레이)에서 발견된 디지트 라인일 수 있다. 일부 경우, RDL은 더미 디지트 라인일 수 있다.
예를 들어, 메모리 어레이(405-b) 내 메모리 셀이 읽힐 때, 즉, 워드 라인(410-a 내지 410-m) 중 적어도 하나가 활성화될 때, 메모리 어레이(405-b) 내 모든 디지트 라인(415-a 내지 415-n)이 적어도 하나의 활성화된 워드 라인과 연관되고 따라서 추가 전기적 부하와 연결되기 때문에, 메모리 어레이(405-b) 내 디지트 라인(415) 중 어느 것도 RDL로서 사용될 수 있다. 따라서, RDL은 액세스 동작 동안 액세스되는 메모리 어레이(405-b)와 연관되지 않는 디지트 라인에 의해 제공될 필요가 있을 수 있다. 예를 들어, 메모리 어레이(405-a) 또는 메모리 어레이(405-k)의 메모리 셀 중 어느 것도 활성화되지 않는 한, 메모리 어레이(405-a)의 디지트 라인(415-x) 또는 메모리 어레이(405-k)의 디지트 라인(415-y)이 RDL로서 기능할 수 있다. 일부 실시예에서, 예비충전 기법을 이용해 하부 데크 내 메모리 셀이 액세스될 때 RDL은 비선택 상부 데크에 속할 수 있다.
도 5는 본 개시의 실시예에 따르는 메모리 셀을 예비충전하기 위한 기법을 지원하는 회로(500)의 예시를 도시한다. 회로(500)는 고속의 신뢰할만한 읽기 동작을 제공하는 메모리 셀을 예비충전하기 위한 기법을 활성화하기 위해 복수의 회로 구성요소의 협업을 강조하기 위한 단순화된 회로 구성을 도시한다. 회로(500)는 타깃 디지트 라인(TDL)(505), 메모리 셀(510), 참조 디지트 라인(RDL)(515), 예비충전 회로(520), 감지 구성요소(530)를 포함한다. TDL(505)(가령, 선택된 디지트 라인, 제1 디지트 라인)은 도 4를 참조하여 기재된 디지트 라인(415-b)의 일례일 수 있다. 메모리 셀(510)은 도 1 및 2를 참조하여 기재된 메모리 셀(105)의 하나의 예시일 수 있다. RDL(515)(가령, 비부하 디지트 라인, 제2 디지트 라인)은 도 4를 참조하여 기재된 디지트 라인(415-x 또는 415-y)의 하나의 예시일 수 있다. 감지 구성요소(530)는 도 1 및 2를 참조하여 기재된 감지 구성요소(125)의 예시 또는 이의 일부분의 예시일 수 있다.
메모리 셀(510)은 선택기 디바이스(535) 및 커패시터(540)를 포함할 수 있다. 일부 경우, 커패시터(540)는 강유전성 커패시터의 하나의 예시일 수 있다. 선택기 디바이스(535)는 도 2를 참조하여 기재된 선택기 디바이스(220)의 하나의 예시일 수 있다. 커패시터(540)는 도 2를 참조하여 기재된 커패시터(205)의 예시일 수 있다. 또한, 메모리 셀(510)은 워드 라인(WL)(545)과 연관될 수 있다. WL(545)은 도 1 및 2를 참조하여 기재된 워드 라인(110) 또는 도 4를 참조하여 기재된 워드 라인(410-a 내지 410-m) 중 하나의 예시일 수 있다. 일부 경우, 커패시터(540)는 도 1 및 2를 참조하여 기재된 메모리 셀(105)의 FeRAM 커패시터일 수 있다. 커패시터(540)는 논리 상태(가령, 1 또는 0의 논리 상태)를 저장할 수 있다. 액세스 동작(가령, 커패시터(540)에 저장된 논리 상태를 읽기 위한 읽기 동작) 동안, WL(545)가 활성화(가령, 선택)될 수 있고 선택기 디바이스(535)는 커패시터(540)를 TDL(505)와 연결할 수 있다. 일부 실시예에서, WL(545)는 액세스 동작 동안 활성화된 채 유지될 수 있다. 일부 실시예에서, WL(545)는 읽기 동작(가령, 메모리 셀(510)로부터 값을 읽기) 및 자기-참조 동작 동안 활성화된 채 유지될 수 있다.
예비충전 회로(520)는 트랜지스터(T0, T3, T5, 및 T7)를 포함할 수 있다. T0는 T3의 게이트 노드를 VHSA(전압 공급 노드)로 연결 또는 분리하도록 구성될 수 있다. T3은 RDL(515)을 예비충전할 때 RDL(515)에 전하량을 제공하도록 구성될 수 있다. 일부 실시예에서, WL(545)가 활성화되는 동안 RDL(515)을 예비충전하는 것이 발생할 수 있다. 일부 실시예에서, RDL(515)은 비활성화 상태인 제2 워드 라인(가령, WL(545)과 상이한 워드 라인)과 연결될 수 있다. 일부 실시예에서, 제2 워드 라인이 액세스 동작 동안 비활성인 메모리 디바이스의 일부분과 연관될 수 있다. RDL(515)을 T3으로 연결 또는 분리하도록 T5는 PCASC 노드에 의해 구동되도록 구성될 수 있으며 T7은 VNCASC 노드에 의해 구동되도록 구성될 수 있다. 일부 실시예에서, PCASC 및 VNCASC 노드가 디지트 라인 전압을 제어하도록 구성될 수 있는 캐스코드 조절 회로(cascode regulation circuit)(도시되지 않음)와 연관될 수 있다. RDL(515)에 연결될 때 트랜지스터(T0, T3, T5, 및 T7)의 회로 구성이 전류 미러의 제1 분로로 지칭될 수 있다. 일부 실시예에서, 각각의 메모리 어레이(가령, 도 4를 참조하여 기재된 메모리 어레이(405))는 예비충전 회로(520)를 포함할 수 있다.
감지 구성요소(530)는 트랜지스터(T1, T2, T6, T8, 및 T4)(550)를 포함할 수 있다. 감지 구성요소(530)는 커패시터(AMPCAP)(555)(가령, 예비충전 커패시터), 오프셋 회로(560), 및 감지 증폭기(SA) 모듈(565)을 더 포함할 수 있다. 일부 실시예에서, T4(550)는 액세스 동작 동안 TDL(505)을 RDL(515)을 연결하도록 구성될 수 있다. 또한, T4(550)는 T0(가령, T3 및 T4의 게이트 노드를 구동하는 T0)에 의해 켜질 때, 커패시터(540)와 연결되는 TDL(505)로의 전하(가령, RDL(515)을 예비충전하기 위해 T3에 의해 RDL(515)로 제공되는 전하)에 대응하는 전류를 미러링하도록 구성될 수 있다. T4(550)는 꺼질 때, 커패시터(540)와 연결된 TDL(505)이 전하를 더는 수신하지 않을 수 있다. 일부 실시예에서, T4(550)는 TDL(505)을 예비충전하는 것에 기초하여 TDL(505)로부터 RDL(515)을 분리할 수 있다. TDL(505)을 T4로 연결 또는 분리하도록, T6가, T5와 유사하게, PCASC 노드에 의해 구동되도록 구성될 수 있으며, T8은, T7과 유사하게, VNCASC 노드에 의해 구동되도록 구성될 수 있다. 일부 실시예에서, PCASC 및 VNCASC 노드가 디지트 라인 전압을 제어하도록 구성될 수 있는 캐스코드 조절 회로(cascode regulation circuit)(도시되지 않음)와 연관될 수 있다. 일부 실시예에서, TDL(505)이 메모리 셀(510)에 연결되는 것에 기초하여 예비충전 동작 동안 AMPCAP(555)는 TDL(505)을 지정 전압까지 예비충전하도록 구성될 수 있다.
일부 실시예에서, AMPCAP(555)를 TDL(505)에 연결 또는 분리하기 위해 T1은 노드(ENAMP)에 의해 구동되도록 구성될 수 있다. 일부 실시예에서, T1은 TDL(505)을 제1 전압으로 예비충전하는 것에 기초하여, AMPCAP(555)를 TDL(505)에 연결할 수 있다. 일부 실시예에서, T1은 RDL(515)을 TDL(505)로부터 분리하는 것에 기초하여 AMPCAP(555)를 TDL(505)에 연결하여, TDL(505)을 제1 전압보다 큰 제2 전압으로 더 예비충전할 수 있다. 일부 실시예에서, T2는 AMPCAP(555)를 오프셋 회로(560)에 연결하여 AMPCAP(555)를 VHSA 또는 VOFFSET으로 충전하도록 구성될 수 있다. T2가 그 일부인 오프셋 회로(560)는 읽기 동작 동안 AMPCAP(555)를 VHSA에 그리고 자기-참조 동작 동안 VOFFSET에 연결하도록 구성될 수 있다. 예를 들어, 읽기 동작의 완료에서 AMPCAP(555) 양단의 전압이 제1 전압(가령, 커패시터(540)에 저장된 0의 논리 상태를 가리키는 1 볼트) 또는 제2 전압(가령, 커패시터(540)에 저장된 1의 논리 상태를 가리키는 0.6 볼트)에 대응할 수 있도록 읽기 동작 동안 AMPCAP(555)는 VHSA로 예비충전될 수 있다. 또한, 자기-참조 동작의 완료에서 AMPCAP(555) 양단의 전압이 제3 전압(가령, 제1 전압과 제2 전압 사이의 중간점, 즉, 0.8볼트)에 대응할 수 있도록, AMPCAP(555)는 자기-참조 동작 동안 VOFFSET까지 예비충전될 수 있다. 액세스 동작의 다양한 페이즈 동안 AMPCAP(555) 양단의 특정 전압 값은 TDL(505), RDL(515), 커패시터(540) 또는 AMPCAP(555) 등의 커패시턴스 값에 따라 달라질 수 있다. 일부 실시예에서, 오프셋 회로(560)는 메모리 셀(510)의 동작 특성에 기초하여 VOFFSET 값의 세트를 제공하도록 구성될 수 있다.
SA 모듈(565)은 AMPCAP(555) 양단의 전압을 샘플링 및 유지하도록 구성된 커패시터(도시되지 않음), 두 개의 노드(가령, MG 노드 및 RG 노드)를 갖는 래치(도시되지 않음), 및 ISO 디바이스(도시되지 않음)를 포함할 수 있다. 일부 실시예에서, AMPCAP(555)가 읽기 동안 메모리 셀(510)로부터의 신호를 증폭시킬 수 있도록 AMPCAP(555)는 TDL(505)을 제1 전압까지 예비충전한 후 TDL(505)과 RDL(515) 사이의 전압 차를 보상하도록 구성될 수 있다. 일부 실시예에서, 커패시터(540)에 저장된 논리 상태를 나타내는 AMPCAP(555) 양단의 전압은 읽기 동작 동안 래치의 MG 노드에 저장될 수 있다. 일부 실시예에서, 참조 신호를 나타내는 AMPCAP(555) 양단의 전압은 자기-참조 동작 동안 래치의 RG 노드에 저장될 수 있다. 일부 실시예에서, SA 모듈(565)은 TDL(505)이 제2 전압으로 충전된 후 AMPCAP(555)의 전하를 검출하도록 구성되어 SA 모듈(565)이 커패시터(540)에 저장된 논리 상태를 식별하도록 할 수 있다. 일부 실시예에서, 메모리 셀(510) 상에 저장된 전하가 제1 논리 상태 또는 제2 논리 상태에 대응하는지 여부를 구별하기 위해 SA 모듈(565)은 AMPCAP(555)로부터의 참조 신호를 이용하도록 구성될 수 있다.
메모리 셀을 예비충전하기 위한 기법을 지원하는 회로(500)의 상세한 동작이 도 6을 참조하여 더 상세히 기재된다.
도 6은 본 개시의 실시예에 따라 메모리 셀을 예비충전하는 기법을 지원하는 타이밍도(600)의 예를 도시한다. 타이밍도(600)는 읽기 동작 및 자기-참조 동작 동안의 절차를 도시한다. 읽기 동작은 제1 페이즈(635) 내지 제3 페이즈(645)를 포함하는 t1 내지 t4의 시간 주기에 대응할 수 있다. 자기-참조 동작은 제4 페이즈(650) 내지 제7 페이즈(665)를 포함하는 t4와 t8 사이의 시간 주기에 대응할 수 있다. 타이밍도(600)는 도 5를 참조하여 기재된 회로(500)의 구성요소와 관련된 다양한 전압 레벨을 나타내어, 메모리 셀을 예비충전하기 위한 기법이 어떻게 고속의 신뢰할만한 읽기 동작을 제공하는지를 보여준다. 타이밍도(600)는 메모리 셀(510)의 WL(545)에 인가되는 전압(즉, VWL(610)), RDL(515)의 전압(즉, VRDL(615)), TDL(505)의 전압(즉, VTDL(620)), AMPCAP(555) 양단의 전압(즉, VAMPCAP(625))을 포함한다.
유휴 주기(idle period)라고도 지칭될 수 있는 초기 페이즈(630) 동안, RDL(515)과 TDL(505)은 모두 접지(또는 가상 접지)로 유지된다. 따라서, VRDL(615) 및 VTDL(620)은 Vss에 있을 수 있다. AMPCAP(555)는 TDL(505)로부터 절연되는 동안(예를 들어, T1이 꺼진 동안) VHSA까지 (예를 들어, T2를 통해) 예비충전될 수 있다. 따라서, VAMPCAP(625)는 VHSA일 수 있다. WL(545)은 유휴 주기 동안 선택되지 않을 수 있다. 따라서, VWL(610)은 Vss일 수 있다. 또한, WL(545)이 선택되지 않기 때문에 메모리 셀(510)은 TDL(505)로부터 분리된다.
시간 t1에서, 예비충전 주기라고도 지칭될 수 있는 제1 페이즈(635)가 시작될 수 있다. VWL(610)은 Vselect로 상승되어 메모리 셀(510)의 커패시터(540)에 저장된 논리 상태를 읽을 수 있다. 결과적으로, 커패시터(540)는 TDL(505)과 연결된다. 또한, T3이 RDL(515)을 VARRAY까지 예비충전하기 위한 전하량을 제공하기 시작함에 따라 VRDL(615)이 증가할 수 있다. 경우에 따라 VARRAY의 전압 레벨이 VHSA의 전압 레벨과 상이하다. 예를 들어, 부분적으로 스위칭 구성요소 T7 및 T8이 TDL(505) 및 RDL(515)의 전압 다이나믹을 제한할 수 있기 때문에 VARRAY는 VHSA보다 작을 수 있다. T5와 T7 모두 켜져서 RDL(515)의 예비충전을 활성화할 수 있다. 일부 경우, RDL(515)을 예비충전하기 위한 전하량은 RDL 전하값으로 지칭될 수 있다. RDL 전하값은 CRDL × VARRAY로 표현 될 수 있으며, 여기서 CRDL은 RDL(515)의 커패시턴스 값을 나타낸다. 일부 경우에, TLD(505)를 예비충전하기 위해, VNCASC 신호는 전압 값으로 바이어스될 수 있다. 전압 값은 VARRAY + VTH일 수 있으며, 여기서 VTH는 트랜지스터 VNCASC에 대한 임계 전압(예를 들어, NMOS 임계 값)이다. 또한, T4가 (커패시터(540)와 연결된) TDL(505)에 동일한 전하량(예를 들어, RDL 전하값)을 공급하도록 켜질 때 VTDL(620)은 VARRAY를 향해 증가하기 시작할 수 있다. T6와 T8 모두가 TDL(505)의 예비충전을 활성화하기 위해 켜질 수 있다. 일부 실시예에서, 예비충전이 완료될 때 VRDL(615)은 제1 페이즈(635)를 종료하도록 모니터링될 수 있다.
커패시터(540)와 연결된 TDL(505)의 병렬 구성은 RDL(515)보다 더 큰 커패시턴스 부하를 도출하고, 따라서 RDL 전하값은 제1 페이즈(635) 동안 VTDL(620)을 VARRAY 레벨까지 상승시키지 않을 수 있음을 이해해야 한다. 또한, 커패시터(540)에 저장된 논리 상태에 따라, VTDL(620)은 제1 페이즈(635) 동안 두 개의 전압 레벨을 발생시킬 수 있다. 일부 실시예에서, 커패시터(540)에 저장된 0의 논리 상태는 RDL 전하값을 수신한 후 커패시터(540)에 저장된 1의 논리 상태보다 더 낮은 VTDL 값을 생성할 수 있다. 이러한 차이는 논리 상태 0이 커패시터(540)에 저장될 때 커패시터(540)의 강유전성 물질과 연관된 다이폴 스위칭 현상에 기인할 수 있다. 도 6은 일부 실시예에서 논리 0 또는 논리 1과 각각 연관된 VTDL(620)의 두 개의 상이한 값을 나타낸다. 제1 페이즈(635) 동안, T1이 AMPCAP(555)를 TDL(505)로부터 절연하도록 오프되기 때문에 VAMPCAP(625)는 VHSA에서 일정하게 유지될 수 있다.
시간 t2에서, 신호 발생 주기로도 지칭될 수 있는 제2 페이즈(640)가 시작될 수 있다. T5 및 T6은 RDL(515) 및 TDL(505)이 추가 충전되지 않도록 분리하도록 꺼질 수 있다. 그 후, T1이 (VHSA로 예비충전된) AMPCAP(555)를 (커패시터(540)와 연결된) TDL(505)에 연결하도록 켜질 수 있다. AMPCAP(555)는 VTDL(620)을 VARRAY에 가깝게 만들기 위해 TDL(505)에 추가 전하량을 제공할 수 있다. (커패시터(540)와 연결된) TDL(505)은 제1 페이즈(635) 동안 RDL 전하값을 수신함으로써 이미 예비충전되었으므로, AMPCAP(555)에 의해 제공되는 추가 전하량은 VTDL(620)을 VARRAY에 가깝게 만들기 위해 커패시터(540)에 의해 요구되는 전하값에 대응할 수 있다. 앞서 기재된 바와 같이, 커패시터(540)에 저장된 논리 상태에 따라, (AMPCAP(555)에 의해 공급될 수 있는) 커패시터(540)에 의해 요구되는 전하값은 상이할 수 있다. 일부 실시예에서, 커패시터(540)에 저장된 0의 논리 상태는, 커패시터(540)에 저장된 1의 논리 상태보다, VTDL(620)을 VARRAY에 가깝게 만들기 위해 AMPCAP(555)로부터 더 많은 전하량을 필요로 할 수 있다. (커패시터(540)와 연결된) TDL(505)로 추가 전하량을 제공하는 동안, VAMPCAP(625)는 감소할 수 있다. 커패시터(540)에 저장된 논리 상태에 따라, VAMPCAP(625)의 감소분이 상이할 수 있고, 따라서 커패시터(540)의 논리 상태를 나타내는 신호가 제2 페이즈(640) 동안 VAMPCAP(625)의 전압 레벨로서 확립된다. 일부 실시예에서, 커패시터(540)에 저장된 논리 상태 0은 커패시터(540)에 저장된 논리 상태 1과 비교할 때 VAMPCAP(625)의 더 큰 감소를 초래할 수 있다.
시간 t3에서, 신호 캡처 주기로 지칭될 수 있는 제 3 페이즈(645)가 시작될 수 있다. T1은 AMPCAP(555)를 TDL(505)로부터 절연시키기 위해 꺼질 수 있다. 커패시터(540)에 저장된 논리 상태를 나타내는 두 개의 상이한 값 중 하나를 가질 수 있는 VAMPCAP(625)는 감지 구성요소(530)의 SA 모듈(565)의 제1 노드(예를 들어, 래치의 MG 노드)에서 캡처될 수 있다. 도 6은 SA 모듈(565)의 제1 노드에 저장된 논리 0 또는 논리 1과 각각 연관된 두 개의 상이한 레벨의 VAMPCAP(625)를 나타낸다. 일부 실시예에서, 두 개의 레벨 사이의 전압차는 350 mV 정도일 수 있다. 또한, RDL(515)과 TDL(505) 모두는 VRDL(615) 및 VTDL(620)을 Vss로 만들도록 리셋될 수 있다. 커패시터(540)는 제3 페이즈(645) 동안 리셋될 수 있다. 일부 실시예에서, 커패시터(540)를 리셋하는 것은 커패시터(540)에 저장된 1의 논리 상태를 도출할 수 있다.
시간 t4에서, 자기-참조 준비 주기로 지칭될 수 있는 제4 페이즈(650)가 시작될 수 있다. AMPCAP(555)는 오프셋 회로(560)에 의해 VOFFSET으로 충전될 수 있다. 오프셋 회로(560)는 VOFFSET에 연결된 T2를 켬으로써 AMPCAP(555)를 VOFFSET에 연결하도록 구성될 수 있다. AMPCAP(555)가 VOFFSET으로 충전되는 동안 SA 모듈(565)은 AMPCAP(555)로부터 분리될 수 있다. 커패시터(540)를 이용해 자기-참조 동작 동안 생성될 참조 신호와의 사이에 오프셋을 제공하기 위해 AMPCAP(555)가 VOFFSET으로 충전된다. 커패시터(540)가 제3 페이즈(645) 동안 리셋되었으므로(예를 들어, 일부 실시예에서 1의 논리 상태를 저장하는 것과 동등), AMPCAP(555)는, 제3 페이즈(645) 동안 SA 모듈(565)의 MG 노드에서 캡처된 커패시터(540)로부터의 신호를 구별하는 데 사용될 수 있는 참조 신호를 생성하기 위해, VHSA와 상이한 전압(예를 들어, VOFFSET)으로 예비충전될 필요가 있다. 자기-참조 동작 동안 생성된 참조 신호가 1의 논리 상태와 0의 논리 상태를 나타내는 신호 사이에 위치되도록 VOFFSET의 값이 결정될 수 있다. 예를 들어, 도 6은 전압 값(651)에 대응하는 오프셋을 갖는 VAMPCAP(625)의 값을 나타낸다. 일부 실시예에서, VOFFSET의 값은 커패시터(540)의 에이징의 가변적 전기적 특성(예를 들어, 사이클링 이벤트, 피로(fatigue), 각인 또는 이들의 조합으로 인한 것)을 설명하도록 변화될 수 있다.
시간 t5에서, 자기-참조 예비충전 주기로 지칭될 수 있는 제5 페이즈(655)가 시작될 수 있다. 제5 페이즈(655) 동안, (예를 들어, 제1 페이즈(635) 동안 발생된 동작과 유사한) 동작은 (커패시터(540)와 연결된) RDL(515) 및 TDL(505)을 VARRAY로 예비충전하기 위해 반복될 수 있다. 앞서 기재된 바와 같이, VTDL(620)는 이와 연결된 커패시터(540) 때문에 VARRAY에 도달하지 않을 수 있다. 커패시터(540)가 제3 페이즈(645) 동안 리셋되었기 때문에, 일부 실시예에서, TDL(505) 예비충전이 1의 논리 상태를 갖는 커패시터(540)로 TDL(505)을 예비충전하는 것과 유사할 수 있다.
시간 t6에서, 자기-참조 신호 발생 주기로도 지칭될 수 있는 제6 페이즈(660)가 시작될 수 있다. 제6 페이즈(660) 동안, 제2 페이즈(640)의 동작과 유사한 동작이 VOFFSET까지 예비충전된 AMPCAP(555)로부터 (제3 페이즈(645) 동안 리셋된) 커패시터(540)에 추가 전하량을 제공하기 위해 반복될 수 있다. AMPCAP(555)로부터의 추가 전하량은 VTDL(620)을 더 증가시킬 수 있다. 추가 전하량을 (커패시터(540)에 연결된) TDL(505)로 공급하는 동안, VAMPCAP(625)는 감소할 수 있다. AMPCAP(555)가 VOFFSET까지 예비충전되기 때문에, 제6 페이즈(660) 동안 발생하는 VAMPCAP(625)는 제2 페이즈(640) 동안 확립된 VAMPCAP(625) 값과 상이할 수 있다. VOFFSET의 값은 제6 페이즈(660) 동안의 VAMPCAP(625)(가령, 참조 전압)를 제2 페이즈(640) 동안 확립된 VAMPCAP(625)의 값(가령, 신호 전압)들 사이에 위치시키도록 결정될 수 있다.
시간 t7에서, 자기-참조 신호 캡처 주기로 지칭될 수 있는 제7 페이즈(665)가 시작될 수 있다. 제7 페이즈(665) 동안, 페이즈 3의 동작과 유사한 동작이 (커패시터(540)와 연결된) TDL(505)로부터 AMPCAP(555)를 분리하도록 반복될 수 있다. 참조 전압으로서 기능할 수 있는 제6 페이즈(660) 동안 발생된 VAMPCAP(625)는 제7 페이즈(665) 동안 SA 모듈(565)에 의해 캡처될 수 있다. 일부 실시예에서, 참조 전압을 나타내는 VAMPCAP(625)는 SA 모듈(565)의 제2 노드(예를 들어, 래치의 RG 노드)에 저장될 수 있다. 도 6은 지속시간 7(665)의 끝에서의 VAMPCAP(625)(예를 들어, 참조 전압)을 REF로 지칭하고, 이는 제3 페이즈(645) 동안 확립된 VAMPCAP(625) 값들 사이에 있다. 제7 페이즈(665)의 완료 시, SA 모듈(565)은 제 3 페이즈(645) 동안 래치의 MG 노드에서 캡처된 신호와 제7 페이즈(665) 동안 래치의 RG 노드에서 캡처된 참조 신호를 비교함으로써 커패시터(540)의 논리 상태를 결정할 수 있다.
앞서 기재된 바와 같이, 커패시터(540)는 RDL(515), TDL(505) 및 커패시터(540)를 사용하여 읽혀, 페이즈 1(635)에서 제3 페이즈(645)까지(가령, 읽기 동작) 동안 SA 모듈(565)의 제1 노드에서 그로부터의 신호를 캡처할 수 있다. 또한, 동일한 RDL(515), TDL(505) 및 커패시터(540)를 사용하여 참조 신호가 생성되어 제4 페이즈(650) 내지 제7 페이즈(665)(예를 들어, 자기-참조 동작) 동안 SA 모듈(565)의 제2 노드에서 참조 신호를 캡처할 수 있다. 일부 실시예에서, t1(예를 들어, 페이즈 1(635)의 시작) 내지 t8(예를 들어, 제7 페이즈(665)의 종료) 사이의 지속시간은 대략 50ns일 수 있다. 또한, 일부 실시예에서, 읽기 동작은 자기-참조 동작과 무관하게 수행될 수 있다.
WL(545)은 시간 t1(제1 페이즈(635)의 시작)에서 활성화되고 제7 페이즈(665)의 종료까지 활성화된 상태로 유지됨을 알아야 한다. 즉, 읽기 동작과 자기-참조 동작을 통해 WL(545)의 토글링이 필요하지 않을 수 있다. 도 5를 참조하여 기재된 회로 구성(가령, T4가 동일한 전하량, 즉, RDL(515)을 주어진 전압으로 예비충전할 RDL 전하값을 커패시터(540)와 연결된 TDL(505)로 제공)에 의해 WL(545)이 활성화된 채 유지될 수 있는데, 이는 전류 미러링 스킴이라 지칭될 수 있다. 덧붙여, 읽기 동작 및 자기-참조 동작의 다양한 페이즈에 따라 (PCASC 노드에 의해 제어되는) T6가 전류 미러링을 (커패시터(540)와 연결된) TDL(505)로 연결 또는 분리하도록 구성된다. 또한, T2를 통해 AMPCAP(555)를 예비충전하기 위한 오프셋 회로(560)의 구성이 VHSA로 예비충전될 때 커패시터(540)의 논리 상태를 캡처하거나 VOFFSET로 예비충전될 때 참조 신호를 캡처하는 유연성을 제공한다.
도 7은 본 개시의 실시예에 따라 메모리 셀을 예비충전하기 위한 기법을 지원하는 메모리 디바이스의 블록도(700)를 도시한다. 메모리 어레이(100-a)는 전자 메모리 장치로 지칭될 수 있고 메모리 제어기(140-a) 및 메모리 셀(105-b)을 포함하고, 이는 도 1을 참조하여 기재된 메모리 제어기(140) 및 메모리 셀(105)의 예일 수 있다. 메모리 제어기(140-a)는 바이어싱 구성요소(750) 및 타이밍 구성요소(755)를 포함할 수 있고, 도 1을 참조하여 기재된 바와 같이 메모리 어레이(100-a)를 동작시킬 수 있다. 메모리 제어기(140-a)는 워드 라인(110-b), 디지트 라인(115-b), 플레이트 라인(210-a) 및 감지 구성 요소(125-b)와 전자 통신할 수 있으며, 이는 도 1 및 2를 참조하여 기재된 워드 라인(110), 디지트 라인(115), 플레이트 라인(210), 및 감지 구성요소(125)의 예시일 수 있다. 메모리 어레이(100-a)는 또한 참조 구성요소(760) 및 래치(765)를 포함할 수 있다. 메모리 어레이(100-a)의 구성요소는 서로 전자 통신할 수 있고 도 1 내지 3을 참조하여 기재된 기능을 수행할 수 있다. 일부 경우에, 참조 구성요소(760), 감지 구성요소(125-b) 및 래치(765)는 메모리 제어기(140-a)의 구성요소일 수 있다.
메모리 제어기(140-a)는 이들 다양한 노드에 전압을 인가함으로써 워드 라인(110-b), 플레이트 라인(210-a) 또는 디지트 라인(115-b)을 활성화하도록 구성될 수 있다. 예를 들어, 바이어싱 구성요소(750)는 앞서 기재된 바와 같이 메모리 셀(105-b)을 읽기 또는 쓰기 위해 메모리 셀(105-b)을 동작시키기 위한 전압을 인가하도록 구성될 수 있다. 일부 경우에서, 메모리 제어기(140-a)는 도 1을 참조하여 기재된 바와 같이 로우 디코더, 컬럼 디코더 또는 둘 다를 포함할 수 있다. 이는 메모리 제어기(140-a)가 하나 이상의 메모리 셀(105)을 액세스할 수 있게 할 수 있다. 바이어싱 구성요소(750)는 또한 참조 구성요소(760)에 전압을 제공하여 감지 구성요소(125-b)를 위한 참조 신호를 생성할 수 있다. 또한, 바이어싱 구성요소(750)는 감지 구성요소(125-b)의 동작을 위한 전압 전위를 제공할 수 있다. 일부 실시예에서, 메모리 제어기(140-a)는 읽기 동작 및/또는 자기-참조 동작의 다양한 페이즈를 제어할 수 있다. 일부 경우, 메모리 제어기(140-a)는 메모리 셀(105-b)을 디지트 라인(115-b)에 연결하기 위한 주기 동안 워드 라인(110-b)을 활성화하고 워드 라인(110-b)이 활성화되는 주기의 일부분 동안 전하량을 이용해 디지트 라인(115-b)을 특정 전압까지 예비충전할 수 있다. 일부 경우에, 메모리 제어기(140-a)는 활성화된 워드 라인(110-b)과 연결된 메모리 셀(105-a)로부터 값을 읽고, 메모리 셀(105-a)로부터 값을 읽은 후 메모리 셀(105-a)을 사용하여 자기-참조 동작을 수행하여 참조 전압을 생성하고, 워드 라인(110-b)을 메모리 셀(105-a)로부터 값을 읽는 것과 자기-참조 동작을 수행하는 것 사이에 활성화된 채 유지할 수 있다.
일부 경우, 메모리 제어기(140-a)는 타이밍 구성요소(755)를 사용하여 그 동작을 수행할 수 있다. 예를 들어, 타이밍 구성요소(755)는 다양한 워드 라인 선택, 디지트 라인 선택, 또는 플레이트 라인 바이어싱의 타이밍, 가령, 본 명세서에 기재된, 메모리 기능, 가령, 읽기 및 쓰기를 수행하기 위한 스위칭 및 전압 인가의 타이밍을 제어할 수 있다. 일부 경우, 타이밍 구성요소(755)는 바이어싱 구성요소(750)의 동작을 제어할 수 있다.
일부 경우, 메모리 어레이(100-a)는 참조 구성요소(760)를 포함할 수 있다. 참조 구성요소(760)는 감지 구성요소(125-b)에 대한 참조 신호를 생성하기 위해 다양한 구성요소를 포함할 수 있다. 참조 구성요소(760)는 참조 신호를 생성하도록 구성된 회로를 포함할 수 있다. 일부 경우, 참조 구성요소(760)는 또 다른 강유전성 메모리 셀(105)을 포함할 수 있다. 일부 예에서, 참조 구성요소(760)는 도 3을 참조하여 기재된 바와 같이 두 개의 감지 전압들 사이의 값을 갖는 전압을 출력하도록 구성될 수 있다. 또는 참조 구성요소(760)는 가상 접지 전압(즉, 대략 0V)을 출력하도록 설계될 수 있다.
일부 경우, 메모리 어레이(100-a)는 메모리 셀(105-b)로부터 값을 읽은 후 메모리 셀(105-b)을 사용하여 수행된 자기-참조 동작을 이용하여 참조 신호를 생성할 수 있다. 일부 경우, 메모리 셀(105-b)로부터 값을 읽는 것은 커패시터를 사용하여 메모리 셀(105-b)과 연결된 제1 디지트 라인(115-b)을 제1 전압으로 예비충전하는 것을 포함할 수 있다. 일부 경우, 자기-참조 동작을 수행하는 것은 커패시터 및 제1 전압에 오프셋을 제공하도록 구성된 오프셋 회로를 사용하여 제1 디지트 라인(115-b)을 제2 전압까지 예비충전하는 것을 포함할 수 있다.
감지 구성요소(125-b)는 메모리 셀(105-b)로부터의 (디지트 라인(115-b)를 통한) 신호를 참조 신호(자기-참조 신호 또는 참조 구성요소(760)로부터의 참조 신호)와 비교할 수 있다. 논리 상태를 결정할 때, 감지 구성요소는 출력을 래치(765)에 저장할 수 있으며, 여기서 메모리 어레이(100-a)가 일부인 전자 디바이스의 동작에 따라 사용될 수 있다. 일부 실시예에서, 감지 구성 요소(125-b)는 자기-참조 동작 동안 생성된 참조 신호를 사용하여 메모리 셀(105-b)로부터의 신호를 비교할 수 있다.
일부 경우, 전자 메모리 디바이스로 지칭될 수 있는 메모리 디바이스가 액세스 동작 동안 액세스되도록 선택된 강유전성 메모리 셀, 액세스 동작의 적어도 일부분 동안 강유전성 메모리 셀을 감지 구성요소와 연결하도록 구성된 제1 디지트 라인, 및 액세스 동작의 제1 부분 동안 제1 디지트 라인에 전하량을 공급함으로써 제1 디지트 라인을 예비충전하도록 구성된 예비충전 회로 - 강유전성 메모리 셀은 액세스 동작의 제1 부분 동안 제1 디지트 라인과 연결되도록 구성됨 - 을 포함할 수 있다.
일부 실시예에서, 앞서 기재된 메모리 디바이스는 제1 디지트 라인과 상이한 제2 디지트 라인을 더 포함할 수 있으며, 예비충전 회로는 액세스 동작의 제1 부분 동안 제1 디지트 라인 상의 제2 전압과 상이한 제1 전압까지 전하량으로 제2 디지트 라인을 예비충전하도록 구성될 수 있다. 일부 실시예에서, 제2 디지트 라인은 강유전성 메모리 셀 상에서 수행되는 액세스 동작 동안 비활성일 수 있는 메모리 디바이스의 일부와 연관될 수 있다. 일부 실시예에서, 앞서 기재된 메모리 디바이스는 또한 액세스 동작의 제1 부분 동안 제1 디지트 라인을 제2 디지트 라인과 연결하도록 구성된 트랜지스터를 더 포함할 수 있다.
일부 실시예에서, 앞서 기재된 메모리 디바이스는 액세스 동작의 제2 부분 동안 강유전성 메모리 셀로부터의 신호를 증폭하도록 구성된 커패시터를 포함할 수 있으며, 커패시터는 액세스 동작의 제1 부분 동안 전하량을 수신한 후 제1 디지트 라인과 제2 디지트 라인 간 전압차를 보상하도록 구성될 수 있다. 일부 실시예에서, 앞서 기재된 메모리 디바이스는 액세스 동작의 제3 부분 동안 전압으로 커패시터를 예비충전하도록 구성된 오프셋 회로를 포함할 수 있으며, 감지 구성요소는 커패시터를 사용하여 생성된 참조 전압을 사용하도록 구성되어, 강유전성 메모리 셀 상에 저장된 전하가 제1 논리 상태에 대응하는지 또는 제2 논리 상태에 대응하는지를 구별할 수 있다.
일부 실시예에서, 앞서 기재된 메모리 디바이스는, 액세스 동작의 제2 부분 동안, 액세스 동작의제1 부분 동안 예비충전되는 제1 디지트 라인을 적어도 부분적으로 기초로 하여 강유전성 메모리 셀로부터 신호를 캡처하도록 구성될 수 있는 커패시터를 포함할 수 있다. 또한, 커패시터는, 액세스 동작의 제3 부분 동안, 오프셋 회로가 커패시터로 오프셋을 제공하는 것에 적어도 부분적으로 기초하여 강유전성 메모리 셀로부터 참조 신호를 캡처하도록 구성될 수 있으며, 감지 구성요소는 참조 신호를 이용해 액세스 동작의 제2 부분 동안 캡처된 강유전성 메모리 셀로부터의 신호가 제1 논리 상태에 대응하는지 또는 제2 논리 상태에 대응하는지를 구별하도록 구성될 수 있다.
도 8은 본 개시의 실시예에 따라 메모리 셀을 예비충전하는 기법을 지원하는 메모리 제어기(815)의 블록도(800)를 도시한다. 메모리 제어기(815)는 도 1 및 도 7를 참조하여 기재된 메모리 제어기(140)의 양태의 예시일 수 있다. 메모리 컨트롤러(815)는 바이어싱 구성요소(820), 타이밍 구성요소(825), 예비충전 구성요소(830), 감지 구성요소(835) 및 참조 구성요소(840)를 포함할 수 있다. 이들 모듈 각각은 직접 또는 간접적으로(예를 들어, 하나 이상의 버스를 통해) 서로 통신할 수 있다.
바이어싱 구성요소(820)는 하나의 주기 동안 제1 워드 라인을 활성화하여 강유전성 메모리 셀을 제1 디지트 라인에 연결하고 워드 라인을 강유전성 메모리 셀로부터 값을 읽는 것과 자기-참조 동작을 수행하는 것 사이에 활성화된 채 유지할 수 있다.
예비충전 구성요소(830)는 제1 워드 라인이 활성화된 주기의 적어도 일부분 동안 전하량을 이용해 제1 디지트 라인을 제1 전압으로 예비충전하고 제1 디지트 라인을 제1 전압으로 예비충전하는 것에 기초하여 제2 디지트 라인을 제1 디지트 라인으로부터 분리할 수 있다. 일부 실시예에서, 예비충전 구성요소(830)는 제2 디지트 라인을 제1 디지트 라인으로부터 분리하는 것에 기초하여 제1 디지트 라인을 제2 전압으로 예비충전하도록 구성된 커패시터를 제1 디지트 라인과 연결할 수 있으며 제1 디지트 라인을 제1 전압으로 예비충전하는 것에 기초하여 제2 디지트 라인과 연관된 제2 전압으로 제1 디지트 라인을 예비충전하도록 구성된 커패시터와 제1 디지트 라인을 연결함으로써, 제1 디지트 라인을 제2 전압으로 예비충전할 수 있다.
일부 실시예에서, 예비충전 구성요소(830)는 제1 워드 라인을 활성화하는 것에 기초하여 제1 워드 라인이 활성화되는 주기의 적어도 일부분 동안 제2 디지트 라인을 제1 디지트 라인과 연결할 수 있으며, 제1 디지트 라인을 예비충전하는 것은 제2 디지트 라인을 제1 디지트 라인과 연결하는 것에 기초하며 제1 워드 라인이 활성화되는 주기의 적어도 일부분 동안 전하량을 이용해 제2 디지트 라인을 제1 전압보다 높은 제2 전압까지 예비충전하며, 이때 제2 디지트 라인이 제1 디지트 라인과 연결된다. 일부 실시예에서, 예비충전 구성요소(830)는 강유전성 메모리 셀로부터 값을 읽을 수 있으며 이는 커패시터를 이용해 강유전성 메모리 셀과 연결된 제1 디지트 라인을 제1 전압까지 예비충전하는 것을 더 포함하고 자기-참조 동작을 수행하는 것은 커패시터 및 제1 전압에 오프셋을 제공하도록 구성된 오프셋 회로를 이용해 제1 디지트 라인을 제2 전압까지 예비충전하는 것을 더 포함한다.
일부 경우, 오프셋 회로는 강유전성 메모리 셀의 동작 특성에 기초하여 설정된 오프셋 값을 제공하도록 구성된다. 일부 경우, 제2 디지트 라인은 강유전성 메모리 셀 상에서 수행되는 액세스 동작 동안 비활성인 제2 워드 라인과 연결된다. 일부 경우, 메모리 셀의 제1 어레이는 제1 데크 내의 제1 강유전성 메모리 셀 그룹에 대응하고, 메모리 셀의 제2 어레이는 제2 데크 내의 제2 강유전성 메모리 셀 그룹에 대응한다. 일부 경우, 제2 디지트 라인은 트랜지스터를 사용하여 제1 디지트 라인과 연결된다. 일부 경우, 강유전성 메모리 셀로부터 값을 읽는 것은, 제1 디지트 라인과 연결되도록 구성된 제2 디지트 라인을 예비충전하도록 사용되는 전하량을 이용해 강유전성 메모리 셀과 연결된 제1 디지트 라인을 예비충전하는 것을 더 포함한다. 일부 경우, 제2 디지트 라인은 강유전성 메모리 셀 상에서 수행되는 액세스 동작 동안 비활성인 메모리 디바이스의 일부분과 연관된다.
감지 구성요소(835)는 제1 디지트 라인을 제1 전압에서 제2 전압으로 예비충전하도록 구성된 커패시터의 전하를 검출하고, 커패시터의 전하를 검출한 것에 기초하여 강유전성 메모리 셀 상에 저장된 논리 상태를 식별하고, 활성화된 워드 라인과 연결된 강유전성 메모리 셀로부터 값을 읽을 수 있다.
참조 구성요소(840)는 강유전성 메모리 셀로부터 값을 읽은 후 참조 전압을 생성하기 위해 강유전성 메모리 셀을 이용해 자기-참조 동작을 수행할 수 있고 제1 디지트 라인을 커패시터 및 오프셋 회로와 연결하는 것에 기초하여 강유전성 메모리 셀로부터 값을 읽은 후 강유전성 메모리 셀을 이용해 참조 전압을 생성할 수 있다.
일부 경우, 자기-참조 동작을 수행하는 것은 강유전성 메모리 셀과 연결된 제1 디지트 라인을 참조 전압과 연관된 전압까지 예비충전하는 것을 더 포함한다. 일부 경우, 자기-참조 동작을 수행하는 것은 강유전성 메모리 셀에 연결된 제1 디지트 라인을 제1 디지트 라인을 예비충전하도록 구성된 커패시터 및 오프셋을 제공하도록 구성된 오프셋 회로와 연결하는 것을 더 포함한다.
도 9는 본 개시의 실시예에 따라 메모리 셀을 예비충전하는 기법을 위한 방법(900)을 나타내는 흐름도를 도시한다. 방법(900)의 동작은 본 명세서에 기재된 바와 같이 메모리 어레이(100) 또는 이의 구성요소에 의해 구현될 수 있다. 예를 들어, 방법(900)의 동작은 도 1, 7 및 8를 참조하여 기재된 바와 같이 메모리 제어기에 의해 수행될 수 있다. 일부 예시에서, 메모리 어레이(100)는 이하에서 기재될 기능을 수행하기 위해 디바이스의 기능 요소를 제어하도록 코드 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 메모리 어레이(100)는 특수 목적 하드웨어를 사용하여 이하에서 기재될 기능의 양태를 수행할 수 있다.
(905)에서, 메모리 어레이(100)는 강유전성 메모리 셀을 제1 디지트 라인과 연결하기 위한 주기 동안 제1 워드 라인을 활성화할 수 있다. (905)의 동작은 본 명세서에 기재된 방법에 따라 수행될 수 있다. 특정 예에서, (905)의 동작의 양태는 도 7 및 8을 참조하여 기재된 바와 같이 바이어싱 구성요소에 의해 수행될 수 있다.
(910)에서, 메모리 어레이(100)는 제1 워드 라인이 활성화되는 주기의 적어도 일부 동안 전하량을 이용하여 제1 디지트 라인을 제1 전압으로 예비충전할 수 있다. (910)의 동작은 본 명세서에 기재된 방법에 따라 수행될 수 있다. 특정 예에서, (910)의 동작의 양태가 도 7 및 8을 참조하여 기재된 바와 같이 예비충전 구성요소에 의해 수행될 수 있다.
방법(900)을 수행하기 위한 장치가 기재된다. 상기 장치는 강유전성 메모리 셀을 제1 디지트 라인과 연결하기 위한 주기 동안 제1 워드 라인을 활성화하기 위한 수단 및 제1 워드 라인이 활성화되는 주기의 적어도 일부분 동안 전하량을 이용해 제1 전압까지 제1 디지트 라인을 예비충전하기 위한 수단을 포함할 수 있다.
방법(900)을 수행하기 위한 또 다른 장치가 기재된다. 장치는 메모리 셀 및 상기 메모리 셀과 전자 통신하는 메모리 제어기를 포함할 수 있으며, 메모리 셀은 강유전성 메모리 셀을 제1 디지트 라인과 연결하기 위한 주기 동안 제1 워드 라인을 활성화하고 제1 워드 라인이 활성화되는 주기의 적어도 일부분 동안 전하량을 이용해 제1 디지트 라인을 제1 전압까지 예비충전하도록 동작한다.
앞서 기재된 방법(900) 및 장치의 일부 예시가 제1 워드 라인이 활성화될 수 있는 주기의 적어도 일부분 동안 전하량을 이용해 제2 디지트 라인을 제1 전압보다 높은 제2 전압까지 예비충전하기 위한 프로세스, 특징부, 수단, 또는 명령을 더 포함할 수 있으며, 이때, 제2 디지트 라인은 제1 디지트 라인과 연결될 수 있다. 앞서 기재된 방법(900) 및 장치의 일부 예시는 제1 디지트 라인을 제1 전압까지 예비충전하는 것에 적어도 부분적으로 기초하여 제2 디지트 라인을 제1 디지트 라인으로부터 분리하기 위한 프로세스, 특징부, 수단, 또는 명령을 더 포함할 수 있다.
앞서 기재된 방법(900) 및 장치의 일부 예시는 제2 디지트 라인을 제1 디지트 라인으로부터 분리하는 것에 적어도 부분적으로 기초하여, 제1 디지트 라인을 제2 전압까지 예비충전하도록 구성된 커패시터를 제1 디지트 라인과 연결하기 위한 프로세스, 특징부, 수단, 또는 명령을 더 포함할 수 있다. 앞서 기재된 방법(900) 및 장치의 일부 예시가 제1 디지트 라인을 제1 전압까지 예비충전하는 것에 적어도 부분적으로 기초하여 제1 디지트 라인을 제1 디지트 라인을 제2 디지트 라인과 연관된 제2 전압까지 예비충전하도록 구성된 커패시터와 연결함으로써 제1 디지트 라인을 제2 전압까지 예비충전하기 위한 프로세스, 특징부, 수단, 또는 명령을 더 포함할 수 있다.
앞서 기재된 방법(900) 및 장치의 일부 예시가 제1 디지트 라인을 제1 전압에서 제2 전압까지 예비충전하도록 구성된 커패시터의 전하값을 검출하기 위한 프로세스, 특징부, 수단, 또는 명령을 더 포함할 수 있다. 앞서 기재된 방법(900) 및 장치의 일부 예시가 커패시터의 전하값을 검출하는 것에 적어도 부분적으로 기초하여 강유전성 메모리 셀 상에 저장된 논리 상태를 식별하기 위한 프로세스, 특징부, 수단, 또는 명령을 더 포함할 수 있다. 앞서 기재된 방법(900) 및 장치의 일부 예시는 제1 워드 라인을 활성화하는 것에 적어도 부분적으로 기초하여 제1 워드 라인이 활성화될 수 있는 주기의 적어도 일부분 동안 제2 디지트 라인을 제1 디지트 라인과 연결하기 위한 프로세스, 특징부, 수단, 또는 명령을 더 포함할 수 있으며, 제1 디지트 라인을 예비충전하는 것은 제2 디지트 라인을 제1 디지트 라인과 연결하는 것에 적어도 부분적으로 기초 할 수 있다.
앞서 기재된 방법(900) 및 장치의 일부 예에서, 제2 디지트 라인은 강유전성 메모리 셀 상에서 수행되는 액세스 동작 동안 비활성일 수 있는 제2 워드 라인과 연결될 수 있다. 앞서 기재된 방법(900) 및 장치의 일부 예에서, 제2 디지트 라인은 강유전성 메모리 셀 상에서 수행되는 액세스 동작 동안 비활성일 수 있는 메모리 디바이스의 일부와 연관될 수 있다. 앞서 기재된 방법(900) 및 장치의 일부 예시에서, 메모리 셀의 제1 어레이는 제1 데크 내의 제1 강유전성 메모리 셀 그룹에 대응하고, 메모리 셀의 제2 어레이는 제2 데크 내의 제2 강유전성 메모리 셀 그룹에 대응한다. 앞서 기재된 방법(900) 및 장치의 일부 예시에서, 제2 디지트 라인은 트랜지스터를 이용하여 제1 디지트 라인과 연결될 수 있다.
도 10은 본 개시의 실시예에 따라 메모리 셀을 예비충전하기 위한 기법을 위한 방법(1000)을 나타내는 흐름도를 도시한다. 방법(1000)의 동작은 본 명세서에 기재된 바와 같이 메모리 어레이(100) 또는 그 구성 요소에 의해 구현될 수 있다. 예를 들어, 방법(1000)의 동작은 도 1, 7 및 8을 참조하여 기재된 바와 같이 메모리 제어기에 의해 수행될 수 있다. 일부 예시에서, 메모리 어레이(100)는 이하에서 기재될 기능을 수행하기 위해 디바이스의 기능 요소를 제어하도록 코드 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 메모리 어레이(100)는 특수 목적 하드웨어를 사용하여 이하에서 기재될 기능의 양태를 수행할 수 있다.
(1005)에서, 메모리 어레이(100)는 활성화된 워드 라인과 연결된 강유전성 메모리 셀로부터 값을 읽을 수 있다. (1005)의 동작은 본 명세서에 기재된 방법에 따라 수행될 수 있다. 특정 예에서, (1005)의 동작의 양태는 도 7 및 8을 참조하여 기재된 바와 같이 감지 구성요소에 의해 수행될 수 있다.
(1010)에서, 메모리 어레이(100)는 강유전성 메모리 셀로부터 값을 읽은 후 참조 전압을 생성하기 위해 강유전성 메모리 셀을 사용하여 자기-참조 동작을 수행할 수 있다. (1010)의 동작은 본 명세서에 기재된 방법에 따라 수행될 수 있다. 특정 예에서, (1010)의 동작의 양태는 도 7 및 8을 참조하여 기재된 바와 같이 참조 구성요소에 의해 수행될 수 있다.
(1015)에서, 메모리 어레이(100)는 강유전성 메모리 셀로부터의 값을 읽는 것과 자기-참조 동작을 수행하는 것 사이에서 워드 라인을 활성화된 상태로 유지할 수 있다. (1015)의 동작은 본 명세서에 기재된 방법에 따라 수행될 수 있다. 특정 예에서, (1015)의 동작의 양태는 도 7 및 8을 참조하여 기재된 바와 같이 바이어싱 구성요소에 의해 수행될 수 있다.
방법(1000)을 수행하기 위한 장치가 기재된다. 장치는 활성화된 워드 라인으로 연결된 강유전성 메모리 셀로부터 값을 읽기 위한 수단,강유전성 메모리 셀로부터 값을 읽은 후 참조 전압을 생성하도록 강유전성 메모리 셀을 이용해 자기-참조 동작을 수행하기 위한 수단, 및 강유전성 메모리 셀로부터 값을 읽는 것과 자기-참조 동작을 수행하는 것 사이에서 워드 라인을 활성화된 채 유지하기 위한 수단을 포함할 수 있다.
방법(1000)을 수행하기 위한 다른 장치가 기재된다. 장치는 메모리 셀 및 상기 메모리 셀과 전자 통신하는 메모리 제어기를 포함할 수 있으며, 메모리 셀은 활성화된 워드 라인과 연결된 강유전성 메모리 셀로부터 값을 읽고, 강유전성 메모리 셀로부터 값을 읽은 후 참조 전압을 생성하기 위해 강유전성 메모리 셀을 이용해 자기-참조 동작을 수행하며, 강유전성 메모리 셀로부터 전압을 읽는 것과 자기-참조 동작을 수행하는 것 사이에서 워드 라인을 활성화된 채 유지하도록 동작한다.
앞서 기재된 방법(1000) 및 장치의 일부 예시에서, 자기-참조 동작을 수행하는 것은 강유전성 메모리 셀과 연결된 제1 디지트 라인을 참조 전압과 연관된 전압까지 예비충전하는 것을 더 포함한다. 앞서 기재된 방법(1000) 및 장치의 일부 예시에서, 자기-참조 동작을 수행하는 것은 강유전성 메모리 셀에 연결된 제1 디지트 라인을 제1 디지트 라인을 예비충전하도록 구성된 커패시터 및 오프셋을 제공하도록 구성된 오프셋 회로와 연결하는 것을 더 포함한다. 앞서 기재된 방법(1000) 및 장치의 일부 예시는 제1 디지트 라인을 커패시터 및 오프셋 회로와 연결하는 것에 적어도 부분적으로 기초하여 강유전성 메모리 셀로부터 값을 읽은 후 강유전성 메모리 셀을 이용해 참조 전압을 생성하기 위한 프로세스, 특징부, 수단, 또는 명령을 더 포함할 수 있다.
앞서 기재된 방법(1000) 및 장치의 일부 예시에서, 강유전성 메모리 셀로부터 값을 읽는 것은 제1 디지트 라인과 연결하도록 구성된 제2 디지트 라인을 예비충전하는 데 사용될 수 있는 전하량을 이용해 강유전성 메모리 셀과 연결된 제1 디지트 라인을 예비충전하는 것을 더 포함한다.
앞서 기재된 방법(1000) 및 장치의 일부 예시는 강유전성 메모리 셀로부터 값을 읽기 위한 프로세스, 특징부, 수단, 또는 명령을 더 포함할 수 있으며 이는 커패시터를 이용해 강유전성 메모리 셀과 연결된 제1 디지트 라인을 제1 전압까지 예비충전하는 것을 더 포함한다. 앞서 기재된 방법(1000) 및 장치의 일부 예시는 자기-참조 동작을 수행하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함 할 수 있으며 이는 커패시터 및 제1 전압에 오프셋을 제공하도록 구성된 오프셋 회로를 이용해 제1 디지트 라인을 제2 전압까지 예비충전하는 것을 더 포함한다. 앞서 기재된 방법(1000) 및 장치의 일부 예시에서, 오프셋 회로는 강유전성 메모리 셀의 동작 특성에 적어도 부분적으로 기초하여 복수의 오프셋 값을 제공하도록 구성될 수 있다.
앞서 기재된 방법은 가능한 구현예를 기재하고, 동작 및 단계들이 재배열 또는 그 밖의 다른 방식으로 수정될 수 있으며 또 다른 구현도 가능하다. 또한, 둘 이상의 방법으로부터의 특징이 조합될 수 있다.
본 명세서에 기재된 정보 및 신호가 임의의 다양한 상이한 기술 및 기법을 이용해 표현될 수 있다. 예를 들어, 상기 기재를 통해 참조될 수 있는 데이터, 명령, 명령어, 정보, 신호, 비트, 심볼, 및 칩이 전압, 전류, 전자기파, 자기장 또는 입자, 광학장 또는 입자, 또는 이들의 임의의 조합에 의해 표현될 수 있다. 일부 도면이 신호를 단일 신호로서 도시할 수 있지만, 해당 분야의 통상의 기술자라면 신호가 신호의 버스를 나타낼 수 있음을 이해할 것이며, 여기서 버스는 다양한 비트 폭을 가질 수 있다.
본 명세서에서 사용될 때, 용어 "가상 접지"는 대략 0 볼트(0V)의 전압으로 유지되지만 접지와 직접 연결되지 않는 전기 회로의 노드를 지칭한다. 따라서 가상 접지의 전압이 일시적으로 변동(fluctuate)하고 정상 상태(steady state)에서 약 0V로 돌아갈 수 있다. 가상 접지는 다양한 전자 회로 요소, 가령, 연산 증폭기 및 저항기로 구성된 전압 분배기를 이용해 구현될 수 있다. 다른 구현들도 가능하다. "가상 접지"또는 "가상 접지된"은 약 0V에 연결되는 것을 의미한다.
"전자 통신"및 "연결된"이라는 용어는 구성요소들 간 전자 흐름을 지원하는 구성요소들 간의 관계를 지칭한다. 이는 구성요소들 간 직접 연결을 포함하거나 중간 구성요소를 포함할 수 있다. 서로 전자 통신하거나 연결된 구성요소들은 (예를 들어, 여기된 회로에서) 전자 또는 신호를 능동적으로 교환하거나 (예를 들어, 비-여기된 회로에서) 전자 또는 신호를 능동적으로 교환하지 않을 수 있지만 회로가 여기되면 전자 또는 신호를 교환하도록 구성 및 동작할 수 있다. 예를 들어, 스위치(예를 들어, 트랜지스터)를 통해 물리적으로 연결된 두 개의 구성요소는, 스위치 상태(즉, 개방 또는 폐쇄)에 무관하게, 전자 통신 중이거나 연결될 수 있다.
본 명세서에서 사용되는 용어 "실질적으로"는 수정된 특성(예를 들어, 실질적으로 용어에 의해 수정된 동사 또는 형용사)이 절대적일 필요는 없지만 특성의 이점을 달성하기에 충분히 가까울 것을 의미한다.
본 명세서에서 사용되는 용어 "전극"은 전기 전도체를 지칭할 수 있고, 일부 경우에는 메모리 셀 또는 메모리 어레이의 또 다른 구성요소에 대한 전기적 접속부로서 사용될 수 있다. 전극은 메모리 어레이(100)의 요소들 또는 구성요소들 간 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 등을 포함할 수 있다.
용어 "절연된"은 전자가 현재 이들 사이에 흐를 수 없는 구성요소들 간 관계를 지칭하며, 이들 사이에 개방 회로가 존재하는 경우 구성요소들은 서로 절연된다. 예를 들어, 스위치가 개방될 때 스위치에 의해 물리적으로 연결된 2개의 구성요소가 서로 절연될 수 있다.
본 명세서에서 사용될 때, 용어 "단락(shorting)"은 2개의 구성요소들 사이의 단일 중개 구성요소의 활성화를 통해 구성요소들 사이에 전도성 경로가 확립되는 구성요소들 간 관계를 지칭한다. 예를 들어, 2개의 구성요소들 간 스위치가 폐쇄될 때 제2 구성요소로 단락되는 제1 구성요소가 제2 구성요소와 전자를 교환할 수 있다. 따라서, 단락은 전자 통신하는 구성요소(또는 라인)들 간 전하 흐름을 가능하게 하는 동적 동작일 수 있다.
메모리 어레이(100)를 포함하여 본 명세서에서 언급된 디바이스는 반도체 기판, 가령, 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 갈륨 니트라이드 등 상에 형성될 수 있다. 일부 경우, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은 SOI(silicon-on-insulator) 기판, 가령, SOG(silicon-on-glass) 또는 SOS(silicon-on-sapphire), 또는 또 다른 기판 상의 반도체 물질의 에피택시 층일 수 있다. 기판, 또는 기판의 서브-영역의 전도율은 다양한 화학종, 비제한적 예를 들면, 인, 붕소 또는 비소를 이용한 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해, 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
본 명세서에서 논의된 하나 또는 복수의 트랜지스터는 FET(field-effect transistor)를 나타내고 3 단자 디바이스, 가령, 소스, 드레인, 및 게이트를 포함한다. 단자는 전도성 물질, 가령, 금속을 통해 타 전자 요소로 연결될 수 있다. 소스 및 드레인은 전도성일 수 있고 고농도로 도핑된, 예를 들어 축퇴된, 반도체 영역을 포함할 수 있다. 소스와 드레인은 저농도 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n형인 경우(즉, 다수 캐리어가 전자인 경우), FET는 n형 FET라고 지칭될 수 있다. 채널이 p형인 경우(즉, 다수 캐리어가 정공인 경우), FET는 p형 FET로 지칭될 수 있다. 채널은 절연 게이트 옥사이드에 의해 캡핑될 수 있다. 채널 전도율은 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, 양의 전압 또는 음의 전압을 각각 n형 FET 또는 p형 FET에 인가함으로써, 채널이 전도성이 될 수 있다. 트랜지스터의 문턱 전압 이상의 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "온(on)" 또는 "활성화"될 수 있다. 트랜지스터의 임계 전압보다 낮은 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "오프(off)" 또는 "비활성화"될 수 있다.
본 명세서의 기재는, 첨부된 도면과 함께, 예시적 구성을 기재하고 청구항의 범위 내에서 구현될 수 있거나 존재하는 모든 예시를 나타내는 것은 아니다. 본 명세서에서 사용되는 용어 "예시적"은 "예시, 사례, 또는 실례로서 역할 하는"을 의미하며, "선호되는" 또는 "타 예시보다 유리한"을 의미하는 것이 아니다. 상세한 설명은 기재된 기법의 이해를 제공하기 위한 목적으로 특정 상세사항을 포함한다. 이들 기법은, 그러나 특정 상세사항 없이 실시될 수 있다. 일부 경우, 잘 알려진 구조 및 디바이스가 기재된 예시의 개념을 모호하게 하지 않도록 블록도 형태로 도시한다.
첨부된 도면에서, 유사한 구성요소 또는 특징부가 동일한 참조 라벨을 가질 수 있다. 또한, 참조 라벨에 점선과 유사한 구성요소들을 구별하는 추가 라벨을 붙임으로써 동일한 유형의 다양한 구성요소가 구별될 수 있다. 본 명세서에서 첫 번째 참조 라벨만 사용되는 경우, 기재는 두 번째 참조 라벨과 무관하게 동일한 첫 번째 참조 라벨을 갖는 유사한 구성요소들 중 임의의 것에 적용 가능하다.
본 명세서에 기재된 정보 및 신호가 임의의 다양한 상이한 기술 및 기법을 이용해 표현될 수 있다. 예를 들어, 상기 기재를 통해 참조될 수 있는 데이터, 명령, 명령어, 정보, 신호, 비트, 심볼, 및 칩이 전압, 전류, 전자기파, 자기장 또는 입자, 광학장 또는 입자, 또는 이들의 임의의 조합에 의해 표현될 수 있다.
본 발명과 관련하여 기재된 다양한 예시적 블록 및 모듈이 범용 프로세서, DSP, ASIC, FPGA(field-programmable gate array) 또는 그 밖의 다른 프로그램 가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 구성요소, 또는 본 명세서에 기재된 기능을 수행하도록 설계된 이들의 임의의 조합에 의해 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로 프로세서일 수 있지만, 대안으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로 제어기 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 디바이스의 조합(가령, 디지털 신호 프로세서(DSP)와 마이크로프로세서의 조합, 복수의 마이크로프로세서, DSP 코더와 연결된 하나 이상의 마이크로프로세서, 또는 그 밖의 다른 이러한 임의의 구성)으로서 구현될 수 있다.
본 명세서에 기재된 기능은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능은 하나 이상의 명령 또는 코드로서 컴퓨터 판독형 매체 상에 저장 또는 이를 통해 전송될 수 있다. 그 밖의 다른 예시 및 구현예가 개시내용 및 이하의 청구항의 범위 내에 있다. 예를 들어, 소프트웨어의 속성 때문에, 앞서 기재된 기능은 프로세서에 의해 실행된 소프트웨어, 하드웨어, 펌웨어, 하드와이어링 또는 이들의 조합을 이용해 구현될 수 있다. 기능을 구현하는 특징부가 또한 다양한 위치에 물리적으로 위치할 수 있으며, 가령, 기능의 일부분이 상이한 물리적 위치에서 구현되도록 분산될 수 있다. 또한 청구항을 포함하여 본 명세서에서 사용될 때, 아이템의 목록(가령, "중 적어도 하나" 또는 "중 하나 이상" 같은 구문이 뒤 따르는 아이템의 목록)에서 사용되는 "또는"이 포괄적 목록을 지시하여, 예를 들어, A, B 또는 C 중 적어도 하나의 목록은 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉 A와 B와 C)를 의미한다. 또한, 본 명세서에서 사용될 때, 구절 "~에 기초하여"는 폐쇄된 조건 세트를 참조하는 것으로 해석되지 않아야 한다. 예를 들어, 본 개시의 범위 내에서, "조건 A에 기초하여"라고 기재된 예시적 단계가 조건 A 및 조건 B 모두를 기초로 할 수 있다. 다시 말하면, 본 명세서에서 사용될 때, 구절 "~에 기초하여"는 구절 "적어도 부분적으로 ~에 기초하여"와 동일한 방식으로 해석되어야 한다.
컴퓨터 판독형 매체는 비-일시적(non-transitory) 컴퓨터 저장 매체와 통신 매체, 가령, 컴퓨터 프로그램을 하나의 위치에서 다른 한 위치로 전송하는 것을 촉진시키는 임의의 매체를 모두 포함한다. 비-일시적 저장 매체는 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 비제한적 예시를 들면, 비-일시적 컴퓨터 판독형 매체는 RAM, ROM, 전기 소거 가능 프로그램 가능 리드 온리 메모리(EEPROM), 컴팩트 디스크(CD) ROM 또는 그 밖의 다른 광학 디스크 저장장치, 자기 디스크 저장장치 또는 또 다른 자기 저장 디바이스, 또는 범용 또는 특수 목적 컴퓨터, 또는 범용 또는 특수 목적 프로세서에 의해 액세스될 수 있는 명령 또는 데이터 구조의 형태로 된 원하는 프로그램 코드 수단을 지니거나 저장하는 데 사용될 수 있는 그 밖의 다른 임의의 비-일시적 매체를 포함할 수 있다. 또한 임의의 연결이 적절하게 컴퓨터 판독형 매체라고 명명된다. 예를 들어, 동축 케이블, 광섬유 케이블, 꼬임 쌍(twisted pair), 디지털 가입자 라인(DSL), 또는 무선 기술, 가령, 적외선, 라디오, 및 마이크로파를 이용해 소프트웨어가 웹사이트, 서버, 또는 그 밖의 다른 원격 소스로부터 전송되는 경우, 동축 케이블, 광섬유 케이블, 꼬임 쌍, 디지털 가입자 라인(DSL), 또는 무선 기술, 가령, 적외선, 라디오 및 마이크로파가 매체의 정의에 포함된다. 본 명세서에서 사용될 때 디스크(disk)와 디스크(disc)는 CD, 레이저 디스크, 광학 디스크, 디지털 다목적 디스크(DVD), 플로피 디스크, 및 블루-레이 디스크를 포함하는데, 디스크(disk)는 일반적으로 데이터를 자기적으로 재생하고, 디스크(disc)는 레이저로 데이터를 광학적으로 재생한다. 상기의 조합이 또한 컴퓨터 판독형 매체의 범위 내에 포함된다.
본 명세서의 기재는 해당 분야의 통상의 기술자가 본 발명을 제작 또는 이용할 수 있도록 제공된다. 본 발명의 다양한 수정이 해당 분야의 통상의 기술자에게 쉽게 자명할 것이며, 본 명세서에 정의된 일반적인 원리는 본 발명의 범위 내의 그 밖의 다른 변형예에 적용될 수 있다. 따라서 개시내용은 본 명세서에 기재된 예시 및 설계에 한정되지 않고, 본 명세서에 개시된 원리 및 신규한 특징과 일치하는 광의의 범위에 따를 것이다.

Claims (25)

  1. 강유전성 메모리 셀을 제1 디지트 라인과 연결하기 위한 주기 동안 제1 워드 라인을 활성화하는 단계,
    제1 워드 라인이 활성화되는 주기의 적어도 일부분 동안 제1 전하량을 이용해 제1 디지트 라인을 제1 전압까지 예비충전(precharge)하는 단계, 및
    제1 워드 라인이 활성화되는 주기의 적어도 일부분 동안 상기 제1 디지트 라인을 상기 제1 전압까지 예비충전하는데 이용된 상기 제1 전하량을 이용해 제2 디지트 라인을 상기 제1 전압보다 높은 제2 전압까지 예비충전하는 단계 - 제2 디지트 라인은 제1 디지트 라인과 연결됨 - 를 포함하는, 방법.
  2. 제1항에 있어서,
    제1 디지트 라인을 제1 전압까지 예비충전하는 것에 적어도 부분적으로 기초하여 제2 디지트 라인을 제1 디지트 라인으로부터 분리하는 단계를 더 포함하는, 방법.
  3. 제2항에 있어서,
    제2 디지트 라인을 제1 디지트 라인으로부터 분리하는 것에 적어도 부분적으로 기초하여 제1 디지트 라인을 제2 전압까지 예비충전하도록 구성된 커패시터를 제1 디지트 라인과 연결하는 단계를 더 포함하는, 방법.
  4. 제1항에 있어서,
    제1 디지트 라인을 제1 전압까지 예비충전하는 것에 적어도 부분적으로 기초하여 제1 디지트 라인을 제2 디지트 라인과 연관된 제2 전압까지 예비충전하도록 구성된 커패시터와 제1 디지트 라인을 연결함으로써 제1 디지트 라인을 제2 전압까지 예비충전하는 단계를 더 포함하는, 방법.
  5. 제1항에 있어서,
    제1 디지트 라인을 제1 전압에서 상기 제2 전압으로 예비충전하도록 구성된 커패시터의 전하값을 검출하는 단계, 및
    커패시터의 전하값을 검출하는 것에 적어도 부분적으로 기초하여 강유전성 메모리 셀 상에 저장된 논리 상태를 식별하는 단계를 더 포함하는, 방법.
  6. 제1항에 있어서,
    제1 워드 라인을 활성화하는 것에 적어도 부분적으로 기초하여 제1 워드 라인이 활성화되는 주기의 적어도 일부분 동안 제2 디지트 라인을 제1 디지트 라인과 연결하는 단계 - 제1 디지트 라인을 예비충전하는 단계는 제2 디지트 라인을 제1 디지트 라인과 연결하는 것에 적어도 부분적으로 기초함 - 를 더 포함하는, 방법.
  7. 제6항에 있어서, 제2 디지트 라인은 강유전성 메모리 셀 상에서 수행되는 액세스 동작 동안 비활성인 제2 워드 라인과 연결되는, 방법.
  8. 제6항에 있어서, 제2 디지트 라인은 강유전성 메모리 셀 상에서 수행되는 액세스 동작 동안 비활성인 메모리 디바이스의 일부분과 연관되는, 방법.
  9. 제8항에 있어서, 메모리 셀의 제1 어레이가 제1 데크 내 제1 강유전성 메모리 셀 그룹에 대응하고 메모리 셀의 제2 어레이가 제2 데크 내 제2 강유전성 메모리 셀 그룹에 대응하는, 방법.
  10. 제6항에 있어서, 트랜지스터를 이용해 제2 디지트 라인이 제1 디지트 라인과 연결되는, 방법.
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  17. 액세스 동작 동안 액세스되도록 선택된 강유전성 메모리 셀,
    액세스 동작의 적어도 일부분 동안 강유전성 메모리 셀을 감지 구성요소와 연결하도록 구성된 제1 디지트 라인,
    액세스 동작의 제1 부분 동안 제1 디지트 라인으로 제1 전하량을 공급함으로써 제1 디지트 라인을 예비충전하도록 구성된 예비충전 회로 - 강유전성 메모리 셀은 액세스 동작의 제1 부분 동안 제1 디지트 라인과 연결되도록 구성됨 - , 및
    제1 디지트 라인과 상이한 제2 디지트 라인 - 예비충전 회로는 제2 디지트 라인을 제2 전하량으로 액세스 동작의 제1 부분 동안 제1 디지트 라인 상의 제2 전압과 상이한 제1 전압까지 예비충전하도록 구성됨 - 을 포함하는, 전자 메모리 장치.
  18. 제17항에 있어서, 제2 디지트 라인은 강유전성 메모리 셀 상에서 수행되는 액세스 동작 동안 비활성인 메모리 디바이스의 일부분과 연관되는, 전자 메모리 장치.
  19. 제17항에 있어서, 액세스 동작의 제1 부분 동안 제1 디지트 라인을 제2 디지트 라인과 연결하도록 구성된 트랜지스터를 더 포함하는, 전자 메모리 장치.
  20. 제17항에 있어서,
    액세스 동작의 제2 부분 동안 강유전성 메모리 셀로부터의 신호를 증폭하도록 구성된 커패시터 - 커패시터는 액세스 동작의 제1 부분 동안 상기 제1 전하량을 수신한 후 제1 디지트 라인과 제2 디지트 라인 간 전압차를 보상하도록 구성됨 - 를 더 포함하는, 전자 메모리 장치.
  21. 제17항에 있어서,
    액세스 동작의 제3 부분 동안 커패시터를 전압까지 예비충전하도록 구성된 오프셋 회로 - 감지 구성요소가 커패시터를 이용해 생성된 참조 전압을 이용하여 강유전성 메모리 셀 상에 저장된 전하값이 제1 논리 상태에 대응하는지 또는 제2 논리 상태에 대응하는지를 구별하도록 구성됨 - 를 더 포함하는, 전자 메모리 장치.
  22. 제17항에 있어서, 감지 구성요소 내 커패시터와 오프셋 회로를 더 포함하며,
    커패시터는, 액세스 동작의 제2 부분 동안, 제1 디지트 라인이 액세스 동작의 제1 부분 동안 예비충전되는 것에 적어도 부분적으로 기초하여 강유전성 메모리 셀로부터의 신호를 캡처하도록 구성되며,
    커패시터는, 액세스 동작의 제3 부분 동안, 오프셋 회로가 커패시터로 오프셋을 제공하는 것에 적어도 부분적으로 기초하여 강유전성 메모리 셀로부터 참조 신호를 캡처하도록 구성되며, 감지 구성요소는 참조 신호를 이용해 액세스 동작의 제2 부분 동안 캡처된 강유전성 메모리 셀로부터의 신호가 제1 논리 상태에 대응하는지 또는 제2 논리 상태에 대응하는지를 구별하도록 구성되는, 전자 메모리 장치.
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