TWI689060B

TWI689060B - 電子組件封裝

Info

Publication number: TWI689060B
Application number: TW107138110A
Authority: TW
Inventors: 黒柳秋久; 明俊佑; 李在杰
Original assignee: 南韓商三星電子股份有限公司
Priority date: 2018-06-04
Filing date: 2018-10-29
Publication date: 2020-03-21
Also published as: TW202005016A; US10692791B2; US20190371692A1; KR20190138108A; KR102099748B1

Abstract

一種電子組件封裝包括：核心構件，包括絕緣層且具有穿過絕緣層的第一貫穿孔；半導體晶片，設置於第一貫穿孔中，且具有其上設置有連接墊的主動面及與主動面相對的非主動面；包封體，包封核心構件及半導體晶片，且填充第一貫穿孔的至少部分；連接構件，設置於核心構件及半導體晶片上，且包括電性連接至連接墊的重佈線層；背側金屬層，設置於包封體上，且覆蓋至少半導體晶片的非主動面；以及背側金屬通孔，穿過包封體，且將背側金屬層連接至絕緣層的一側。所述背側金屬通孔接觸絕緣層的所述一側。

Description

電子組件封裝

[相關申請案的交叉參考]

本申請案主張2018年6月4日在韓國智慧財產局中申請的韓國專利申請案第10-2018-0064262號的優先權的權益，所述韓國申請案全文併入本案供參考。

本揭露是有關於一種用於封裝待重佈線的半導體晶片及/或被動組件的電子組件封裝。

隨著行動裝置變得越來越突出，其中主要是智慧型電話，已創建了過去未見過的一個新的行動時代。此時，同時出現了大問題及小問題。在此類問題中，尤其常見的問題是由於電磁干擾造成裝置故障。因此，對電磁波屏蔽技術的興趣正不斷增加。

對於使用者抓握及設計而言，需要更薄但更先進的裝置，因此半導體作為必要組件而變得更小及更薄。由於由無間隙空間定位的組件產生的電磁波相互干擾，因此導致故障。為解決上述故障問題，在資訊技術(information technology，IT)行業中，正積極地應用電磁干擾(electromagnetic interference，EMI)屏蔽技術。

本揭露的態樣提供一種能夠有效地屏蔽電磁波且提高屏蔽結構的可靠性的電子組件封裝。

根據本揭露的態樣，在用於密封半導體晶片及/或被動組件的包封體上設置用於電磁屏蔽的背側金屬層，且背側金屬層使用穿過包封體的背側金屬通孔連接至具有容置半導體晶片及/或被動組件的貫穿孔的核心構件，且使得能夠接觸核心構件的絕緣層而非金屬層。

根據本揭露的態樣，一種電子組件封裝包括：核心構件，包括絕緣層，且具有穿過所述絕緣層的第一貫穿孔；半導體晶片，設置於所述第一貫穿孔中，且具有其上設置有連接墊的主動面及與所述主動面相對的非主動面；包封體，覆蓋所述核心構件及所述半導體晶片的所述非主動面中的每一者的至少部分，且填充所述第一貫穿孔的至少部分；連接構件，設置於所述核心構件及所述半導體晶片的所述主動面上，且包括電性連接至所述連接墊的重佈線層；背側金屬層，設置於所述包封體上，且覆蓋至少所述半導體晶片的所述非主動面；以及背側金屬通孔，穿過所述包封體，且將所述背側金屬層連接至所述絕緣層的一側。所述背側金屬通孔接觸所述絕緣層的所述一側。

根據本揭露的態樣，一種電子組件封裝包括：核心構件，包括具有貫穿孔的絕緣層以及金屬層，所述金屬層設置於所述絕緣層的上表面上且具有暴露出所述絕緣層的所述上表面的一部分的凹槽部分；電子組件，設置於所述貫穿孔中；包封體，包封所述核心構件及所述電子組件中的每一者，且填充所述凹槽部分及所述貫穿孔中的每一者的至少部分；連接構件，設置於所述核心構件及所述電子組件下方，且包括電性連接至所述電子組件的重佈線層；背側金屬層，設置於所述包封體的上表面上，且覆蓋所述電子組件；以及背側金屬通孔，穿過所述包封體，且將所述背側金屬層連接至經由所述凹槽部分暴露出的所述絕緣層的所述上表面。

根據本揭露的態樣，一種電子組件封裝包括：核心構件，包括絕緣層，且具有穿過所述絕緣層的貫穿孔；半導體晶片，設置於所述貫穿孔中，且具有其上設置有連接墊的主動面及與所述主動面相對的非主動面；包封體，覆蓋所述核心構件及所述半導體晶片的所述非主動面中的每一者的至少部分，且填充所述貫穿孔的至少部分；連接構件，設置於所述核心構件及所述半導體晶片的所述主動面上，且包括電性連接至所述連接墊的重佈線層；背側金屬層，設置於所述包封體上，且覆蓋至少所述半導體晶片的所述非主動面；以及背側金屬通孔，穿過所述包封體，且將所述背側金屬層連接至所述絕緣層。所述核心構件更包括設置於所述絕緣層上的金屬層。所述金屬層具有暴露出所述絕緣層的一部分的凹槽部分。所述背側金屬通孔穿過所述金屬層的所述凹槽部分，接觸所述絕緣層，且藉由填充所述凹槽部分的所述包封體與所述金屬層間隔開。

100:電子組件封裝

110:核心構件

110HA:第一貫穿孔/貫穿孔

110HB1、110HB2:第二貫穿孔/貫穿孔

111、141、2141、2241:絕緣層

112a:第一金屬層/金屬層

112a1:第一金屬部分

112a2:第二金屬部分

112a3:金屬連接部分

112ah:凹槽部分

112b:第二金屬層/金屬層

112c:第三金屬層/金屬層

112d:第四金屬層/金屬層

115:核心結構

120、2120、2220:半導體晶片

121、2121、2221:本體

122、2122、2222:連接墊

123、150、2150、2250:鈍化層

125A、125B:被動組件

130、2130:包封體

131:第一包封體

132:第二包封體

133:背側金屬通孔

133h:通孔開口

135:背側金屬層

140:連接構件

142、2142:重佈線層

143:連接通孔

160:凸塊下金屬

170:電性連接結構

180:覆蓋層

1000:電子裝置

1010、2500:主板

1020:晶片相關組件

1030:網路相關組件

1040:其他組件

1050、1130:照相機模組

1060:天線

1070:顯示器裝置

1080、1180:電池

1090:訊號線

1100:智慧型電話

1100A、1100B:行動裝置

1101:本體/印刷電路板

1110、2301、2302:印刷電路板

1120:電子組件

1121:半導體封裝

1150:模組

2100:扇出型半導體封裝

2140、2240:連接結構

2143、2243:通孔

2160、2260:凸塊下金屬層

2170、2270:焊球

2200:扇入型半導體封裝

2223:鈍化膜

2242:配線圖案

2243h:通孔孔洞

2251:開口

2280:底部填充樹脂

2290:模製材料

I-I'、II-II':線

結合附圖閱讀以下詳細說明，將更清晰地理解本揭露的以上及其他態樣、特徵及優點，在附圖中：圖1為示意性地示出電子裝置系統的實例的方塊圖。

圖2為示出電子裝置的實例的示意性立體圖。

圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後的狀態的示意性剖視圖。

圖4為示出扇入型半導體封裝的封裝製程的示意性剖視圖。

圖5為示出扇入型半導體封裝安裝於印刷電路上且最終安裝於電子裝置的主板上之情形的示意性剖視圖。

圖6為示出扇入型半導體封裝嵌入印刷電路板中且最終安裝於電子裝置的主板上之情形的示意性剖視圖。

圖7為示出扇出型半導體封裝的示意性剖視圖。

圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的示意性剖視圖。

圖9為示出電子組件封裝的實例的示意性剖視圖。

圖10為沿線I-I'截取的圖9所示電子組件封裝的示意性平面圖。

圖11為沿線II-II'截取的圖9所示電子組件封裝的示意性平面圖。

圖12A及圖12B示出製造圖9所示電子組件封裝的背側金屬通孔的實例。

圖13為示出在根據本揭露的電子組件封裝應用於電子裝置的情形中的額外效果的示意性平面圖。

在下文中，將參照附圖對本揭露的實施例闡述如下。

然而，本揭露可以許多不同的形式舉例說明，並且不應該被解釋為僅限於本文闡述的具體實施例。相反的，提供該些實施例是為了使本揭露將透徹及完整，並將本揭露的範圍完全傳達給熟習此項技術者。

在本說明書通篇中，應理解，當稱元件(例如，層、區域或晶圓(基板))位於另一元件「上」、「連接至」或「耦合至」另一元件時，所述元件可直接位於所述另一元件「上」、直接「連接至」或直接「耦合至」所述另一元件或可存在位於所述兩個元件之間的其他元件。相比之下，當稱元件「直接位於」另一元件「上」、「直接連接至」或「直接耦合至」另一元件時，則可不存在位於所述兩個元件之間的其他元件或層。相同的編號自始至終指代相同的元件。本文中所使用的用語「及/或」包括相關列出項中的一或多項的任意組合及所有組合。

將顯而易見，儘管本文中可能使用「第一」、「第二」、「第三」等用語來闡述各種構件、組件、區域、層及/或區段，然而任何此種構件、組件、區域、層及/或區段不應受限於該些用語。該些用語僅用於區分一構件、組件、區域、層或區段與另一區域、層或區段。因此，在不背離例示性實施例的教示內容的條件下，以下所論述的第一構件、第一組件、第一區域、第一層或第一區段可被稱為第二構件、第二組件、第二區域、第二層或第二區段。

在本文中，為便於說明，可使用例如「在…上方」、「上部的」、「在…下方」及「下部的」等空間相對性用語來闡述圖中所示的一個元件相對於另一(其他)元件的關係。應理解，除了圖中所示的定向以外，空間相對性用語旨在囊括裝置在使用或操作中的不同定向。舉例而言，若翻轉圖中的裝置，則被闡述為在其他元件「上方」或「上部」的元件此時將被定向為在其他元件或特徵「下方」或「下部」。因此，用語「在…上方」可端視圖中的特定方向而囊括上方及下方兩種定向。所述裝置可另外定向(旋轉90度或處於其他定向)，且本文中所用的空間相對性描述語可相應地進行解釋。

本文所使用的術語僅闡述特定實施例，且本揭露不受其限制。除非上下文中另外清晰地指出，否則本文中所使用的單數形式「一(a、an)」及「所述」旨在亦包括複數形式。更應理解，用語「包括(comprises及/或comprising)」當用於本說明書中時，具體說明所陳述的特徵、整數、步驟、操作、構件、元件及/或其群組的存在，但不排除一或多個其他特徵、整數、步驟、操作、構件、元件及/或其群組的存在或添加。

在下文中，將參照示出本揭露的實施例的示意圖來闡述本揭露的實施例。在圖式中，例如，由於製造技術及/或容差，可以估計所示形狀的修改。因此，本揭露的實施例不應被解釋為僅限於本文所示區域的特定形狀，而是例如包括製造導致的形狀變化。以下實施例亦可單獨構成、以組合形式構成或以部分組合形式構成。

下述本揭露的內容可具有各種構型，且在本文中僅提出所需構型，但並非僅限於此。

電子裝置

圖1為示出電子裝置系統的實例的示意性方塊圖。

參照圖1，電子裝置1000可接納主板1010。主板1010可包括物理連接或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。

晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如唯讀記憶體(read only memory，ROM))、快閃記憶體等；應用處理器晶片，例如中央處理器(例如，中央處理單元(central processing unit，CPU))、圖形處理器(例如，圖形處理單元(graphics processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等；及邏輯晶片，例如類比至數位轉換器、應用專用積體電路(application-specific integrated circuit，ASIC)等；等等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。

網路相關組件1030可包括例如以下協定：無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取+(high speed packet access+，HSPA+)、高速下行封包存取+(high speed downlink packet access+，HSDPA+)、高速上行封包存取+(high speed uplink packet access+，HSUPA+)、增強型資料GSM環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system，GPS)、通用封包無線電服務(general packet radio service，GPRS)、分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電訊(digital enhanced cordless telecommunications，DECT)、藍芽^®、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括各種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所述的晶片相關組件1020一起彼此組合。

其他組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器(power inductor)、鐵氧體珠粒(ferrite beads)、低溫共燒陶瓷(low temperature co-fired ceramic，LTCC)、電磁干擾(EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor，MLCC)等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上文所述的晶片相關組件1020或網路相關組件1030一起彼此組合。

端視電子裝置1000的類型而定，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器(圖中未示出)、視訊編解碼器(圖中未示出)、功率放大器(圖中未示出)、羅盤(圖中未示出)、加速度計(圖中未示出)、陀螺儀(圖中未示出)、揚聲器(圖中未示出)、大容量儲存單元(例如硬碟驅動機)(圖中未示出)、光碟(compact disk，CD)驅動機(圖中未示出)、數位多功能光碟(digital versatile disk，DVD)驅動機(圖中未示出)等。然而，該些其他組件並非僅限於此，而是亦可端視電子裝置1000的類型等而包括用於各種目的的其他組件。

電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位照相機(digital still camera)、網路系統、電腦、監視器、平板個人電腦(tablet PC)、筆記型個人電腦、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶、汽車組件等。然而，電子裝置1000並非僅限於此，且可為能夠處理資料的任何其他電子裝置。

圖2為示出電子裝置的實例的示意性立體圖。

參照圖2，半導體封裝可於上文所述的各種電子裝置1000中用於各種目的。舉例而言，印刷電路板1110(例如主板)可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至印刷電路板1110。另外，可物理連接或電性連接至印刷電路板1110或者可不物理連接或不電性連接至印刷電路板1110的其他組件(例如照相機模組1130)可容置於本體1101中。電子組件1120中的部分電子組件可為晶片相關組件，例如半導體封裝1121，但並非僅限於此。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。

半導體封裝

一般而言，在半導體晶片中整合有許多精細的電路。然而，半導體晶片自身可能不能充當已完成的半導體產品，且可能因外部物理或化學影響而受損。因此，半導體晶片可能無法單獨使用，但可被封裝並以封裝狀態在電子裝置等中使用。

此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異，因而需要半導體封裝。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的各連接墊之間的間隔極為精細，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的各組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。

藉由封裝技術所製造的半導體封裝可端視半導體封裝的結構及目的而分類為扇入型半導體封裝或扇出型半導體封裝。

將在下文中參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。

扇入型半導體封裝

圖4為示出扇入型半導體封裝的封裝製程的示意性剖視圖。

參照圖3A、圖3B及圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路(integrated circuit，IC)，半導體晶片2220包括：本體2221，包含矽(Si)、鍺(Ge)、砷化鎵(GaAs)等；連接墊2222，形成於本體2221的一側上且包含例如鋁(Al)等導電材料；以及鈍化膜2223，例如氧化物層、氮化物層等，形成於本體2221的一側上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222可為顯著小的，因此可能難以將積體電路(IC)安裝於中級印刷電路板(printed circuit board，PCB)上以及電子裝置的主板等上。

因此，可端視半導體晶片2220的尺寸而在半導體晶片 2220上形成連接結構2240以對連接墊2222進行重佈線。連接結構2240可藉由以下步驟來形成：利用例如感光成像介電(photoimageable dielectric，PID)樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成暴露出連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接結構2240的鈍化層2250，可形成開口2251，且可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接結構2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。

如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊(例如輸入/輸出(input/output，I/O)端子)皆設置於半導體晶片內的一種封裝形式，且可具有優異的電特性並可以低成本進行生產。因此，已以扇入型半導體封裝的形式製造諸多安裝於智慧型電話中的元件。詳言之，已開發出諸多安裝於智慧型電話中的元件以在具有緊湊尺寸的同時進行快速的訊號傳輸。

然而，由於扇入型半導體封裝中的所有輸入/輸出端子皆需要設置在半導體晶片內，因此扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有緊湊尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。此處，即使在藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。

參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可經由印刷電路板2301進行重佈線，且扇入型半導體封裝2200可在扇入型半導體封裝2200安裝於印刷電路板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側可以模製材料2290等覆蓋。或者，扇入型半導體封裝2200可嵌入單獨的印刷電路板2302中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可在扇入型半導體封裝2200嵌入印刷電路板2302中的狀態下，由印刷電路板2302進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。

如上所述，可能難以在電子裝置的主板上直接安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的印刷電路板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在扇入型半導體封裝嵌入印刷電路板中的狀態下在電子裝置的主板上安裝並使用。

扇出型半導體封裝

圖7為示出扇出型半導體封裝的示意性剖視圖。

參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接結構2140而朝半導體晶片2120之外進行重佈線。在此種情形中，可在連接結構2140上進一步形成鈍化層2150，且可在鈍化層2150的開口中進一步形成凸塊下金屬層2160。可在凸塊下金屬層2160上進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122等的積體電路(IC)。連接結構2140可包括絕緣層2141、形成在絕緣層2141上的重佈線層2142及將連接墊2122電性連接至重佈線層2142的通孔2143。

如上所述，扇出型半導體封裝可具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接結構朝半導體晶片之外進行重佈線並設置的一種形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子皆需要設置於半導體晶片內。因此，當半導體晶片的尺寸減小時，需減小球的尺寸及間距，進而使得標準化球佈局(standardized ball layout)可能無法在扇入型半導體封裝中使用。另一方面，扇出型半導體封裝具有如上所述的其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接結構朝半導體晶片之外進行重佈線並設置的形式。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝無需使用單獨的印刷電路板即可安裝於電子裝置的主板上，如下所述。

參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接結構2140，連接結構2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區域，進而使得標準化球佈局可照樣用於扇出型半導體封裝2100中。因此，扇出型半導體封裝2100無需使用單獨的印刷電路板等即可安裝於電子裝置的主板2500上。

如上所述，由於扇出型半導體封裝無需使用單獨的印刷電路板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可被實作成具有較使用印刷電路板的扇入型半導體封裝的厚度小的厚度。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型電子組件封裝可以較使用印刷電路板(PCB)的一般疊層封裝(package-on-package，POP)類型的形式更緊湊的形式實施，且可解決因翹曲(warpage)現象出現而產生的問題。

同時，扇出型半導體封裝是指一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，並且扇出型半導體封裝是與例如印刷電路板等印刷電路板(PCB)的概念不同的概念，印刷電路板具有與扇出型半導體封裝的規格、目的等不同的規格、目的等，且有扇入型半導體封裝嵌入其中。

以下，將參照圖式闡述能夠有效地屏蔽電磁波且提高屏蔽結構的可靠性的電子組件封裝。

圖9為示出電子組件封裝的實例的示意性剖視圖。

圖10為沿線I-I'截取的圖9所示電子組件封裝的示意性平面圖。

參照圖9、圖10及圖11，根據例示性實施例的電子組件封裝100可包括：核心構件110，包括具有第一貫穿孔110HA以及第二貫穿孔110HB1及第二貫穿孔110HB2的絕緣層111、以及被設置成環繞絕緣層111的第一金屬層112a、第二金屬層112b、第三金屬層112c及第四金屬層112d；半導體晶片120，設置於第一貫穿孔110HA中；一或多個被動組件125A及被動組件125B，設置於第二貫穿孔110HB1及第二貫穿孔110HB2中；包封體130，包封半導體晶片120以及被動組件125A及被動組件125B，且填充第一貫穿孔110HA以及第二貫穿孔110HB1及第二貫穿孔110HB2的至少部分；連接構件140，設置於核心構件110、半導體晶片120以及所述一或多個被動組件125A及被動組件125B下方；背側金屬層135，設置於包封體130上，且覆蓋半導體晶片120及/或所述一或多個被動組件125A及被動組件125B；背側金屬通孔133，在穿過包封體130的同時將背側金屬層135連接至絕緣層111；鈍化層150、凸塊下金屬160及電性連接結構170，設置於連接構件140下方；以及覆蓋層180，設置於包封體130上。

在根據例示性實施例的電子組件封裝100中，基本上，半導體晶片120以及一或多個被動組件125A及被動組件125B容置於核心構件110的貫穿孔110HA、貫穿孔110HB1及貫穿孔110HB2中。在使用包封體130執行密封之後，藉由背側金屬層135及背側金屬通孔133來環繞半導體晶片120以及所述一或多個被動組件125A及被動組件125B的上部區域。因此，可有效地屏蔽在電子組件封裝100的上部區域之內或之外流動的電磁波。此外，亦可有效地屏蔽電子組件封裝100中半導體晶片120與所述一或多個被動組件125A及被動組件125B之間的電磁干擾。另外，核心構件110的絕緣層111可被金屬層112a、金屬層112b、金屬層112c及金屬層112d環繞。詳言之，金屬層112b及金屬層112c可設置於貫穿孔110HA、貫穿孔110HB1及貫穿孔110HB2的壁表面上，因而可進一步顯著地增加上述電磁波屏蔽效果。此外，可藉由上述結構來期望實現散熱效果。

同時，根據相關技術，需要用於形成背側金屬通孔133的通孔開口以穿過包封體130。就此而言，使用以雷射(例如CO₂雷射)進行的雷射處理來形成通孔開口。在此種情形中，當第一金屬層112a藉由雷射處理而被敞露時，第一金屬層112a會受到攻擊，因而絕緣層111與第一金屬層112a之間的介面的黏合力顯著劣化。因此，隨後在焊料回焊製程或可靠性測試期間可能出現例如分離等缺陷。由於金屬具有高導熱性，因此上述缺陷可不僅擴散至藉由通孔開口而被敞露的第一金屬層112a的區域，且會擴散至其周邊區域。因此，可在寬的範圍內出現黏合性劣化的問題。

另一方面，在根據例示性實施例的電磁組件封裝100中，背側金屬通孔133接觸核心構件110的絕緣層111的上表面，而非形成於核心構件110的絕緣層111的上表面上的第一金屬層112a。舉例而言，即使當第一金屬層112a形成於核心構件110的絕緣層111的上表面上時，亦會在第一金屬層112a中形成凹槽部分112ah，因而使得絕緣層111的上表面可為敞露的。因此，背側金屬通孔133可接觸經由凹槽部分112ah而被暴露出的絕緣層111的上表面，而非第一金屬層112a。換言之，當藉由雷射處理形成通孔開口133h以形成背側金屬通孔133時，藉由雷射處理而被暴露出的部分是絕緣層111而非第一金屬層112a。在此種情形中，第一金屬層112a不會藉由雷射處理而被移除。此外，絕緣層111具有低導熱性。就此而言，第一金屬層112a與絕緣層111之間的黏合力劣化的上述問題可得到解決。

同時，背側金屬通孔133可具有沿著絕緣層111的上表面的預定通路。換言之，背側金屬通孔133可具有線通孔的形式。在此種情形中，可更有效地執行電磁波屏蔽。自類似的視角，在形成有背側金屬通孔133的第一金屬層112a中形成的凹槽部分112ah可具有溝槽形式，所術溝槽形式可具有沿著絕緣層111的上表面的預定通路。

同時，在根據例示性實施例的電子組件封裝100中，多個被動組件125A及被動組件125B與半導體晶片120一起設置於單一封裝中以進行模組化。因此，可顯著減小各組件之間的距離，因而可顯著減小印刷電路板(例如主板)上的安裝區域。舉例而言，如圖13所示，近年來，隨著用於行動裝置1100A及行動裝置1100B的顯示器的尺寸增大，亦增大了增加電池容量的必要性。此時，由於電池容量增加，電池1180所佔用的區域亦會增加。為此，需要減小例如主板等印刷電路板1101的尺寸。因此，由於組件的安裝區域減小，因此由包括電源管理積體電路(power management integrated circuit，PMIC)及被動組件的模組1150佔用的區域逐漸減小。在此種情形中，當將根據例示性實施例的電子組件封裝100應用於模組1150時，能夠減小尺寸。因此，如上所述減小的區域可得到有效地使用。此外，可顯著縮短半導體晶片120與被動組件125A及被動組件125B之間的電性通路，因而可解決雜訊問題。

同時，包封體130可包括第一包封體131及第二包封體132，第一包封體131覆蓋核心構件110以及一或多個被動組件125A及被動組件125B中的每一者的至少部分，且填充第二貫穿孔110HB1及第二貫穿孔110HB2中的每一者的至少部分，第二包封體132覆蓋第一包封體131及半導體晶片120的非主動面中的每一者的至少部分，且填充第一貫穿孔110HA的至少部分。在此種情形中，執行二或更多個密封製程而非單個密封製程，因此顯著地減少由以下造成的半導體晶片120的良率問題：被動組件125A及被動組件125B的安裝缺陷或者當安裝被動組件125A及被動組件125B時產生的異物的影響。

同時，根據例示性實施例的電子組件封裝100可端視應用領域而僅具有半導體晶片120，或者可僅具有被動組件125A及被動組件125B。當包括半導體晶片120時，根據例示性實施例的電子組件封裝100可為半導體封裝。或者，當僅包括被動組件125A及被動組件125B而無半導體晶片120時，所述電子組件封裝可為組件封裝。此外，可在核心構件110的絕緣層111上選擇性地形成第一金屬層112a、第二金屬層112b、第三金屬層112c及第四金屬層112d。另外，可視需要選擇性地省略鈍化層150、凸塊下金屬160、電性連接結構170及覆蓋層180等。

以下將更詳細地闡述根據例示性實施例的電子組件封裝100中所包括的各個組件。

核心構件110可根據絕緣層111的材料而讓電子組件封裝100的剛性提高，且可讓包封體130的厚度均勻性確保。穿過絕緣層111的第一貫穿孔110HA以及第二貫穿孔110HB1及第二貫穿孔110HB2可形成於核心構件110中，同時半導體晶片120以及所述一或多個被動組件125A及被動組件125B可設置於貫穿孔110HA、貫穿孔110HB1及貫穿孔110HB2中的每一者中。貫穿孔110HA、貫穿孔110HB1及貫穿孔110HB2中的每一者可環繞半導體晶片120以及一或多個被動組件125A及被動組件125B，但並非僅限於此。

核心構件110包括絕緣層111。絕緣層111的材料無特別限制。舉例而言，可使用絕緣材料作為絕緣層111的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料(例如二氧化矽)一起浸入例如玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料中的樹脂，例如預浸體(prepreg)、味之素構成膜(Ajinomoto Build up Film，ABF)等。絕緣層111可具有單層結構或多層式結構。

在核心構件110中，第一金屬層112a可設置於絕緣層111的上表面上，第二金屬層112b可設置於第一貫穿孔110HA的壁表面上，第三金屬層112c可設置於第二貫穿孔110HB1及第二貫穿孔110HB2中的每一者的壁表面上，且第四金屬層112d可設置於絕緣層111的下表面上。第一金屬層112a、第二金屬層112b、第三金屬層112c及第四金屬層112d中的每一者可包含銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金，但並非僅限於此。半導體晶片120以及一或多個被動組件125A及被動組件125B的電磁屏蔽及散熱可藉由第一金屬層112a、第二金屬層112b、第三金屬層112c及第四金屬層112d來達成。第一金屬層112a、第二金屬層112b、第三金屬層112c及第四金屬層112d可彼此連接，且可用作接地。在此種情形中，第一金屬層、第二金屬層、第三金屬層及第四金屬層可電性連接至連接構件140的重佈線層142的接地。

核心構件110可視需要更包括設置於絕緣層111的上表面及/或下表面上的配線層。此外，可更包括穿過絕緣層111且對設置於絕緣層111的上表面及/或下表面上的配線進行電性連接的貫通配線。當絕緣層111包括多個層時，可在絕緣層111之間設置配線層。在此種情形中，貫通配線可包括多個連接通孔層。核心構件110的配線層可電性連接至半導體晶片120的連接墊122以及一或多個被動組件125A及被動組件125B。

核心構件110、第二貫穿孔110HB1及第二貫穿孔110HB2、一或多個被動組件125A及被動組件125B以及第一包封體131可形成核心結構115。在此種情形中，可視需要僅在核心結構115的下側中設置例如味之素構成膜等非感光性絕緣層，且可在非感光性絕緣層的下表面上設置用於對一或多個被動組件125A及被動組件125B進行主要重佈線的配線層。配線層可藉由穿過非感光性絕緣層的連接通孔電性連接至一或多個被動組件125A及被動組件125B。

半導體晶片120可為以數百至數百萬個或更多個數量的元件整合於單一晶片中提供的積體電路(IC)。在此種情形中，積體電路晶片可為電源管理積體電路(PMIC)，但不受限制，且可為記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體(DRAM))、非揮發性記憶體(例如唯讀記憶體(ROM))、快閃記憶體等；應用處理器晶片，例如中央處理器(例如，中央處理單元(CPU))、圖形處理器(例如，圖形處理單元(GPU))、數位訊號處理器、密碼處理器、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器(analog-to-digital converter，ADC)、應用專用積體電路(ASIC)等。

半導體晶片120可為處於裸露狀態下的積體電路，其中未設置單獨的凸塊或重佈線層。積體電路可以主動晶圓為基礎而設置。在此種情形中，半導體晶片120的本體121的基礎材料(base material)可為矽(Si)、鍺(Ge)、砷化鎵(GaAs)等。可在本體121上形成各種電路。連接墊122可將半導體晶片120電性連接至其他組件。連接墊122中的每一者的材料可為例如鋁(Al)等導電材料。可在本體121上形成暴露出連接墊122的鈍化層123，且鈍化層123可為氧化物層、氮化物層等或氧化物層與氮化物層所構成的雙層。亦可在其他需要的位置中進一步設置絕緣層(圖中未示出)等。同時，在半導體晶片120中，上面設置有連接墊122的表面為主動面，且相對的表面為非主動面。在此種情形中，當在半導體晶片120的主動面上形成鈍化層123時，半導體晶片120的主動面的位置關係是基於鈍化層123的最下表面來確定。

被動組件125A及被動組件125B中的每一者可獨立地為電容器，例如多層陶瓷電容器(MLCC)或低電感晶片電容器(low inductance chip capacitor，LICC)；電感器，例如功率電感器或珠粒等。被動組件125A及被動組件125B可具有不同的厚度。被動組件125A及被動組件125B可具有與半導體晶片120的厚度不同的厚度。在根據例示性實施例的電子組件封裝100中，藉由二或更多個操作來執行包封，因而可顯著地減少由厚度變化而造成的缺陷問題。被動組件125A及被動組件125B的數目無特別限制，且可較圖式所示數目更大或更小。被動組件125A及被動組件125B可藉由連接構件140的重佈線層142電性連接至半導體晶片120的連接墊122。

第一包封體131可包封被動組件125A及被動組件125B中的每一者。此外，第一包封體可填充第二貫穿孔110HB1及第二貫穿孔110HB2中的每一者的至少部分。另外，在例示性實例中，第一包封體131亦可覆蓋核心構件110。第一包封體131可包含絕緣材料。所述絕緣材料可為含有無機填料及絕緣樹脂的材料，所述材料例如為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；或在熱固性樹脂或熱塑性樹脂中含有例如無機填料等加強材料的樹脂，詳言之為味之素構成膜(ABF)、FR-4樹脂、雙馬來醯亞胺三嗪(bismaleimide triazine，BT)樹脂、樹脂等。此外，可使用例如環氧模製化合物(epoxy molded compound，EMC)等模製材料，或者可視需要使用感光性材料，即感光成像包封體(photo imageable encapsulant，PIE)。視需要，可使用將例如熱固性樹脂或熱塑性樹脂等絕緣樹脂浸入例如無機填料及/或玻璃纖維 (或玻璃布，或玻璃纖維布)等核心材料中的材料。

第二包封體132可包封半導體晶片120。此外，第二包封體可填充第一貫穿孔110HA的至少部分。另外，在例示性實例中，第二包封體亦可覆蓋第一包封體131。第二包封體132亦可包含絕緣材料。所述絕緣材料可為含有無機填料及絕緣樹脂的材料，所述材料例如為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；或在熱固性樹脂或熱塑性樹脂中含有例如無機填料等加強材料的樹脂，詳言之為味之素構成膜(ABF)、FR-4樹脂、雙馬來醯亞胺三嗪(BT)樹脂、感光成像介電樹脂等。另外，亦可使用例如環氧模製化合物(EMC)等已知的模製材料。視需要，可使用將例如熱固性樹脂或熱塑性樹脂等絕緣樹脂浸入例如無機填料及/或玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料中的材料。

第一包封體131及第二包封體132可包含相同的材料或可包含不同的材料。即便當第一包封體131及第二包封體132包含相同的材料時，亦可確定兩者之間的邊界。第一包封體131及第二包封體132可包含類似的材料，但其顏色可為不同的。舉例而言，第一包封體131可較第二包封體132更透明。換言之，可區分兩者之間的邊界。視需要，將第一包封體131設置為絕緣材料，而可將第二包封體132設置為磁性材料。在此種情形中，第二包封體132可具有電磁干擾吸收效果。在半導體晶片120的情形中，電極不會經由本體121而被敞露。此時，當將第二包封體 132設置為磁性材料時，可不發生由此造成的問題。

背側金屬層135可設置於包封體130(詳言之，為第二包封體132)上，以覆蓋半導體晶片120的非主動面及/或一或多個被動組件125A及被動組件125B。背側金屬通孔133可在穿過包封體130(詳言之，為第一包封體131及第二包封體132)的同時，將背側金屬層135連接至核心構件110的絕緣層111的上表面。背側金屬通孔133可接觸核心構件110的絕緣層111的上表面。連接至背側金屬通孔133的絕緣層111的上表面可藉由第一金屬層112a的凹槽部分112ah而被暴露出。背側金屬通孔133及/或凹槽部分112ah可具有沿著核心構件110的絕緣層111的上表面的預定通路。藉由背側金屬層135及背側金屬通孔133，半導體晶片120以及一或多個被動組件125A及被動組件125B的上部區域可被金屬材料環繞，因而可達成電磁屏蔽效果及熱輻射效果。背側金屬層135及背側金屬通孔133亦可包含導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。

連接構件140可對半導體晶片120的連接墊122進行重佈線。此外，連接構件140可將半導體晶片120電性連接至一或多個被動組件125A及被動組件125B。半導體晶片120的具有各種功能的數十至數百個連接墊122可藉由連接構件140進行重佈線，且可端視所述功能而經由電性連接結構170進行外部物理連接或外部電性連接。連接構件140可包括：絕緣層141，設置於核心結構115及半導體晶片120下方；重佈線層142，設置於絕緣層141的下表面上；以及連接通孔143，穿過絕緣層141且將重佈線層142電性連接至半導體晶片120的連接墊122及/或一或多個被動組件125A及被動組件125B。絕緣層141、重佈線層142及連接通孔143可包括較連接構件140的層數更大的層數。

絕緣層141的材料可為絕緣材料，更詳言之為感光性絕緣材料(PID)。當使用感光性絕緣材料(PID)時，可藉由光通孔引入精細間距的連接通孔143，因而可有效地對半導體晶片120的數十至數百個連接墊122進行重佈線。

重佈線層142對半導體晶片120的連接墊122進行重佈線及/或對一或多個被動組件125A及被動組件125B的電極進行重佈線而電性連接至半導體晶片120的連接墊122。重佈線層142的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。重佈線層142可端視其對應層的設計而執行各種功能。舉例而言，重佈線層可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。此處，訊號(S)圖案可包括除了接地(GND)圖案、電源(PWR)圖案等之外的各種訊號，例如資料訊號等。此外，重佈線層可包括通孔接墊、電性連接結構接墊等。

連接通孔143可將形成於不同層上的重佈線層142、連接墊122、被動組件125A及被動組件125B的電極等彼此電性連接。連接通孔143的材料亦可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。連接通孔143可利用導電材料完全填充，或者導電材料可沿通孔孔洞中的每一者的壁形成。連接通孔143可具有錐形形狀。

鈍化層150可保護連接構件140不受外部物理或化學損害。鈍化層150可具有暴露出連接構件140的重佈線層142的至少部分的開口。在鈍化層150中形成的開口的數目可為數十至數千個。鈍化層150可為味之素構成膜，但並非僅限於此。

凸塊下金屬160可增加電性連接結構170的連接可靠性，因而會提高電子組件封裝100的板級可靠性。凸塊下金屬160可連接至經由鈍化層150的開口而被暴露出的連接構件140的重佈線層142。可藉由任何已知金屬化方法且使用任何已知導電金屬(例如金屬)在鈍化層150的開口中形成凸塊下金屬160，但並非僅限於此。

電性連接結構170將電子組件封裝100物理連接至及/或電性連接至外部源。舉例而言，電子組件封裝100可經由電性連接結構170安裝於電子裝置的主板上。電性連接結構170可由低熔點金屬(例如，錫(Sn)或包含錫(Sn)的合金)形成。更詳言之，電性連接結構可由焊料等形成。然而，此僅為實例，且電性連接結構的材料並非僅限於此。電性連接結構170可為接腳、球、引腳等。電性連接結構170包括單層或多個層。當電性連接結構170包括所述多個層時，電性連接結構包含銅柱及焊料。當電性連接結構包括單層時，電性連接結構包含錫-銀焊料或銅。然而，電性連接結構僅為實例，且本揭露並非僅限於此。電性連接結構170的數目、間隔、設置等無特別限制，但可由熟習此項技術者端視設計特定細節而充分修改。舉例而言，電性連接結構170可根據連接墊122的數目而設置為數十至數千的數量，亦或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。

電性連接結構170中的至少一者可設置在扇出區域中。所述扇出區域是指除設置有半導體晶片120的區域之外的區域。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，可使得能夠實施多個輸入/輸出(I/O)端子，且可有利於三維內連線(3D interconnection)。另外，相較於球柵陣列(ball grid array，BGA)封裝、接腳柵陣列(land grid array，LGA)封裝等而言，扇出型封裝可被製造成具有小的厚度，且可具有價格競爭力。

覆蓋層180可保護背側金屬層135不受外部物理或化學損害。覆蓋層180可覆蓋背側金屬層135的至少部分。鈍化層180可為味之素構成膜，但並非僅限於此。

參照圖12A，可首先製備核心構件110，核心構件110包括絕緣層111及設置於絕緣層111的上表面上且具有凹槽部分112ah的第一金屬層112a。第一金屬層112a可被第一包封體131覆蓋，同時凹槽部分112ah可利用第一包封體131來填充。此外，第一包封體131可被第二包封體132覆蓋。然後，藉由雷射處理，設置通孔開口133h，通孔開口133h在凹槽部分112ah中暴露出絕緣層111的上表面的一部分。凹槽開口112ah的至少部分仍填充有第一包封體131。然後，使用已知的鍍覆製程，利用金屬材料來填充通孔開口133h，從而形成背側金屬通孔133。同時，在第二包封體132上形成背側金屬層135。背側金屬層135及背側金屬通孔133是藉由鍍覆同時設置以整合於一起。

參照圖12B，第一金屬層112a可包括第一金屬部分112a1，設置於基於凹槽部分112ah的內側中；第二金屬部分112a2，位於外側中；以及金屬連接部分112a3，與凹槽部分112ah相交且將第一金屬部分112a1連接至第二金屬部分112a2。如上所述，當將第一金屬部分112a1連接至第二金屬部分112a2的金屬連接部分112a3是在最小的點處形成來使第一金屬部分及第二金屬部分二者導電時，可顯著減少黏合劣化。換言之，相較於第一金屬部分112a1與第二金屬部分112a2藉由具有預定通路的溝槽形式的凹槽部分112ah彼此完全物理地間隔開的情形，如上所述在最小的點處導電就可靠性而言是較佳的。然後，可在凹槽部分112ah中形成背側金屬通孔133。背側金屬通孔133可以與凹槽部分112ah相似的方式設置成具有預定長度的線通孔的形式。同時，若金屬連接部分112a3(即，第一金屬部分112a1及第二金屬部分112a2的導電部分)被形成為顯著寬的或金屬連接部分的數目為顯著的，則可降低電磁波屏蔽效率。因此較佳的是將金屬連接部分 112a3形成為最小的。

如上所述，根據例示性實施例，可提供一種能夠有效地屏蔽電磁波且提高屏蔽結構的可靠性的電子組件封裝。

儘管以上已示出並闡述了例示性實施例，然而對於熟習此項技術者而言將顯而易見的是，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。

100:電子組件封裝

110:核心構件

110HA:第一貫穿孔/貫穿孔

110HB1、110HB2:第二貫穿孔/貫穿孔

111:絕緣層

112a:第一金屬層/金屬層

112ah:凹槽部分

112b:第二金屬層/金屬層

112c:第三金屬層/金屬層

112d:第四金屬層/金屬層

115:核心結構

120:半導體晶片

121:本體

122:連接墊

123:鈍化層