TWI681401B - 半導體記憶體裝置和其之操作方法 - Google Patents

Abstract

一種記憶體裝置包括：多個記憶體單元，每個記憶體單元被程式化為具有基於其臨界電壓劃分的多個程式化狀態之中的任意一個程式化狀態；以及週邊電路，其用於對多個記憶體單元執行主程式化操作，以及用於對在執行主程式化操作時關於主程式化操作的臨界電壓改變的至少一個記憶體單元執行額外的程式化操作。

Description

半導體記憶體裝置和其之操作方法

本發明的實施例涉及一種半導體記憶體裝置及其之操作方法。

相關申請的交叉引用

本申請要求於2015年11月3日提交的申請號為10-2015-0153930的韓國專利申請的優先權，其全部內容通過引用合併於此。

半導體記憶體裝置是一種在半導體材料上加以實現的記憶體裝置。適用的已知半導體材料包括：矽(Si)、鍺(Ge)、砷化鎵(GaAS)、磷化銦(InP)或者它們的任意組合。半導體記憶體裝置通常被分類為揮發性記憶體裝置或者非揮發性記憶體裝置。

揮發性記憶體裝置在電源被切斷時不保持儲存的資料。揮發性記憶體裝置的示例包括：靜態隨機存取記憶體(SRAM)、動態RAM(DRAM)、同步DRAM(SDRAM)等等。非揮發性記憶體裝置即使在電源被切斷時也保持儲存的資料。非揮發性記憶體裝置的示例包括：唯讀記憶體(ROM)、可程式化ROM(PROM)、電可程式化ROM(EPROM)、電可抹除和可程式化ROM(EEPROM)、快閃記憶體、相變RAM(PRAM)、磁 性RAM(MRAM)、阻變RAM(RRAM)、鐵電RAM(FRAM)等等。快閃記憶體裝置被廣泛地利用，並且通常被分類為或非快閃記憶體類型或者與非快閃記憶體類型。

本發明的實施例提供了一種具有提高的程式化速度的半導體記憶體裝置及其操作方法。

根據本發明的一態樣，一種操作記憶體裝置的方法可以包括：對多個記憶體單元執行主程式化操作，並且對在執行主程式化操作時關於主程式化操作的臨界電壓改變的至少一個記憶體單元執行額外的程式化操作。

根據本發明的一態樣，提供了一種操作記憶體裝置的方法，所述記憶體裝置包括多個記憶體單元，每個記憶體單元被程式化為具有基於其臨界電壓所劃分的多個程式化狀態之中的任意一個程式化狀態，所述方法可以包括：通過利用與第n程式化狀態相對應的驗證電壓來驗證被程式化為具有多個程式化狀態之中的任意第n程式化狀態的多個記憶體單元，並且如果驗證失敗，則將與第n程式化狀態相對應的程式化脈衝施加至與多個記憶體單元連接的字元線。

根據本發明的一態樣，一種記憶體裝置可以包括：多個記憶體單元，每個記憶體單元被程式化為具有基於其臨界電壓所劃分的多個程式化狀態之中的任意一個程式化狀態；以及週邊電路，其被配置成對多個記憶體單元執行主程式化操作，和對在執行主程式化操作時關於主程式化操作的臨界電壓改變的至少一個記憶體單元執行額外的程式化操作。

根據本發明的一態樣，一種記憶體裝置可以包括：多個記憶體單元，每個記憶體單元被程式化為具有基於其臨界電壓所劃分的多個程式化狀態之中的任意一個程式化狀態；以及週邊電路，其被配置成通過利用與第n程式化狀態相對應的驗證電壓來驗證被程式化為具有多個程式化狀態之中的任意第n程式化狀態的多個記憶體單元，並且如果驗證失敗，則將與第n程式化狀態相對應的程式化脈衝施加至與多個記憶體單元連接的字元線。

50‧‧‧記憶體系統

100‧‧‧半導體記憶體裝置

110‧‧‧記憶體單元陣列

120‧‧‧週邊電路

121‧‧‧位址解碼器

122‧‧‧電壓產生器

123‧‧‧讀取/寫入電路

124‧‧‧資料登錄/輸出電路

125‧‧‧控制邏輯

200‧‧‧控制器

210‧‧‧隨機存取記憶體(RAM)

220‧‧‧記憶體控制器

230‧‧‧錯誤校正碼(ECC)電路

601‧‧‧操作

603‧‧‧操作

701-709‧‧‧步驟

1000‧‧‧記憶體系統

1200‧‧‧控制器

1210‧‧‧隨機存取記憶體(RAM)

1220‧‧‧處理單元

1230‧‧‧主機介面

1240‧‧‧記憶體介面

1250‧‧‧錯誤校正塊

1300‧‧‧半導體記憶體裝置

2000‧‧‧記憶體系統

2100‧‧‧半導體記憶體裝置

2200‧‧‧控制器

3000‧‧‧計算系統

3100‧‧‧中央處理單元

3200‧‧‧RAM

3300‧‧‧使用者介面

3400‧‧‧電源

3500‧‧‧系統匯流排

在下文中將參照附圖更全面地描述示例性實施例；然而，這些實施例可以採用不同的形式來實施，並且不應當被解釋為限制於本文中所列舉的實施例。確切地說，提供這些實施例以使本發明相對於本發明所屬領域的技術人員而言是充分且完整。

在附圖中，為了清楚的圖示，尺寸可被放大。將理解的是，當提及一個元件在兩個元件“之間”時，其可能是在兩個元件之間的唯一的一個元件，或者還可以存在一個或更多個中間元件。相同的附圖標記始終表示相同的元件。

圖1為圖示了根據本發明的一個實施例的記憶體系統的框圖。

圖2為圖示了根據本發明的一個實施例的記憶體裝置的框圖。

圖3為圖示了根據本發明的一個實施例的記憶體單元陣列的結構的圖。

圖4為圖示了根據本發明的另一個實施例的記憶體單元陣列的結構的圖。

圖5為圖示了根據本發明的又一個實施例的記憶體單元陣列的結構的圖。

圖6為圖示了根據本發明的一個實施例的記憶體裝置的程式化操作的流程圖。

圖7為圖示了根據本發明的一個實施例的記憶體裝置的額外的程式化操作的流程圖。

圖8為圖示了根據本發明的一個實施例的包括記憶體裝置的記憶體系統的框圖。

圖9為圖示了根據本發明的一個實施例的記憶體系統的應用示例的框圖。

圖10為圖示了根據本發明的一個實施例的包括記憶體系統的計算系統的框圖。

為了描述根據本發明的實施例的目的，在本文中所公開的特定的結構或功能的描述僅是說明性的。然而，應當注意的是，本發明可以採用不同的形式來實施，並且不應當解釋為限制于本文所列舉的實施例。

所述的實施例能夠進行不同地修改，並且具有各種形狀。

儘管諸如“第一”和“第二”的術語可以用於描述各種部件，但是這種部件不應當被理解為限制於以上術語。以上術語僅用於將一個部件與另一個部件區分開。例如，在不脫離本發明的權利範圍的情況下， 第一部件可以被稱為第二部件，並且同樣地，第二部件可以被稱為第一部件。

將理解的是，當一個元件被稱為與另一個元件“連接”時，該元件可以直接連接至該其它元件，或者也可以存在中間元件。相反地，當一個元件被稱為與另一個元件“直接地連接”時，不存在中間元件。同時，可以類似地解釋描述部件之間的關係的其它表述，例如“在…之間”、“直接在…之間”或者“與…相鄰”和“直接與…相鄰”。

在本申請中利用的術語僅用於描述特定的實施例，並非旨在限制本發明。除非上下文另外清楚地指出之外，本發明中的單數形式也旨在包括複數形式。將進一步理解的是，諸如“包括”、“包含”、“具有”等的術語旨在指示在本說明書中公開的特徵、數目、操作、動作、部件、部分或者它們的組合存在，並非旨在排出可以存在或者可以添加的一個或多個其它的特徵、數目、操作、動作、部件、部分或者它們的組合。

只要沒有進行不同地限定，本文中使用的、包括技術或者科學術語的全部術語具有本發明所屬的領域的技術人員通常所理解的意思。具有如詞典中所限定的定義的術語應當被理解為它們具有與相關技術的上下文一致的意思。只要在本申請中未清楚地限定，則不應當採用理想地或者過度正式的方式來理解用語。

在下文中，將參照附圖來具體地描述本發明的示例性實施例。

參見圖1，提供了圖示了根據本發明的一個實施例的記憶體系統50的框圖。記憶體系統50可以包括：半導體記憶體裝置100和控制器 200。

半導體記憶體裝置100可以包括以下中的一種：與非型快閃記憶體、垂直的與非型快閃記憶體、或非型快閃記憶體、阻變隨機存取記憶體(RRAM)、相變隨機存取記憶體(PRAM)、磁阻隨機存取記憶體(MRAM)、鐵電隨機存取記憶體(FRAM)、自旋轉移力矩隨機存取記憶體(STT-RAM)等等。半導體記憶體裝置100可以被實施為三維(3D)陣列結構。本發明的實施例不僅可以應用於快閃記憶體裝置，還可以應用於電荷捕獲快閃(CTF)記憶體，所述快閃記憶體裝置中的電荷儲存層由導電浮接閘極(FG)形成，所述電荷捕獲快閃(CTF)記憶體中的電荷儲存層由絕緣薄膜形成。

半導體記憶體裝置100可以包括記憶體單元陣列110和週邊電路120，所述週邊電路120用於驅動記憶體單元陣列110。記憶體單元陣列110可以包括多個記憶體單元。

記憶體單元陣列110可以包括多個記憶體區塊，並且多個記憶體區塊可以根據它們的用途而被分成系統塊、使用者塊等。

週邊電路120可以響應於控制器200的控制來操作。週邊電路120可以回應於控制器200的控制來程式化記憶體單元陣列110中的資料。週邊電路120可以讀取來自記憶體單元陣列110的資料和抹除記憶體單元陣列110的資料。

在一個實施例中，半導體記憶體裝置100的讀取和程式化操作可以採用頁為單位來執行。在一個實施例中，半導體記憶體裝置100的抹除操作可以採用區塊為單位來執行。

當執行程式化操作時，週邊電路120可以從控制器100接收表示程式化操作的命令、實體區塊位址(PBA)或者實體位址(PA)，以及寫入資料。如果通過實體塊位址選擇了一個記憶體區塊和包括在相應記憶體區塊中的一個頁，則週邊電路120可以程式化在選中的頁中的寫入資料。

當執行讀取操作時，週邊電路120可以從控制器200接收表示讀取操作的命令(在下文中，被稱為讀取命令)和實體區塊位址。週邊電路120可以從通過實體區塊位址來選擇的一個記憶體區塊和包括在該記憶體區塊中的一個頁中讀取資料，並且將讀取資料(在下文中，被稱為頁數據)輸出至控制器200。

當執行抹除操作時，週邊電路120可以從控制器200接收表示抹除操作的命令和實體區塊位址。實體區塊位址可以指定一個記憶體區塊。週邊電路120可以抹除與實體區塊位址相對應的記憶體區塊中的資料。

控制器200控制半導體記憶體裝置100的一個或多個操作。控制器200可以回應於來自外部主機(未示出)的請求來訪問半導體記憶體裝置100。控制器200可以回應於來自外部主機的請求來命令半導體記憶體裝置100。

在一個實施例中，控制器200可以控制半導體記憶體裝置100以執行程式化操作、讀取操作、抹除操作等之中的一種。對於程式化操作，控制器200可以將程式化命令、位址和資料經由通道提供至半導體記憶體裝置100。對於讀取操作，控制器200可以將讀取命令和位址經由通道提供至半導體記憶體裝置100。對於抹除操作，控制器200可以將抹除命令和位址經由通道提供至半導體記憶體裝置100。

控制器200可以包括：隨機存取記憶體(RAM)210、記憶體控制器220和錯誤校正碼(ECC)電路230。

RAM 210可以通過記憶體控制器220來控制。RAM可以用作工作記憶體、緩衝記憶體、高速緩衝記憶體等。當RAM 210用作工作記憶體時，RAM 210可以任意地儲存由記憶體控制器220處理的資料。當RAM 210用作緩衝記憶體時，RAM 210可以用於緩衝從主機(未示出)傳送至半導體記憶體裝置100的資料，或者從半導體記憶體裝置100傳送至主機的資料。

記憶體控制器220可以控制半導體記憶體裝置100的讀取、程式化、抹除和背景操作之中的一種。記憶體控制器220可以驅動用於控制半導體記憶體裝置100的韌體。

記憶體控制器220可以將從主機提供的邏輯塊位址(LBA)經由快閃轉化層(FTL)轉換為實體區塊位址(PBA)。具體地，FTL可以通過利用映射表來接收邏輯區塊位址，並且將接收到的邏輯區塊位址轉換為實體區塊位址。實體區塊位址可以為指定記憶體單元陣列110中的特定的字元線的頁數字。可以利用FTL的各種位址映射方法。在某些實施例中，位址映射方法可以包括頁映射方法、區塊映射方法和混合映射方法中的一種。

ECC電路230可以利用任意適合的錯誤校正方案來檢測和校正資料。例如，ECC電路230可以利用任意一種已知的基於同位的方案作為錯誤校正碼用於要被程式化或者讀取的資料。

ECC電路230可以利用編碼的調變來校正資料中的錯誤，所 述編碼的調變包括但是不限於：低密度同位(LDPC)碼、博斯-喬赫裡-霍克文黑姆(BCH，Bose-Chaudhuri-Hocquenghem)碼、turbo碼、裡德-索羅蒙(RS，Reed-Solomon)碼、卷積碼、遞迴系統碼(RSC)、格子編碼調變(TCM)、模組編碼調變、漢明碼等。

當執行讀取操作時，ECC電路230可以校正讀取頁數據中的錯誤。當在讀取頁數據中包括超過可校正的比特數目的錯誤比特時，解碼會失敗。當在讀取頁數據中包括等於或者小於可校正的比特數目的錯誤比特時，解碼會成功。

解碼成功意味著相應的讀取命令通過。解碼失敗意味著相應的讀取命令失敗。當解碼成功時，控制器200可以輸出已經校正任意錯誤的主機頁數據。

控制器200可以包括主機介面(未示出)。主機介面可以包括用於在外部主機與控制器200之間交換資料的協定。在某些實施例中，控制器200可以被配置成經由各種介面協定中的至少一種來與外部主機通信，各種介面協定包括：通用序列匯流排(USB)協定、多媒體卡(MMC)協定、周邊元件連接(PCI)協議、PCI-快速(PCI-E)協定、高級技術附件(ATA)協定、串列ATA協定、並行ATA協定、小型電腦小型介面(SCSI)協定、加強型小型盤介面(ESDI)協定、積體驅動電子(IDE)協定、私有協定等。

圖2為圖示了根據本發明的一個實施例的記憶體裝置的框圖。例如，圖2中的記憶體裝置可以為圖1中的半導體記憶體裝置100。

參見圖2，半導體記憶體裝置100可以包括記憶體單元陣列 110和週邊電路120。週邊電路120可以包括：位址解碼器121、電壓產生器122、讀取/寫入電路123、資料登錄/輸出電路124以及控制邏輯125。

記憶體單元陣列110可以包括多個記憶體區塊BLK1至BLKz。多個記憶體區塊BLK1至BLKz可以經由行線RL與位址解碼器121連接和經由位元線BL1至BLm與讀取/寫入電路123連接。多個記憶體區塊BLK1至BLKz中的每個可以包括多個記憶體單元。在某些實施例中，多個記憶體單元可以為非揮發性記憶體單元。

包括在記憶體單元陣列110中的多個記憶體單元可以根據它們的用途而被分成多個區塊。例如，多個區塊可以被分成主區塊和額外區塊。關於記憶體單元的操作的各種建立資訊可以被儲存在額外區塊中。

圖3為圖示了根據本發明的一個實施例的記憶體單元陣列的結構的圖。例如，圖3中的記憶體單元陣列可以為圖2中的記憶體單元陣列110。

參見圖3，第一記憶體區塊BLK1至第z記憶體區塊BLKz可以共同地連接到第一位元線BL1至第m位元線BLm。為了便於描述，圖示了包括在多個記憶體區塊BLK1至BLKz之中的第一記憶體區塊BLK1中的部件，並且省略了包括在其它的記憶體區塊BLK2至BLKz的每個中的部件。將理解的是，其它的記憶體區塊BLK2至BLKz中的每個可以配置為與第一記憶體區塊BLK1類似。

記憶體區塊BLK1可以包括多個單元串CS1至CSm。第一單元串CS1至第m單元串CSm可以分別地與第一位元線BL1至第m位元線BLm連接。

第一單元串CS1至第m單元串CSm中的每個可以包括汲極選擇電晶體DST、串聯連接的多個記憶體單元MC1至MCn、以及源極選擇電晶體SST。汲極選擇電晶體DST可以連接至汲極選擇線DSL1。第一記憶體單元MC1至第n記憶體單元MCn可以分別地與第一字元線WL1至第n字元線WLn連接。源極選擇電晶體SST可以連接至源極選擇線SSL1。汲極選擇電晶體DST的汲極可以與相應的位元線連接。第一單元串CS1至第m單元串CSm中的汲極選擇電晶體可以分別地與第一位元線BL1至第m位元線BLm連接。源極選擇電晶體SST的源極可以與公共源極線CSL(未示出)連接。

汲極選擇線DSL1、第一字元線WL1至第n字元線WLn、以及源極選擇線SSL1包括在圖2的行線RL中。汲極選擇線DSL1、第一字元線WL1至第n字元線WLn、以及源極選擇線SSL1通過圖2的位址解碼器121來控制。公共源極線CSL通過控制邏輯125來控制。第一位元線BL1至第m位元線BLm通過讀取/寫入電路123來控制。

再次參見圖2，週邊電路120可以包括：位址解碼器121、電壓產生器122、讀取/寫入電路123、資料登錄/輸出電路124、以及控制邏輯125。

位址解碼器121可以經由行線RL與記憶體單元陣列110連接。位址解碼器121可以回應於控制邏輯125的控制來操作。位址解碼器121可以經由控制邏輯125來接收位址ADDR。

在某些實施例中，半導體記憶體裝置100的程式化和讀取操作可以採用頁為單位來執行。在程式化時，位址ADDR可以包括區塊位址 和列位址。

位址解碼器121可以將接收的位址ADDR中的區塊位址解碼。位址解碼器121可以根據被解碼的區塊位址來選擇記憶體區塊BLK1至BLKz之中的一個記憶體區塊。

位址解碼器121可以將接收的位址ADDR中的列位址解碼。位址解碼器121可以根據被解碼的列位址，通過將由電壓產生器122提供的電壓施加至列線RL，來選擇選中的記憶體區塊的一個字元線。

對於程式化操作，位址解碼器121可以將程式化脈衝施加至選中的字元線，並且將比程式化脈衝更低的通過脈衝施加至未選中的字元線。對於程式化驗證操作，位址解碼器121可以將驗證電壓施加至選中的字元線，並且將比驗證電壓更高的驗證通過電壓施加至未選中的字元線。

在某些實施例中，在控制邏輯125的控制下的位址解碼器121可以支援包括主程式化操作和額外的程式化操作的程式化操作。在額外的程式化操作中，首先執行驗證操作，並且可以基於驗證結果來確定是否要施加額外的程式化脈衝。

在某些實施例中，半導體記憶體裝置100的抹除操作可以採用記憶體區塊為單位來執行。在抹除操作中，位址ADDR可以包括區塊位址。位址解碼器121將區塊位址解碼，並且根據被解碼的區塊位址來選擇一個記憶體區塊。

在一個實施例中，位址解碼器121可以包括：區塊解碼器、字元線解碼器、地址解碼器等。

電壓產生器122可以通過利用被供應至半導體記憶體裝置 100的外部電源電壓來產生多個電壓。電壓產生器122可以回應於控制邏輯125的控制來操作。

電壓產生器122可以通過調節外部電源電壓來產生內部電源電壓。通過電壓產生器122產生的內部電源電壓可以用作半導體記憶體裝置100的操作電壓。

電壓產生器122可以通過利用外部電源電壓或者內部電源電壓來產生多個電壓。例如，電壓產生器122可以包括用於接收內部電源電壓的多個泵浦電容器，並且可以通過回應於控制邏輯125的控制來選擇性地啟動多個泵浦電容器而產生多個電壓。多個電壓可以通過位址解碼器121被施加至選中的字元線。

對於程式化操作，電壓產生器122可以產生高壓程式化脈衝和比程式化脈衝低的通過脈衝。對於程式化驗證操作，電壓產生器122可以產生驗證電壓和比驗證電壓高的驗證通過電壓。

讀取/寫入電路123可以包括第一頁緩衝器PB1至第m頁緩衝器PBm。第一頁緩衝器PB1至第m頁緩衝器PBm可以經由相應的第一位元線BL1至第m位元線BLm而連接至記憶體單元陣列110。第一頁緩衝器PB1至第m頁緩衝器PBm可以回應於控制邏輯125的控制來操作。

第一頁緩衝器PB1至第m緩衝器PBm可以與資料登錄/輸出電路124進行資料通信。對於程式化操作，第一頁緩衝器PB1至第m頁緩衝器PBm可以經由資料登錄/輸出電路124和資料線DL接收將要儲存的資料DATA。

對於程式化，當程式化脈衝被施加至選中的字元線時，第一 頁緩衝器PB1至第m頁緩衝器PBM可以將經由資料登錄/輸出電路124接收到的資料DATA通過位元線BL1至BLm傳送至選中的記憶體單元。選中的頁中的記憶體單元可以根據傳送的資料DATA來程式化。與施加有程式化允許電壓(例如，接地電壓)的位元線連接的記憶體單元可以具有增加的臨界電壓。與施加有程式化禁止電壓(例如，電源電壓)的位元線連接的記憶體單元的臨界電壓可以被保持。對於程式化驗證操作，第一頁緩衝器PB1至第m頁緩衝器PBm可以經由位元線BL1至BLm從選中的記憶體單元中讀取頁數據。

對於讀取操作，讀取/寫入電路123可以經由位元線BL，從選中的頁的記憶體單元中讀取資料DATA，並且可以將讀取的資料DATA輸出至資料登錄/輸出電路124。對於抹除操作，讀取/寫入電路123可以將位元線BL浮置。

在一個實施例中，讀取/寫入電路123可以包括列選擇電路。

資料登錄/輸出電路124可以經由資料線DL與第一頁緩衝器PB1至第m頁緩衝器PBm連接。資料登錄/輸出電路124可以回應於控制邏輯25的控制來操作。對於程式化，資料登錄/輸出電路124可以從外部控制器(未示出)接收將要儲存的資料DATA。

控制邏輯125可以與位址解碼器121、電壓產生器122、讀取/寫入電路123和資料登錄/輸出電路124連接。控制邏輯125可以控制半導體記憶體裝置100的一個或多個操作。例如，控制邏輯125可以從外部控制器接收命令CMD和位址ADDR。控制邏輯125可以回應於命令CMD來控制位址解碼器121、電壓產生器122、讀取/寫入電路123和資料登錄/輸出 電路124。控制邏輯125可以將位址ADDR傳送至位址解碼器121。

在一個實施例中，當接收到表示程式化的命令CMD(在下文中，被稱為程式化命令)時，控制邏輯125可以對選中的記憶體單元執行至少一個程式化操作。對於程式化操作，程式化電壓(或脈衝)可以被施加至選中的字元線。如果施加程式化電壓，控制邏輯125可以執行至少一個驗證操作，並且基於執行結果來將狀態失敗信號或者狀態通過信號輸出至外部控制器。

在驗證操作中從選中的記憶體單元中讀取的頁數據可以任意地儲存在第一頁緩衝器PB1至第m頁緩衝器PBm中。第一頁緩衝器PB1至第m頁緩衝器PBm可以回應於控制邏輯125的控制來將驗證結果傳送至控制邏輯125。

圖4為圖示了根據本發明的另一個實施例的記憶體單元陣列的結構的圖。例如，圖4中的記憶體單元陣列可以為圖2中的記憶體單元陣列110。

參見圖4，記憶體單元陣列110可以包括多個記憶體區塊BLK1至BLKz。為了便於說明，圖示了第一記憶體區塊BLK1中的內部配置，並且省略了其它的記憶體區塊BLK2至BLKz的內部配置。將理解的是，第二記憶體區塊BLK2至第z記憶體區塊BLKz也可以配置為與第一記憶體區塊BLK1類似。

第一記憶體區塊BLK1可以包括多個單元串CS11至CS1m和CS21至CS2m。在一個實施例中，多個單元串CS11至CS1m和CS21至CS2m中的每個可以被形成為‘U’形。在第一記憶體區塊BLK1中，m個 單元串可以被佈置在行方向上(即，+X方向)。圖示了兩個單元串可以佈置在行方向上(即，+Y方向)。然而，這是為了便於說明，並且將理解的是，三個或更多個單元串可以被佈置在行方向上。

多個單元串CS11至CS1m和CS21至CS2m中的每個可以包括：至少一個源極選擇電晶體SST、第一記憶體單元MC1至第n記憶體單元MCn、管道電晶體PT、以及至少一個汲極選擇電晶體DST。

選擇電晶體SST和DST以及記憶體單元MC1至MCn可以具有相似的結構。在某些實施例中，選擇電晶體SST和DST以及記憶體單元MC1至MCn中的每個可以包括：通道層、隧道絕緣層、電荷儲存層以及阻擋絕緣層。在某些實施例中，用於提供通道層的柱體可以被提供至每個單元串。在某些實施例中，用於提供通道層、隧道絕緣層、電荷儲存層以及阻擋絕緣層中的至少一個的柱體可以被提供至每個單元串。

每個單元串的源極選擇電晶體SST可以連接在公共源極線CSL與記憶體單元MC1至MCp之間。

在一個實施例中，被佈置在同一列中的單元串的源極選擇電晶體SST可以與在列方向上延伸的源極選擇線連接，並且被佈置在不同列中的單元串的源極選擇電晶體可以與不同的源極選擇線DSL1連接。在第一列的單元串CS11至CS1m中的源極選擇電晶體SST可以與第一源極選擇線SSL1連接。在第二列的單元串CS21至CS2m中的源極選擇電晶體可以與第二源極選擇線SSL2連接。

在一個實施例中，單元串CS11至CS1m和CS21至CS2m中的源極選擇電晶體SST可以共同地與一個源極選擇線連接。

每個單元串中的第一記憶體單元MC1至第n記憶體單元MCn可以連接在源極選擇電晶體SST與汲極選擇電晶體DST之間。

第一記憶體單元MC1至第n記憶體單元MCn可以被分成第一記憶體單元MC1至第p記憶體單元MCp以及第p+1記憶體單元MCp+1至第n記憶體單元MCn。第一記憶體單元MC1至第p記憶體單元MCp被順序地佈置在與+Z方向相反的方向上，並且串聯連接在源極選擇電晶體SST與管道電晶體PT之間。第p+1記憶體單元MCp+1至第n記憶體單元MCn被順序地佈置在+Z方向上，並且串聯連接在管道電晶體PT與汲極選擇電晶體DST之間。第一記憶體單元MC1至第p記憶體單元MCp以及第p+1記憶體單元MCp+1至第n記憶體單元MCn可以經由管道電晶體PT相互連接。每個單元串中的第一記憶體單元MC1至第n記憶體單元MCn的閘極可以分別與第一字元線WL1至第n字元線WLn連接。

在一個實施例中，第一記憶體單元MC1至第n記憶體單元MCn的至少一個可以用作虛設記憶體單元。當提供了虛設記憶體單元時，能夠穩定地控制相應的單元串的電壓或電流。因此，能夠提高儲存在記憶體區塊BLK1中的資料的可靠性。

每個單元串的管道電晶體PT的閘極可以與管道線PL連接。

每個單元串的汲極選擇電晶體DST可以連接在相應的位元線與記憶體單元MCp+1至MCn之間。被佈置在列方向上的單元串可以與在列方向上延伸的汲極選擇線連接。在第一列內的單元串CS11至CS1m的汲極選擇電晶體可以與第一汲極選擇線DSL1連接。在第二列內的單元串CS21至CS2m的汲極選擇電晶體可以與第二汲極選擇線DSL2連接。

被佈置在行方向上的單元串可以與在行方向上延伸的位元線連接。在第一行內的單元串CS11和CS21可以與第一位元線BL1連接。第m單元串CS1m和CS2m可以與第m位元線BLm連接。

在佈置在列方向上的單元串內與同一字元線連接的記憶體單元可以組成一頁。例如，在第一列的單元串CS11至CS1m內與第一字元線WL1連接的記憶體單元可以組成一頁。在第二列的單元串CS21至CS2m內與第一字元線WL1連接的記憶體單元可以組成另一頁。汲極選擇線DSL1和DSL2中的任意一個被選擇，使得佈置在一個列方向上的單元串能夠被選擇。字元線WL1至WLn中的任意一個被選擇，使得在選中的單元串內的一頁能夠被選擇。

圖5為圖示了根據本發明的又一個實施例的記憶體單元陣列的結構的圖。例如，圖5中的記憶體單元陣列可以為圖2中的記憶體單元陣列110。

參見圖5，記憶體單元陣列110可以包括多個記憶體單元BLK1'至BLKz'。為了便於說明，圖示了第一記憶體區塊BLK1'中的內部配置，並且省略了其它的記憶體區塊BLK2'至BLKz'的內部配置。將理解的是，第二記憶體區塊BLK2'至第z記憶體區塊BLKz'也可以配置為與第一記憶體區塊BLK1'相同。

第一記憶體區塊BLK1'可以包括多個單元串CS11'至CS1m'和CS21'至CS2m'。多個單元串CS11'至CS1m'和CS21'至CS2m'中的每個可以沿著+Z方向延伸。在第一記憶體區塊BLK1'中，m個單元串可以被佈置在+X方向上。圖示了兩個單元串可以佈置在+Y方向上。然而，這是為了便 於說明，並且將理解的是，三個或更多個單元串可以被佈置在行方向上。

多個單元串CS11'至CS1m'和CS21'至CS2m'中的每個可以包括：至少一個源極選擇電晶體SST、第一記憶體單元MC1至第n記憶體單元MCn、以及至少一個汲極選擇電晶體DST。

每個單元串的源極選擇電晶體SST可以連接在公共源極線CSL與記憶體單元MC1至MCn之間。佈置在同一列內的單元串的源極選擇電晶體SST可以與同一源極選擇線連接。佈置在第一列內的單元串CS11'至CS1m'的源極選擇電晶體SST可以與第一源極選擇線SSL1連接。佈置在第二列內的單元串CS21'至CS2m'的源極選擇電晶體SST可以與第二源極選擇線SSL2連接。在不同的配置中，單元串CS11'至CS1m'和CS21'至CS2m'的源極選擇電晶體SST可以共同地與一個源極選擇線連接。

每個單元串的第一記憶體單元MC1至第n記憶體單元MCn可以串聯連接在源極選擇電晶體SST與汲極選擇電晶體DST之間。第一記憶體單元MC1至第n記憶體單元MCn的閘極可以分別與第一字元線WL1至第n字元線WLn連接。

在一個實施例中，第一記憶體單元MC1至第n記憶體單元MCn的至少一個可以用作虛設記憶體單元。當提供了虛設記憶體單元時，能夠穩定地控制相應的單元串的電壓或電流。因此，能夠提高儲存在記憶體區塊BLK1'中的資料的可靠性。

每個單元串的汲極選擇電晶體DST可以連接在相應的位元線與記憶體單元MC1至MCn之間。在列方向上單元串的汲極選擇電晶體DST可以與在列方向上延伸的汲極選擇線連接。在第一列內的單元串CS11' 至CS1m'的汲極選擇電晶體DST可以與第一汲極選擇線DSL1連接。在第二列內的單元串CS21'至CS2m'的汲極選擇電晶體DST可以與第二汲極選擇線DSL2連接。

因此，除了每個單元串不包括管道電晶體PT之外，圖5的記憶體區塊BLK1’可以具有與圖4的記憶體區塊BLK1類似的等效電路。

圖6為圖示了根據本發明的一個實施例的記憶體裝置的程式化操作的流程圖。例如，圖6的程式化可以通過圖2的記憶體裝置100來執行。

程式化操作可以被執行為施加脈衝，並且使利用驗證電壓的讀取操作重複。可以利用雙驗證操作，其中，兩個驗證電壓被用於對選中的記憶體單元的程式化驗證操作的每個程式化迴圈。在雙驗證操作中，在選中的記憶體單元被程式化的狀態下，通過利用第二驗證電壓作為目標驗證電壓，並且利用比目標驗證電壓低的第一驗證電壓，來檢測選中的記憶體單元的每個臨界電壓兩次，以及基於檢測結果，選中的記憶體單元可以被分成臨界電壓比第一驗證電壓低的第一記憶體單元、臨界電壓比第一驗證電壓高且比第二驗證電壓低的第二記憶體單元、以及臨界電壓比第二驗證電壓高的第三記憶體單元。在雙驗證操作中，臨界電壓比第二驗證電壓低的第一記憶體單元和第二記憶體單元可以通過利用增量式步進脈衝程式化(ISSP)方案來重複地執行程式化操作，在增量式步進脈衝程式化(ISSP)方案中，通過利用比前一次程式化操作所使用的程式化電壓高的程式化電壓來再次執行程式化。

在雙驗證操作中，程式化時間tPROG可以隨著驗證過程被 重複而增加。實施例的程式化操作可以包括主程式化操作和額外的程式化操作。主程式化操作可以通過利用單個驗證操作或者正常的驗證操作來執行。在完成主程式化操作之後，可以通過額外的程式化來完成臨界電壓分佈的形成。

參見圖6，記憶體裝置100可以執行主程式化操作(601)。如果完成了主程式化操作，則記憶體裝置100可以執行額外的程式化(603)。

主程式化操作可以被執行為施加脈衝，並且使利用驗證電壓的讀取操作(驗證操作)重複。具體地，要被程式化的記憶體單元可以根據要儲存的資料而被程式化為分別地具有不同的程式化狀態。程式化狀態的數目可以根據儲存在記憶體單元中的資料的比特數目而改變。

可以基於記憶體單元的臨界電壓來劃分程式化狀態。通常，當記憶體單元被程式化為具有第一程式化狀態至第N程式化狀態之中的任意一種程式化狀態時，處於高程式化狀態的記憶體單元可以被程式化為具有比在相對低的程式化狀態的記憶體單元高的臨界電壓分佈。當從第一程式化狀態進行至第N程式化狀態時，可以順序地執行程式化操作。

與選中的字元線連接的記憶體單元的臨界電壓可以經由施加程式化脈衝而增加。在這種情況下，程式化允許電壓(例如，0V)可以被施加至與記憶體單元連接的位元線。在施加程式化脈衝的情況下，通過電壓可以被施加至未選中的字元線。

對於驗證操作，在程式化狀態下，可以施加關於程式化狀態的驗證電壓，並且可以根據施加的驗證電壓來讀取位元線的輸出，由此確定記憶體單元是否被程式化。驗證電壓可以是參照每個程式化狀態的讀取 電壓。當相應的記憶體單元的臨界電壓比驗證電壓高時，記憶體單元的驗證結果可以為通過，而當相應的記憶體單元的臨界電壓比驗證電壓低時，記憶體單元的驗證結果可以為失敗。為了被程式化的記憶體單元在驗證中成功，程式化脈衝和驗證電壓可以被連續地施加至字元線。程式化禁止電壓(例如，Vcc)可以被施加至位元線。

在完成主程式化操作時，與選中的字元線連接的每個記憶體單元可以被程式化為具有與目標程式化狀態相對應的臨界電壓。在這種情況下，直到完成主程式化操作為止，程式化脈衝可以被連續地施加至被程式化為具有低程式化狀態的記憶體單元。因此，在完成主程式化操作為止所需的時間內，記憶體單元的臨界電壓會因記憶體單元的特徵而改變，例如記憶體單元與相鄰的記憶體單元的衝突或者干擾等。

根據本發明的一個實施例，半導體記憶體裝置可以對具有改變的臨界電壓的記憶體單元執行額外的程式化操作。將參照圖7來詳細地描述額外的程式化操作。例如，圖7的程式化操作可以通過圖2的記憶體裝置100來執行。圖7的額外的程式化操作可以與圖6的操作603相對應。

參見圖7，在步驟701，半導體記憶體裝置100可以對第N程式化狀態執行驗證操作。這裡，N可以為1或更大的整數。對程式化狀態的驗證操作可以通過將相應於程式化狀態的驗證電壓施加至選中的字元線並經由位元線感測來驗證程式化狀態來執行。

在步驟703，根據執行步驟701中的驗證操作所獲得的結果，半導體記憶體裝置100可以確定對第N程式化狀態的驗證操作是否成功。當驗證操作成功時，額外的程式化操作可以進行至步驟709。

如果驗證操作失敗(步驟703中的“否”)，可以看出利用相應的程式化狀態作為目標程式化狀態的每個記憶體單元的臨界電壓改變。在這種情況下，額外的程式化操作可以進行至步驟705。

在步驟705中，半導體記憶體裝置100可以將用於將記憶體單元程式化至相應狀態的額外的程式化脈衝施加至選中的字元線。在這種情況下，程式化允許電壓可以被施加至利用相應的程式化狀態作為目標程式化狀態的記憶體單元的位元線，並且程式化禁止電壓可以被施加至其它記憶體單元的位元線。

在各種實施例中，程式化禁止電壓可以被施加至利用比相應的程式化狀態低的程式化狀態作為目標程式化狀態的記憶體單元的位元線，而程式化允許電壓可以被施加至利用與相應的程式化狀態相等或比相應的程式化狀態高的程式化狀態作為目標程式化狀態的記憶體單元的位元線。

在步驟707，由於施加額外的程式化脈衝，半導體記憶體裝置100不對臨界電壓的改變執行驗證操作，而是可以對下一個程式化狀態(即，第N+1程式化狀態)執行驗證操作。驗證操作可以採用與經由步驟701描述的驗證操作相同的方式來執行。

當驗證操作成功時(步驟703中的“是”)，在步驟709，半導體記憶體裝置100可以確定相應的程式化狀態是否為最後的程式化狀態。當根據確定結果相應的程式化為最後的程式化狀態時，可以已經執行了對全部的程式化狀態的額外程式化操作，因此完成了額外的程式化操作。

當根據在步驟709中的確定結果驗證操作不是對最後的程 式化狀態的驗證操作時，額外的程式化操作可以進行至步驟707，以對下一個程式化狀態(即，第N+1程式化狀態)執行驗證操作。驗證操作可以採用與經由步驟701的驗證操作相同的方式來執行。

根據本發明所描述的實施例，半導體記憶體裝置可以對利用多個程式化狀態作為目標程式化狀態的記憶體單元執行程式化操作，並且通過在完成全部的主程式化操作之後再次驗證記憶體單元的臨界電壓，僅對臨界電壓改變的那些記憶體單元執行額外的程式化操作。因而，能夠校正改變的臨界電壓。此外，由於可以在很短時間內執行驗證操作，所以可以改善整體程式化時間tPROG。

圖8為圖示了根據本發明的一個實施例的包括記憶體裝置的記憶體系統100的框圖。

參見圖8，記憶體系統1000可以包括：半導體記憶體裝置1300和控制器1200。

半導體記憶體裝置1300可以被配置成和被操作為與參照圖1所描述的半導體記憶體裝置100相同。在下文中，將省略重複的描述。

控制器1200可以與主機(未示出)和半導體記憶體裝置1300連接。控制器1200可以回應於來自主機的請求而訪問半導體記憶體裝置1300。例如，控制器1200可以控制半導體記憶體裝置1300的讀取、寫入、抹除和背景操作中的一個。控制器1300可以提供半導體記憶體裝置1300與主機之間的介面。控制器1200可以驅動用於控制半導體記憶體裝置1300的韌體。

控制器1200可以包括：隨機存取記憶體(RAM)1210、處 理單元1220、主機介面1230、記憶體介面1240以及錯誤校正塊1250。

RAM 1210被用作如下的至少一種：處理單元1220的操作記憶體、半導體記憶體裝置1300與主機之間的高速緩衝記憶體、以及半導體記憶體裝置1300與主機之間的緩衝記憶體。

處理單元1220可以控制控制器1200的整體操作。

處理單元1220可以將從主機接收的資料隨機化。例如，處理單元1220可以通過利用隨機化種子將從主機接收的資料隨機化。提供隨機化的資料用以儲存至半導體記憶體裝置1300，用以程式化至記憶體裝置1300的記憶體單元陣列。

處理單元1220可以在讀取操作中將從半導體記憶體裝置1300接收的資料去隨機化。例如，處理單元1220可以通過利用去隨機化種子將從半導體記憶體裝置1300接收的資料去隨機化。去隨機化的資料可以被輸出至主機。

在某些實施例中，處理單元1220可以通過驅動軟體或者固件來執行隨機化或者去隨機化。

主機介面1230可以包括用於在主機與控制器1200之間交換資料的協定。在某些實施例中，控制器1200可以被配置成經由各種介面協定中的至少一種來與外部主機通信，各種介面協定包括：通用序列匯流排(USB)協定、多媒體卡(MMC)協定、周邊元件連接(PCI)協議、PCI-快速(PCI-E)協定、高級技術附件(ATA)協定、串列ATA協定、並行ATA協定、小型電腦小型介面(SCSI)協定、加強型小型盤介面(ESDI)協定、集成驅動電子(IDE)協定、私有協定等。

記憶體介面1240可以是與半導體記憶體裝置1300的介面。例如，記憶體介面1240可以包括與非型或或非型介面。

錯誤校正塊1250可以通過利用錯誤校正碼(ECC)來檢測並校正從半導體記憶體裝置1300接收的錯誤資料。

控制器1200和半導體記憶體裝置1300可以被集成在半導體器件中。在某些實施例中，控制器1200和半導體記憶體裝置1300可以被集成在半導體器件中用以組成記憶卡。例如，控制器1200和半導體記憶體裝置1300可以被集成至半導體器件中用以組成記憶卡，例如，PC卡(個人電腦記憶體卡國際協會(PCMCIA))、緊湊型快閃(CF)卡、智慧媒體卡(SM或者SMC)、記憶棒、多媒體卡(MMC，RS-MMC或者MMC微型)、SD卡(SD、迷你SD、微型SD或者SDHC)、通用快閃記憶體(UFS)等。

控制器1200和半導體記憶體裝置1300可以被集成為一個半導體器件用以組成諸如固態驅動器(SSD)的半導體驅動器。半導體驅動器可以包括被配置成將資料儲存在半導體記憶體中的記憶體裝置。如果記憶體系統1000被用作半導體驅動器，則可以大大地提高與記憶體系統1000連接的主機的操作速度。

在一個實施例中，記憶體系統1000可以被提供為電子設備的各種部件中的一種，所述電子設備例如：電腦、超移動PC(UMPC)、工作站、筆記型電腦、個人數位助理(PDA)、可擕式電腦、平板電腦、無線電話、行動電話、智慧型電話、電子書、可擕式多媒體播放機(PMP)、可擕式遊戲操縱臺、導航系統、黑盒子、數碼照相機、3D電視機、數位音訊記錄器、數位音訊播放機、數位圖片記錄器、數位圖片播放機、數位視訊 記錄器、數位視訊播放機、能夠在無線環境下傳送/接收資訊的設備、組成家用網路的各種電子設備的一種、組成電腦網路的各種電子設備中的一種、組成遠端資訊處理網路的各種電子設備中的一種、RFID設備、組成計算系統的各種部件中的一種等等。

在某些實施例中，半導體記憶體裝置1300或者記憶體系統1000可以採用各種形式來封裝。例如，半導體記憶體裝置1300或者記憶體系統1000可以採用如下方式來封裝，例如：封裝上封裝(PoP)、球柵陣列(BGA)、晶片級封裝(CSP)、塑膠引線晶片載體(PLCC)、塑膠雙列直插式封裝(PDIP)、華夫包式管芯(die in waffle pack)、晶片形式管芯(die in wafer form)、板上晶片(COB)、陶瓷雙列直插式封裝(CERDIP)、塑膠公制四方扁平封裝(MQFP)、薄型四方扁平封裝(TQFP)、小外形積體電路(SOIC)、收縮型小外形封裝(SSOP)、薄型小外形封裝(TSOP)、薄型四方扁平封裝(TQFP)、系統級封裝(SIP)、多晶片封裝(MCP)、晶片級製造封裝(WFP)或者晶片級處理層疊封裝(WSP)。

圖9為圖示了根據本發明的一個實施例的記憶體系統2000的應用示例的框圖。

參見圖9，記憶體系統2000可以包括半導體記憶體裝置2100和控制器2200。半導體記憶體裝置2100可以包括多個半導體記憶體晶片。多個半導體記憶體晶片可以被分成多個組。

多個組可以經由第一通道CH1至第k通道CHk與控制器2200通信。每個半導體記憶體晶片可以被配置為和被操作為類似於參照圖1所述的半導體記憶體裝置100中的任意一個。

每個組可以經由公共通道與控制器2200通信。控制器2200可以被配置為與參照圖8所述的控制器1200類似。控制器2200可以經由多個通道CH1至CHk來控制半導體記憶體裝置2100的多個半導體記憶體晶片。

已經圖示了多個半導體記憶體晶片可以與一個通道連接。然而，將理解的是，記憶體系統2000可以被修改以使得一個半導體記憶體晶片可以與一個通道連接。

圖10為圖示了根據本發明的一個實施例的包括記憶體系統的計算系統3000的框圖。例如，圖10中的記憶體系統可以為圖9中的記憶體系統2000。

參見圖10，計算系統3000可以包括：中央處理單元3100、RAM 3200、使用者介面3300、電源3400、系統匯流排3500以及記憶體系統2000。

記憶體系統2000經由系統匯流排3500與中央處理單元3100、RAM 3200、使用者介面3300以及電源3400電連接。經由使用者介面3300供應的資料或者通過中央處理單元3100處理的資料可以存儲在記憶體系統2000中。

圖示了半導體記憶體裝置2100可以經由控制器2200與系統匯流排3500連接。可替選地，半導體記憶體裝置2100可以與系統匯流排3500直接連接。在這種情況下，控制器2200的功能可以通過中央處理單元3100和RAM 3200來執行。

圖示了提供參照圖10所述的記憶體系統2000。可替選地， 記憶體系統2000可以由參照圖8所述的記憶體系統1000代替。在某些實施例中，計算系統3000可以被配置為包括參照圖8和圖9所述的記憶體系統1000和2000。

根據本發明，可以提供具有改進的可靠性的半導體記憶體裝置及其操作方法。

本文公開了示例性實施例，儘管使用了特定的術語，但是這些術語的使用應僅以一般性和描述性的意義來解釋，並非用於限制的目的。在某些情況下，本領域的技術人員將清楚的是，自本申請提交起，除非特別指出，否則結合特定實施例所描述的特徵、特性和/或元件可以單獨使用或者與結合其他實施例所描述的特徵、特性和/或元素組合使用。因此，本領域的技術人員將理解的是，在不脫離所附申請專利範圍列舉的本發明的精神和範圍的情況下，可以在形式和細節上進行各種改變。

601‧‧‧操作

603‧‧‧操作

Claims (21)

1. 一種操作記憶體裝置的方法，所述方法包括：對多個記憶體單元執行主程式化操作，以便將多個記憶體單元程式化為與一個或多個臨界電壓相對應的一個或多個程式化狀態，主程式化操作包括施加程式化脈衝到所述多個記憶體單元並且驗證所述多個記憶體單元；以及對具有在主程式化操作期間改變的臨界電壓的至少一個記憶體單元執行額外的程式化操作，額外的程式化操作包括在至少一個記憶體單元上的額外驗證以及在所述額外驗證失敗的所述至少一個記憶體單元上施加額外的程式化脈衝，其中，在所述多個記憶體單元上的所述主程式化操作完成之後，執行所述額外的程式化操作。
2. 根據申請專利範圍第1項所述的方法，其中，執行主程式化操作包括：施加所述程式化脈衝至選中的字元線；以及驗證多個記憶體單元中的每個記憶體單元的程式化狀態。
3. 根據申請專利範圍第2項所述的方法，其中，執行主程式化操作還包括：重複施加程式化脈衝和驗證記憶體單元的程式化狀態，直到每個記憶體單元的臨界電壓達到目標程式化狀態為止。
4. 根據申請專利範圍第2項所述的方法，其中，驗證記憶體單元的程式化狀態包括：施加具有與程式化狀態的讀取電壓相同的位準的驗證電壓。
5. 根據申請專利範圍第4項所述的方法，還包括：基於記憶體單元的臨界電壓與驗證電壓之間的比較，而確定對每個記憶體單元的驗證是通過還是失敗。
6. 根據申請專利範圍第1項所述的方法，其中，執行額外的程式化操作包括：通過利用與記憶體單元的目標程式化狀態相對應的驗證電壓而執行所述記憶體單元的程式化狀態的所述額外驗證；以及對於選中的字元線執行與所述額外驗證失敗的程式化狀態相對應的所述額外的程式化脈衝的施加。
7. 根據申請專利範圍第1項所述的方法，其中，執行額外的程式化操作包括：通過利用與記憶體單元的目標程式化狀態相對應的驗證電壓而執行所述記憶體單元的所述程式化狀態的所述額外驗證；以及對於所述選中的字元線，執行與所述額外驗證失敗的一程式化狀態對應的所述額外的程式化脈衝的施加並且執行與高於所述額外驗證失敗的所述程式化狀態的一程式化狀態對應的額外的程式化脈衝的施加。
8. 根據申請專利範圍第1項所述的方法，其中，所述額外的程式化操作的執行包括：藉由使用對應於在一或多個程式化狀態中的任意程式化狀態的驗證電壓而在已被程式化而具有所述任意狀態的記憶體單元上執行所述額外驗證；根據所述額外驗證的結果而確定是否執行對應於所述任意程式化狀態 的所述額外程式化脈衝的施加；以及不管確定的結果，在已被程式化的記憶體單元上執行所述額外驗證以具有與所述任意程式化狀態不同的其他程式化狀態。
9. 根據申請專利範圍第8項所述的方法，其進一步包括：當所述額外驗證失敗時，執行對應於所述任意程式化狀態的額外程式化脈衝的施加在已被程式化的所述記憶體單元上以具有所述任意程式化狀態。
10. 根據申請專利範圍第1項所述的方法，其中，在所有的所述多個記憶體單元上的所述主程式化操作完成之後，執行所述額外的程式化操作。
11. 根據申請專利範圍第1項所述的方法，其中，當所有的所述多個記憶體單元中的每一個被程式化以具有對應於目標程式化狀態的臨界電壓時，完成在所有的所述多個記憶體單元上的所述主程式化操作。
12. 一種記憶體裝置，包括：多個記憶體單元，每個記憶體單元被程式化為具有基於其臨界電壓所劃分的多個程式化狀態之中的任意一個程式化狀態；以及週邊電路，被配置成對多個記憶體單元執行主程式化操作，以及對在執行主程式化操作時關於主程式化操作的臨界電壓改變的至少一個記憶體單元執行額外的程式化操作，其中所述主程式化操作包括施加程式化脈衝到所述多個記憶體單元並且驗證所述記憶體單元，其中所述額外的程式化操作包括在該至少一個記憶體單元上的額外驗證以及在所述額外驗證失敗的所述至少一個記憶體單元上的額外脈衝的施 加，以及其中在所有的所述多個記憶體單元上的所述主程式化操作完成之後，所述週邊電路執行所述額外的程式化操作。
13. 根據申請專利範圍第12項所述的記憶體裝置，其中，所述週邊電路施加程式化脈衝至與多個記憶體單元連接的字元線，並且通過利用驗證電壓而驗證多個記憶體單元的程式化狀態。
14. 根據申請專利範圍第13項所述的記憶體裝置，其中，所述週邊電路施加程式化脈衝至與多個記憶體單元連接的字元線，直到記憶體單元的每個臨界電壓達到目標程式化狀態為止。
15. 根據申請專利範圍第13項所述的記憶體裝置，其中，所述週邊電路基於記憶體單元的臨界電壓與驗證電壓之間的比較，而確定對每個記憶體單元的驗證是通過還是失敗。
16. 根據申請專利範圍第13項所述的記憶體裝置，其中，所述驗證電壓具有與程式化狀態的讀取電壓相同的位準。
17. 根據申請專利範圍第12項所述的記憶體裝置，其中，所述週邊電路通過利用與多個記憶體單元的目標程式化狀態相對應的驗證電壓來執行所述多個記憶體單元的所述程式化狀態的所述額外驗證，並且將與額外驗證失敗的程式化狀態相對應的額外的程式化脈衝的施加執行至字元線。
18. 根據申請專利範圍第12項所述的記憶體裝置，其中，所述週邊電路通過利用與多個記憶體單元的目標程式化狀態相對應的驗證電壓來執行所述多個記憶體單元的所述程式化狀態的所述額外驗證，並且將額外驗證失敗的程式化狀態以及比額外驗證失敗的程式化狀態高的程式化狀態的施 加執行至字元線。
19. 根據申請專利範圍第12項所述的記憶體裝置，其中所述週邊電路藉由利用對應於在一個或多個程式化狀態中的任意程式化狀態的驗證電壓來執行所述額外驗證於被程式化的記憶體單元以具有所述任意程式化狀態，所述驗證電壓確定是否根據額外驗證的結果執行與所述任意程式化狀態相對應的所述額外程式化脈衝的施加；以及不管確定的結果，在已被程式化的記憶體單元上執行所述額外驗證以具有與所述任意程式化狀態不同的其他程式化狀態。
20. 根據申請專利範圍第19項所述的記憶體裝置，當所述額外驗證失敗時，所述週邊電路執行對應於所述任意程式化狀態的額外程式化脈衝的施加在已被程式化的所述記憶體單元上以具有所述任意程式化狀態。
21. 根據申請專利範圍第12項所述的記憶體裝置，其中當所有的所述多個記憶體單元中的每一個被程式化以具有對應於目標程式化狀態的臨界電壓時，完成在所有的所述多個記憶體單元上的所述主程式化操作。

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