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TWI681455B - 在電晶體的源極/汲極區域上的磊晶膜上選擇性蝕刻的方法 - Google Patents

在電晶體的源極/汲極區域上的磊晶膜上選擇性蝕刻的方法 Download PDF

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TWI681455B
TWI681455B TW106112712A TW106112712A TWI681455B TW I681455 B TWI681455 B TW I681455B TW 106112712 A TW106112712 A TW 106112712A TW 106112712 A TW106112712 A TW 106112712A TW I681455 B TWI681455 B TW I681455B
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Abstract

茲提供用於形成電晶體的方法。將基板安置於處理腔室中，且複數個磊晶特徵形成於基板上。磊晶特徵具有至少一表面，該至少一表面具有(110)平面，且磊晶特徵具有一表面，該表面具有(100)平面。可將蝕刻劑，或包括蝕刻劑及蝕刻強化劑或蝕刻抑制劑的氣體混合物，導入處理腔室，以去除磊晶特徵的一部分。可藉由改變處理腔室內之壓力、蝕刻劑或氣體混合物之流率對載氣之流率的比值，及/或蝕刻強化劑或抑制劑之流率對蝕刻劑之流率的比值，來調整具有(110)平面之表面與具有(100)平面之表面之間的蝕刻選擇性。

Description

在電晶體的源極/汲極區域上的磊晶膜上選擇性蝕刻的方法
一般而言，本文所描述的實施例與形成半導體元件的方法有關，且更具體而言，與形成電晶體的方法有關。
隨著下一代元件的電路密度增加，互連件(諸如介層孔、溝槽、觸點、閘極結構、與其他特徵)之寬度以及互連件間介電材料之寬度減少至22 nm或更小的尺寸，然而介電層的厚度維持實質上恆定，結果是特徵的深寬比(aspect ratio)增加。最近，互補式金氧半導體(CMOS) 鰭式場效應電晶體(FinFET)元件已廣為運用在許多邏輯應用及其他應用中，且積集成各種不同類型的半導體元件。
FinFET元件一般包括具高深寬比的半導體鰭片，其中用於電晶體之通道與源極/汲極區域形成於該鰭片上。閘極電極隨後形成於鰭式元件上且沿著鰭式元件之一部分的側面形成(這是利用通道與源極/汲極區域之表面積增加的優點)，以產生更快、更可靠、且控制更佳的半導體電晶體元件。FinFET的進一步優點包括減少短通道效應並提供更高的電流流量。
為了增進電晶體效能，應力源材料(stressor material)材料可填充源極/汲極區域，且應力源材料可透過磊晶法於源極/汲極區域中生長。磊晶膜可側向延伸且形成刻面(facet)。隨著電晶體規模縮小，鰭片節距(相鄰鰭片之間的距離)變得更小。此舉可引發鰭片上生長的磊晶膜與相鄰鰭片上生長的磊晶膜之間的距離減少。習用的蝕刻製程可藉由去除磊晶膜的側向尺寸來增加磊晶膜與相鄰磊晶膜之間的距離，但是磊晶膜的厚度或高度也被蝕刻製程所減少。
用於形成其它類型的電晶體之製程可包括蝕刻製程，用以去除電晶體之特徵的側向尺寸，但此蝕刻製程也會減少特徵的厚度或高度。
因此，需要一種用於形成電晶體的改良方法。
茲提供用於形成半導體元件(如，電晶體)的方法。在一個實施例中，一種方法，包括以下步驟：將基板安置於處理腔室內，基板具有複數個磊晶特徵，其中複數個磊晶特徵中的各磊晶特徵具有至少一表面，該至少一表面具有(110)平面，且複數個磊晶特徵中的各磊晶特徵具有一表面，該表面具有(100)平面；將基板加熱至範圍自約攝氏350度至約攝氏950度之溫度；將蝕刻劑和載氣導入處理腔室；以及選擇性地去除磊晶特徵的一部分，其中可藉由改變處理腔室內之壓力，及/或蝕刻劑之流率對載氣之流率的比值，來調整具有(110)平面之表面與具有(100)平面之表面之間的蝕刻選擇性。
在另一個實施例中，一種方法，包括以下步驟：將基板安置於處理腔室內，該基板具有複數個磊晶特徵，其中複數個磊晶特徵中的各磊晶特徵具有至少一表面，該至少一表面具有(110)平面，且複數個磊晶特徵中的各磊晶特徵具有一表面，該表面具有(100)平面；將基板加熱至範圍自約攝氏350度至約攝氏950度之溫度；將氣體混合物及載氣導入處理腔室，其中氣體混合物包括蝕刻劑及蝕刻強化劑(etch enhancer)或蝕刻抑制劑；以及選擇性地去除磊晶特徵的一部分，其中可藉由改變處理腔室內之壓力、該氣體混合物之流率對該載氣之流率的比值，及/或該蝕刻強化劑或抑制劑之流率對該蝕刻劑之流率的比值，來調整具有(110)平面之該表面與具有(100)平面之該表面之間的蝕刻選擇性。
在另一個實施例中，一種方法，包括以下步驟：將基板安置於處理腔室內，該基板具有複數個磊晶特徵，其中複數個磊晶特徵中的各磊晶特徵具有至少一表面，該至少一表面具有(110)平面，且複數個磊晶特徵中的各磊晶特徵具有一表面，該表面具有(100)平面；將基板加熱至約攝氏600度或更高之溫度；將蝕刻劑、含矽氣體及載氣導入處理腔室；以及選擇性地去除磊晶特徵的側邊部分(lateral portion)，其中磊晶特徵之高度實質上未改變。
茲提供用於形成電晶體的方法。將基板安置於處理腔室中，且複數個磊晶特徵被形成於基板上。磊晶特徵具有至少一表面，該至少一表面具有(110)平面，且磊晶特徵具有一表面，該表面具有(100)平面。將蝕刻劑或氣體混合物導入處理腔室，以去除磊晶特徵的一部分，所述氣體混合物包括蝕刻劑和蝕刻強化劑或蝕刻抑制劑。可藉由改變處理腔室內之壓力、蝕刻劑或氣體混合物之流率對載氣之流率的比值，及/或蝕刻強化劑或抑制劑之流率對蝕刻劑之流率的比值，來調整具有(110)平面之表面與具有(100)平面之表面之間的蝕刻選擇性。
第1圖繪示根據本文所述的一個實施例之用於蝕刻特徵的方法100。方法100開始於方塊102，將基板安置於處理腔室內。複數個特徵可被形成在基板上。可在將基板安置入處理腔室之前，將特徵形成於基板上。或者，可在處理腔室中將特徵形成於基板上。處理腔室可為磊晶沉積腔室或蝕刻腔室。基板可為塊體矽(bulk silicon)基板，且可摻雜有p-型或n-型雜質。其它基板材料可包括，但不限於，鍺、矽-鍺及III/V族化合物半導體(如，GaAs、InGaAs及其它類似材料)。該複數個特徵中的特徵可為層(所述層可具有開口形成於其中)、條狀物(bar)、形成於條狀物上的應力源材料(stressor material)或任何其它合適的特徵。特徵可包括具有(110)平面的至少一表面，和具有(100)平面的表面。可藉由磊晶沉積製程形成特徵，因此特徵可稱為磊晶特徵。特徵可由矽(Si)、矽鍺(SiGe)、硼摻雜的矽鍺(SiGe:B)、磷摻雜的矽(Si:P)、磷摻雜的鍺(Ge:P)或其它合適的半導體材料所形成。特徵的實例示於第2A至2C圖中。
如第2A圖所示，特徵200包括至少一表面202及表面204。表面202具有(100)平面，且表面204具有(110)平面。表面202、204可連接而形成轉角，且轉角可為90度。如第2B圖所示，特徵206包括至少一表面208及表面212。表面208具有(100)平面，且表面212具有(110)平面。表面210連接表面208和表面212，且表面210具有(111)平面。如第2C圖所示，特徵214包括至少一表面216及表面220。表面216具有(100)平面，且表面220具有(110)平面。表面218連接表面208和表面212，且表面218具有(111)平面。
請回到第1圖，於方塊104，可將基板加熱至範圍自約攝氏350度至約攝氏950度之溫度。可藉由任何適當的加熱元件(如，輻射燈、雷射或阻抗式加熱元件)來加熱基板。加熱元件可位於基板下方及/或位於基板上方，或嵌入基板支撐件中，所述基板支撐件支撐基板。在一個實施例中，可將基板加熱至約攝氏600度或更高的溫度，如攝氏700度或攝氏750度。於方塊106，可將蝕刻劑或氣體混合物導入處理腔室。蝕刻劑或氣體混合物可與載氣(如，氫氣或氮氣)一起被導入處理腔室。蝕刻劑可為含鹵素氣體，如，HCl、Cl2 、HBr、PCl3 、GeCl3 、BCl3 。氣體混合物可包括蝕刻劑及蝕刻強化劑或蝕刻抑制劑。蝕刻強化劑可為GeH4 或As。蝕刻抑制劑可為含矽氣體，如矽烷、二矽烷或二氯矽烷。處理腔室內部的蝕刻劑或氣體混合物可具有低分壓。蝕刻劑或氣體混合物之流率對載氣之流率的比值可反映蝕刻劑或氣體混合物的低分壓。比值的範圍可自約0.01至約0.22。
隨後，於方塊108，可藉由蝕刻劑或氣體混合物選擇性去除特徵的一部分。特徵的全部表面，包括具有(110)平面之表面、具有(100)平面之表面及具有(111)平面之表面，都暴露於蝕刻劑或氣體混合物，且沒有遮罩或覆蓋物形成在特徵的任何表面上。藉由調整具有(110)平面之表面與具有(100)平面之表面之間的蝕刻選擇性，可控制藉由蝕刻劑或氣體混合物去除之特徵的部分。具有(110)平面之表面與具有(100)平面之表面之間的蝕刻選擇性可被解讀為：具有(110)平面之表面對具有(100)平面之表面的蝕刻率比，而蝕刻率比可影響被去除之特徵的部分。舉例而言，若蝕刻率比高的話(即 ，具有(110)平面之表面上的蝕刻率高於具有(100)平面之表面上的蝕刻率)，則可在特徵的高度或厚度部分實質上不變的同時，去除特徵的側向或寬度部分。請參見第2A至2C圖，在高蝕刻率比的情況下，在比表面202、208、216更快的速率下去除表面204、212、220。相較於具有(100)或(110)平面之表面，具有(111)平面之表面(如表面210、218)具有最低的蝕刻率。若蝕刻率比低的話(即，具有(110)平面之表面上的蝕刻率低於具有(100)平面之表面上的蝕刻率)，則可在特徵的側邊部分實質上不變的同時，去除特徵的高度或厚度部分。參見第2A至2C圖，在低蝕刻率比的情況下，在比表面202、208、216更慢的速率下去除表面204、212、220。相較於具有(100)或(110)平面之表面，具有(111)平面之表面(如表面210、218)具有最慢的蝕刻率。可藉由以下方式調整具有(110)平面之表面與具有(100)平面之表面之間的蝕刻選擇性，或具有(110)平面之表面對具有(100)平面之表面的蝕刻率比：改變處理腔室內的壓力、蝕刻劑或氣體混合物的流率對載氣的流率之比值，及/或蝕刻強化劑或抑制劑的流率對蝕刻劑的流率之比值。
在一個實施例中，蝕刻劑和載氣被導入處理腔室。蝕刻劑可為HCl，且載氣可為氫氣。當處理腔室內的壓力為約3托耳，蝕刻劑的流率對載氣的流率之比值為約0.06，且基板的溫度為約攝氏750度時，可達成高蝕刻率比(如，超過5)。當處理腔室內的壓力為約300托耳，蝕刻劑的流率對載氣的流率之比值為約0.2，且基板的溫度為約攝氏700度時，可達成低蝕刻率比(如，低於0.7)。
在另一個實施例中，可將包括蝕刻劑和蝕刻強化劑之氣體混合物與載氣一起導入處理腔室內。蝕刻劑可為HCl，蝕刻強化劑可為GeH4 ，且載氣可為氫氣。當處理腔室內的壓力為約3托耳，氣體混合物的流率對載氣的流率之比值為約0.22，蝕刻強化劑的流率對蝕刻劑的流率之比值為約0.01，且基板的溫度為約攝氏750度時，可達成高蝕刻率比(如，超過2.4)。當處理腔室內的壓力為約200托耳，氣體混合物的流率對載氣的流率之比值為約0.072，蝕刻強化劑的流率對蝕刻劑的流率之比值為約0.2，且基板的溫度為約攝氏700度時，可達成低蝕刻率比(如，低於0.6)。
在另一個實施例中，可將包括蝕刻劑和蝕刻抑制劑之氣體混合物與載氣一起導入處理腔室內。蝕刻劑可為HCl，蝕刻抑制劑可為矽烷，且載氣可為氫氣。當蝕刻抑制劑(如，含矽氣體)與蝕刻劑和載氣一起被導入處理腔室時，蝕刻抑制劑可抑制具有(100)平面之表面的蝕刻。因此，蝕刻率比可隨著蝕刻抑制劑的加入而增加。當使用以下製程條件時，蝕刻率比的範圍可自約2至約75。基板的溫度在攝氏700度或更高(如，約攝氏750度)，且處理腔室內的壓力為約5托耳。氣體混合物的流率對載氣的流率之比值範圍自約0.14至約0.15，且蝕刻抑制劑的流率對蝕刻劑的流率之比值範圍自約0.2至約0.25。在一個實施例中，可使用二氯矽烷取代矽烷作為蝕刻抑制劑。因為二氯矽烷是比矽烷更不具反應性的材料，二氯矽烷的流率對蝕刻劑的流率之比值範圍可自約1.0至約1.5。在另一個實施例中，可使用二矽烷取代矽烷作為蝕刻抑制劑。因為二矽烷是比矽烷更具反應性的材料，二矽烷的流率對蝕刻劑的流率之比值範圍可自約0.05至約0.06。
第3A至3B圖繪示根據本文所述的一個實施例之用於形成半導體結構300的製程。如第3A圖所示，可於基板(未示出)上形成複數個半導體結構300 (圖中示出兩個)，且在該等半導體結構上進行一系列的製程步驟後，該複數個半導體結構300成為複數個電晶體，如，FinFET。各半導體結構300可包括半導體鰭片302及應力源材料304，應力源材料304形成於半導體鰭片302上。半導體鰭片302可由矽製成，而應力源材料304可由Si、SiGe、SiGe:B、Si:P、Ge:P或任何其它合適的半導體材料製成。應力源材料304可包括：具有(100)平面之第一表面306、具有(111)平面之第二表面308、具有(110)平面之第三表面310、具有(111)平面之第四表面312、具有(111)平面之第五表面314、具有(110)平面之第六表面316，及具有(111)平面之第七表面318。各半導體結構300具有側向尺寸L1及高度H1。可藉由短距離D1分隔半導體結構300及相鄰半導體結構300。換言之，半導體結構300的表面316及相鄰半導體結構300的表面310可藉由短距離D1分隔。淺槽隔離(STI)區域320可位在相鄰半導體鰭片302之間。STI區域可由介電材料(如，SiO、SiN、SiCN或任何適當的介電材料)製成。
為了增加相鄰半導體結構300之間的距離，可於半導體結構300上進行第1圖所描繪之有著高蝕刻率比的方法100。高蝕刻率比意味著在具有(110)平面之表面上的蝕刻率比在具有(100)平面之表面上的蝕刻率更高。因此，具有(110)平面之表面(如，表面310、316)可在比具有(100)平面之表面(如，表面306)更快的速率下被蝕刻。相較於具有(110)或(100)平面之表面而言，具有(111)平面之表面(如，表面308、312、314、318)具有最低的蝕刻率。在半導體結構300上進行有著高蝕刻率比的方法100可導致以下結果：在實質上不改變半導體結構300的高度H1的同時，顯著減小半導體結構300的側向尺寸L1。如第3B圖所示，側向尺寸L2遠小於第3A圖所示之側向尺寸L1，同時高度H2相較於第3A圖所示之高度H1實質上未改變。因具有(110)平面之表面對具有(100)平面之表面的高蝕刻率比之故，表面310、316在最高速率下被去除。如第1圖所描繪，隨著蝕刻抑制劑的加入，具有(100)平面之表面306的蝕刻可受到抑制。伴隨著較小的側向尺寸L2，相鄰半導體結構300之間的距離D2大於第3A圖所示之距離D1。
第4A至4B圖繪示根據本文所述的一個實施例之用於形成半導體結構300的製程。如第4A圖所示，可於基板(未示出)上形成一或多個半導體結構400 (圖中示出一個)，且在該等半導體結構上進行一系列的製程步驟後，該等半導體結構400成為複數個電晶體，如FinFET。各半導體結構400可包括兩個或更多個半導體鰭片402及應力源材料404，應力源材料404形成於半導體鰭片402上。半導體鰭片402可由矽製成，而應力源材料404可由Si、SiGe、SiGe:B、Si:P、Ge:P或任何其它合適的半導體材料製成。應力源材料404可包括：具有(100)平面之第一表面406、具有(111)平面之第二表面408、具有(110)平面之第三表面410、具有(111)平面之第四表面412、具有(111)平面之第五表面414、具有(110)平面之第六表面416及具有(111)平面之第七表面418。半導體結構400具有側向尺寸L3及高度H3。淺槽隔離(STI)區域420可位在相鄰半導體鰭片402之間。STI區域可由介電材料(如，SiO、SiN、SiCN或任何適當的介電材料)製成。
為了增加相鄰半導體結構400之間的距離，可於半導體結構400上進行第1圖所描繪之有著高蝕刻率比的方法100。因此，具有(110)平面之表面(如，表面410、416)可在比具有(100)平面之表面(如，表面406)更快的速率下被蝕刻。相較於具有(110)或(100)平面之表面而言，具有(111)平面之表面(如，表面408、412、414、418)具有最低的蝕刻率。在半導體結構400上進行有著高蝕刻率比的方法100可導致以下結果：在實質上不改變半導體結構400的高度H3的同時，顯著減小半導體結構400的側向尺寸L3。如第4B圖所示，側向尺寸L4遠小於第4A圖所示之側向尺寸L3，同時高度H4相較於第4A圖所示之高度H3實質上未改變。因具有(110)平面之表面對具有(100)平面之表面的高蝕刻率比之故，表面410、416在最高速率下被去除。如第1圖所描繪，隨著蝕刻抑制劑的加入，具有(100)平面之表面406的蝕刻可受到抑制。伴隨著較小的側向尺寸L4，相鄰半導體結構400之間的距離被增加。
第5A至5B圖繪示根據本文所述的一個實施例之用於形成半導體結構500的製程。如第3A圖所示，半導體結構500可包括複數個半導體鰭片502。在半導體結構500上進行一系列的製程步驟後，半導體結構500成為複數個電晶體，如FinFET。半導體鰭片502可由矽製成，且可由磊晶沉積製程形成。各半導體鰭片502可包括：具有(100)平面之第一表面504、具有(110)平面之第二表面506及具有(110)平面之第三表面508。各半導體鰭片502具有側向尺寸L5及高度H5。半導體鰭片502及相鄰半導體鰭片502可被距離D3分隔。換言之，半導體鰭片502的表面508及相鄰半導體鰭片502的表面506可藉由距離D3分隔。淺槽隔離(STI)區域520可位在相鄰半導體鰭片502之間。STI區域可由介電材料(如，SiO、SiN、SiCN或任何適當的介電材料)製成。
可在半導體鰭片502上沉積應力源材料或其它合適的材料。因為相鄰半導體鰭片502之間的距離D3，沉積於相鄰半導體鰭片502上的材料可能太靠近彼此。增加沉積於相鄰半導體鰭片502上的材料之間的距離的一種方式是增加相鄰半導體鰭片502之間的距離D3。為了增加相鄰半導體鰭片502之間的距離D3，可於半導體鰭片502上進行第1圖所描繪之有著高蝕刻率比的方法100。因此，具有(110)平面之表面(如，表面506、508)可在比具有(100)平面之表面(如，表面504)更快的速率下被蝕刻。在半導體鰭片502上進行有著高蝕刻率比的方法100可導致以下結果：在實質上不改變半導體鰭片502的高度H5的同時，顯著減小半導體鰭片502的側向尺寸L5。如第5B圖所示，側向尺寸L6遠小於第5A圖所示之側向尺寸L5，同時高度H6相較於第5A圖所示之高度H5實質上未改變。因具有(110)平面之表面對具有(100)平面之表面的高蝕刻率比之故，表面506、508在最高速率下被去除。如第1圖所描繪，隨著蝕刻抑制劑的加入，具有(100)平面之表面504的蝕刻可受到抑制。伴隨著較小的側向尺寸L6，相鄰半導體鰭片502之間的距離D4大於第5A圖所示之距離D3，且沉積於相鄰半導體鰭片502上的材料之間的距離也增加了。
第6A至6F圖繪示根據本文所述的一個實施例之用於形成半導體結構600的製程。如第6A圖所示，半導體結構600包括層602，層602位於兩個層604之間，且閘極堆疊606可被形成於層602上。閘極堆疊606可位於兩個間隔物608之間，且閘極堆疊606和間隔物608可位於層602的部分603上。在半導體結構600上進行一系列的製程步驟後，半導體結構600成為電晶體。層602可由矽製成，且可由磊晶沉積製程形成。層604可為STI區域，且可由介電材料(如，SiO、SiN、SiCN或任何適當的介電材料)製成。閘極堆疊606可包括閘極層和閘極介電質。
如第6B圖所示，可去除未被閘極堆疊606和間隔物608覆蓋之層602的部分，暴露出具有(100)平面之第一表面610及具有(110)平面之第二表面612。被閘極堆疊606和間隔物608覆蓋之層602的部分603具有側向尺寸L7，且層602具有高度H7。
為了在不實質改變高度H7的情況下減少側向尺寸L7，可於半導體結構600上進行第1圖中所描繪之具高蝕刻率比的方法100。因此，具有(110)平面之表面(如，表面612)可在比具有(100)平面之表面(如，表面610)更快的速率下被蝕刻。在半導體結構600上進行有著高蝕刻率比的方法100可導致以下結果：在實質上不改變層602的高度H7的同時，顯著減小層602之部分603的側向尺寸L7。如第6C圖所示，部分603的側向尺寸L8遠小於第6B圖所示之側向尺寸L7，同時層602的高度H8相較於第6B圖所示之高度H7實質上未改變。設置於閘極堆疊606和間隔物608下方之層602的表面613被暴露，且表面613可與表面610成平面。因具有(110)平面之表面對具有(100)平面之表面的高蝕刻率比之故，表面612在最高速率下被去除。如第1圖所描繪，隨著蝕刻抑制劑的加入，具有(100)平面之表面610的蝕刻可受到抑制。
如第6D圖所示，可將第一材料614沉積在表面610上及閘極堆疊606和間隔物608下方的表面613上，且第一材料614可以是輕度摻雜的半導體材料。如第6D圖所示，第一材料614可為共形層，或可具有不在閘極堆疊606和間隔物608下方的較厚部分(相較於閘極堆疊606和間隔物608下方的部分而言)。如第6E圖所示，可進一步去除未被閘極堆疊606和間隔物608覆蓋之第一材料614和層602的部分，暴露出第三表面616。如第6F圖所示，可將第二材料618沉積在表面616上。第二材料618可為電晶體的源極或汲極區域，且第一材料614可為源極或汲極延伸區域。
第7A至7E圖繪示根據本文所述的一個實施例之用於形成半導體結構700的製程。如第7A圖所示，半導體結構700包括層702，層702位於兩個層704之間，且閘極堆疊706可被形成於層702上。閘極堆疊706可位於兩個間隔物708之間，且閘極堆疊706和間隔物708可位於層702的部分703上。在半導體結構700上進行一系列的製程步驟後，半導體結構700成為電晶體。層702可由矽製成，且可由磊晶沉積製程形成。層704可為STI區域，且可由介電材料(如，SiO、SiN、SiCN或任何適當的介電材料)製成。閘極堆疊706可包括閘極層和閘極介電質。
如第7B圖所示，可去除未被閘極堆疊606覆蓋之層702的部分，暴露出具有(100)平面的第一表面710和具有(110)平面的第二表面712。如第7C圖所示，可將第一材料714沉積於表面710上，且第一材料714可覆蓋第二表面712的一部分。可藉由磊晶沉積製程來沉積第一材料714。第一材料714可為與層702的材料相同的材料，或與層702的材料不同的材料。第一材料714可包括表面716，表面716具有(100)平面。被閘極堆疊706覆蓋之層702的部分703具有側向尺寸L9，且第一材料714具有高度H9。
為了在不實質改變高度H9的情況下減少側向尺寸L9，可於半導體結構700上進行第1圖中所描繪之具高蝕刻率比的方法100。因此，具有(110)平面之表面(如，表面712)可在比具有(100)平面之表面(如，表面716)更快的速率下被蝕刻。在半導體結構700上進行有著高蝕刻率比的方法100可導致以下結果：在實質上不改變第一材料714的高度H9的同時，顯著減小層702的部分703的側向尺寸L9。如第7D圖所示，部分703的側向尺寸L10遠小於第7C圖所示之側向尺寸L9，同時第一材料714的高度H10相較於第7C圖所示之高度H9實質上未改變。設置於閘極堆疊706下方之層702的表面718被暴露，且表面718可與表面716成平面。因具有(110)平面之表面對具有(100)平面之表面的高蝕刻率比之故，表面712在最高速率下被去除。如第1圖所描繪，隨著蝕刻抑制劑的加入，具有(100)平面之表面716的蝕刻可受到抑制。
如第7E圖所示，可將第二材料721沉積於閘極堆疊706下方的表面718上及間隔物708下方之表面716的部分上。第二材料721可以是輕度摻雜的半導體材料。可將第三材料720沉積於未被間隔物708覆蓋的表面716上。第三材料720可為電晶體的源極或汲極區域，且第二材料721可為源極或汲極延伸區域。
雖然前述內容涉及本案揭露內容之實施例，但可不背離本案揭露內容之基本範疇而設計其他與進一步的實施例，且本案揭露內容之範疇由隨後的申請專利範圍所決定。
100‧‧‧方法102~108‧‧‧方塊200‧‧‧特徵202、204‧‧‧表面206‧‧‧特徵208、210、212‧‧‧表面214‧‧‧特徵216、218、220‧‧‧表面300‧‧‧半導體結構302‧‧‧半導體鰭片304‧‧‧應力源材料306‧‧‧第一表面308‧‧‧第二表面310‧‧‧第三表面312‧‧‧第四表面314‧‧‧第五表面316‧‧‧第六表面318‧‧‧第七表面320‧‧‧淺槽隔離(STI)區域400‧‧‧半導體結構402‧‧‧半導體鰭片404‧‧‧應力源材料406‧‧‧第一表面408‧‧‧第二表面410‧‧‧第三表面412‧‧‧第四表面414‧‧‧第五表面416‧‧‧第六表面418‧‧‧第七表面420‧‧‧淺槽隔離(STI)區域500‧‧‧半導體結構502‧‧‧半導體鰭片504‧‧‧第一表面506‧‧‧第二表面508‧‧‧第三表面520‧‧‧淺槽隔離(STI)區域600‧‧‧半導體結構602‧‧‧層603‧‧‧層的部分604‧‧‧層606‧‧‧閘極堆疊608‧‧‧間隔物610‧‧‧第一表面612‧‧‧第二表面613‧‧‧表面614‧‧‧第一材料616‧‧‧表面618‧‧‧第二材料700‧‧‧半導體結構702‧‧‧層703‧‧‧層的部分704‧‧‧層706‧‧‧閘極堆疊708‧‧‧間隔物710‧‧‧第一表面712‧‧‧第二表面714‧‧‧第一材料716‧‧‧表面718‧‧‧表面720‧‧‧第三材料721‧‧‧第二材料
透過參考其中一些繪示於附圖中的實施例，可得到上文簡要總結的本案揭露內容之更詳細之敘述，如此可得到詳細地瞭解本案揭露內容之上述特徵的方式。然而，應注意附圖僅繪示本案揭露內容之典型實施例，因此不應被視為限制本案揭露內容之範疇，因為本案揭露內容可容許其他等效實施例。
第1圖繪示根據本文所述的一個實施例之用於蝕刻特徵的方法。
第2A至2C圖繪示根據本文所述的各種實施例之特徵。
第3A至3B圖繪示根據本文所述的一個實施例之用於形成半導體結構的製程。
第4A至4B圖繪示根據本文所述的另一個實施例之用於形成半導體結構的製程。
第5A至5B圖繪示根據本文所述的另一個實施例之用於形成半導體結構的製程。
第6A至6F圖繪示根據本文所述的另一個實施例之用於形成半導體結構的製程。
第7A至7E圖繪示根據本文所述的另一個實施例之用於形成半導體結構的製程。
為了助於瞭解，如可能則已使用相同的元件符號指定各圖共通的相同元件。申請人考量一個實施例的元件與特徵可有利地利用於其它實施例中而無需特定記敘。
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100‧‧‧方法
102~108‧‧‧方塊

Claims (19)

  1. 一種形成一電晶體的方法，包含以下步驟：將一基板安置於一處理腔室內，該基板具有複數個磊晶特徵，其中該複數個磊晶特徵中的各磊晶特徵具有一實質上矩形形狀並至少具有一具有一(110)平面的表面與一具有一(100)平面的表面；將該基板加熱至一溫度，該溫度的範圍自約攝氏350度至約攝氏950度；將一蝕刻劑和一載氣導入該處理腔室；以及選擇性地去除該磊晶特徵的一部分，其中藉由改變該處理腔室內之一壓力，來調整具有該(110)平面之該表面與具有該(100)平面之該表面之間的一蝕刻選擇性，使得在該處理腔室內的一第一壓力的該蝕刻選擇性較高，而在該處理腔室內的一第二壓力的該蝕刻選擇性較低。
  2. 如請求項1所述之方法，其中該複數個磊晶特徵係由矽、矽鍺、硼摻雜的矽鍺、磷摻雜的矽或磷摻雜的鍺所製成。
  3. 如請求項1所述之方法，其中該蝕刻劑包含一含鹵素氣體。
  4. 如請求項3所述之方法，其中該蝕刻劑包 含HCl、Cl2、HBr、PCl3、GeCl3或BCl3。
  5. 如請求項1所述之方法，其中該載氣包含氫氣或氮氣。
  6. 如請求項1所述之方法，其中該基板的該溫度係約攝氏600度或更高。
  7. 一種形成一電晶體的方法，包含以下步驟：將一基板安置於一處理腔室內，該基板具有複數個磊晶特徵，其中該複數個磊晶特徵中的各磊晶特徵至少具有一具有一(110)平面的表面與一具有一(100)平面的表面；將該基板加熱至一溫度，該溫度的範圍自約攝氏350度至約攝氏950度；將一氣體混合物及一載氣導入該處理腔室，其中該氣體混合物包括一蝕刻劑及一蝕刻強化劑(etch enhancer)或一蝕刻抑制劑；以及選擇性地去除該磊晶特徵的一部分，其中藉由改變該處理腔室內之一壓力、該氣體混合物之一流率對該載氣之一流率的一比值，及/或該蝕刻強化劑或抑制劑之一流率對該蝕刻劑之一流率的一比值，來調整具有該(110)平面之該表面與具有該(100)平面之該表面之間的一蝕刻選擇性。
  8. 如請求項7所述之方法，其中該複數個磊晶特徵係由矽、矽鍺、硼摻雜的矽鍺、磷摻雜的矽或磷摻雜的鍺所製成。
  9. 如請求項7所述之方法，其中該蝕刻劑包含HCl、Cl2、HBr、PCl3、GeCl3或BCl3。
  10. 如請求項9所述之方法，其中該載氣包含氫氣或氮氣。
  11. 如請求項10所述之方法，其中該蝕刻抑制劑包含一含矽氣體。
  12. 如請求項11所述之方法，其中該蝕刻抑制劑包含矽烷、二矽烷或二氯矽烷。
  13. 如請求項7所述之方法，其中該氣體混合物之該流率對該載氣之該流率的該比值的範圍自約0.01至約0.22。
  14. 如請求項7所述之方法，其中該基板之該溫度係約攝氏600度或更高。
  15. 一種形成一電晶體的方法，包含以下步驟：將一基板安置於一處理腔室內，該基板具有複數個磊晶特徵，其中該複數個磊晶特徵中的各磊晶特徵具有一實質上菱形形狀並至少具有一具有一(110)平 面的表面與一具有一(100)平面的表面；將該基板加熱至約攝氏600度或更高之一溫度；將包含一蝕刻劑與一含矽氣體的一氣體混合物導入該處理腔室；以及選擇性地去除該磊晶特徵的一側邊部分(lateral portion)，其中該磊晶特徵之一高度實質上未改變。
  16. 如請求項15所述之方法，其中該蝕刻劑包含一含鹵素氣體，該含矽氣體包含矽烷、二矽烷或二氯矽烷，且該載氣包含氫氣或氮氣。
  17. 如請求項16所述之方法，其中該含矽氣體包含矽烷。
  18. 如請求項16所述之方法，其中該含矽氣體包含二矽烷。
  19. 如請求項16所述之方法，其中該含矽氣體包含二氯矽烷。
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