TWI677741B - 顯示裝置 - Google Patents

Abstract

一種顯示裝置，包括基板、第一元件層、第二元件層、第一黏著層及顯示元件層。第一元件層、第一黏著層、第二元件層及顯示元件層依序疊設於基板上。第一元件層包括多條訊號線及第一薄膜電晶體。第一薄膜電晶體具有第一閘極、第一源極、第一汲極以及第一半導體圖案。第二元件層包括與第一薄膜電晶體電性連接的第二薄膜電晶體。第二薄膜電晶體具有第一多晶矽半導體圖案。第一閘極、第一源極及第一汲極中的至少一者與多條訊號線屬於同一膜層。第一半導體圖案的材質包括金屬氧化物半導體或非晶矽半導體。

Description

顯示裝置

本發明是有關於一種顯示裝置，且特別是有關於一種高解析度的顯示裝置。

隨著科技產業日益發達，例如是行動電話（mobile phone）、平板電腦（tablet computer）或電子書（eBook）等顯示裝置已被廣泛應用於日常生活中。尤其近年來，隨著立體顯示（stereoscopic display）及虛擬實境（virtual reality）等多媒體應用的出現，為了提供令人驚豔的視覺效果，具超高解析度的顯示面板需求逐漸增加。

在顯示面板解析度不斷地提高下，將驅動電路以疊層的架構設計在畫素結構的下方，以解決驅動電路之可佈局空間的不足，是目前的解決方案之一。然而，利用疊層架構的方式，勢必會增加製程的複雜度與生產成本。因此，在驅動電路的設計採用疊層架構下，如何簡化製程工序及降低生產成本是一個重要的課題。

本發明提供一種顯示裝置，具成本優勢且電性佳。

本發明的顯示裝置，包括基板、第一元件層、第二元件層、第一黏著層以及顯示元件層。第一元件層設置在基板上。第一元件層包括多條訊號線及第一薄膜電晶體。第一薄膜電晶體具有第一閘極、第一源極、第一汲極以及第一半導體圖案。第二元件層設置在第一元件層上。第二元件層包括第二薄膜電晶體，與第一薄膜電晶體電性連接。第二薄膜電晶體具有第二閘極、第二源極、第二汲極以及第一多晶矽半導體圖案。第一黏著層設置於第一元件層與第二元件層之間。顯示元件層設置在第二元件層上。顯示元件層包括第一電極，與第二薄膜電晶體電性連接。第一閘極、第一源極及第一汲極中的至少一者與多條訊號線屬於同一膜層。第一半導體圖案的材質包括金屬氧化物半導體或非晶矽半導體。

在本發明的一實施例中，上述的顯示裝置的第一薄膜電晶體的第一汲極與第二薄膜電晶體的第二源極電性連接。

在本發明的一實施例中，上述的顯示裝置的第二薄膜電晶體的第二閘極設置於第一薄膜電晶體與第二薄膜電晶體的第一多晶矽半導體圖案之間。

在本發明的一實施例中，上述的顯示裝置的第一元件層更包括第三薄膜電晶體，具有第三閘極、第三源極、第三汲極及第二半導體圖案。第三閘極、第三源極及第三汲極中的至少一者與多條訊號線屬於同一膜層。第二半導體圖案的材質包括金屬氧化物半導體或非晶矽半導體。

在本發明的一實施例中，上述的顯示裝置更包括第三元件層及第二黏著層。第三元件層設置在第二元件層與顯示元件層之間。第二黏著層設置在第二元件層與第三元件層之間。第三元件層包括第四薄膜電晶體。第四薄膜電晶體具有第四閘極、第四源極、第四汲極以及第二多晶矽半導體圖案。第三薄膜電晶體的第三汲極與第四薄膜電晶體的第四源極電性連接。

在本發明的一實施例中，上述的顯示裝置的第四薄膜電晶體的第四閘極設置於第三薄膜電晶體與第四薄膜電晶體的第二多晶矽半導體圖案之間。

在本發明的一實施例中，上述的顯示裝置的第二元件層更包括第一導電元件，第一導電元件電性連接於第三薄膜電晶體的第三汲極與第四薄膜電晶體的第四源極之間。

在本發明的一實施例中，上述的顯示裝置的第一元件層更包括第五薄膜電晶體。第五薄膜電晶體具有第五閘極、第五源極、第五汲極及第三半導體圖案。第五閘極、第五源極及第五汲極中的至少一者與多條訊號線屬於同一膜層。第三半導體圖案的材質包括金屬氧化物半導體或非晶矽半導體。

在本發明的一實施例中，上述的顯示裝置更包括第四元件層以及第三黏著層。第四元件層設置在第三元件層與顯示元件層之間。第三黏著層設置在第三元件層與第四元件層之間。第四元件層包括第六薄膜電晶體。第六薄膜電晶體具有第六閘極、第六源極、第六汲極以及第三多晶矽半導體圖案。第五薄膜電晶體的第五汲極與第六薄膜電晶體的第六源極電性連接。

在本發明的一實施例中，上述的顯示裝置的第六薄膜電晶體的第六閘極設置於第五薄膜電晶體與第六薄膜電晶體的第三多晶矽半導體圖案之間。

在本發明的一實施例中，上述的顯示裝置的第二元件層更包括第一導電元件。第一導電元件電性連接第五薄膜電晶體的第五汲極。第三元件層更包括第二導電元件。第二導電元件電性連接於第一導電元件與第六薄膜電晶體的第六源極之間。

基於上述，本發明之實施例的顯示裝置，透過多晶矽薄膜電晶體與具有金屬氧化物半導體或非晶矽半導體的薄膜電晶體分別設置於以黏著層接合於彼此的畫素電路元件層及電路元件層，可增加製程容許度及電路的設計裕度。此外，透過薄膜電晶體的源極、汲極及閘極中的至少一者與多條訊號線為同一膜層，可減少光罩數量並簡化製程工序，以有效降低生產成本。另外，透過多晶矽薄膜電晶體與具有金屬氧化物半導體或非晶矽半導體的薄膜電晶體電性連接，可有效降低多晶矽薄膜電晶體所產生的漏電流（leakage current），以提升顯示品質。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

本文使用的「約」、「近似」、「本質上」、或「實質上」包括所述值和在本領域普通技術人員確定的特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量（即，測量系統的限制）。例如，「約」可以表示在所述值的一個或多個標準偏差內，或例如±30%、±20%、±15%、±10%、±5%內。再者，本文使用的「約」、「近似」、「本質上」、或「實質上」可依量測性質、切割性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。

在附圖中，為了清楚起見，放大了層、膜、面板、區域等的厚度。應當理解，當諸如層、膜、區域或基板的元件被稱為在另一元件「上」或「連接到」另一元件時，其可以直接在另一元件上或與另一元件連接，或者中間元件可以也存在。相反，當元件被稱為「直接在另一元件上」或「直接連接到」另一元件時，不存在中間元件。如本文所使用的，「連接」可以指物理及/或電性連接。再者，「電性連接」可為二元件間存在其它元件。

現將詳細地參考本發明的示範性實施方式，示範性實施方式的實例說明於所附圖式中。只要有可能，相同元件符號在圖式和描述中用來表示相同或相似部分。

圖1為本發明之一實施例的顯示裝置10的剖面示意圖。圖2A至圖2E為圖1之顯示裝置10在製造過程中不同階段的結構剖面示意圖。值得一提的是，顯示裝置10的製造方法係將電路元件層100及每一畫素電路元件層200分別完成後，再依序將每一畫素電路元件層200接合至電路元件層100上，以形成顯示裝置10。

請參照圖1，顯示裝置10包括基板50、電路元件層100及至少一畫素電路元件層200。電路元件層100設置於基板50上。舉例而言，在本實施例中，所述至少一畫素電路元件層200包括依序疊設在電路元件層100上的第一畫素電路元件層201、第二畫素電路元件層202以及第三畫素電路元件層203，但本發明不以此為限。在一些實施例中，顯示裝置可僅具有一個畫素電路元件層200。在另一些實施例中，顯示裝置可具有兩個畫素電路元件層200。以下將針對顯示裝置10的電路元件層100及第一畫素電路元件層201的形成與接合流程進行說明。

請參照圖2A，首先，形成電路元件層100，其中電路元件層100包括多個薄膜電晶體T及緩衝層110。緩衝層110設置在薄膜電晶體T與基板50之間。舉例而言，電路元件層100的多個薄膜電晶體T包括薄膜電晶體T1、薄膜電晶體T2及薄膜電晶體T3，依序排列於緩衝層110上。在本實施例中，緩衝層110的材質可包括矽摻雜的III-V族化合物半導體、鋁摻雜的III-V族化合物半導體、鎂摻雜的III-V族化合物半導體，但本發明不以此為限。

薄膜電晶體T具有閘極G、源極S、汲極D以及半導體圖案SC。電路元件層100更包括閘絕緣層120，設置在閘極G與半導體圖案SC之間。舉例而言，在本實施例中，薄膜電晶體T的閘極G可選擇性地設置在半導體圖案SC的下方，以形成底部閘極型薄膜電晶體（bottom-gate TFT），但本發明不以此為限。根據其他的實施例，薄膜電晶體T的閘極G也可設置在半導體圖案SC的上方，以形成頂部閘極型薄膜電晶體（top-gate TFT）。

承接上述，電路元件層100更包括層間絕緣層130，覆蓋薄膜電晶體T的半導體圖案SC。薄膜電晶體T的源極S與汲極D設置在層間絕緣層130上，且分別重疊於半導體圖案SC的不同兩區。具體而言，源極S與汲極D分別貫穿層間絕緣層130，以電性連接半導體圖案SC。在本實施例中，半導體圖案SC的材質包括金屬氧化物半導體（metal oxide semiconductor）或非晶矽半導體（amorphous silicon semiconductor）。也就是說，薄膜電晶體T可以是非晶矽薄膜電晶體（amorphous silicon TFT，a-Si TFT）或金屬氧化物薄膜電晶體（metal oxide TFT）。

在本實施例中，閘極G、源極S、汲極D、半導體圖案SC、閘絕緣層120及層間絕緣層130分別可由任何所屬技術領域中具有通常知識者所周知的用於顯示裝置的任一半導體圖案、任一閘絕緣層、任一閘極、任一層間絕緣層、任一源極及任一汲極來實現，且閘極G、源極S、汲極D、半導體圖案SC、閘絕緣層120及層間絕緣層130分別可藉由任何所屬技術領域中具有通常知識者所周知的任一方法來形成，故於此不加以贅述。

電路元件層100更包括多條訊號線SL。多條訊號線SL包括多條第一訊號線SL1及多條第二訊號線SL2。在一些實施例中，多條第一訊號線SL1與多條第二訊號線SL2可交叉設置於基板50上。在本實施例中，第一訊號線SL1例如是資料線（data line），第二訊號線SL2例如是第一掃描線（scan line）。舉例而言，每一薄膜電晶體T（例如薄膜電晶體T1、T2、T3）的源極S及閘極G可分別電性連接至對應的一條第一訊號線SL1及對應的一條第二訊號線SL2，但本發明不以此為限。

承接上述，薄膜電晶體T的閘極G、源極S與汲極D中的至少一者與多條訊號線SL屬於同一膜層。舉例而言，在本實施例中，薄膜電晶體T的源極S、汲極D及第一訊號線SL1屬於同一膜層，薄膜電晶體T的閘極G及第二訊號線SL2屬於同一膜層；也就是說，薄膜電晶體T的源極S、汲極D及第一訊號線SL1可利用同一罩幕於同一製程中形成，薄膜電晶體T的閘極G及第二訊號線SL2可利用同一罩幕於同一製程中形成。如此一來，可減少光罩數量並簡化製程工序，以有效降低生產成本。然而，本發明不以此為限，在一些實施例中，薄膜電晶體T的源極S、汲極D及第一訊號線SL1屬於同一膜層，而薄膜電晶體T的閘極G與第二訊號線SL2可分別形成於不同膜層。

在本實施例中，多條訊號線SL還可包括多條第三訊號線SL3、多條第四訊號線SL4以及多條第五訊號線SL5。第三訊號線SL3例如是第二掃描線（scan line），第四訊號線SL4例如是第一電源線，可選擇性地連接至一高電壓準位（例如Vdd），第五訊號線SL5例如是第二電源線，可選擇性地連接至一參考準位（例如Vss），但本發明不以此為限。在本實施例中，第三訊號線SL3及第二訊號線SL2可選擇性地屬於同一膜層，第四訊號線SL4、第五訊號線SL5及第一訊號線SL1可選擇性地屬於同一膜層，但本發明不以此為限。在一些實施例中，第三訊號線SL3及第二訊號線SL2可分別形成於不同膜層，第四訊號線SL4、第五訊號線SL5及第一訊號線SL1可分別形成於不同膜層。

承接上述，電路元件層100更包括多個導電元件140，與多條訊號線SL電性連接。詳細而言，在本實施例中，電路元件層100具有兩個導電元件140，設置在層間絕緣層130上，且分別貫穿層間絕緣層130及閘絕緣層120，以電性連接至第二訊號線SL2及第三訊號線SL3。特別是，在本實施例中，導電元件140及薄膜電晶體T的源極S與汲極D的材質可選擇性地相同，也就是說，導電元件140及薄膜電晶體T的源極S與汲極D可屬於同一膜層，但本發明不以此為限。

電路元件層100更包括絕緣層150及多個接墊160。絕緣層150覆蓋薄膜電晶體T的源極S與汲極D。多個接墊160設置在絕緣層150上，且分別貫穿絕緣層150以電性連接多個薄膜電晶體T的汲極D、多個導電元件140、第四訊號線SL4及第五訊號線SL5。舉例而言，在本實施例中，多個接墊160的頂面160s可凸出絕緣層150的表面150s。然而，本發明不限於此，根據其他實施例，多個接墊160的頂面160s實質上可切齊絕緣層150的表面150s。

在本實施例中，絕緣層150的材質可為無機材料、有機材料、或其它合適的材料，其中無機材料例如是氧化矽、氮化矽、氮氧化矽、或其它合適的材料；有機材料例如是聚醯亞胺系樹脂、環氧系樹脂、壓克力系樹脂、或其它合適的材料。另外，基於導電性考量，接墊160的材料一般是使用金屬材料。然而，本發明不限於此，根據其他的實施例，接墊160也可使用其他導電材料，例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或其他合適的材料、或是金屬材料與其他導電材料的堆疊層。

請參照圖2B，接著，在暫時基板51上形成畫素電路元件層200（例如第一畫素電路元件層201），其中畫素電路元件層200包括多個接墊260及緩衝層210。多個接墊260包括多個第一接墊261，設置在暫時基板51上，且緩衝層210覆蓋多個第一接墊261及暫時基板51的部分表面。在本實施例中，緩衝層210的材質可包括矽摻雜的III-V族化合物半導體、鋁摻雜的III-V族化合物半導體、鎂摻雜的III-V族化合物半導體，但本發明不以此為限。另外，基於導電性考量，接墊260的材料一般是使用金屬材料。然而，本發明不限於此，根據其他的實施例，接墊260也可使用其他導電材料，例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或其他合適的材料、或是金屬材料與其他導電材料的堆疊層。

承接上述，畫素電路元件層200更包括多個薄膜電晶體PT，設置在緩衝層210上。每一薄膜電晶體PT具有閘極PG、源極PS、汲極PD以及多晶矽半導體圖案PSC，也就是說，薄膜電晶體PT為多晶矽薄膜電晶體（polycrystalline silicon TFT）。畫素電路元件層200更包括閘絕緣層220，設置在閘極PG與多晶矽半導體圖案PSC之間。舉例而言，在本實施例中，薄膜電晶體PT的閘極PG係設置在多晶矽半導體圖案PSC的上方，以形成頂部閘極型薄膜電晶體（top-gate TFT），但本發明不以此為限。根據其他實施例，薄膜電晶體PT也可是底部閘極型薄膜電晶體（bottom-gate TFT）。

畫素電路元件層200更包括層間絕緣層230，覆蓋薄膜電晶體PT的閘極PG及閘絕緣層220的部分表面。薄膜電晶體PT的源極PS與汲極PD設置在層間絕緣層230上，且分別重疊於多晶矽半導體圖案PSC的不同兩區。具體而言，源極PS與汲極PD分別貫穿層間絕緣層230，以電性連接多晶矽半導體圖案PSC。

在本實施例中，閘極PG、源極PS、汲極PD、多晶矽半導體圖案PSC、閘絕緣層220及層間絕緣層230分別可由任何所屬技術領域中具有通常知識者所周知的用於顯示裝置的任一半導體圖案、任一閘絕緣層、任一閘極、任一層間絕緣層、任一源極及任一汲極來實現，且閘極PG、源極PS、汲極PD、多晶矽半導體圖案PSC、閘絕緣層220及層間絕緣層230分別可藉由任何所屬技術領域中具有通常知識者所周知的任一方法來形成，故於此不加以贅述。

特別一提的是，由於薄膜電晶體PT的製程溫度較高，透過薄膜電晶體PT及薄膜電晶體T分設於畫素電路元件層200及電路元件層100，可增加製程容許度及電路的設計裕度。

畫素電路元件層200更包括多個第一導電元件241及多個第二導電元件242。舉例而言，第一畫素電路元件層201的多個第一導電元件241包括第一導電元件241a、第一導電元件241b、第一導電元件241c及第一導電元件241d，設置在層間絕緣層230上，且分別貫穿層間絕緣層230、閘絕緣層220及緩衝層210，以電性連接至對應的多個第一接墊261；特別是，第一導電元件241a電性連接於薄膜電晶體PT的汲極PD與對應的第一接墊261之間，但本發明不以此為限。

舉例而言，第一畫素電路元件層201的多個第二導電元件242包括第二導電元件242a、第二導電元件242b及第二導電元件242c，設置在閘絕緣層220上，且分別貫穿閘絕緣層220及緩衝層210，以電性連接至對應的多個第一接墊261。特別是，在本實施例中，多個第二導電元件242中的任一者（例如是第二導電元件242b）可電性連接至薄膜電晶體PT1的閘極PG，但本發明不以此為限。在本實施例中，第一導電元件241、薄膜電晶體PT的源極PS與汲極PD可屬於同一膜層，第二導電元件242與薄膜電晶體PT的閘極PG可屬於同一膜層，但本發明不以此為限。

畫素電路元件層200更包括絕緣層250，覆蓋多個第一導電元件241、薄膜電晶體PT的源極PS與汲極PD以及層間絕緣層230的部分表面。多個接墊260更包括多個第二接墊262，設置在絕緣層250上。舉例而言，在本實施例中，多個第二接墊262的頂面262s可凸出絕緣層250的表面250s。然而，本發明不限於此，根據其他實施例，多個第二接墊262的頂面262s實質上可切齊絕緣層250的表面250s。

詳細而言，在本實施例中，多個第二接墊262可包括多個第二接墊262a及多個第二接墊262b。多個第二接墊262a分別貫穿絕緣層250，以電性連接薄膜電晶體PT的源極PS、第一導電元件241b、第一導電元件241c及第一導電元件241d。多個第二接墊262b分別貫穿絕緣層250及層間絕緣層230，以電性連接多個第二導電元件242，但本發明不以此為限。

需說明的是，圖2B僅繪示出多個畫素電路元件層200中的第一畫素電路元件層201，然而，本發明所屬技術領域中具有通常知識者所應當理解的是，圖1之顯示裝置10的第二畫素電路元件層202及第三畫素電路元件層203可以相同或相似於第一畫素電路元件層201的實施態樣及製造方式來形成，故於此不加以贅述。

請參照圖2C，接著，在電路元件層100上形成黏著層300，其中黏著層300覆蓋多個接墊160及絕緣層150的部分表面150s。在本實施例中，黏著層300可由任何所屬技術領域中具有通常知識者所周知的用於顯示裝置的任一黏著層來實現，且黏著層300可藉由任何所屬技術領域中具有通常知識者所周知的任一方法來形成，故於此不加以贅述。

請參照圖2D，接著，將形成在暫時基板51上的畫素電路元件層200翻轉，以對向於電路元件層100的方式進行對位，待畫素電路元件層200的多個第二接墊262在基板50的法線方向n上分別重疊於電路元件層100的多個接墊160後，令暫時基板51靠近基板50，以使電路元件層100的多個接墊160分別與畫素電路元件層200的多個第二接墊262相接觸。

請參照圖2E，待畫素電路元件層200與電路元件層100接合後，令暫時基板51遠離基板50，使畫素電路元件層200脫離暫時基板51，其中畫素電路元件層200（例如第一畫素電路元件層201）的薄膜電晶體PT（例如薄膜電晶體PT1）的閘極PG可選擇性地設置在薄膜電晶體T（例如薄膜電晶體T1）與薄膜電晶體PT（例如薄膜電晶體PT1）的多晶矽半導體圖案PSC之間。然而，本發明不限於此，在一些實施例中，薄膜電晶體PT的多晶矽半導體圖案PSC也可設置在薄膜電晶體T與薄膜電晶體PT的閘極PG之間。

承接上述，在畫素電路元件層200（例如第一畫素電路元件層201）與電路元件層100接合後，薄膜電晶體T（例如薄膜電晶體T1）之汲極D與薄膜電晶體PT（例如薄膜電晶體PT1）之源極PS電性連接。需說明的是，圖2C至圖2E僅以第一畫素電路元件層201與電路元件層100的接合流程為例進行示範性地說明，本發明所屬技術領域中具有通常知識者應當可以理解的是，本實施例中的第二畫素電路元件層202與第一畫素電路元件層201的接合流程及第三畫素電路元件層203與第二畫素電路元件層202的接合流程可以相同或相似於第一畫素電路元件層201與電路元件層100的接合方式進行，故於此不加以贅述。

特別一提的是，在一些實施例中，黏著層300例如是異方性導電膠膜（Anisotropic Conductive Film，ACF），且黏著層300可設置在第一畫素電路元件層210的第二接墊262與電路元件層100的接墊160之間；也就是說，在第一畫素電路元件層210與電路元件層100接合後，結構上分離的第一畫素電路元件層210的第二接墊262與電路元件層100的接墊160也可透過黏著層300（例如異方性導電膠膜ACF）電性連接於彼此。

請參照圖1，顯示裝置10可包括多個黏著層300。在本實施例中，黏著層300的數量以三個為例，且分別設置在電路元件層100與第一畫素電路元件層201之間、第一畫素電路元件層201與第二畫素電路元件層202之間以及第二畫素電路元件層202與第三畫素電路元件層203之間，但黏著層300的數量並不以此為限。在一些實施例中，黏著層300的數量可根據所需接合的畫素電路元件層200的數量而定。

值得一提的是，在本實施例中，第一畫素電路元件層201的薄膜電晶體PT1、第二畫素電路元件層202的薄膜電晶體PT2及第三畫素電路元件層203的薄膜電晶體PT3分別與電路元件層100的薄膜電晶體T1、薄膜電晶體T2及薄膜電晶體T3電性連接。詳細而言，電性連接於薄膜電晶體T1的接墊160及電性連接於薄膜電晶體PT1的第二接墊262a可形成第一垂直導電結構VC1a，且電路元件層100的薄膜電晶體T1透過第一垂直導電結構VC1a與第一畫素電路元件層201的薄膜電晶體PT1電性連接。

承接上述，電性連接於薄膜電晶體T2的接墊160、第一畫素電路元件層201的第一導電元件241b及其電性連接的接墊260（第一接墊261與第二接墊262a）及電性連接於薄膜電晶體PT2的第二接墊262a可形成第一垂直導電結構VC1b，且電路元件層100的薄膜電晶體T2透過第一垂直導電結構VC1b與第二畫素電路元件層202的薄膜電晶體PT2電性連接。另外，電性連接於薄膜電晶體T3的接墊160、第一畫素電路元件層201的第一導電元件241c及其電性連接的接墊260（第一接墊261與第二接墊262a）、第二畫素電路元件層202的第一導電元件241b及其電性連接的接墊（第一接墊261與第二接墊262a）及電性連接於薄膜電晶體PT3的第二接墊262a可形成第一垂直導電結構VC1c，且電路元件層100的薄膜電晶體T3透過第一垂直導電結構VC1c與第三畫素電路元件層203的薄膜電晶體PT3電性連接。

特別一提的是，在本實施例中，透過電路元件層100的薄膜電晶體T1、薄膜電晶體T2及薄膜電晶體T3分別與第一畫素電路元件層201的薄膜電晶體PT1、第二畫素電路元件層202的薄膜電晶體PT2及第三畫素電路元件層203的薄膜電晶體PT3電性連接，可有效降低由多個薄膜電晶體PT1、PT2、PT3所產生的漏電流（leakage current），以提升顯示品質。

顯示裝置10更包括顯示元件層400，設置在第三畫素電路元件層203上。需說明的是，在本實施例中，顯示元件層400係形成在電路元件層100與多個畫素電路元件層200的接合流程之後。然而，本發明不限於此，根據其他實施例，顯示元件層400也可在第三畫素電路元件層203的製造流程中形成。

顯示元件層400包括多個第一電極410。在本實施例中，多個第一電極410可包括第一電極411、第一電極412及第一電極413，設置在第三畫素電路元件層203的緩衝層210上，且分別貫穿第三畫素電路元件層203的閘絕緣層220及層間絕緣層230，以電性連接第三畫素電路元件層203的多個第一導電元件241A。詳細而言，在本實施例中，第三畫素電路元件層203的多個第一導電元件241A包括第一導電元件241e、第一導電元件241f、第一導電元件241g，且第一電極411、第一電極412及第一電極413分別與第一導電元件241e、第一導電元件241f及第一導電元件241g電性連接，但本發明不以此為限。

在本實施例中，第一電極411與第一畫素電路元件層201的薄膜電晶體PT1電性連接，第一電極412與第二畫素電路元件層202的薄膜電晶體PT2電性連接，第一電極413與第三畫素電路元件層203的薄膜電晶體PT3電性連接，但本發明不以此為限。詳細而言，第一畫素電路元件層201的第一導電元件241a及其電性連接的第一接墊261、第二畫素電路元件層202的第一導電元件241c及其電性連接的接墊260（第一接墊261與第二接墊262a）及第三畫素電路元件層203的第一導電元件241e及其電性連接的第二接墊262a可形成第二垂直導電結構VC2a，且顯示元件層400的第一電極411透過第二垂直導電結構VC2a與第一畫素電路元件層201的薄膜電晶體PT1電性連接。

承接上述，第二畫素電路元件層202的第一導電元件241a及其電性連接的第一接墊261、第三畫素電路元件層203的第一導電元件241f及其電性連接的第二接墊262a可形成第二垂直導電結構VC2b，且顯示元件層400的第一電極412透過第二垂直導電結構VC2b與第二畫素電路元件層202的薄膜電晶體PT2電性連接。顯示元件層400的第一電極413透過第一導電元件241g與第三畫素電路元件層203的薄膜電晶體PT3電性連接。

在本實施例中，顯示元件層400更包括畫素定義層420覆蓋第三畫素電路元件層203之緩衝層210的部分表面，且具有重疊於多個第一電極410的多個開口421。在本實施例中，畫素定義層420可選擇性地覆蓋第一電極410的部分表面，也就是說，畫素定義層420的開口421在基板50上的垂直投影位於第一電極410在基板50上的垂直投影以內，但本發明不以此為限。

顯示元件層400更包括顯示介質430及第二電極440。在本實施例中，顯示介質430設置在畫素定義層420的開口421內，且顯示介質430的材質例如是發光材料。發光材料包括有機電激發光材料、螢光有機電激發光材料、無機電激發光材料或上述至少二種材料的組成，但本發明不以此為限。第二電極440覆蓋畫素定義層420，並填入畫素定義層420的多個開口421，以覆蓋顯示介質430。顯示元件層400還可包括封裝層450，覆蓋第二電極440。在本實施例中，封裝層450的材料可包括氮化矽、氧化鋁、氮碳化鋁、氮氧化矽、壓克力樹脂、六甲基二矽氧烷（hexamethyldisiloxane，HMDSO）或玻璃。

另一方面，在本實施例中，第三畫素電路元件層203的多個第二導電元件242A包括第二導電元件242d及第二導電元件242e，且第二導電元件242d及第二導電元件242e分別與電路元件層100的第二訊號線SL2及第三訊號線SL3電性連接。詳細而言，電路元件層100的導電元件140及其電性連接的接墊160、第一畫素電路元件層201的第二導電元件242A及其電性連接的接墊260（第一接墊261及第二接墊262b）、第二畫素電路元件層202的第二導電元件242A及其電性連接的接墊260（第一接墊261及第二接墊262b）及第三畫素電路元件層203的第二接墊262b可形成第三垂直導電結構VC3。

承接上述，電路元件層100的第二訊號線SL2及第三訊號線SL3分別透過兩個第三垂直導電結構VC3與第三畫素電路元件層203的第二導電元件242d及第二導電元件242e電性連接。在一些實施例中，第三訊號線SL3例如是掃描線（scan line），且透過第三垂直導電結構VC3將掃描起始信號在第一畫素電路元件層201、第二畫素電路元件層202以及第三畫素電路元件層203之間傳遞，以分別驅動薄膜電晶體PT1、薄膜電晶體PT2以及薄膜電晶體PT3。

在本實施例中，與第四訊號線SL4電性連接的接墊160、第一畫素電路元件層201的第一導電元件241d及其電性連接的接墊260（第一接墊261及第二接墊262a）、第二畫素電路元件層202的第一導電元件241d及其電性連接的接墊260（第一接墊261及第二接墊262a）及與第一導電元件241h電性連接的第二接墊262a可形成第四垂直導電結構VC4a，且第四訊號線SL4透過第四垂直導電結構VC4a與第三畫素電路元件層203的第一導電元件241h電性連接。

另外，與第五訊號線SL5電性連接的接墊160、第一畫素電路元件層201的第二導電元件242a及其電性連接的接墊260（第一接墊261及第二接墊262b）、第二畫素電路元件層202的第二導電元件242a及其電性連接的接墊260（第一接墊261及第二接墊262b）及與第一導電元件241i電性連接的第二接墊262a可形成第四垂直導電結構VC4b，且第五訊號線SL5透過第四垂直導電結構VC4b與第三畫素電路元件層203的第一導電元件241i電性連接。

在一些實施例中，第四訊號線SL4及第五訊號線SL5例如是電源線，舉例而言，第四訊號線SL4可連接至一高電壓準位（例如Vdd），第五訊號線SL5可連接至一參考準位（例如Vss）。也就是說，第四訊號線SL4可透過第四垂直導電結構VC4a將高電壓信號傳遞至第三畫素電路元件層203的第一導電元件241h，以提供畫素驅動電路所需的高電壓源，第五訊號線SL5可透過第四垂直導電結構VC4b將參考信號傳遞至第三畫素電路元件層203的第一導電元件241i，以提供畫素驅動電路所需的參考信號。

綜上所述，本發明之實施例的顯示裝置，透過多晶矽薄膜電晶體與具有金屬氧化物半導體或非晶矽半導體的薄膜電晶體分別設置於以黏著層接合於彼此的畫素電路元件層及電路元件層，可增加製程容許度及電路的設計裕度。此外，透過薄膜電晶體的源極、汲極及閘極中的至少一者與多條訊號線為同一膜層，可減少光罩數量並簡化製程工序，以有效降低生產成本。另外，透過多晶矽薄膜電晶體與具有金屬氧化物半導體或非晶矽半導體的薄膜電晶體電性連接，可有效降低多晶矽薄膜電晶體所產生的漏電流（leakage current），以提升顯示品質。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10‧‧‧顯示裝置

50‧‧‧基板

51‧‧‧暫時基板

100‧‧‧電路元件層

110、210‧‧‧緩衝層

120、220‧‧‧閘絕緣層

130、230‧‧‧層間絕緣層

140、241、241A、241a~241i、242、242A、242a~242e‧‧‧導電元件

150、250‧‧‧絕緣層

150s、250s‧‧‧表面

160、260、261、262、262a、262b‧‧‧接墊

160s、262s‧‧‧頂面

200、201、202、203‧‧‧畫素電路元件層

300‧‧‧黏著層

400‧‧‧顯示元件層

410、411、412、413‧‧‧第一電極

420‧‧‧畫素定義層

421‧‧‧開口

430‧‧‧顯示介質

440‧‧‧第二電極

450‧‧‧封裝層

D、PD‧‧‧汲極

G、PG‧‧‧閘極

n‧‧‧法線方向

PSC‧‧‧多晶矽半導體圖案

S、PS‧‧‧源極

SC‧‧‧半導體圖案

SL、SL1 ~ SL5‧‧‧訊號線

T、T1 ~ T3、PT、PT1~PT3‧‧‧薄膜電晶體

VC1a~VC1c‧‧‧第一垂直導電結構

VC2a~VC2b‧‧‧第二垂直導電結構

VC3‧‧‧第三垂直導電結構

VC4a、VC4b‧‧‧第四垂直導電結構

圖1為本發明之一實施例的顯示裝置的剖面示意圖。 圖2A至圖2E為圖1之顯示裝置在製造過程中不同階段的結構剖面示意圖。

Claims (11)

1. 一種顯示裝置，包括： 一基板； 一第一元件層，設置在該基板上，該第一元件層包括： 多條訊號線；以及 一第一薄膜電晶體，具有一第一閘極、一第一源極、一第一汲極以及一第一半導體圖案； 一第二元件層，設置在該第一元件層上，該第二元件層包括： 一第二薄膜電晶體，與該第一薄膜電晶體電性連接，且具有一第二閘極、一第二源極、一第二汲極以及一第一多晶矽半導體圖案； 一第一黏著層，設置於該第一元件層與該第二元件層之間；以及 一顯示元件層，設置在該第二元件層上，該顯示元件層包括一第一電極，該第一電極與該第二薄膜電晶體電性連接， 其中該第一閘極、該第一源極及該第一汲極中的至少一者與該些訊號線屬於同一膜層，該第一半導體圖案的材質包括金屬氧化物半導體或非晶矽半導體。
2. 如申請專利範圍第1項所述的顯示裝置，其中該第一薄膜電晶體的該第一汲極與該第二薄膜電晶體的該第二源極電性連接。
3. 如申請專利範圍第1項所述的顯示裝置，其中該第二薄膜電晶體的該第二閘極設置於該第一薄膜電晶體與該第二薄膜電晶體的該第一多晶矽半導體圖案之間。
4. 如申請專利範圍第1項所述的顯示裝置，其中該第一元件層更包括： 一第三薄膜電晶體，具有一第三閘極、一第三源極、一第三汲極及一第二半導體圖案， 其中該第三閘極、該第三源極及該第三汲極中的至少一者與該些訊號線屬於同一膜層，該第二半導體圖案的材質包括金屬氧化物半導體或非晶矽半導體。
5. 如申請專利範圍第4項所述的顯示裝置，更包括： 一第三元件層，設置在該第二元件層及該顯示元件層之間，該第三元件層包括： 一第四薄膜電晶體，具有一第四閘極、一第四源極、一第四汲極以及一第二多晶矽半導體圖案；以及 一第二黏著層，設置在該第二元件層與該第三元件層之間， 其中該第三薄膜電晶體的該第三汲極與該第四薄膜電晶體的該第四源極電性連接。
6. 如申請專利範圍第5項所述的顯示裝置，其中該第四薄膜電晶體的該第四閘極設置於該第三薄膜電晶體與該第四薄膜電晶體的該第二多晶矽半導體圖案之間。
7. 如申請專利範圍第5項所述的顯示裝置，其中該第二元件層更包括一第一導電元件，該第一導電元件電性連接於該第三薄膜電晶體的該第三汲極與該第四薄膜電晶體的該第四源極之間。
8. 如申請專利範圍第5項所述的顯示裝置，其中該第一元件層更包括： 一第五薄膜電晶體，具有一第五閘極、一第五源極、一第五汲極及一第三半導體圖案， 其中該第五閘極、該第五源極及該第五汲極中的至少一者與該些訊號線屬於同一膜層，該第三半導體圖案的材質包括金屬氧化物半導體或非晶矽半導體。
9. 如申請專利範圍第8項所述的顯示裝置，更包括： 一第四元件層，設置在該第三元件層及該顯示元件層之間，該第四元件層包括： 一第六薄膜電晶體，具有一第六閘極、一第六源極、一第六汲極以及一第三多晶矽半導體圖案；以及 一第三黏著層，設置在該第三元件層與該第四元件層之間， 其中該第五薄膜電晶體的該第五汲極與該第六薄膜電晶體的該第六源極電性連接。
10. 如申請專利範圍第9項所述的顯示裝置，其中該第六薄膜電晶體的該第六閘極設置於該第五薄膜電晶體與該第六薄膜電晶體的該第三多晶矽半導體圖案之間。
11. 如申請專利範圍第9項所述的顯示裝置，其中該第二元件層更包括一第一導電元件，該第一導電元件電性連接該第五薄膜電晶體的該第五汲極，該第三元件層更包括一第二導電元件，該第二導電元件電性連接於該第一導電元件與該第六薄膜電晶體的該第六源極之間。