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TWI669779B - 間隔件形成方法 - Google Patents

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TWI669779B
TWI669779B TW106126960A TW106126960A TWI669779B TW I669779 B TWI669779 B TW I669779B TW 106126960 A TW106126960 A TW 106126960A TW 106126960 A TW106126960 A TW 106126960A TW I669779 B TWI669779 B TW I669779B
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康秀瑜
陳竑暐
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台灣積體電路製造股份有限公司
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Abstract

本揭露關於低k值間隔件之形成。例如，本揭露包括形成低k值間隔件之示範性方法。間隔件形成方法包括沉積低k值間隔件及隨後使用電漿及/或熱退火來處理低k值間隔件。低k值間隔件可沉積在自基板伸出之結構上。對低k值間隔件之電漿及/或熱退火處理可降低間隔件之蝕刻速度以使間隔件在隨後之蝕刻或清洗製程中蝕刻較少。

Description

間隔件形成方法
本揭露係有關於低k值間隔件之形成方法。
隨著半導體技術之發展，半導體裝置之效能增長。例如，互補金屬-氧化物-半導體(complementary metal-oxide-semiconductor；CMOS)電晶體隨著半導體技術之新的每一代而越來越快。提高CMOS電晶體速度之一個方式為減少裝置之延遲。例如，減少CMOS電晶體之電阻-電容(resistance-capacitance；「RC」)延遲提高了速度。
為減少電晶體之RC延遲的一個考慮為使用具有低介電常數(「k值」)的介電質。此種介電質經常稱為「低k值介電質」。例如，使用低k值介電質作為圍繞CMOS閘極結構之間隔件可降低在CMOS閘極與圍繞CMOS電晶體之部分之間的電容。在降低介電質電容之情況下，可減少電晶體之RC延遲。
本揭露有關一種間隔件形成方法，包含：在基板上形成閘極堆疊，其中閘極堆疊包含上表面及側壁表面；在閘極堆疊之上表面及側壁表面上形成第一間隔件；在第一間隔件上方形成第二間隔件。在第一溫度下歷時第一段時間使用電漿 處理第二間隔件；在第二溫度下歷時第二段時間使用氣體處理第二間隔件；以及去除在閘極堆疊之上表面上方形成之第一間隔件的一部分及第二間隔件的一部分。
本揭露之另一面向有關一種間隔件形成方法，包含：在基板上形成閘極堆疊，其中閘極堆疊具有上表面及側壁表面；在閘極堆疊之側壁表面上形成原生氧化物；在第一溫度下歷時第一段時間使用第一原子層沉積(ALD)製程沉積第一間隔件，其中第一間隔件覆蓋閘極堆疊之上表面及側壁表面；在第一間隔件上方形成第二間隔件；以及在閘極堆疊之上表面上方去除第一間隔件的一部分及第二間隔件的一部分，其中形成第二間隔件包含：在第二溫度下歷時第二段時間使用第二ALD製程沉積第二間隔件；在第三溫度下歷時第三段時間使用氦(He)電漿處理第二間隔件；以及在第四溫度下歷時第四段時間使用氮(N2)氣體退火第二間隔件。
本揭露之又一面向有關一種間隔件形成方法，間隔件包含有調整之蝕刻速度性質，間隔件形成方法包含：在基板上形成伸出結構，其中伸出結構具有上表面及側壁表面；使用原子層沉積(ALD)製程沉積間隔件，其中間隔件覆蓋伸出結構之上表面及側壁表面；使用氦(He)電漿處理間隔件；使用氮氣(N2)氣體退火間隔件；以及去除在伸出結構之上表面上方形成之間隔件的一部分。
100、300‧‧‧基板
101‧‧‧介電質層
102‧‧‧導電材料層
103‧‧‧絕緣材料層
104、201‧‧‧閘極堆疊
105‧‧‧第一部分
106‧‧‧第二部分
107‧‧‧原生氧化物層
108、128、204、304‧‧‧第一間隔件
109、129、205、207、305‧‧‧第二間隔件
110‧‧‧犧牲絕緣材料
111‧‧‧源極/汲極區
112‧‧‧光阻劑
121‧‧‧介電質層
122‧‧‧金屬層
123‧‧‧絕緣層
126、203‧‧‧原生氧化物
127‧‧‧閘極堆疊
206、208‧‧‧部分
301‧‧‧界面層
302‧‧‧高K值介電質層
303‧‧‧堆疊層
306‧‧‧金屬閘極層
307‧‧‧層間介電(interlayer dielectric；ILD)
400、500‧‧‧流程圖
401~405、501~506‧‧‧步驟
當結合附圖閱讀時，自以下詳細描述很好地理解本揭露之態樣。應當注意，根據工業中常用實務，各特徵未按 比例繪製。事實上，為論述清楚，各特徵之大小可任意地增加或縮小。
第1A圖至第1K圖為根據一些實施方式之在形成低K值間隔件期間的半導體裝置的橫截面視圖。
第2A圖至第2C圖為根據一些實施方式之在使用不同蝕刻量形成低K值間隔件期間的半導體裝置的橫截面視圖。
第3圖為根據一些實施方式之在FinFET裝置上形成低K值間隔件期間的半導體裝置之橫截面視圖。
第4圖為根據一些實施方式之間隔件形成方法的流程圖。
第5圖為根據一些實施方式之間隔件形成方法的流程圖。
現在將參考附圖描述說明性實施方式。在附圖中，類似元件符號大體指示相同的、功能上類似的及/或結構上類似之元件。
以下揭露提供許多不同實施方式或例子，用於實現所提供標的物之不同的特徵。下文描述之組件及排列之特定之實例為了例證本揭露。此等實例並不意指限制。另外，本揭露在各實例中可重複元件符號及/或字母。此重複本身並不指示各種實施方式及/或論述之配置之間的關係。
空間相對術語，諸如「之上」、「之中」、「高於」、「之下面」、「之下方」、「下部」、「之上方」、「下部」、「頂部」、「底部」及類似者，可在本文中使用以便於描述在諸圖中圖示一個元件或特徵與另一元件(或多個元件) 或特徵(或多個特徵)之關係。除圖形中描繪之方向外，空間相對術語意圖是包含裝置在使用或操作中之不同的方向。設備可為不同之朝向(旋轉90度或在其他的方向)及在此使用之空間相關描述詞可因此作同樣地解釋。
應理解，說明書中對「一個實施方式」、「一實施方式」、「一示範性實施方式」、「示範性」等之引用，指示描述之實施方式可能包括特定特徵、結構或特性，但並非每個實施方式一定包括特定特徵、結構或特性。此外，此種字句未必指同一實施方式。另外，當結合實施方式描述特定特徵、結構或特性時，結合其他不管是否明確描述之實施方式而實現特徵、結構或特性，應在熟悉此項技術者之知識領域內。
應理解，本文措辭或術語為描述之目的而非限制，使得本說明書之術語或措辭將藉由熟習回應技術者根據本文教示來說明。
如本文使用之術語「約」指示給定量之數值變化了數值之±10%，除非另外說明。
如本文使用，術語「蝕刻速度」指材料在某些蝕刻化學試劑中之去除速度。去除速度之特徵可為在特定時間段(例如，一分鐘、一秒或一小時)中去除之靶材的數量(例如，厚度)。去除速度之特徵可為，在不具有在晶圓頂部構造之特定特徵或裝置的平晶圓上，或在已具有在晶圓上形成之結構特徵或裝置的結構晶圓上。術語「濕蝕刻速度」或「WER」指在液相蝕刻劑中之蝕刻速度。術語「乾蝕刻速度」指在氣相蝕刻劑或電漿相蝕刻劑中之蝕刻速度。
如本文使用，術語「基板」描述添加後續材料層至其上之材料。基板本身可經圖案化，及添加在其頂部之材料亦可經圖案化，或可保留而無圖案化。另外，「基板」可為寬陣列半導體材料之任一者，諸如，例如矽、鍺、砷化鎵或磷化銦。或者，基板可不導電，諸如例如玻璃或藍寶石晶圓。
如本文使用，術語「低k值」指低介電常數，及術語「高K值」指高介電常數。在半導體裝置結構及製造製程領域，高k值指大於SiO2之介電常數(即，大於3.9)的介電常數。另一方面，低k值可指低於SiO2之介電常數(即，低於3.9)的介電常數。在本揭露中，術語「低k值」亦在靶材之k值低於常規材料時之相關環境中使用。
如本文使用，術語「FET」指場效電晶體。FET之實例為金屬氧化物半導體場效應電晶體(metal oxide semiconductor field effect transistor；MOSFET)。MOSFET可為，例如在基板之平面中及平面上構造之平面結構，諸如半導體晶圓，或使用垂直結構構造之平面結構。
如本文使用，術語「FinFET」指形成於鰭片上方之FET，此鰭片相對於晶圓之平面垂直朝向。FinFET包括鰭片活性區域、源極區及汲極區，及形成於鰭片活性區域上方之閘極結構。
如本文使用，術語「垂直」意謂名義上垂直於基板之表面。
如本文使用，術語「閘極堆疊」指用作CMOS電晶體之閘極結構的材料堆疊(例如，垂直地朝向)。熟習此項 技術者將理解，閘極堆疊包括至少導電層及絕緣層。閘極堆疊可根據裝置之設計而圖案化。
如本文使用，術語「形成」或「經形成」指添加或去除部件或複數個部件之步驟或複數個步驟。
第1A圖至第1F圖為根據一些實施方式之在形成低k值間隔件期間的半導體裝置的橫截面視圖。低k值間隔件形成於基板100上。根據一些實施方式，基板100可為矽(Si)晶圓。在一些實施方式中，基板100可具有複數個摻雜區域，其中每個摻雜區域可包括n型摻雜劑(例如，磷(P)或砷(As))、p型摻雜劑(例如，硼(B))或其他摻雜劑(例如，碳(C))。
參看第1A圖，介電質層101形成於基板100上方。介電質層101可形成於基板100之一部分上方，此部分具有n型摻雜區域(例如，n井)或p型摻雜區域(例如，p井)。在一些實施方式中，可使用原子層沉積(atomic layer deposition；ALD)製程及/或其他適宜方法執行介電質層101之形成。根據一些實施方式，介電質層101之厚度可在5埃(Å)至50埃之間。
在一些實施方式中，介電質層101可為閘極介電質層。在一些實施方式中，介電質層101可為高k值介電質。介電質層101可包括二氧化矽(SiO2)或二氧化鉿(HfO2)。介電質層101可選擇性地包括其他高k值介電質諸如，例如，二氧化鈦(TiO2)、氧化鋯鉿(HfZrO)、氧化鉭(Ta2O3)、矽酸鉿(HfSiO4)、氧化鋯(ZrO2)、矽酸鋯(ZrSiO2)、其組合，或其他適宜材料。
參看第1B圖，導電材料層102可形成於介電質層101上方。在一些實施方式中，導電材料層102可包括摻雜多晶矽、金屬、金屬矽化物、金屬氮化物或其組合。絕緣材料層103可形成於導電材料層102上方。在一些實施方式中，絕緣材料層103可為硬遮罩，此硬遮罩在後續製程期間保護並隔離導電材料層102之上表面。在一些實施方式中，絕緣材料層103可包括氧化矽(SiOx)、氮化矽(SiNx)、氮氧化矽(SiOxNy)、或含碳材料。
參看第1C圖，絕緣材料層103、導電材料層102、及介電質層101可經圖案化以形成自基板100伸出之閘極堆疊104。在一些實施方式中，藉由使用光微影步驟來執行閘極堆疊104之圖案化，以界定圖案，接著根據圖案進行蝕刻步驟以去除不想要材料。在一些實施方式中，在圖案化製程期間，介電質層101自基板100表面去除，但閘極堆疊區除外。
在一些實施方式中，閘極堆疊104具有在約1與10之間的高寬比。在一些實施方式中，閘極堆疊104具有在約3與4之間的高寬比。
參看第1D圖，在形成閘極堆疊104之後，原生氧化物層107可形成於閘極堆疊104之側壁表面及上表面上。在一些實施方式中，當閘極堆疊104暴露於周圍環境時原生氧化物層107藉由自發過程而形成。
在一些實施方式中，原生氧化物層107可包括諸如第一部分105及第二部分106之多個部分。第一部分105可形成於導電材料層102之側壁上。第二部分106可形成於絕緣材料 層103之側壁及上表面上。在一些實施方式中，原生氧化物層107之第一部分105及第二部分106之每個包括氧化矽(SiOx)。在一些實施方式中，原生氧化物層107之第一部分105及第二部分106具有不同的組成及/或不同厚度。
參看第1E圖，第一間隔件108可形成於原生氧化物層107上方。在一些實施方式中，第一間隔件108藉由使用ALD製程而形成。在一些實施方式中，ALD製程使用矽烷基氣體、烴氣、氨氣及氧化氣體作為前驅物。在一些實施方式中，矽烷基氣體為六氯二矽烷(hexachlorodisilane；HCD)，烴氣為丙烯(C3H6)，及氧化氣體為氧(O2)。熟習此項技術者將理解，用於第一間隔件108之ALD製程可使用除了上文論述之氣體外的替代前驅物。
在一些實施方式中，用於形成第一間隔件108之ALD製程可使用一系列步驟，其中每個步驟使用不同前驅物。在一些實施方式中，ALD製程可包括使用HCD、C3H6、O2、及NH3作為前驅物(例如，HCD=>C3H6=>O2>NH3)之一系列製程步驟。熟習此項技術者將理解，用於第一間隔件108之ALD製程亦可包括不同序列之前驅物或具有不同前驅物之不同製程步驟。在一些實施方式中，在約600℃與650℃之間(例如，630℃)的溫度下可執行ALD製程歷時三至四個小時的時間段。熟習此項技術者將理解，在高於或低於此溫度範圍的溫度下亦可執行用於第一間隔件108之ALD製程並歷時長於或短於三至四個小時的時間段。
在一些實施方式中，第一間隔件108由四個元素：矽(Si)、碳(C)、氮氣(O)及氮(N)組成。在一些實施方式中，此等元素之原子百分率為約Si-33.4%、C-4.6%、O-42.6%及N-19.5%。熟習此項技術者將理解，第一間隔件108可包括其他元素，及此等其他元素之原子百分率可不同於本揭露中揭示之百分率。在一些實施方式中，第一間隔件108之厚度在35Å與45Å之間。熟習此項技術者將理解，根據特定設計規則或裝置規格之要求，第一間隔件108可比45Å厚及/或比35Å薄。在一些實施方式中，第一間隔件108之介電常數(k值)在4.8與5.2之間。在一些實施方式中，第一間隔件108之密度在約2.4與2.5之間(例如，2.47)。在一些實施方式中，第一間隔件108之擊穿電壓在約2.5V與3.5V之間(例如，3V)。
熟習此項技術者理解，可在第一間隔件108形成之前執行光微影、植入、清洗及退火製程步驟。光微影步驟可界定n型源極/汲極區及p型源極/汲極區。植入步驟可包括使用n型摻雜劑以用於n型源極/汲極區及使用p型摻雜劑以用於p型源極/汲極區之源極/汲極植入步驟。清洗步驟在植入步驟之後，其中清洗步驟可使用液相、氣相或電漿相化學試劑。清洗步驟在植入步驟之後去除基板100之表面上的剩餘摻雜劑。清洗步驟亦可在光微影步驟之後去除剩餘光阻劑。在一些實施方式中，退火製程亦在植入步驟之後以電活化植入摻雜劑及部分地或完全地治癒由植入步驟在基板100上引起的損壞。
參看第1F圖，第二間隔件109形成於第一間隔件108上方。在一些實施方式中，第二間隔件109之形成包括第二 間隔件109之沉積，在沉積之後處理第二間隔件109。在一些實施方式中，藉由使用ALD製程或化學氣相沉積(chemical vapor deposition；CVD)製程而執行沉積第二間隔件109。在一些實施方式中，在75℃與85℃之間的溫度下執行用於形成第二間隔件109之ALD製程歷時在400與500分鐘之間的時間段。
用於形成第二間隔件109之ALD製程可使用複數個前驅物諸如，例如，水(H2O)及Calypso(CH2Cl6Si2)。在一些實施方式中，用於形成第二間隔件109之ALD製程可使用諸如，例如吡啶(C5H5N)之催化劑。熟習此項技術者將理解，用於形成第二間隔件之ALD製程可使用不同前驅物或催化劑。在一些實施方式中，用於形成第二間隔件109之ALD製程可包括若干循環製程，及每個循環製程可包括兩個步驟：使用Calypso作為前驅物及使用吡啶作為催化劑之第一步驟；及使用H2O作為前驅物及使用吡啶作為催化劑的第二步驟。
在一些實施方式中，第二間隔件109之處理包括兩個步驟：電漿處理步驟及熱退火步驟。在一些實施方式中，電漿處理步驟使用氦(He)電漿。在一些實施方式中，He電漿處理使用直接電漿製程。直接電漿製程為電漿製程，其中晶圓直接暴露於電漿及其產物。在一些實施方式中，He電漿製程使用在1000W與2000W之間(例如，1500W)的電漿功率。在一些實施方式中，在400℃與500℃之間(例如，約450℃)的溫度下執行He電漿處理步驟。在一些實施方式中，執行He電漿處理步驟歷時在1分鐘與3分鐘之間(例如，約2分鐘)的時間段。熟習此項技術者將理解，可在不同溫度下，使用不同電漿功率 執行He電漿製程並歷時不同於本揭露中揭示之彼等的時間段。在一些實施方式中，He電漿製程可為遠端電漿製程。遠端電漿製程為電漿製程，其中晶圓位於電漿生成之位置的遠端。在一些實施方式中，使用He電漿處理之第二間隔件109包含在其中形成Si-O-Si-C籠聯鍵。
在一些實施方式中，熱退火步驟使用N2氣體或H2氣體。在一些實施方式中，在500℃與700℃之間(例如，約600℃)的溫度下執行使用N2氣體之熱退火步驟。在一些實施方式中，執行使用N2氣體之熱退火步驟歷時25分鐘與35分鐘之間(例如，約30分鐘)的時間段。在一些實施方式中，在大氣壓下執行使用N2氣體之熱退火步驟。熟習此項技術者將理解，可在不同溫度下執行使用N2氣體的熱退火步驟，並歷時不同於本揭露揭示之彼等的時間段。
在一些實施方式中，在三個不同工具框上之三個不同處理腔室中可執行使用ALD製程、電漿處理步驟、及熱退火步驟的第二間隔件109之沉積。晶圓可在步驟之間暴露於周圍環境。
在一些實施方式中，第二間隔件109之形成包括連續製程，即在同一步驟中完成第二間隔件109之沉積、第二間隔件109之第一次處理、及第二間隔件109之第二次處理而不將晶圓暴露於周圍環境。此種製程經常稱為「原位製程」。在一些實施方式中，原位製程在同一處理工具框內之分隔處理腔室中完成，而不將晶圓暴露於周圍環境。
在一些實施方式中，原位製程在約80℃下開始於ALD製程並歷時約450分鐘的時間段。ALD製程將第二間隔件109沉積於第一間隔件108上方。在一些實施方式中，晶圓自ALD處理腔室移出至電漿退火腔室，而不將晶圓移出處理工具框外及將晶圓暴露於周圍環境。隨後晶圓溫度升高至約450℃以用於在電漿退火腔室中之電漿處理步驟。在電漿退火步驟期間使用約1500W之電漿功率形成He電漿。He電漿處理步驟之持續時間為約2分鐘。在電漿處理步驟之後，晶圓在開始熱退火製程之前冷卻至約400℃。在一些實施方式中，晶圓在電漿處理步驟之後及在熱退火步驟之前歷經25至40分鐘之間的冷卻時間段。冷卻時間段用以再調節晶圓以用於下一個熱退火製程，諸如泵出剩餘He、熱穩定晶圓及驅走在He電漿處理步驟期間產生之污染物及產物。在一些實施方式中，晶圓自電漿退火腔室移出至熱退火腔室以用於熱退火步驟，而不將晶圓移出處理工具框外及將晶圓暴露於周圍環境。在一些實施方式中，晶圓停留在電漿退火腔室以用於熱退火步驟。在一些實施方式中，熱退火製程在N2環境或H2環境中將晶圓加熱至約600℃。在一些實施方式中，熱退火製程持續約30分鐘。
在一些實施方式中，第二間隔件109包括Si、O及C之組成。在一些實施方式中，元素之原子百分率為約Si-26.3%、C-10.6%及O-57.1%。熟習此項技術者將理解，第二間隔件109可包括除了在本揭露中揭示之一者的元素，及元素之原子百分率可不同於在本揭露中揭示之百分率。在一些實施方式中，第二間隔件109之厚度在35Å與45Å之間(例如，約 45Å)。熟習此項技術者將理解第二間隔件109可比此範圍更厚或更薄。在一些實施方式中，第二間隔件109之密度為約2.05。在一些實施方式中，第二間隔件109之擊穿電壓為3.5V或更高。在一些實施方式中，第二間隔件109之介電常數(k值)在3.5與4.1之間(例如，約3.8)。
在形成第一間隔件108之後但在形成第二間隔件109之前，熟習此項技術者應理解，光微影、植入、光微影、清洗及退火製程步驟可發生。光微影步驟可界定n型源極/汲極區及p型源極/汲極區。植入步驟可包括使用n型摻雜劑以形成n型源極/汲極區及使用p型摻雜劑以形成p型源極/汲極區的步驟。在一些實施方式中，n型LDD(light doped drain)區域及p型LDD區域在植入步驟之前藉由光微影步驟來界定。清洗步驟在植入步驟之後，其中清洗步驟可使用液相、氣相或電漿相化學試劑。清洗步驟去除留在第一間隔件108之表面上的剩餘摻雜劑。清洗步驟亦可在光微影步驟之後去除剩餘光阻劑。在一些實施方式中，退火製程在植入步驟之後以電活化植入摻雜劑及部分地或完全地治癒由植入步驟在基板100上引起的損害。
參看第1G圖，犧牲絕緣材料層110形成於第二間隔件109上。在一些實施方式中，犧牲絕緣材料110包括氮化矽(SiNx)。在一些實施方式中，使用ALD製程或CVD製程形成犧牲絕緣材料110。犧牲材料110之目的為在清洗步驟期間保護第二間隔件109及第一間隔件108。在一些實施方式中，在後續製程步驟期間去除犧牲絕緣材料110。
參看第1H圖，執行光微影步驟以暴露源極/汲極區111。未暴露區域由光阻劑112覆蓋，如第1H圖圖示。在一些實施方式中，在光微影步驟之後但在後續磊晶步驟之前執行清洗步驟。清洗步驟之目的為調節源極/汲極區111之矽表面以用於後續磊晶步驟。在一些實施方式中，清洗步驟使用液相、氣相或電漿相化學試劑。
在一些實施方式中，清洗步驟包括使用氣相或電漿相氟化碳(CF4)及溴化氫(HBr)之第一乾洗步驟。在一些實施方式中，使用CF4及HBr之第一乾洗步驟在45℃與65℃之間的溫度下執行。在一些實施方式中，使用CF4及HBr之第一乾洗步驟在垂直方向上蝕刻犧牲絕緣材料110、第二間隔件109及第一間隔件108並將來自基板100之矽表面暴露於源極/汲極區111中。在一些實施方式中，使用CF4及HBr之第一乾洗步驟進一步蝕刻暴露於源極/汲極區111中之矽表面的部分，如第1I圖圖示。熟習此項技術者將理解可在第一乾洗步驟中使用非CF4及非HBr之化學試劑。
在一些實施方式中，清洗步驟亦包括使用液相硫酸(H2SO4)及過氧化物(H2O2)之第一濕洗步驟。在一些實施方式中，第一濕洗步驟去除光阻劑112，如第1J圖圖示。熟習此項技術者將理解可在第一乾洗步驟中使用非H2SO4之化學試劑。
在一些實施方式中，清洗步驟包括使用氣相或電漿相氟化氮(NF3)及氨氣(NH4)之第二乾洗步驟。在一些實施方式中，清洗步驟亦包括使用液相HF之第二濕洗步驟。在一些實 施方式中，清洗步驟進一步包括使用氣相或電漿相NF3及NH4之第三乾洗步驟。第二乾洗步驟、第二濕洗步驟、及第三乾洗步驟之目的為去除先前步驟中形成之剩餘副產物、原生氧化物及低品質矽，以使源極/汲極區111之表面為磊晶步驟做好準備。
參看第1K圖，根據一些實施方式，去除形成於閘極堆疊104之上表面上方之第一間隔件108及第二間隔件109的上部。在一些實施方式中，在去除第一間隔件108之上部之後，第一間隔件128為第一間隔件108的部分，及在去除第二間隔件109之上部之後，第二間隔件129為第二間隔件109的部分。在一些實施方式中，閘極堆疊104使用一系列製程步驟由金屬閘極堆疊127替代。在一些實施方式中，一系列製程步驟包括薄膜沉積步驟、化學機械平坦化(chemical mechanical planarization；CMP)步驟、乾式蝕刻步驟、濕式蝕刻步驟、清洗步驟、植入步驟、電漿及熱處理步驟及光微影步驟。在一些實施方式中，金屬閘極堆疊127包括閘極介電質層121、金屬層122及絕緣層123。在一些實施方式中，介電質層121包括二氧化鉿(HfO2)。在一些實施方式中，介電質層121可選擇性地包括其他高k值介電質諸如，例如，TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、其組合、或其他適宜材料。在一些實施方式中，使用ALD製程及/或其他適宜方法執行介電質層121之形成。在一些實施方式中，閘極堆疊127之側壁與原生氧化物126接觸。在一些實施方式中，原生氧化物126與第一間隔件128接觸。在一些實施方式中，第一間隔件128進一步與第二 間隔件129接觸。原生氧化物126之實例為如在第1D圖中描述之原生氧化物層107。
在一些實施方式中，金屬層122包括具有功函數值之金屬，以便獲得金屬閘極堆疊127之所要閾值電壓Vt。在一些實施方式中，金屬層122可為n型功函數金屬諸如，例如，鈦(Ti)、銀(Ag)、鉭鋁(TaAl)、碳化鋁鉭(TaAlC)、氮化鋁鈦(TiAlN)、碳化鉭(TaC)、碳氮化鉭(TaCN)、氮化矽鉭(TaSiN)、錳(Mn)、鋯(Zr)、其他適宜n型功函數材料，或其組合。在一些實施方式中，金屬層122可為p型功函數金屬諸如，例如，氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、Al、氮化鎢(WN)、矽化鋯(ZrSi2)、矽化鉬(MoSi2)、二矽化鉭(TaSi2)、矽化鎳(NiSi2)、其他適宜p型功函數材料，或其組合。在一些實施方式中，閘極金屬層122藉由CVD、PVD及/或其他適宜製程而沉積。
在一些實施方式中，絕緣層123包括氧化矽(SiOx)、氮化矽(SiNx)、及/或其他適宜材料或其組合。在一些實施方式中，絕緣層123可藉由CVD、PVD、ALD及/或其他適宜製程而沉積。
在一些實施方式中，閘極堆疊127具有在約1與10之間的高寬比。在一些實施方式中，閘極堆疊127具有在約3與4之間的高寬比。
第2A圖至第2C圖為根據一些實施方式之在使用不同蝕刻量形成低k值間隔件期間的半導體裝置的橫截面視圖。在一些實施方式中，低k值間隔件在蝕刻化學試劑中具有低 蝕刻。因此，低k值間隔件可由於其低蝕刻速度在清洗及蝕刻步驟全程保留其形狀。
參看第2A圖，閘極堆疊201包括在側壁表面上之原生氧化物203、第一間隔件204及第二間隔件205。在一些實施方式中，閘極堆疊201包括閘極介電質、絕緣材料及導電材料(未在圖中圖示)。如若在形成之後，閘極堆疊201及第一間隔件204及第二間隔件205不經歷其他製程(例如，蝕刻製程及清洗製程)，間隔件保持他們的形狀且第一間隔件204及第二間隔件205之頂部與閘極堆疊201之頂部對準，如在第2A圖所示。
然而，閘極堆疊201及第一間隔件204及第二間隔件205在它們形成之後經歷許多後續製程。後續製程將閘極堆疊201及第一間隔件204及第二間隔件205暴露於蝕刻化學試劑及清洗化學試劑，閘極堆疊201及第一間隔件204及第二間隔件205當暴露於此等化學試劑時可引起第二間隔件205之蝕刻。因此，第二間隔件205之一部分在後續製程期間丟失，如第2B圖圖示。丟失之第二間隔件205之部分標記為部分206。第二間隔件205在後續製程中使用之蝕刻及清洗化學試劑中的蝕刻速度影響在此等製程期間丟失之第二間隔件205的部分206。
參看第2C圖，可使用在本揭露中揭示之間隔間形成方法來形成具有低蝕刻速度之第二間隔件207。如第2C圖說明，由於在後續製程期間使用之蝕刻及清洗化學試劑而丟失第二間隔件207的部分208。在一些實施方式中，第二間隔件207 之部分208由於其減小之蝕刻速度，具有短於在第2B圖中圖示之第二間隔件205的部分206的垂直長度。
第3圖為根據一些實施方式之在低k值間隔件在FinFET裝置上形成期間的半導體裝置之橫截面視圖。參看第3圖，金屬閘極層306形成於基板300上方。在一些實施方式中，基板300可為鰭片活性區域。在一些實施方式中，金屬閘極層306藉由去除虛設閘極結構接著沉積金屬閘極層306以填充由去除虛設閘極結構而形成之溝槽而形成。閘極介電質層可形成於基板300之表面上。在一些實施方式中，閘極介電質層包括界面層301。界面層301可包括諸如氧化矽層之氧化層，其可根據一些實施方式經由基板300之表面的熱氧化而形成。在一些實施方式中，閘極介電質層進一步包括高k值介電質層302。高k值介電質材料之介電常數(k值)高於約3.9，及可高於約7.0。高k值介電質層302可包括諸如，例如二氧化鉿(HfO2)、二氧化鈦(TiO2)、氧化鋯鉿(HfZrO)、氧化鉭(Ta2O3)、矽酸鉿(HfSiO4)、氧化鋯(ZrO2)、矽酸鋯(ZrSiO2)、其組合、或其他適宜材料。
在一些實施方式中，堆疊層303形成於閘極介電質層上方。堆疊層303可包括擴散阻障層及在擴散阻障層上方之一個(或更多個)功函數層。擴散阻障層可由氮化鈦(TiN)或氮化矽鈦(TiSiN)形成。功函數層決定閘極之功函數，及包括至少一個層或由不同材料形成之複數個層。根據各別FinFET為n型FinFET還是p型FinFET來選擇功函數層之材料。對於n型FinFET，功函數層可包括TiN層、鈦鋁(TiAl)層及/或碳化鋁 鈦(TiAlC)層。對於p型FinFET，功函數層可包括TiN層及/或TiAl層。在一些實施方式中，堆疊層303可包括功函數層上方之另一阻障層(例如，TiN)。
在一些實施方式中，金屬閘極層306形成於堆疊層303上方及可包括鎢(W)、鈷(Co)、鎳(Ni)或釕(Ru)。第一間隔件304形成於金屬閘極層306之側表面上方及第二間隔件305形成於第一間隔件304上。在一些實施方式中，層間介電(interlayer dielectric；ILD)307形成於第二間隔件305之側表面上方。在一些實施方式中，ILD307可為諸如氧化物之含氧介電質。
在一些實施方式中，第一間隔件304使用類似於第一間隔件128之方法而形成及第二間隔件305使用類似於第二間隔件129之方法而形成，如在第1K圖中論述。類似於第二間隔件129，第二間隔件305為低k值間隔件，其在蝕刻及清洗化學試劑中具有減小的蝕刻速度。因此，減少了在後續蝕刻及清洗製程期間的第二間隔件305之損失及保留了第二間隔件305之形狀。
第4圖為根據一些實施方式之間隔件形成方法的流程圖400。基於本文揭示內容，熟習此項技術者將認為可執行流程圖400中之其他步驟。另外，熟習此項技術者將認為流程圖400之步驟可以不同順序及/或變化地執行。
在步驟401處，閘極堆疊形成於半導體結構上及/或半導體結構內。半導體結構可包括塊矽(例如，摻雜或無摻雜矽)或絕緣體上矽(silicon-on-insulator；SOI)基板之活性 層。半導體結構可包括半導體材料諸如，例如，矽、鍺、矽鍺、絕緣體上矽鍺(silicon germanium on insulator；SGOI)或其組合。主動裝置可在半導體基板上及/或在半導體基板內形成。可形成主動及被動裝置諸如，例如，電晶體、二極體、電容器、電阻器、電感器等。
在一些實施方式中，半導體結構包括隔離結構、絕緣體層、及/或凸起特徵，諸如，例如鰭片。鰭片可使用包括光微影及蝕刻製程之適宜製程來製造。隔離結構可由介電質材料組成及可包括多層結構，諸如，例如具有一或多個襯墊層之結構。在一些實施方式中，可選擇絕緣體層可藉由沉積絕緣體材料及執行後續光微影及蝕刻製程而形成。
在一些實施方式中，閘極堆疊包括閘極絕緣層、導電層及帽絕緣層。閘極絕緣層可包括二氧化矽(SiO2)或高k值介電質。高k值介電質包括諸如，例如二氧化鉿(HfO2)、二氧化鈦(TiO2)、氧化鋯鉿(HfZrO)、氧化鉭(Ta2O3)、矽酸鉿(HfSiO4)、氧化鋯(ZrO2)、矽酸鋯(ZrSiO2)、其組合、或其他適宜材料。
在一些實施方式中，導電層可包括摻雜多晶矽、金屬、金屬矽化物、金屬氮化物或其組合。在一些實施方式中，帽絕緣層可包括氧化矽(SiOx)、氮化矽(SiNx)、氮氧化矽(SiOxNy)、或含碳材料。
在一些實施方式中，閘極堆疊為犧牲閘極堆疊及隨後由金屬閘極堆疊替代。在一些實施方式中，金屬閘極堆疊包括閘極介電質層、金屬層及絕緣層。在一些實施方式中，金 屬層包括n型功函數金屬，諸如，例如，鈦(Ti)、銀(Ag)、鉭鋁(TaAl)、碳化鋁鉭(TaAlC)、氮化鋁鈦(TiAlN)、碳化鉭(TaC)、碳氮化鉭(TaCN)、氮化矽鉭(TaSiN)、錳(Mn)、鋯(Zr)、其他適宜n型功函數材料，或其組合。在一些實施方式中，金屬層包括p型功函數金屬，諸如，例如，氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、Al、氮化鎢(WN)、矽化鋯(ZrSi2)、矽化鉭(MoSi2)、二矽化鉭(TaSi2)、矽化鎳(NiSi2)、其他適宜p型功函數材料，或其組合。
在步驟402處，第一間隔件在閘極堆疊之上表面及側壁表面上形成。在一些實施方式中，第一間隔件藉由使用ALD製程形成。在一些實施方式中，ALD製程可在約600℃與650℃之間(例如，630℃)的溫度下執行歷時三至四個小時的時間段。在一些實施方式中，第一間隔件由四種元素：矽(Si)、碳(C)、氧(O)及氮(N)組成。在一些實施方式中，第一間隔件之厚度在35Å與45Å之間。在一些實施方式中，第一間隔件之介電常數(k值)在4.8與5.2之間。
在步驟403處，第二間隔件形成於第一間隔件上方。在一些實施方式中，藉由使用ALD製程或化學氣相沉積(CVD)製程而執行形成第二間隔件。在一些實施方式中，用於形成第二間隔件之ALD製程在75℃與85℃之間的溫度下執行歷時在400與500分鐘之間的時間段。在一些實施方式中，第二間隔件由三種元素：矽(Si)、碳(C)及氧(O)組成。在一些實施方式中，第二間隔件之厚度在35Å與45Å之間。
在步驟404處，第二間隔件使用電漿處理。在一些實施方式中，電漿處理步驟使用氦(He)電漿。在一些實施方式中，He電漿處理使用直接電漿製程。在一些實施方式中，He電漿製程使用在1000W與2000W之間(例如，1500W)的電漿功率。在一些實施方式中，在400℃與500℃之間(例如，約450℃)的溫度下執行He電漿處理步驟。在一些實施方式中，執行He電漿處理步驟歷時在1分鐘與3分鐘之間(例如，約2分鐘)的時間段。在一些實施方式中，使用He電漿處理第二間隔件包含在第二間隔件中形成Si-O-Si-C籠聯鍵。
在步驟405處，第二間隔件在升高之溫度下使用氣體處理。在一些實施方式中，使用氣體之處理為使用N2氣體或H2氣體之熱退火製程。在一些實施方式中，熱退火製程可使用N2氣體並在500℃與700℃之間(例如，約600℃)的溫度下執行歷時在25分鐘與35分鐘之間(例如，約30分鐘)的時間段。在大氣壓下執行使用N2氣體之熱退火步驟。熟習此項技術者將理解，在不同溫度下可執行使用N2氣體的熱退火步驟，並歷時不同於本揭露揭示之彼等的時間段。
在一些實施方式中，在步驟404及步驟405中論述之處理之後，第二間隔件具有在約3.8與3.9之間的介電常數。
第5圖為根據一些實施方式之間隔件形成方法的流程圖500。基於本文揭示內容，熟習此項技術者將認為可執行流程圖500中之其他步驟。另外，熟習此項技術者將認為流程圖500之步驟可以不同順序及/或變化地執行。
在步驟501處，閘極堆疊形成於半導體結構上及/或半導體結構內。半導體結構可包括塊矽(例如，摻雜或無摻雜矽)或絕緣體上矽(silicon-on-insulator；SOI)基板之活性層。半導體結構可包括半導體材料，諸如，例如，矽、鍺、矽鍺、絕緣體上矽鍺(SGOI)或其組合。主動裝置可在半導體基板上及/或在半導體基板內形成。可形成主動及被動裝置諸如，例如，電晶體、二極體、電容器、電阻器、電感器等。
在一些實施方式中，半導體結構包括隔離結構、絕緣體層、及/或凸起特徵，諸如，例如鰭片。鰭片可使用包括光微影及蝕刻製程之適宜製程來製造。隔離結構可由介電質材料組成及可包括多層結構，諸如，例如具有一或多個襯墊層之結構。在一些實施方式中，可選擇絕緣體層可藉由沉積絕緣體材料及執行後續光微影及蝕刻製程而形成。
在一些實施方式中，閘極堆疊包括閘極絕緣層、導電層及帽絕緣層。閘極絕緣層可包括二氧化矽(SiO2)或高k值介電質。高k值介電質包括諸如，例如二氧化鉿(HfO2)、二氧化鈦(TiO2)、氧化鋯鉿(HfZrO)、氧化鉭(Ta2O3)、矽酸鉿(HfSiO4)、氧化鋯(ZrO2)、矽酸鋯(ZrSiO2)、其組合、或其他適宜材料。
在一些實施方式中，導電層可包括摻雜多晶矽、金屬、金屬矽化物、金屬氮化物或其組合。在一些實施方式中，帽絕緣層可包括氧化矽(SiOx)、氮化矽(SiNx)、氮氧化矽(SiOxNy)、或含碳材料。
在一些實施方式中，閘極堆疊為犧牲閘極堆疊及隨後由金屬閘極堆疊替代。在一些實施方式中，金屬閘極堆疊包括閘極介電質層、金屬層及絕緣層。在一些實施方式中，金屬層包括n型功函數金屬，諸如，例如，鈦(Ti)、銀(Ag)、鉭鋁(TaAl)、碳化鋁鉭(TaAlC)、氮化鋁鈦(TiAlN)、碳化鉭(TaC)、碳氮化鉭(TaCN)、氮化矽鉭(TaSiN)、錳(Mn)、鋯(Zr)、其他適宜n型功函數材料，或其組合。在一些實施方式中，金屬層包括p型功函數金屬，諸如，例如，氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、Al、氮化鎢(WN)、矽化鋯(ZrSi2)、矽化鉬(MoSi2)、二矽化鉭(TaSi2)、矽化鎳(NiSi2)、其他適宜p型功函數材料，或其組合。
在步驟502處，原生氧化物形成於閘極堆疊之側壁表面上。在一些實施方式中，當閘極堆疊暴露於周圍環境時原生氧化物藉由自發過程而形成。在一些實施方式中，原生氧化物包括SiO2。
在步驟503處，第一間隔件使用第一ALD製程沉積在閘極堆疊之上表面及側壁表面上。在一些實施方式中，在約600℃與650℃之間(例如，630℃)的溫度下執行ALD製程歷時三至四個小時之時間段。在一些實施方式中，第一間隔件由四種元素：矽(Si)、碳(C)、氧(O)及氮(N)組成。在一些實施方式中，第一間隔件之厚度在35Å與45Å之間。在一些實施方式中，第一間隔件之介電常數(k值)在4.8與5.2之間。
在步驟504處，第二間隔件使用第二ALD製程沉積於第一間隔件上方。在一些實施方式中，在75℃與85℃之間的溫度下執行用於沉積第二間隔件之第二ALD製程歷時400與500分鐘之間的時間段。在一些實施方式中，第二間隔件由三種元素：矽(Si)、碳(C)及氧(O)組成。在一些實施方式中，第二間隔件之厚度在35Å與45Å之間。
在步驟505處，第二間隔件使用He電漿處理。在一些實施方式中，He電漿處理使用直接電漿製程。在一些實施方式中，He電漿製程使用在1000W與2000W之間(例如，1500W)的電漿功率。在一些實施方式中，在400℃與500℃之間(例如，約450℃)的溫度下執行He電漿處理步驟。在一些實施方式中，執行He電漿處理步驟歷時在1分鐘與3分鐘之間(例如，約2分鐘)的時間段。
在步驟506處，第二間隔件在高溫下使用N2氣體處理。在一些實施方式中，使用N2氣體之處理為在500℃與700℃之間(例如，約600℃)的溫度下歷時在25分鐘與35分鐘之間(例如，約30分鐘)的時間段執行的熱退火製程。在一些實施方式中，在大氣壓下可執行使用N2氣體之熱退火步驟。熟習此項技術者將理解，在不同溫度下可執行使用N2氣體的熱退火步驟，並歷時不同於本揭露揭示之彼等的時間段。
在一些實施方式中，在步驟505及步驟506中論述之處理之後，第二間隔件具有在約3.8與3.9之間的介電常數。
在本揭露中藉由間隔件形成方法在濕式蝕刻製程及乾式蝕刻兩者製程中提供具有低k值及減小的蝕刻速度之間隔件。低k值有助於減少裝置之電阻-電容(RC)延遲及有助於提高裝置之速度。另一方面，在濕式蝕刻速度及乾式蝕刻速度兩者之降低有助於減少在後續製程期間間隔件的損失，後續製程包括濕式蝕刻及乾式蝕刻製程。此種間隔件損失之減少有助於保存間隔件水平及垂直兩者方向之形狀，因而提高裝置良率及可靠性。
在一些實施方式中，間隔件形成方法包括提供具有閘極堆疊之結構。閘極堆疊包括上表面及側壁表面。閘極堆疊進一步包括閘極介電質層、導電層及帽絕緣層。第一間隔件在閘極堆疊之上表面及側壁表面上形成。第二間隔件形成於第一間隔件上。在形成之後，第二間隔件首先使用電漿處理，隨後使用氣體處理。
在一些實施方式中，間隔件形成方法包括提供具有閘極堆疊之結構。閘極堆疊包括上表面及側壁表面。閘極堆疊進一步包括閘極介電質層、導電層及帽絕緣層。第一間隔件使用第一ALD製程沉積在閘極堆疊之上表面及側壁表面上。第二間隔件使用第二ALD製程沉積在第一間隔件上。在沉積之後，第二間隔件首先使用電漿處理，隨後使用氣體處理。
在一些實施方式中，間隔件形成方法包括提供具有伸出結構之結構。伸出結構包括上表面及側壁表面。間隔件使用ALD製程沉積在伸出結構之上表面及側壁表面上。在沉積之後，間隔件首先使用He電漿處理，隨後使用N2氣體退火。
應理解，本揭露之實施方式部分而非發明內容及摘要部分意圖用於解釋申請專利範圍。發明內容及摘要部分可闡明如發明者設想之本揭露之一或多個示範性實施方式但並非 所有的，因此，並不意圖以任何方式限制本揭露及隨附申請專利範圍。
上文概述若干實施方式之特徵，使得熟習此項技術者可更好地理解本揭露之態樣。熟習此項技術者應瞭解，可容易地使用本揭露作為設計或修改其他製程及結構的基礎，以便實施本文所介紹之實施方式的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離附加主張之精神及範疇，且可在不脫離本揭露之精神及範疇的情況下產生本文的各種變化、替代及更改。

Claims (10)

  1. 一種間隔件形成方法，包含：在一基板上形成一閘極堆疊，其中該閘極堆疊包含一上表面及一側壁表面；形成一原生氧化物層，其包含一第一部分以及一第二部分，其中該第一部份形成於該側壁表面上，而該第二部分形成於該側壁表面以及該上表面上，其中該第一部分之一組成成分不同於該第二部分之一組成成分；在該原生氧化物層上形成一第一間隔件；在該第一間隔件上方形成一第二間隔件；在一第一溫度下歷時一第一段時間使用一電漿處理該第二間隔件；在一第二溫度下歷時一第二段時間使用一氣體處理該第二間隔件；以及去除在該閘極堆疊之該上表面上方形成之該第一間隔件的一部分及該第二間隔件的一部分。
  2. 如請求項1所述之間隔件形成方法，進一步包含使用一金屬閘極堆疊替換該閘極堆疊，其中該金屬閘極堆疊在一鰭片活性區域上方形成。
  3. 如請求項1所述之間隔件形成方法，其中該第一間隔件包含矽(Si)、氧(O)、氮(N)以及碳(C)。
  4. 如請求項1所述之間隔件形成方法，其中該第二間隔件包含矽(Si)、氧(O)以及碳(C)。
  5. 如請求項1所述之間隔件形成方法，其中該第二溫度高於該第一溫度。
  6. 如請求項1所述之間隔件形成方法，其中該閘極堆疊包含一金屬層及一介電質層。
  7. 一種間隔件形成方法，包含：在一基板上形成一閘極堆疊，其中該閘極堆疊具有一上表面及一側壁表面；在該閘極堆疊之該側壁表面上形成一原生氧化物；在一第一溫度下歷時一第一段時間使用一第一原子層沉積(ALD)製程沉積一第一間隔件，其中該第一間隔件覆蓋該閘極堆疊之該上表面及該側壁表面；在該第一間隔件上方形成一第二間隔件，其中該形成該第二間隔件包含：在一第二溫度下歷時一第二段時間使用一第二ALD製程沉積該第二間隔件；在一第三溫度下歷時一第三段時間使用一氦(He)電漿處理該第二間隔件；以及在一第四溫度下歷時一第四段時間使用一氮(N2)氣體退火該第二間隔件；以及 在該閘極堆疊之該上表面上方去除該第一間隔件的一部分及該第二間隔件的一部分。
  8. 如請求項7所述之間隔件形成方法，其中該第二間隔件具有小於4.0之一介電常數。
  9. 一種間隔件形成方法，該間隔件包含有一調整之蝕刻速度性質，該間隔件形成方法包含：在一基板上形成一伸出結構，其中該伸出結構具有一上表面及一側壁表面；使用一原子層沉積(ALD)製程沉積一間隔件，其中該間隔件覆蓋該伸出結構之該上表面及該側壁表面；使用一氦(He)電漿處理該間隔件；使用一氮(N2)氣體退火該間隔件；以及去除在該伸出結構之該上表面上方形成之該間隔件的一部分。
  10. 如請求項9所述之間隔件形成方法，其中該使用該He電漿處理該間隔件包含在該間隔件中形成Si-O-Si-C籠聯鍵。
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